KR100927505B1 - n-채널 ＤＭＯＳ 트랜지스터 소스 구조체 및 측방 ＤＭＯＳ 트랜지스터의 제조 방법 - Google Patents

n-채널 ＤＭＯＳ 트랜지스터 소스 구조체 및 측방 ＤＭＯＳ 트랜지스터의 제조 방법 Download PDF

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Abstract

소스(18) 및 통상적인 보디(body) 확산에 자기 정렬되고(self-aligned) 그 아래에 있는 매립 보디 영역(30)이 드레인 영역(16)에서 방출된 정공을 위한 저 임피던스 경로를 제공하는 향상된 n-채널 집적 측방(lateral) DMOS(10)에 관한 것이다. 이것은 2차 전자 생성을 현저하게 감소시키며, 따라서 기생 PNP 바이폴라 소자의 이득을 감소시킨다. 이 감소된 재생성은 다시 임계 전계 값을 상승시키고, 따라서 안전 동작 영역을 상승시킨다.
매립 보디, 정공, 저 임피던스 경로, n-채널 집적 측방 DMOS, 2차 전자, 기생 PNP 바이폴라 소자, 안전 동작 영역

Description

n-채널 ＤＭＯＳ 트랜지스터 소스 구조체 및 측방 ＤＭＯＳ 트랜지스터의 제조 방법{LDMOS WITH IMPROVED SAFE OPERATING AREA}
개시된 발명들은, 본 발명의 중요한 표본적인 실시예들을 도시하고 본 명세서 내에 참조로써 첨부된 도면들을 참조하여 설명될 것다.
도 1은 본 발명의 LDMOS 트랜지스터의 표본적인 실시예의 개념적 단면도.
도 2a는 본 발명의 LDMOS의 예시적인 실시예의 안정 동작 영역을 도시하는 그래프.
도 2b는 제안된 본 발명의 특징적 구성을 구비하지 않지 않고 나머지 구성은 동일한 종래기술의 LDMOS의 안정 동작 영역을 도시하는 그래프.
도 3a는 도 1과 같이 구성된 n-LDMOS에 대한 임계 전계와 매립 보디 도즈량 사이의 관계를 나타내는 도로서, 대량의 매립 보디 도즈량에서의 임계 전계는 벌크 재료의 제한(limiting) 값 특성에 근접하고 있다는 것을 주목하여 함.
도 3b는 단위 게이트 폭 당 드레인 전류가, 매립 보디 도즈량에 의존하여 어떻게 유익하게 증가하는 지를 도시하는 도면.
도 4a 내지 도 4h는 표본적인 공정 흐름을 상세히 나타내는 도면.
도 5a 내지 5c는 서로 다른 동작 전압 사양에 대해 소자 치수가 어떻게 스케일링되는지를 도시하는 한 세트의 소자 단면도.
<도면의 주요 부분에 대한 부호의 설명>
10 : n-채널 측방 DMOS 트랜지스터
12 : N 웰 영역
14 : 반도체 기판
16 : 드레인 영역
18 : 소스 영역
20 : D 웰 영역
22 : 채널 영역
24 : 게이트 영역
26 : 게이트 산화물 영역
28 : 필드 산화물 영역
30 : 매립 보디 영역
본 발명은 집적 회로 구조 및 제조 방법에 관한 것으로, 특히 논리 트랜지스터 뿐만 아니라 n-채널 측방(lateral) DMOS를 포함하는 스마트 전력 구조에 관한 것이다.
배경: DMOS와 LDMOS
DMOS 소자들은 "이중 확산된" 금속 산화물 반도체(MOS) 전계 효과 트랜지스터, 즉, MOSFET이다. DMOS는 개별 소자로서 또는 전력 집적 회로 내의 컴포넌트로서 이용되는 전력 소자이다. DMOS는 동시에 확산되는 소스 영역과 보디(또는 백게이트) 영역에 의해 특징지워지는데, 이로써, 트랜지스터의 채널 길이는 별개의 패터닝된 치수에 의해서라기 보다는 2개의 확산 길이 사이의 차이에 의해 규정된다. DMOS 트랜지스터의 이중 확산 구조는 쇼트 채널이 정밀도로써 형성될 수 있게 한다. 쇼트 채널 영역은 게이트 전압을 통해 큰 드레인 전류를 제어하는 능력을 제공한다. (드리프트 영역은 드레인 구조로부터 쇼트 채널을 분리하여, 충분한 스탠드-오프 전압 능력을 제공한다.) 제2의 이점은 단축된 스위칭 시간이다. 즉, DMOS 소자들은 채널의 길이를 감소시킴으로써 저전력 소모 및 고속 능력을 제공하므로 다른 트랜지스터 설계보다 이점을 가진다.
DMOS 트랜지스터는, 전류 경로의 방향에 따라, 수직 DMOS (VDMOS) 트랜지스터와 측방 DMOS (LDMOS) 트랜지스터로서 분류된다. LDMOS는 반도체 웨이퍼의 표면 근처에서 그 접촉된 소스 및 드레인 영역들을 가지며, 이로써, 그 트랜지스터를 횡단하는 전류는 자연적으로 다소 측방으로 흐르게 된다.
배경: 2차 캐리어 생성
전력 소자에 있어서 기본적 현상 중의 하나는 2차 캐리어의 생성이다: 전하 캐리어들이 증가할 수 있다. 예를 들면, n-채널 LDMOS 소자에 있어서 전자는 고 전계의 영역(예로서, 드레인 경계)으로 들어갈 때 부가적인 전자-정공 쌍을 종종 형성하게 된다. 그렇게 생성된 정공들은 반대방향으로 흐르게 되고(이들이 서로 반대의 전하를 가지고 있기 때문에), 통상적으로는 소스/채널 경계를 향하여 역으로 흐르게 된다. 2차 정공 전류의 량은 (1) 드레인 공핍층 내의 전계의 크기, 및 (2) 채널 내를 흐르는 전자 전류(1차 전류 Ich)의 크기에 의존한다.
배경: 안전 동작 영역(SOA; Safe Operating Area)
LDMOS 소자의 중요 특성은(그 밖의 다른 전력 트랜지스터들과 같이) "안전 동작 영역(SOA)"이다. 트랜지스터가 더 많은 전류를 운송하게 되면, 견딜(withstand) 수 있는 전압은 더 낮아지며, 트랜지스터가 더 높은 전압을 제어해야만 하면, 안전하게 운송할 수 있는 전류는 더 작아진다. 따라서, SOA는 안전한 동작이 가능한 전압/전류 값의 세트를 나타낸다. 더 정확하게는, 드레인 전류(Id) 대 드레인-소스 전압(Vds)의 곡선을 살펴보면, SOA는 소자가 손상되거나 파괴되지 않고 동작할 수 있는 값의 범위를 나타낸다. 온도는 SOA를 판정하는 데 있어서 일정 역할을 하기 때문에, SOA 경계는 필수적으로 펄스 지속시간(duration)의 함수이고, 펄스가 길어지면 SOA가 감소된다.
순 저항에 의해서만 부하가 걸려있는 트랜지스터라면, 주어진 게이트 전압에 대해 단 하나의 전압/전류 값만을 갖지만, 실제로 응용되는 경우에 있어서는, 동작 점은 부하의 리액티브 특성 및/또는 히스테리시스 특성에 의해 영향을 또한 받을 수 있다. 이러한 SOA 내에서의 이동은 LDMOS가 회로와 상호작용을 함에 따라 발생되고, 따라서 스위칭 과도현상(transient)이 SOA의 경계를 넘어가는 전류/전압 궤적을 이끌어 낼 수도 있는 위험이 있다. 이 경계를 넘어가는 경우에는, 부저항이 발생하고 전류-전압 특성의 "스냅백(snapback)"이 일어날 수 있는데, 즉, 트랜지스터가 매우 큰 전류를 도통시키기 시작할 수도 있다. 이러한 상태에 있는 트랜지스터는 그 자체 또는 그의 전력 공급 접속부를 파괴할 수도 있다.
열적 효과가 또한 연루되어 있는데, 트랜지스터가 고 전류 및 고 바이어스 하에서 동작하는 경우에는 열이 생성된다. 스냅백을 야기시키는 데 책임이 있는 물리적인 거동은 온도의 함수이기 때문에, 소자 접합 온도를 결정할 수 있도록 주변 온도 및 펄스 조건을 끊임없이 알아내는 것이 중요하게 된다. 따라서, 소자가 뜨거워진 경우에 최악의 경우의 조건이 발생하므로, 실온에서 SOA를 특정하는 데에는 주의가 요구된다.
SOA 성능은 N-채널 LDMOS 트랜지스터에 대한 특별한 문제이다. 이러한 트랜지스터는, p-채널 LDMOS에 비해 Rsp 대 BVds의 트레이드 오프가 더 유리하므로, 일반적으로는 IC 출력 드라이버로서 이용된다. 부가적으로, 회로의 토폴로지(topology)는 이들 및 다른 전력 응용 분야에서 n-LDMOS에 더 유리하다. 하지만, n-LDMOS의 결점은 그 안전 동작 영역이 일반적으로는 p-LDMOS 보다 열악하다는 점이다.
배경: 기생 바이폴라
많은 반도체 소자는 하나 이상의 방식으로 동작할 수 있고, 원하지 않는 동작 모드를 "기생" 모드 또는 소자라고 부른다. n-채널 LDMOS에 있어서, n-형 소스, p-형 보디(및 드리프트 영역), 및 n-형 드레인은 기생 NPN 바이폴라 트랜지스터를 규정하는데, 이는 SOA를 제한하는 데에 중요한 역할을 한다. 부저항과 스냅백 거동은 이 기생 바이폴라 트랜지스터의 존재에 기인한다(이것은 모든 LDMOS 트랜지스터에서 피할 수 없는 것임). 이 기생 바이폴라의 바이폴라 에미터, 베이스, 및 콜렉터 영역들은 LDMOS의 소스, 보디(또는 백게이트), 및 드레인 영역들과 동등하다. 고 전류 및 고 전압에서, 이 기생 바이폴라 트랜지스터는 LDMOS의 드레인 영역 내에서 임팩트 이온화에 의해 생성되는 캐리어(정공)에 의해 턴온될 수 있다. 전형적인 LDMOS 베이스 영역은 매우 높은 시트(sheet) 저항을 가지며, 따라서 고 전류는 충분한 베이스-에미터 전압 강하를 생성하여 기생 바이폴라를 턴온시킬 수 있다. 일단 기생 바이폴라가 턴온되면, 소자가 파괴될 때까지는, 드레인 측에서의 2차 정공의 계속되는 생성에 의해, 바이폴라는 온상태를 유지하게 될 것이다(그렇지 않으면 전류는 제한된다).
2차 정공의 생성은 많은 동작 조건 하에서 일어날 수 있다. 하지만, 위험은 제어되지 않는 전류에 있는데, 즉, 상술한 부저항 조건에 있다. 2차 정공 전류가 기생 PNP 소자를 턴온시키면, 이 소자는 2차 전자 전류를 제공하기 시작한다. 단위 전자에 대한 2차 정공의 비와 단위 2차 정공에 대한 2차 전자의 비의 곱이 1을 넘으면, 2차 전자 전류와 2차 정공 전류는 양의 피드백 관계에 있게 되고, 소자는 게이트에 의해 더 이상 제어되지 않는다.
임팩트 이온화는 고 전계 하에서 흐르는 캐리어(즉, n-LDMOS의 드레인 측에서의 전자)가 또 다른 캐리어 쌍을 생성하는 공정이다. (p-LDMOS에 비해) 더 낮은 n-LDMOS의 SOA는, 주로 전자 대 정공의 임팩트 이온화 계수의 값이 더 큰 것에 기인한다. 만약, 전기적 스냅백에의 경향에 대한 측정기준(gauge)으로서 임계 전계(Ec)를 이용한다면, 임팩트 이온화 계수에서의 차이는, p-LDMOS 에 대해서는 3e5 V/cm인 것과는 반대로, n-LDMOS 에 대해서 단지 1.5e5 V/cm의 임계 전계를 가져올 수 있다. 임계 전계에서 두 가지 차이에 대한 요소는 전력 밀도에서는 네 가지 차이에 대한 요소에 대응하며, 따라서 n-채널 LDMOS 소자의 제한된 SOA는 매우 중요한 제한인 것을 알 수 있다.
향상된 안전 동작 영역을 가진 LDMOS
본 출원의 명세서는 임팩트 이온화에 기인하여 드레인 영역에서 생성되는 정공에 대해 저저항 션트 경로가 제공되어 있는 n-형 LDMOS 소자를 개시하고 있다. 도 1에 도시된 바와 같이, 고농도 도핑된 p-형 "매립 보디" 영역이 소스와 p-형 보디 아래에, 바람직하게는 소스 및 보디 도펀트(dopant)와 동일한 마스크 윈도우를 통한 임플렌테이션을 이용하여 위치된다. 이 매립 보디 영역은, 대부분의 2차 정공 전류를 큰 부분을 콜렉트하는 저 임피던스 경로를 제공하여, 이들 정공이 기생 npn 바이폴라의 베이스-에미터 접합을 순방향으로 바이어스시키지 않도록 한다.
이러한 구조는 스냅백에 대한 전반적인 경향을 훨씬 더 낮게 하는 것으로 보여져 왔고, 매립 보디 내의 도즈량이 충분해지면, 그 임계 전계는 거의 벌크 항복 값으로까지 증가될 수 있다.
이러한 구조로써 밝혀진 결과는 고 에너지 리트로그레이드(retrograde) 웰로써 밝혀진 결과와 상당히 상이한데, 즉, 고 에너지 리트로그레이드 웰로써 보고된 결과는 종래 기술의 LDMOS에 대한 것보다 어떤 주요한 향상도 보여주지 못했다(참조; Zhu 및 Hower 등이 Proceedings of ISPSD 2000에 기고한 논문들, 이들 2개의 논문 모두는 여기에서 참고문헌으로서 채용되어 있다).
본 개시된 구조는 더욱 낮은 전계의 개소에서 2차 정공을 콜렉트하는 것 뿐만 아니라, 베이스 저항을 감소시키고 그럼으로써 베이스-에미터 전압 강하를 감소시킨다.(만약 베이스-에미터 전압 강하가 단위 다이오드의 전압 강하(즉, 약 1V)보다 작으면, 기생 바이폴라 소자는 턴온할 수 없다).
다양한 실시예에 개시된 본 발명의 방법과 구조의 이점은 다음 중의 하나 또는 그 이상을 포함할 수 있다.
ㆍ더욱 높아진 임계 전계;
ㆍn-채널 LDMOS소자에 대해서 확대된 안정 동작 영역;
ㆍ전압의 과도 현상에 대한 자화율(susceptibility)의 감소;
ㆍ스마트 전력 소자의 신뢰도의 증가;
ㆍ제조 공정의 단순화(마스크의 개수를 증가시키지 않음);
ㆍ주어진 칩 영역에 대한 전력 처리능력(handling)의 증대
본 명세서의 수많은 신규성 있는 발명의 교시는 특히 여기의 바람직한 실시예를 참조하여 개시될 것이다. 하지만, 이러한 부류의 실시예는 단지 여기의 신규성 있는 교시의 수많은 바람직한 이용들에 대한 소수의 일례를 제공할 뿐이라는 것이 이해되어야 할 것이다. 일반적으로, 본 출원의 명세서에서 기재된 문장은 다양하게 특허청구된 발명들 중의 어느 것으로도 한정할 필요는 없다. 더욱이, 일부의 문장(statement)은 일부의 발명적 특성에 적용될 수 있더라도, 다른 것에는 적용될 수 없을 수도 있다.
삭제
도 1은 본 발명의 LDMOS 트랜지스터의 표본적인 실시예의 개념적 단면도이다. (n-채널은 앞에서 언급한 임팩트 이온화 계수의 차이에 의한 특별한 이점이 있기 때문에, 이 실시예는 n-채널 LDMOS 트랜지스터이지만, 이 개시된 원리는 또한 p 채널 소자에는 비록 이점이 덜하지만 적용될 수도 있다.) 트랜지스터(10)는 N 웰 영역(12) 내에 위치된 드레인 영역(16)과 D 웰 영역(20) 내에 위치된 소스 영역(18)을 가진 반도체 초기(starting) 구조(14) 내에 형성된다. 반도체 기판(14)은 당해 기술 분야에서 공지된 것과 같이 p+ 기판 위쪽에 형성된 p- 에피텍셜(epitaxial) 층으로부터 형성될 수 있다. 인(phosphorus)과 같은 n형 도펀트가 DMOS 트랜지스터(10)의 드레인으로 되는 저농도 도핑 N 웰(12)을 형성하기 위해 p+기판/p-에피텍셜 기판(14)을 보상할 수 있다. D 웰(20)은 D-웰(20)과 소스 영역(18)의 외부 에지들 사이에서 제1 도전형의 채널 영역(22)을 규정한다.
소스 영역(18)은 제2 도전형이고, 일반적으로는 제1 영역, 즉, N 웰(12)과 반대로 n+형 재료이다. 드레인 영역(16)은 소스 영역(18)과 동일한 제2 도전형(즉, 또 다른 n+형 재료)을 가질 수 있으며, 채널 영역(22)에 인접하고 있다.
게이트(24)는 채널 영역(22)의 적어도 일부분을 덮고 있으며, 소스 영역(18)으로부터 드레인 영역(16)의 근처까지 연장되어 있다. 게이트(24)는 폴리실리콘과 같이 당해 기술에서 일반적인 재료로 이루어진다. 게이트(24)는 또한 필드 산화물 영역(28) 및 게이트 산화물 영역(26)에 걸쳐서 연장되어, 고 전압 소자에 대한 필드 플레이트를 제공한다. 게이트(24)는 드레인 영역(16)으로부터 소스 영역(18)으로의 전류를 제어하고, LDMOS의 특정 설계에 의존하여 논리적 온 상태 또는 논리적 오프 상태 중의 어느 하나를 달성할 수 있다.
측방 LDMOS(10)는, D 웰(20) 내에 깊게 있고 소스 영역(18)의 근처에 있으며, 바람직하게는 소스 영역(18)의 아래쪽에 있는 도전성 보디 영역(30)을 더 포함한다. 도전성 보디 영역(30)은 D 웰(20), 및 가능하다면 N 웰(12)의 내측으로, 고 에너지(MeV) 임플란터에 의해 임플란트될 수 있다. (선택 사항으로서, 이것은 앵글 임플란트에 의해 수행되어, 도전성 보디 영역(30)이 게이트 아래까지 더욱 연장될 수도 있다).
대안으로서, 도전성 보디 영역(30)은 반도체 층의 에피텍셜 성장 동안에 형성될 수 있다. 만약, 도전성 보디 영역(30)이 에피텍셜 층 성장 공정의 일부로서 형성된다면, 그 보디 영역(30)은 제2 층의 성장 후에 형성될 것이며, 제3 에피텍셜 층은 소스, 드레인, 표면 보디 확산들을 위한 재료를 제공하도록 성장될 것이다. 도전성 보디 영역(30)은 바람직하게는, D 웰(20)을 구성하는 재료와 동일한 재료일 수 있는 p-형 재료로 이루어진다. LDMOS(10)의 동작 동안에, 드레인 영역(16)에서의 고 필드 영역은 정공의 에미터로서 역할을 하고, 도전성 p-보디 영역(30)은 LDMOS 트랜지스터(10)내에서의 부의 저항의 온셋(onset)을 방지하기 위해 정공의 콜렉터로서 역할을 한다. 도전성 보디 영역(30)을 구성요소로 포함함으로써, 보디-소스 접합을 순방향 바이어스하는 것을 회피하는 정공에 대한 저 임피던스 경로를 제공하게 되고, 따라서, LDMOS(10)의 최대 드레인 전류(ID) 및 안전 동작 영역을 향상시킨다.
LDMOS(10)는 근사적으로 3e14 ㎠ 의 보디 임플란트로 이루어진 도전성 보디 영역(30)으로 구성된다. 이 보디의 평균 깊이는, LDMOS의 표면으로부터 약 1㎛ 이다(거리 A). 앞에서 설명한 바와 같이, 고 에너지(MeV) 임플란터는 도전성 보디를 임플란트하여, 도전성 보디 영역(30)을 형성하는 데 이용될 수 있고, 대안으로서, 보디 영역(30)은 그 공정에 앞서 에피텍셜 성장 단계 동안에 형성될 수도 있다. 고 에너지 임플란트 공정은 바람직한 방법이고, 2개의 에피텍셜 층을 갖는 실험적인 LDMOS를 위해 이용되었다. 이 실험적인 LDMOS는, 다른 면에서는, Texas Instruments 사의 기존의 60V 레이트의 LDMOS와 동등한 것으로서, 통상적으로는 드레인-소스 항복 전압(BVdss)으로 약 70V를 갖는 것이었다. 면적을 6.75e-5 cm2, 게이트 폭(W)으로서 938㎛을 갖는 대표적인 LDMOS에 대하여, Vds = 70V에서 최대 드레인 전류 IDsoa는 1.6A 또는 2.37e4 A/cm2 및 게이트 폭의 cm 당 17A이다. 도전성 보디 영역(30)을 구비하지 않은 기존의 LDMOS는 약 1 내지 1.2e5 V/cm의 전자에 대한 임계 전계 Ecn에 의해 제한된다. 도전성 보디 영역(30)을 포함함으로써, 더욱 향상된 보디 쇼팅(shorting)이 일어나고, 약 3e5 V/cm까지 Ecn이 효율적으로 증가된다. 안전 동작 영역 전력 밀도는 Ecn2에 의존하기 때문에, Ecn이 3배만큼 향상되면 안전 동작 영역 전력 밀도에 있어서는 거의 열 배만큼(an order of magnitude)의 크기 향상이 있을 것이다.
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도 2a는 기존의 Texas Instruments 사의 60V LDMOS에 도전성 보디 영역(30)을 포함시킴으로써 얻어진 향상을 나타내는 그래프이다. 도 2a는 프로브를 이용하여 웨이퍼 상에서 측정된 게이트-소스 전압의 고정된 값들에 대한 측정된 드레인 전류 대 드레인-소스 전압의 곡선이다. 이러한 형식의 표시방식을 통상적으로 드레인 특성이라 부른다. 각각의 Vgs에 대하여, Vds는 스냅백이 일어날 때까지 증가된다. 이것은 파괴적인 측정이기 때문에, 다음의 Vgs 값을 위해서는 웨이퍼 상에서 새로운 위치가 선택된다. 이러한 방식으로, 전체의 드레인 특성이 측정될 수 있고, 동시에 안전 동작 영역이 결정된다.
도 2b는 도 2a와 유사한 그래프이지만, 이 경우에는 웨이퍼가 도전성 보디 영역(30)을 포함하지 않도록 처리되었다. 스케일은 도 2a와 동일하며, 안전 동작 영역의 크기가 훨씬 작다는 것을 알 수 있을 것이다. 도 3은 일정한 전력 밀도의 선들을 도시하고 있다. 도전성 보디 영역을 구비하지 않은 LDMOS는 약 2e5 W/cm2 로 제한되지만, 반면에 도전성 보디를 구비하면 그 전력밀도가 1e6 W/cm2 이상으로 증가되어 상당히 향상된다.
본 발명은 도전성 보디 영역(30)을 구비하는 측방 DMOS 트랜지스터(10)를 제조하는 방법을 더 포함한다. 이 방법은 N 웰(12) 및 P+기판/P-에피텍셜 층(14)과 같은 반도체 층 상에, n-D 웰(20)과 같은 제1 도전형의 제1 영역을 형성하는 단계와, 그 다음에 제1 영역과는 반대로, n+소스 영역(18)과 같은 제2 도전형의 소스 영역을 형성하는 단계를 포함한다. 소스 영역(18)은 바람직하게는 그 보디(30)가 소스 영역(18)의 아래쪽에 있도록 형성된다. 그 다음에, 이 방법은, 소스 영역(18)의 에지와 제1 영역(D 웰 (20))의 에지 사이에 채널 영역(22)을 형성하는 단계를 포함하고, 그 다음에, N 웰(12)과 같은 반도체 층 내에 제2 도전형의 드레인 영역(16)을 형성하는 단계가 후속하며, 여기서 드레인 영역(16)은 채널 영역(22)에 인접하게 된다. 이 방법은 다음에, 채널 영역(22)의 적어도 일부에 대해 연장하는 적어도 하나의 게이트(24)를 형성하는 단계를 포함한다. 이 방법의 단계들은 당해 기술 분야에 공지된 반도체 제조 공정의 제약 조건에 따라 변경될 수 있다.
이 방법은 바람직하게는 제1 영역 상에 하나 이상의 필드 산화물 영역(28)을 형성하는 단계와 제1 영역, 채널 영역(22) 및 소스 영역(18) 상에 게이트 산화물 영역(26)을 형성하는 단계를 포함함으로써, 채널 영역(22)의 적어도 일부분에 대해 연장하는 적어도 하나의 게이트(24)를 형성하는 단계가 게이트 산화물 영역(26)과 필드 산화물 영역(28) 상에 적어도 하나의 게이트(24)를 형성하는 단계가 되도록 한다. 제1 영역(D 웰(20)) 내에 도전성 보디 영역(30)을 형성하는 단계는, 제1 영역(20) 내에 제1 도전형의 깊은 도전성 보디 영역(30)을 형성하는 단계이다. 더욱이, 제1 영역 내에 도전성 보디 영역(30)을 형성하는 단계는, 도전성 보디 영역(30)을 고 에너지 임플란터를 가지고 제1 영역 내부로 임플란트하는 단계일 수도 있다. 대안으로서, 제1 영역 내에 도전성 보디 영역(30)을 형성하는 단계는 반도체 층 상에 에피텍셜 층으로서 도전성 보디 영역(30)을 형성하는 단계일 수도 있다.
도 2a는 본 발명의 LDMOS의 예시적인 실시예의 안전 동작 영역을 나타내는 그래프이고, 도 2b는 본 제안된 발명적 구성을 결여하고 있지만 다른 구성은 동일한 종래기술의 LDMOS의 안전 동작 영역을 나타내는 그래프이다.
도 3a는 도 1과 같이 구성된 n-LDMOS에 대한 임계 전계와 매립 보디 도즈량 사이의 관계를 나타내는 도이다. 주목할 것은, 임계 전계는, 대량의 매립 보디 도즈량에서 벌크 재료의 제한(limiting) 값 특성에 근접하고 있다는 것이다.
도 3b는 단위 게이트 폭 당 드레인 전류가 매립 보디 도즈량에 의존하여 어떻게 이롭게 증가하는 지를 도시하는 도면이다.
도 4a 내지 도 4h는 샘플 공정 흐름을 매우 상세히 나타내는 도이다. 이 예에서, 초기 재료(14B)는 <100> 방향의 p+ 실리콘 기판 상에 있는 20㎛의 p-형 에피텍셜 실리콘이다.
제1 산화 단계는 다음에, 전체적으로 750nm의 산화물을 형성한다. 하드 마스크가 증착되고, 패터닝되고, 에칭되어, n+ 매립 층의 소망하는 개소를 안티몬 임플란트(이 실시예에서는 제곱 cm 당 3 내지 6e15)로 노출시킨다. 확산 단계에 의해 n+ 매립 층을 형성한 후에, 표면 산화물을 제거한다. 이들 단계는 도 4a로부터 시작하는 시퀀스에는 도시되어 있지 않은데, 이 시퀀스는 로우-측 드라이버 소자를 도시하고 있기 때문이며, 예를 들어, 도 5b에 도시된 바와 같이, n+ 매립 층은 하이-측 드라이버 소자에 사용된다. (로우-측 드라이버는 출력 단자를 접지 방향으로 제어적으로 풀 다운시키는 트랜지스터(또는 그 밖의 다른 소자)이며, 하이-측 드라이버는 출력 단자를 양의 전압 방향으로 제어적으로 풀 업시키는 트랜지스터이다).
에피텍셜 층(14B)은 약 7ohm-cm의 전도도를 갖도록 p-형 도핑되며, 예로서 9 내지 10㎛의 실리콘이 성장된 것이다.
다음에, 제2 산화에 의해서, 전체적으로 750nm의 또 다른 산화물(402A)이 형성되고, 포토레지스트 층(401A)이 패터닝되어 N-웰 개소들을 임플란트(이 실시예에서는 3 내지 5e12의 인)로 노출시킨다. 이것은 도 4a에 도시된 단계이다.
다음에, 임플란트된 도펀트는 (p-형 에피텍셜 층(14A) 내에) 4 내지 6㎛의 접합 깊이(xj)를 생성하도록 유도된다. n+ 싱커 확산들의 소망하는 개소가 패터닝되고, 에칭되고, POCl3-도핑된다. (싱커 확산은 매립 층들에 대한 접촉을 제공하며, 이것은 또한 종종 전력 소자의 측방 격리를 위해 이용된다). 산화물을 스트립한 후에, 패드 산화물이 성장되고(예로서, 35nm로), CMOS N-웰 및 P-웰 도펀트들이 임플란트된다(도시하지 아니하였지만, 다른 개소에서도 임플란트됨).
다음에, 포토레지스트(401B)와 하드 마스크 층(402B)는 패터닝되고 에칭되어, 소망하는 D-웰 (p-보디) 개소들을 노출시킨다. 도 4b에 도시된 바와 같이, 예로서 다음과 같은, 3중의 임플란트가 이제 수행된다.
·300 내지 600keV의 에너지에서, 단위 cm제곱 당 1 내지 4e14의 보론(매립 보디)
·50keV의 에너지에서, 단위 cm제곱 당 3 내지 7e13의 보론(표면 보디)
·135keV의 에너지에서, 단위 cm제곱 당 3 내지 8e13의 아세닉(소스)
이들 임플란트의 오더는 특히 임계적인 것은 아니지만, 이 실시예에서는 이들 3가지 모두는 서로 자기 정렬되고, 다시 말해, 이들은 모두는 동일한 홀을 통과하며 임플란트되는 것이 바람직하다.
다음, 확산 단계가 수행되어, 접합 깊이 xj = 2 내지 2.5㎛가 달성된다(즉, 매립 보디(30) 아래쪽에 N-웰에 대한 접합). 다음, 산화물이 스트립되고, 패드 산화물(412)이 성장된다.
그 다음에, 베이스 임플란트(도시되지 않음)를 위해서, 포토레지스트가 증착되고 패터닝되며, 이것은 소자의 다른 부분에서 이용된 것이다.
다음, 실리콘 질화물(414)이 100 내지 150nm의 두께로 증착되고, 패터닝되어 소망하는 LOCOS 산화물 개소들을 노출시킨다. 이것은 도 4c에 도시되어 있는 구조를 생성한다.
이제, 필드 산화가 수행되어, (이 실시예에서는) 600 내지 700nm 두께의 LOCOS 산화물 영역(208)을 성장시킨다. 이것은 도 4d에 도시되어 있는 구조를 생성한다.
이제, LOCOS 질화물(414)이 스트립되고, 희생적 산화 단계가 수행되어, 표면 질을 향상시키고(예로서 30nm 산화물 성장 이후에 80nm 에치백이 후속됨), 게이트 산화물이 예로서 30 내지 40nm의 두께로 성장된다.
이제, 쓰레쉬홀드(threshold) 조절 패터닝 및 임플란트가 수행되고(이들 도에는 도시하지 않음), 다음에 포토레지스트(401C)가 패터닝되어 소망하는 드레인 영역들을 노출시킨다. "SN 웰" 임플란트가, 예로서 800 내지 900keV에서 단위 cm제곱 당 3 내지 6e13의 인으로, 이들 영역(및 그 밖의 영역)에 수행된다. 이것은 도 4e에 도시되어 있는 구조를 생성한다.
포토레지스트(401C)가 이제 스트립되고, RTP(급속 열적 어닐링; Rapid Thermal Anneal) 단계가 수행되어 Sn 웰 임플란트를 활성화시킨다.
게이트 층(24)이 이제 형성된다(예로서, 500nm의 n+ 폴리실리콘이 증착되고 패터닝되고 에칭된다). 캡 산화물(418)이 전체적으로 증착된다(예로서 35nm의 TEOS 산화물).
nLDD 및 pLDD의 패터닝과 임플란트(저 전압 CMOS 회로에 대해 이용되는 것, 도시하지 않음) 후에, 측벽 스페이서(420)가, 120 내지 160nm 의 실리콘 질화물을 전체에 균일하게 증착(및 이방성 에치백)하여 형성된다.
이제, 포토레지스트 층(401D)이 패터닝되고, 소망하는 개소를 소스/드레인 임플란트(예로서, 단위 cm제곱 당 2 내지 6e14의 인과 단위 cm제곱 당 2 내지 4e15의 아세닉)에 노출시킨다. 주목할 것은, 스페이서(420)가 절대적으로 작은 소스 접촉 저항을 위하여 소스 접촉 영역 내에서 게이트 층(24)에 이 임플란트를 자기 정렬시킨다는 것이다. 이것은 도 4f에 도시되어 있는 구조를 생성한다.
이제 레지스트가 스트립되고, 포토레지스트 층(401E)이 형성되고 패터닝되어 소스 접촉 개소들의 중심만을 노출시킨다. p+소스/드레인 임플란트(예로서 단위 cm제곱 당 1.5 내지 3e15의 보론)가 이제 수행된다. 이것은 도 4g에 도시되어 있는 구조를 생성한다.
다음, 레지스트가 스트립되고, 접촉 형성이 진행된다. 다음에, 이 실시예에 있어서, BPSG/비도핑 실리케이드 글래스 스택이 형성되고(예로서, 600 내지 900nm의 두께), 고밀도화된다(densified). 접촉들이 패터닝되고 에칭되고, 백금이 전체적으로 증착되고 소결(sinter)된다(접촉 표면들 상에 백금 실리사이드 클래딩(cladding)을 형성하기 위함).
다음으로, 금속화부(예로서, 500 내지 800nm의 Al/Si/TiW 스택)가 증착되고 패터닝되고 에칭된다. 이것은 도 4h에 도시되어 있는 구조를 생성한다. 다음으로, 원한다면 또 다른 금속화, 캡슐화, 콘택트 패드 노출 등의 종래기술의 단계로 공정이 완성된다.
도 5a 내지 도 5c는 서로 다른 동작 전압 사양에 대해, 소자의 치수가 어떻게 스케일링되는지를 도시하는 한 세트의 소자 단면도이다. 하지만, 주목할 것은, 드리프트 영역 길이는 전압에 따라 높아질 것이고(25V마다 약 1㎛), 그 길이의 증가는 도시되어 있지 않다는 것이다.
도 5a는 60V 로우-측 동작을 위해 설계된 표본적인 실시예에서의 확산 윤곽(contour)을 도시하고 있다. 주목할 것은, 이 도면이 드리프트 영역에서의 부가적인 전도도 조절 도핑(504)의 존재뿐만 아니라 채널 영역에서의 쓰레쉬홀드 조절 확산(502)의 존재도 나타내고 있다는 것이다. 또한, 주목할 것은, Sn 웰 확산(416)이 n+ 드레인(16)을 둘러싸며, 따라서 드레인 경계에서, 전계에 있어서 약간의 감소가 일어난다는 것이다. 이 도면에 있어서, 얕은 보디(20)와 매립 보디(30)가 복합적인 형상을 가진 단일의 확산으로서 함께 도시되어 있다.
도 5b는 50V 하이-측 동작을 위해 설계된 표본적인 실시예에서의 확산 윤곽을 도시하고 있다. 주목할 것은, 웰(12) 아래에 n-형 매립 층(506)을 도시하고 있다는 것이다.
도 5c는 25V 로우-측 동작을 위해 설계된 표본적인 실시예에서의 확산 윤곽을 도시하고 있다. 도 5a와 이 도면을 비교하면, 소자 파라미터가 스케일링되는 몇 가지 방식이 나타날 것이고, 주목할 것은, 예를 들면, 얕은 n-웰 확산(416)과 웰(12)의 저부 사이의 공간은 60V의 실시예보다 25V의 실시예에서 더욱 크다는 것이다. 또한, 주목할 것은, 매립 보디 확산(30)은 더욱 측방으로 연장되어 나가고 있다는 것이다(VT-조절된 채널부(502)의 아래쪽으로). 그 밖의 다른 스케일링 가능한 파라미터들도 물론 당업자라면 잘 알 수 있을 것이다.
변경 및 변형
당해 기술 분야의 전문가라면 인식할 수 있듯이, 본 명세서에 개시된 신규한 사상은 매우 넓은 범위의 응용분야를 위해 변경되고 변형될 수 있고, 따라서 본 발명의 범위는 특정의 예시적 교시에 의해 제한되지 않으며, 첨부된 특허청구범위에 의해서만 정해진다.
마찬가지로, 본 개시된 공정의 단계들은, 예를 들면, LDMOS 이외에 다른 아날로그 소자, 광전자 소자, 논리 소자, 또는 전력 소자를 포함하는 다른 혼합적 공정 흐름들에 삽입될 수 있다는 것이 또한 용이하게 인식될 것이다.
주목할 것은, 본 명세서의 바람직한 실시예에 있어서의 소스, 보디, 및 매립 보디의 자기 정렬된 관계는 오프셋이 도입되더라도 유지될 수 있다는 것이다. 예를 들면, 마스크 스택의 에지 상에서 측벽 필라멘트로써 이들 3개의 임플란트 중의 단지 일부만을 수행함에 의해, 임플란트 개구들이 서로 다른 폭으로 주어지더라도, 여전히 자기 정렬 관계를 유지할 수 있다.
또한, 주목할 것은, 특정 공정의 실현의 필요에 따라, 에피텍셜 성장 단계들은 더 많이 또는 더 적게 수행될 수 있고, 더 많은 매립 층들 및/또는 싱커 확산들이 이용될 수 있다는 것이다.
단 하나의 게이트 레벨이 도시되어 있지만, 스마트 전력 처리에 있어서 그 밖의 박막 도전 층들이 통상적으로 존재할 수도 있다. 또한, 특정 공정의 필요에 의해 결정되는 것에 따라서, 넓은 영역의 변경이 가능하다.
또 다른 고안된 대체적인 실시예에 있어서는, 매립 보디 임플란트가 앵글형 임플란트로 될 수도 있다(예로서, 소스 및 통상 보디 임플란트들이 직선형 수직 임플란트인 경우).
또 다른 고안된 대체적인 실시예에 있어서는, 매립 보디 임플란트가 제3의 에피텍셜 층 아래쪽에 매립 층으로서 형성될 수도 있다. 이것은 수직 도펀트 프로파일을 변화시킬 부가적인 유연성을 제공한다.
또한, 매립된 임플란트는 포함된 패턴으로서 또는 오버래핑으로서 표면 웰 규정 마크스로부터의 치수에 따라 이격될 수 있다(예시적임). 이 경우, 매립된 웰은 표면 임플란트와는 다른 치수를 가진 별도의 임플란트로 될 수 있고, 이러한 대체예는 공정 복잡도를 증가시키지만, 서브 표면 항복 전압의 문제에 도움이 되도록 이용될 수 있다. 이 경우에, 표면 보디는 소스에 자기 정렬될 것이고, 매립된 보디 컴포넌트는 그렇지 않을 것이다.
대체 실시예의 다른 부류에 있어서, 바람직한 소스 셀(바람직하게는, 3중의 임플란트된 자기 정렬형 DMOS 보디를 형성하는, n-형과 함께 임플란트된 포토 정렬된 2중 p-형 임플란트)이 수직 DMOS 소자 구조들을 위한 소스 셀로서 이용될 수 있다.
대체 실시예의 다른 부류에 있어서, 바람직한 소스 셀은 트렌치 소자(예로서, VMOS 형)와 결합되어 이용될 수도 있다.
대체 실시예의 다른 부류에 있어서, 바람직한 소자는 DI/SOI 웨이퍼 상에서 이용될 수도 있다(즉, 반도체 활성 소자 영역들이 유전 층을 덮고, 그들이 절연 분리에 의해 완전히 둘러싸여 있음).
대체 실시예의 다른 부류에 있어서, 매립 보디 및/또는 표면 보디의 형태(geometry)는 다른 방식으로 변경될 수 있는데, 예를 들면, 매립 보디 확산이 채널의 아래 쪽(또는 거의 아래 쪽)에 존재하는 한, 매립 보디가 표면 보디에 자기 정렬되어 있지 않아, 드리프트 영역으로부터 정공을 콜렉트하기 위한 무접합 저 임피던스 경로를 제공하는 것이다.
유사하게, 측방의 제한에 대해서도 다양한 형태가 이용될 수 있고, 다른 기술이 그 매립 보디에의 저 저항 오믹 접속을 형성하도록 이용될 수 있다. (그 보디에 대한 오믹 접촉은 일반적인 것이지만, 매립 보디로의 저 저항 경로는 바람직하게는 다른 구조로 실현된다).
대체 실시예의 다른 부류에 있어서, 이상 설명된 정렬 관계를 실현하기 위해서, 포토 정렬 대신에 폴리 정렬이 이용될 수도 있다.
이상의 본 발명의 교시는 실리콘에만 엄격히 한정될 필요는 없다. 대체적인 실시예에 있어서, 이들 교시는 이종 층상 구조(layered heterogeneous structure)를 포함하고 있는 실리콘/게르마늄, 실리콘/게르마늄/카바이드, 및 그 연관된 합금, 갈륨 아세나이드 및 그 연관된 조성물과 합금, 인듐 포스파이드 및 그 연관된 조성물과 합금, 실리콘 카바이드, 다이몬드, 및 다른 반도체들을 이용하는 구조 및 방법에도 또한 적용될 수 있다.
본 명세서의 설명 중의 어느 것도, 임의의 특정의 구성요소, 단계 또는 작용이 특허청구범위에 포함되어야 하는 필수 구성 요소인 것을 의미하는 것으로서 인식되지 않아야 한다. 즉, 발명의 요지의 범위는 특허된 특허청구범위에 의해서만 정해져야만 한다.
본 발명에 따른 향상된 n-채널 집적 측방 DMOS는 2차 전자 생성을 현저하게 감소시키며, 따라서 기생 PNP 바이폴라 소자의 이득을 감소시킨다. 이 감소된 재생성은 다시 임계 전계 값을 상승시키고, 따라서 안전 동작 영역을 상승시킨다.

Claims (15)

  1. 금속화부(metallization)에 오믹 접속되어 있는 n-형 소스 영역(diffusion);
    상기 소스 영역의 적어도 일부를 측방으로(laterally) 둘러싸고 있는 p-형 표면 보디;
    상기 p-형 표면 보디의 일부에 용량적으로 결합되어 그 내부에 채널 영역을 규정하는 게이트;
    상기 채널 및 상기 게이트, 및 상기 표면 보디의 적어도 일부의 아래에 위치하고 있는 p형 매립 보디; 및
    상기 매립 보디와 상기 금속화부 사이의 오믹 접속
    을 포함하며,
    상기 매립 보디는 정공 전류가 상기 소스 영역을 우회하도록 전환시켜, 2차 전자의 방출을 감소시키는 n-채널 DMOS 트랜지스터 소스 구조체.
  2. 제1항에 있어서,
    드리프트 영역에 의해 상기 p-형 표면 보디로부터 측방으로 분리되어 있는 드레인 영역을 더 포함하는 n-채널 DMOS 트랜지스터 소스 구조체.
  3. 금속화부에 오믹 접속되어 있는 n-형 소스 영역;
    상기 소스 영역의 적어도 일부를 측방으로 둘러싸고 있는 p-형 표면 보디;
    상기 p-형 표면 보디의 일부에 용량적으로 결합되어 그 내부에 채널 영역을 규정하는 게이트;
    상기 채널, 및 상기 표면 보디의 적어도 일부의 아래에 위치하고 있는 p형 매립 보디 - 상기 매립 보디는 상기 소스 영역의 적어도 일부에 자기 정렬(self-align)되어 있음 - ; 및
    상기 매립 보디와 상기 금속화부 사이의 오믹 접속
    을 포함하며,
    상기 매립 보디는 정공 전류가 상기 소스 영역을 우회하도록 전환(divert)시켜 2차 전자의 방출을 감소시키는 n-채널 DMOS 트랜지스터 소스 구조체.
  4. 제3항에 있어서,
    드리프트 영역에 의해 상기 채널 영역으로부터 측방으로 분리되어 있는 드레인 영역을 더 포함하는 n-채널 DMOS 트랜지스터 소스 구조체.
  5. 삭제
  6. n-형 소스 영역;
    상기 소스 영역의 적어도 일부를 측방으로 둘러싸고 있는 p-형 표면 보디;
    상기 p-형 표면 보디의 일부에 용량적으로 결합되어, 그 내부에 채널 영역을 규정하는 게이트; 및
    적어도 일부의 정공 전류가, 상기 표면 보디를 적어도 부분적으로 우회하도록 전환시키는 p-형 매립 보디
    를 포함하는 n-채널 DMOS 트랜지스터 소스 구조체.
  7. 제6항에 있어서,
    드리프트 영역에 의해 상기 채널 영역으로부터 측방으로 이격되어 있어, 측방 DMOS 트랜지스터를 규정하는 드레인 영역을 더 포함하는 n-채널 DMOS 트랜지스터 소스 구조체.
  8. 제6항에 있어서,
    상기 매립 보디는 상기 소스 영역의 적어도 일부에 자기 정렬되어 있는 n-채널 DMOS 트랜지스터 소스 구조체.
  9. 제6항에 있어서,
    n+ 드레인을 측방으로 둘러싸고 있는 적어도 하나의 얕은 n-웰 확산을 포함하고, 드리프트 영역에 의해 상기 채널 영역으로부터 측방으로 이격되어 있어 측방 DMOS 트랜지스터를 규정하는 드레인 구조체를 더 포함하는 n-채널 DMOS 트랜지스터 소스 구조체.
  10. 금속화부에 저항적으로 접속되어 있는 n-형 소스 영역;
    상기 소스 영역의 적어도 일부를 측방으로 둘러싸고 있는 p-형 표면 보디;
    상기 p-형 표면 보디의 일부에 용량적으로 결합되어, 그 내부에 채널 영역을 규정하는 게이트;
    상기 채널 및 상기 표면 보디의 적어도 일부의 아래에 위치하고 있는 p-형 매립 보디; 및
    상기 매립 보디 및 상기 금속화부 사이의 저항을 감소시키는 적어도 하나의 추가적인 저 저항 경로
    를 포함하고,
    상기 매립 보디는 정공 전류를 전환시켜 기생 바이폴라의 턴온을 회피함으로써, 소자의 안전 동작 영역을 증가시키는 n-채널 DMOS 트랜지스터 소스 구조체.
  11. 제10항에 있어서,
    드리프트 영역에 의해 상기 채널 영역으로부터 측방으로 이격되어 있어, 측방 DMOS 트랜지스터를 규정하는 드레인 영역을 더 포함하는 n-채널 DMOS 트랜지스터 소스 구조체.
  12. 제10항에 있어서,
    상기 매립 보디는 상기 소스 영역의 적어도 일부에 자기 정렬되어 있는 n-채널 DMOS 트랜지스터 소스 구조체.
  13. 측방 DMOS 트랜지스터의 제조 방법에 있어서,
    반도체 층 상에 제1 도전형의 제1 영역을 형성하는 단계;
    상기 제1 영역 내에 매립 보디 영역을 형성하는 단계;
    상기 제1 영역에 대향하는 제2 도전형의 소스 영역으로서, 상기 보디가 소스 영역의 근방에 있도록 형성되고, 상기 소스 영역의 에지와 상기 제1 영역의 에지 사이에 채널 영역이 형성되도록 소스 영역을 형성하는 단계;
    상기 반도체 층 내에 상기 채널 영역에 인접하는 제2 도전형의 드레인 영역을 형성하는 단계; 및
    상기 채널 영역의 적어도 일부분에 걸쳐 연장되어 있는 적어도 하나의 게이트를 형성하는 단계
    를 포함하는 측방 DMOS 트랜지스터의 제조 방법.
  14. 제13항에 있어서,
    상기 매립 보디 영역을 형성하는 단계는, 상기 제1 영역에 자기 정렬되는 고 에너지 임플란트로서 수행되는 측방 DMOS 트랜지스터의 제조 방법.
  15. 제13항에 있어서,
    상기 매립 보디 영역은, 에피텍셜 층(epitaxial layer) 성장 단계에 선행하는 도펀트(dopant) 도입 단계에 의해 형성되는 측방 DMOS 트랜지스터의 제조 방법.
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