CN111968917A - 一种引入block结构深N阱层的抗辐射GGNMOS器件的制备方法 - Google Patents
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Abstract
本发明公开一种引入block结构深N阱层的抗辐射GGNMOS器件的制备方法，属于集成电路静电放电保护技术领域，可以与薄外延工艺兼容，在基于P‑/P+外延衬底材料上制备GGNMOS器件，用于电路的ESD保护结构，实现了抗单粒子闩锁与ESD保护能力的折中均衡。通过引入block结构的深N阱层，可以在一定程度上提升GGNMOS器件体区电阻值，解决了薄外延工艺中ESD触发电流过大的问题，提升ESD保护能力；同时又未将P外延层与P阱完全隔断，增加了电流泄放通道，提高了器件抗单粒子闩锁作用。本GGNMOS器件制备方法与现有薄外延工艺相兼容，实现了抗单粒子闩锁与ESD保护能力的折中均衡。
Description
技术领域
本发明涉及集成电路静电放电保护技术领域，特别涉及一种引入block结构深N阱层的抗辐射GGNMOS器件的制备方法。
背景技术
ESD是短时间的大电流放电事件，无处不在且很难避免和控制，对微电子行业带来了极大的危害，针对ESD的研究已经成为当今微电子领域的重要课题之一；特别是集成电路技术特征尺寸不断减小，更容易受到ESD损坏。当前ESD保护结构的设计面临严峻挑战，因此必须深入研究ESD保护器件防护特性的物理机制，并积极采取防护措施。
在CMOS技术中，常见的ESD保护器件有电阻、二极管、MOS管(Metal OxideSemiconductor，金属氧化物半导体晶体管)、SCR(Silicon Controlled Rectifier，可控硅整流器)。其中MOS管因其较好的snapback特性而被广泛用于ESD保护。在这种模式下，MOS管表现出导通电压低和导通电阻小的特性，具有很低的功耗，而GGNMOS(Grounded GateNMOS，栅极接地NMOS晶体管)是最基本、最典型的结构。
GGNMOS即是普通NMOS将源电极、栅电极、体电极和地短接。当ESD事件发生时，ESD电流从漏端注入，由于栅极接地，NMOS处于关闭状态，因此大部分ESD电压落在漏端和衬底之间。由于漏衬结处于反偏状态，PN结电场会不断增大，但电流很小。当电场达到某个阈值时，漏端电子在电场作用下会打破电子空穴对，产生大量载流子；即漏衬结发生雪崩倍增效应，电子流直接流入漏端，而空穴流则流入衬底形成衬底电流，此时漏端电流将指数增大。同时由于衬底电阻的作用，在衬底上产生电压降，当这个电压降达到衬底和源端构成的源衬结的正向导通电压时，电子从源极向漏极注入，寄生LNPN BJT（横向NPN双极晶体管）开启，使得NMOS器件进入snapback区域。如果寄生LNPN BJT有足够高的电流增益就可以提供本身需要的基极电流，保持整个器件在自偏置状态。此时漏电流主要由双极晶体管维持而不只是靠漏衬PN结雪崩击穿产生，因此不需要很大的漏端电压去维持漏衬结处于雪崩击穿状态以提供足够的衬底电流，漏端电压将从最大值降到最小值，即为维持电压，将漏源电压钳位一定的电压范围内，ESD电流可以通过导通的NMOS进入GND，达到保护内部电路的目的。GGNMOS具有结构简单、触发容易、电压功耗低等优点，并具有ESD自保护能力。
采用薄外延工艺制备的电路需要同时保证良好的抗单粒子闩锁(SEL)性能和ESD保护能力，但这两个问题通常是互相矛盾的。原因是薄外延工艺在高掺杂浓度P+的P型硅单晶上外延一定厚度的P-低掺杂浓度的外延层，可以降低寄生NPN的横向电阻，从而抑制CMOS集成电路中的寄生晶闸管效应，提高抗单粒子闩锁性能，但同时衬底电阻的降低，使得GGNMOS各个叉指触发不均匀且ESD触发电流增大，导致GGNMOS器件的ESD保护能力下降，因此薄外延材料上制备的芯片无法满足ESD指标要求。
发明内容
本发明的目的在于提供一种引入block结构深N阱层的抗辐射GGNMOS器件的制备方法，以解决现有GGNMOS器件的ESD保护能力下降的问题。
为解决上述技术问题，本发明提供一种引入block结构深N阱层的抗辐射GGNMOS器件的制备方法，包括：
提供包括P型衬底和P-外延层的外延材料片；
在所述P-外延层上制作block结构的深N阱层和STI隔离层；
在所述P-外延层上形成P阱区域和N阱区域；
在所述P-外延层表面制作栅极区域；
在所述P-外延层中制作P+重掺杂区域和N+重掺杂区域；
进行PED区光刻，形成PED层；
在栅极区域、P+重掺杂区域和N+重掺杂区域表面淀积金属，制备金属电极区，形成引入block结构深N阱层的抗辐射GGNMOS器件。
可选的，在所述P-外延层上制作block结构的深N阱层和STI隔离层包括：
在P-外延层表面涂覆光刻胶，进行block结构的深N阱区光刻；
通过高能量离子注入机注入磷离子，退火形成block结构的深N阱层；
去除剩余的光刻胶，在P-外延层上进行一次氧化，形成缓冲层，再淀积氮化硅，形成硬掩模层；
表面涂覆光刻胶，进行有源区光刻，刻蚀硬掩模层、缓冲层和P-外延层，完成STI浅槽隔离；
去除剩余的光刻胶并填充STI槽，通过平坦化去除硬掩模层和缓冲层，形成STI隔离层。
可选的，在所述P-外延层上形成P阱区域和N阱区域包括：
表面涂覆光刻胶，进行P阱区光刻，注入硼离子，形成P阱区域；
去除剩余光刻胶并重新涂覆光刻胶，进行N阱区光刻，注入磷离子，形成N阱区域，去除剩余光刻胶。
可选的，在所述P-外延层表面制作栅极区域包括：
在表面淀积多晶栅极；
涂覆光刻胶进行光刻，刻蚀掉栅极以外部分的多晶，形成栅极区域，去除剩余光刻胶。
可选的，在所述P-外延层中制作P+重掺杂区域和N+重掺杂区域包括：
表面涂覆光刻胶，进行P+区光刻，注入硼离子，形成P+重掺杂区域；
去除剩余光刻胶并重新涂覆光刻胶，进行N+区光刻，注入磷离子，形成N+重掺杂区域，去除剩余光刻胶。
可选的，进行PED区光刻，形成PED层包括：
表面涂覆光刻胶，进行PED区光刻，注入硼离子，形成PED层，去除剩余光刻胶。
可选的，在栅极区域、P+重掺杂区域和N+重掺杂区域表面淀积金属，制备金属电极区包括：
表面涂覆光刻胶，进行栅极区域、P+重掺杂区域和N+重掺杂区域光刻，淀积金属；
利用化学机械抛光平坦化，去除表面金属，去除剩余光刻胶，完成金属电极区的制备。
可选的，所述P-外延层的厚度为1.8~3.2μm；所述深N阱层的厚度为0.8~1.5μm。
可选的，所述深N阱层的掺杂浓度大于所述N阱区域；所述PED层的掺杂浓度大于所述P阱区域；
所述N+重掺杂区域的掺杂浓度大于N阱区域；所述P+重掺杂区域的掺杂浓度大于所述P阱区域。
可选的，所述引入block结构深N阱层的抗辐射GGNMOS器件包括P型衬底、P-外延层、深N阱层、STI隔离层、P阱区域、N阱区域、栅极区域、P+重掺杂区域、N+重掺杂区域、PED层和金属电极区；其中，
所述PED层位于N+重掺杂区域下方，且与其接触；
深N阱层位于位于P-外延层中，且位于N+重掺杂区域及PED层的正下方；深N阱层长度方向的尺寸长于N+重掺杂区域，宽度方向为有间隔的block结构。
在本发明中提供了一种引入block结构深N阱层的抗辐射GGNMOS器件的制备方法，可以与薄外延工艺兼容，在基于P-/P+外延衬底材料上制备GGNMOS器件，用于电路的ESD保护结构，实现了抗单粒子闩锁与ESD保护能力的折中均衡。通过引入block结构的深N阱层，可以在一定程度上提升GGNMOS器件体区电阻值，解决了薄外延工艺中ESD触发电流过大的问题，提升ESD保护能力；同时又未将P外延层与P阱完全隔断，增加了电流泄放通道，提高了器件抗单粒子闩锁作用。本GGNMOS器件制备方法与现有薄外延工艺相兼容，实现了抗单粒子闩锁与ESD保护能力的折中均衡。
附图说明
图1是提供的外延材料片的结构示意图；
图2是在P-外延层中制作深N阱层的示意图；
图3是在P-外延层上制作缓冲层和硬掩模层的示意图；
图4是在P-外延层上完成制作STI浅槽隔离的示意图；
图5是填充STI浅槽并去除硬掩模层和缓冲层形成STI隔离层的示意图；
图6是形成P阱区域的示意图；
图7是形成N阱区域的示意图；
图8是形成栅极区域的示意图；
图9是形成P+重掺杂区域的示意图；
图10是形成N+重掺杂区域的示意图；
图11是形成PED层的示意图；
图12是完成制备金属电极区形成引入block结构深N阱层的抗辐射GGNMOS器件的示意图；
图13是引入block结构深N阱层的抗辐射GGNMOS器件的俯视结构图。
具体实施方式
以下结合附图和具体实施例对本发明提出的一种引入block结构深N阱层的抗辐射GGNMOS器件的制备方法作进一步详细说明。根据下面说明和权利要求书，本发明的优点和特征将更清楚。需说明的是，附图均采用非常简化的形式且均使用非精准的比例，仅用以方便、明晰地辅助说明本发明实施例的目的。
实施例一
本发明提供了一种引入block结构深N阱层的抗辐射GGNMOS器件的制备方法，包括如下步骤：
提供外延材料片，所述外延材料片包括P型衬底1和P-外延层2；所述P-外延层2的厚度为1.8~3.2μm，如图1所示；
在P-外延层2表面涂覆光刻胶，进行block结构的深N阱区光刻；通过高能量离子注入机注入磷离子，退火形成block结构的深N阱层3，如图2所示；所述深N阱层3的厚度为0.8~1.5μm；
去除剩余的光刻胶，在P-外延层2上进行一次氧化，形成缓冲层，再淀积氮化硅，形成硬掩模层，如图3所示；
表面涂覆光刻胶，进行有源区光刻，刻蚀硬掩模层、缓冲层和P-外延层2，完成STI浅槽隔离，如图4所示；
去除剩余的光刻胶并填充STI浅槽，通过平坦化去除硬掩模层和缓冲层，形成STI隔离层4，如图5所示；
表面涂覆光刻胶，进行P阱区光刻，注入硼离子，形成P阱区域5，如图6所示；
去除剩余光刻胶并重新涂覆光刻胶，进行N阱区光刻，注入磷离子，形成N阱区域6，如图7所示；所述N阱区域6的掺杂浓度小于所述深N阱层3；
去除剩余光刻胶，在所述P-外延层2表面淀积多晶栅极；涂覆光刻胶进行光刻，刻蚀掉栅极以外部分的多晶，形成栅极区域7，如图8所示；
去除剩余光刻胶，在所述P-外延层2表面涂覆光刻胶，进行P+区光刻，注入硼离子，形成P+重掺杂区域8，如图9所示；所述P+重掺杂区域8的掺杂浓度大于所述P阱区域5；
去除剩余光刻胶并重新涂覆光刻胶，进行N+区光刻，注入磷离子，形成N+重掺杂区域9，如图10所示；所述N+重掺杂区域9的掺杂浓度大于N阱区域6；
去除剩余光刻胶并在表面重新涂覆光刻胶，进行PED区光刻，注入硼离子，形成PED层10，如图11所示；所述PED层10的掺杂浓度大于所述P阱区域5；
去除剩余光刻胶并在表面重新涂覆光刻胶，进行栅极区域7、P+重掺杂区域8和N+重掺杂区域9光刻，淀积金属；利用化学机械抛光平坦化，去除表面金属，去除剩余光刻胶，完成金属电极区11的制备，如图12所示。
通过上述方法制备的引入block结构深N阱层的抗辐射GGNMOS器件如图12所示，包括P型衬底1、P-外延层2、深N阱层3、STI隔离层4、P阱区域5、N阱区域6、栅极区域7、P+重掺杂区域8、N+重掺杂区域9、PED层10和金属电极区11。如图13所示为引入block结构深N阱层的抗辐射GGNMOS器件的俯视结构图，所述PED层10位于N+重掺杂区域9下方，且与其接触，P型ESD注入提升N+重掺杂区域9下方P型杂质的浓度，由于N+重掺杂区域9与PED层10的反向击穿电压小于N+重掺杂区域9与P阱区域5的反向击穿电压，因此可以有效降低GGNMOS器件的触发电压，实现薄外延工艺中电路抗ESD性能的提升；深N阱层3位于位于P-外延层2中，且位于N+重掺杂区域9及PED层10的正下方；深N阱层3长度方向的尺寸长于N+重掺杂区域9，宽度方向为有间隔的block结构，一定程度上可阻止P型衬底1中重掺杂离子向P阱区域5中扩散，解决P阱区域5体电阻减小的问题，降低ESD触发电流，提升电路抗ESD性能；同时深N阱层3的block结构未将P-外延层2与P阱区域5完全隔断，增加电流泄放通道，提高了器件抗单粒子闩锁作用。
上述描述仅是对本发明较佳实施例的描述，并非对本发明范围的任何限定，本发明领域的普通技术人员根据上述揭示内容做的任何变更、修饰，均属于权利要求书的保护范围。
Claims (10)
1.一种引入block结构深N阱层的抗辐射GGNMOS器件的制备方法，其特征在于，包括：
提供包括P型衬底（1）和P-外延层（2）的外延材料片；
在所述P-外延层（2）上制作block结构的深N阱层（3）和STI隔离层（4）；
在所述P-外延层（2）上形成P阱区域（5）和N阱区域（6）；
在所述P-外延层（2）表面制作栅极区域（7）；
在所述P-外延层（2）中制作P+重掺杂区域（8）和N+重掺杂区域（9）；
进行PED区光刻，形成PED层（10）；
在栅极区域（7）、P+重掺杂区域（8）和N+重掺杂区域（9）表面淀积金属，制备金属电极区（11），形成引入block结构深N阱层的抗辐射GGNMOS器件。
2.如权利要求1所述的引入block结构深N阱层的抗辐射GGNMOS器件的制备方法，其特征在于，在所述P-外延层（2）上制作block结构的深N阱层（3）和STI隔离层（4）包括：
在P-外延层（2）表面涂覆光刻胶，进行block结构的深N阱区光刻；
通过高能量离子注入机注入磷离子，退火形成block结构的深N阱层（3）；
去除剩余的光刻胶，在P-外延层（2）上进行一次氧化，形成缓冲层，再淀积氮化硅，形成硬掩模层；
表面涂覆光刻胶，进行有源区光刻，刻蚀硬掩模层、缓冲层和P-外延层（2），完成STI浅槽隔离；
去除剩余的光刻胶并填充STI槽，通过平坦化去除硬掩模层和缓冲层，形成STI隔离层（4）。
3.如权利要求1所述的引入block结构深N阱层的抗辐射GGNMOS器件的制备方法，其特征在于，在所述P-外延层（2）上形成P阱区域（5）和N阱区域（6）包括：
表面涂覆光刻胶，进行P阱区光刻，注入硼离子，形成P阱区域（5）；
去除剩余光刻胶并重新涂覆光刻胶，进行N阱区光刻，注入磷离子，形成N阱区域（6），去除剩余光刻胶。
4.如权利要求2所述的引入block结构深N阱层的抗辐射GGNMOS器件的制备方法，其特征在于，在所述P-外延层（2）表面制作栅极区域（7）包括：
在表面淀积多晶栅极；
涂覆光刻胶进行光刻，刻蚀掉栅极以外部分的多晶，形成栅极区域（7），去除剩余光刻胶。
5.如权利要求1所述的引入block结构深N阱层的抗辐射GGNMOS器件的制备方法，其特征在于，在所述P-外延层（2）中制作P+重掺杂区域（8）和N+重掺杂区域（9）包括：
表面涂覆光刻胶，进行P+区光刻，注入硼离子，形成P+重掺杂区域（8）；
去除剩余光刻胶并重新涂覆光刻胶，进行N+区光刻，注入磷离子，形成N+重掺杂区域（9），去除剩余光刻胶。
6.如权利要求1所述的引入block结构深N阱层的抗辐射GGNMOS器件的制备方法，其特征在于，进行PED区光刻，形成PED层（10）包括：
表面涂覆光刻胶，进行PED区光刻，注入硼离子，形成PED层（10），去除剩余光刻胶。
7.如权利要求1所述的引入block结构深N阱层的抗辐射GGNMOS器件的制备方法，其特征在于，在栅极区域（7）、P+重掺杂区域（8）和N+重掺杂区域（9）表面淀积金属，制备金属电极区（11）包括：
表面涂覆光刻胶，进行栅极区域（7）、P+重掺杂区域（8）和N+重掺杂区域（9）光刻，淀积金属；
利用化学机械抛光平坦化，去除表面金属，去除剩余光刻胶，完成金属电极区（11）的制备。
8.如权利要求1所述的引入block结构深N阱层的抗辐射GGNMOS器件的制备方法，其特征在于，所述P-外延层（2）的厚度为1.8~3.2μm；所述深N阱层（3）的厚度为0.8~1.5μm。
9.如权利要求1所述的引入block结构深N阱层的抗辐射GGNMOS器件的制备方法，其特征在于，所述深N阱层（3）的掺杂浓度大于所述N阱区域（6）；所述PED层（10）的掺杂浓度大于所述P阱区域（5）；
所述N+重掺杂区域（9）的掺杂浓度大于N阱区域（6）；所述P+重掺杂区域（8）的掺杂浓度大于所述P阱区域（5）。
10.如权利要求1所述的引入block结构深N阱层的抗辐射GGNMOS器件的制备方法，其特征在于，所述引入block结构深N阱层的抗辐射GGNMOS器件包括P型衬底（1）、P-外延层（2）、深N阱层（3）、STI隔离层（4）、P阱区域（5）、N阱区域（6）、栅极区域（7）、P+重掺杂区域（8）、N+重掺杂区域（9）、PED层（10）和金属电极区（11）；其中，
所述PED层（10）位于N+重掺杂区域（9）下方，且与其接触；
深N阱层（3）位于位于P-外延层（2）中，且位于N+重掺杂区域（9）及PED层（10）的正下方；深N阱层（3）长度方向的尺寸长于N+重掺杂区域（9），宽度方向为有间隔的block结构。
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| CN202010898435.8A CN111968917A (zh) | 2020-08-31 | 2020-08-31 | 一种引入block结构深N阱层的抗辐射GGNMOS器件的制备方法 |
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