TWI243524B - A semiconductor device equipped with a protection circuit to protect the internal circuit - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 146
- 239000012535 impurity Substances 0.000 claims abstract description 81
- 239000012530 fluid Substances 0.000 claims description 60
- 239000004020 conductor Substances 0.000 claims description 3
- 230000009471 action Effects 0.000 claims description 2
- 239000000126 substance Substances 0.000 claims description 2
- 241000282376 Panthera tigris Species 0.000 claims 1
- 238000003745 diagnosis Methods 0.000 claims 1
- 230000002829 reductive effect Effects 0.000 description 29
- 238000009792 diffusion process Methods 0.000 description 25
- 230000006378 damage Effects 0.000 description 24
- 238000010586 diagram Methods 0.000 description 20
- 230000003321 amplification Effects 0.000 description 15
- 238000003199 nucleic acid amplification method Methods 0.000 description 15
- 239000000758 substrate Substances 0.000 description 13
- 230000007423 decrease Effects 0.000 description 11
- 230000005611 electricity Effects 0.000 description 11
- 239000003990 capacitor Substances 0.000 description 10
- 230000003068 static effect Effects 0.000 description 10
- 230000015556 catabolic process Effects 0.000 description 9
- 230000001681 protective effect Effects 0.000 description 9
- 230000015572 biosynthetic process Effects 0.000 description 6
- 230000006870 function Effects 0.000 description 6
- 230000009467 reduction Effects 0.000 description 6
- 230000003071 parasitic effect Effects 0.000 description 5
- 239000013078 crystal Substances 0.000 description 3
- 238000002955 isolation Methods 0.000 description 3
- 235000009508 confectionery Nutrition 0.000 description 2
- 230000004048 modification Effects 0.000 description 2
- 238000012986 modification Methods 0.000 description 2
- 102100035475 Blood vessel epicardial substance Human genes 0.000 description 1
- 101710174254 Blood vessel epicardial substance Proteins 0.000 description 1
- 241001391944 Commicarpus scandens Species 0.000 description 1
- 230000009286 beneficial effect Effects 0.000 description 1
- 230000005540 biological transmission Effects 0.000 description 1
- 230000000903 blocking effect Effects 0.000 description 1
- 230000008859 change Effects 0.000 description 1
- 238000010276 construction Methods 0.000 description 1
- 230000008878 coupling Effects 0.000 description 1
- 238000010168 coupling process Methods 0.000 description 1
- 238000005859 coupling reaction Methods 0.000 description 1
- 230000003247 decreasing effect Effects 0.000 description 1
- 230000004064 dysfunction Effects 0.000 description 1
- 235000013399 edible fruits Nutrition 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 230000012447 hatching Effects 0.000 description 1
- 238000000034 method Methods 0.000 description 1
- 239000000615 nonconductor Substances 0.000 description 1
- 230000008439 repair process Effects 0.000 description 1
- 230000002441 reversible effect Effects 0.000 description 1
- 230000003685 thermal hair damage Effects 0.000 description 1
- 238000005406 washing Methods 0.000 description 1
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/0203—Particular design considerations for integrated circuits
- H01L27/0248—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection
- H01L27/0251—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices
- H01L27/0259—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices using bipolar transistors as protective elements
- H01L27/0262—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices using bipolar transistors as protective elements including a PNP transistor and a NPN transistor, wherein each of said transistors has its base coupled to the collector of the other transistor, e.g. silicon controlled rectifier [SCR] devices
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
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Description
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【發明所屬之技術領域】 本發明為關於具有保護内部電路之保護電路的半導體 裝置。例如關於為防止靜電 正靜冤放電（ESD·· Electro static
Dlscharge)引起的半導體裳置之破壞的技術。 本項專利案依2 003年4月15曰申請之曰 2003- 1 1 0461號，巾請優先權。 I β I案弟 【先前技術】 般的靜電放電（ESD)，在用人力或機械搬運半導體 裝置之場合等發生。在ESD發生之時，有數佰伏特（ν)〜數 千V的電壓在極短時間内施加在半導體裝置的二端子之 間。半導體裝置對該ESD之破壞的保護極為微弱，因此在 半導體裝置配設對E S D破壞的保護元件，由該保護元件進 行靜電的放電，來防止半導體裝置的ESD破壞。 先前，閘流體（thyristor)廣被使用為保護元件，該 種構造，例如在Marks P.J. Mergens 等著，E0S/ESD Symposium 2002 ， Session 1A On Chip Protection 5 "High Holding Current SCRs (HMI-SCR) for ESD Protection and Latch-up Immune IC Operat i on”中有記載。另外，將保護元件之通道區域的不 純物濃度最適化，以提升保護元件的性能之方法，也在美 國專利申請案公開第20 0 3/0 0 345 2 7號說明書揭露。 ' 但是，隨著近年來半導體裝置微小化，上述之先前的 閘流體，逐漸不能十分發揮對ESD破壞防止對策之機能。 對此點；以下用圖1說明。圖1示當做保護元件使用的先前 的閘流體之電壓-電流特性圖。
13377pif2.ptc 第6頁 1243524 年η 案號 93107733 五、發明說明（2) 半導體裝置，隨著其微小化閘氧化膜有變薄之傾向， 因此其保護對象之内部電路的耐壓BVESD減低。另一方 面’井域的不純物濃度變高，深度有變淺之傾向。 其次，若著目於用閘流體為保護電路，則不純物濃度 太高時，在閘流體内部的雙極電晶體的電流放大係數h fe 及基極電阻RB變小。閘流體的鎖住（1〇ck 〇n)條件，hfe (pnp) x hfe(npn)>l 就難以滿足。hfwpnp) hfe(npn)分 別為閘流體内在之pnp型雙極電晶體，及nprl型雙極電晶體 的電流放大係數。最壞的場合，為變成不能急速返回 (Snap back)，此時間流體已經無作為保護元件之功能。 又，電流放大係數h fe變小時，有必要加大使閘流體 鎖住的觸發電流，而且亦有提高雙極電晶體的電壓VCE之必 要。其結果使保持電壓Vh上昇，同時因在鎖住狀態的電阻 (on電阻）’故使鉗位電壓（ciamp v〇itage，v ciamp)上 升。結果有時候使甜位電壓V c 1 a m ρ較内部電路的财壓b VESD更大。因此，不能保護内部電路的^^!)破壞。 再者，井區域的深度變淺時，在閘流體的單位體積内 流動的電流之電流密度增加，電流引起發生之熱較顯著， 有閘流體自身容易損壞之問題（破壞電流I break減低）。 如上述，隨著半導體裝置的微小化，被保護對象的内 部電路，耐壓BVES D減低，因此，作為保護電路的閘流 體，由於保持電壓或鉗位電壓上升、閘流體自身的失去功 能、或發生熱而容易破壞等，作為保護元件的性能已漸劣 化0 【發明内容】
13377pif2.ptc 第7頁 1243524 五、發明說明（3) 本發明的半導體裝置，含有 ::部電路，内有第-井區4，與在該第一井區域内 形成的第一半導體元件；以及 一保護電路，用以保護該第一半導體元件，含有第二 .井區域及在该第一井區域内形成的第二半導體元件，今 第二井區域的不純物濃度較該第一井區域低。凡 ? 為讓本發明之上述原理和其他目的、特徵和能更 明顯易懂，下文特舉一較佳實施例’並配合式，
詳細說明如下·· α ^ U 【實施方式】 第一實施例 本發，第一實施例的半導體裝置用圖2說明，圖2為本 實施例的半導體裝置的電路圖。 如圖2所示’該半導體裝置具備内部電路1〇，以及保 護電路2 。该保護電路2〇用以保護内部電路1〇的抓破 壞，設内部電路10與半導體裝置的輪入輸出端子或電源 端子之間:保護電路20配備有閘流體3〇與觸發電路4〇。以 下之說明為保護電路20與輪入輸出端子連接之情況。 閘流細内裝設ρηρ型雙極電晶體31及擊型雙極電晶 體32。雙極電晶體31的射極土表姑而丨伽认 ^ . 引從運接到與輸入輸出端子連接的 結點N1 ，基極連接雙極電晶體） ^ ^ ^ Λ %日日體^ 2的集極，其集極連接到雙 極電晶體32的基極。又，勢托 雙極電晶體3 2的射極接地。如 此，雙極電晶體3 1的射極成Α „、六μ a⑽、 風為閘流體的％極（a η o d e )端 子，雙極電晶體32的射極成為閘流體的陰極（cath〇de)端 子，雙極電晶體31的集極$極電晶體32的基極連接的結 13377pif2.ptc 1243524
點成為閘流管的觸發端子。 、觸發電路4〇，含有P通道MOS電晶體41，電阻元件乜， =及電容器元件43。P通道M〇s電晶體41的源極連接結點 杜2極連接閘流體的觸發端子。電阻元件42與電容器元 串聯連接在結點N1與接地電位之間。另外，電阻 2與電容器元件43連接的結點，再連接⑽電晶體41的閘 '七上述構造的保護電路，因發生靜電在輸入輸出端子 ^入大置電流之際，可經過閘流體3 〇將電流流入接地電 位’以保護内部電路10的ESD破壞。 圖3為在圖2所不之内部電路1〇及保護路2〇的斷面圖， 對保濩電路20特別顯示閘流體3〇斷面構造。 首先說明内部電路1〇的構造。如圖3所示，在内部電 路10内有CMOS緩衝電路形成，即在半導體基板1的表面内 形成tl件隔離區域sti。由元件隔離區域STI包圍的元件區 域之表面内，形成n型井區域11及1)型井區域12。在η型井 區域11的表面内，有成為源極、汲極區域的ρ+型不純物擴 政層13、13互相隔離形成。又在ρ型井區域ι2的表面内， 亦有成為源極、汲極區域的η+型不純物擴散層14、丨4互相 隔離形成。然後，在ρ+型不純物擴散層i 3間，及η+型不純 物擴政層1 4間的半導體基板j上，經未圖示的閘絕緣膜形 成閘電極15。如以上的構成，在η型井區域"上形成p通道 M0S電晶"體，在ρ型井區域12上形成η通聊3電晶體。 其次，說明閘流體3 〇斷面構造。如圖3所示，在半導 HI#反^ ^ ^ ^ ? n型井區域33及ρ型井區域34，互相連接 1243524 --案號肋1077沿 —年〇月乂曰 條正 五、發明說明⑸ " --- 形成。該η型井區域33及p型井區域34，與内部電路1〇的打 型井區域11及p型井區域12以同樣深度形成。在該n型井區 域33及p型井區域34的表面内，形成p+型不純物擴散層“及 n+型不約物擴散層3 6。pn p型雙極電晶體3丨，即包含成為射 極的P型不純物擴散層3 5，成為基極的η型井區域3 3，及成 為集極的ρ型井區域34.。又，ηρη型雙極電晶體32，由成 為射極的η+型不純物擴散層36，成為基極的〇型井區域34， 及成為集極的η型井區域33形成。 圖4示在内部電路10及保護電路2〇分別形成的井區 1 2、3 4的不純物濃度剖面圖。特別顯示出内部電路1 〇的在 圖3的沿4Α-4Α線，及保護電路2〇的沿4Β-4Β線之方向的濃 度剖面。 * 如圖4所示，在保護電路20形成的井區域34的不純物 /辰度’較在内部路1 〇形成的井區域1 2的不純物濃度更薄。 即在井區域34含有的Ρ型不純物的濃度，較井區域12所含 的Ρ型不純物濃度薄。此種關係，在井區域1 2、3 4的深度 方向的全區皆成立。又，上述之關係，在井區域丨丨與井區 域33之間亦成立。亦即在井區域33含有的n型不純物濃 度’較井區域11含有的不純物濃度薄。且此種關係，在井 區域11、33的深度方向全部成立。又此種係在井11與井區 域34之間，及井區域12與井區域33之間成立亦可。 其次，對上述構造的保護電路2 0的動作，用圖5說 明。圖5示閘流體3 0的電流-電壓的特性圖。 叙疋因發生靜電’由輸入端子流入大量電流。則由觸 電路40内的電容元件43在MOS電晶體41的閘極施加偏壓
13377pif2.ptc 第10頁 1243524 Q n ___案號93107733_年Ί月 曰 修正__ 五、發明說明（6) (bias)。換言之，MOS電晶體41的閘極電位為GND，通常， 由輸入端子流入的靜電等之電湧為瞬間的脈衝，因此，由 電阻元件4 2流入電容元件4 2的電量不能充分充電電容元件 43 ’所以MOS電晶體41的閘極電位不會上升。另·^方面， 結點N1的電位’即Μ 0 S電晶體41的源極電位，會因電；勇而 上升，因此，在MOS電晶體4 1施加閘極偏壓，轉移到on狀 態。又，在結點N1連接電源之狀態，M0S電晶體4 1不會接 通（0 N )。此乃因，由電源供給的電壓，與電湧相比緩慢上 升之故，此場合，能夠充分地充電給電容元件43，使M 0S 電晶體41的電位上升，MOS電晶體仍保持OFF之狀態。 上述之結果，M0S電晶體41對閘流體30的觸發端子供 給電流I g，如此，當結點N1的電位超過觸發電壓V11時，n 型井3 3與ρ型井34形成的ρη接合消失。結果，閘流體30不 能顯示順方向阻止狀態（鎖住狀態），使靜電電流iesd由陽極 (結點N 1)流向陰極（接地電位）。此時，結點n 1的電位為钳 位電壓V clampl。當然，發生急返的觸發電壓vti及鉗位 電壓V cl am pi，為較内部電路1〇内的半導體元件的耐壓8 VESD更低之電壓。 上述的本實施例的半導體裝置，可由保護電路有效地 保護ESD的破壞内部電路。對此點，利用圖5 一面比較詳細 說明如下： 如圖5所示，先前的閘流體構造，觸發電壓v 12較高， 且钳位電壓V clamp2亦高。因此，在發生靜電等由輪入 端子流入靜電電流IESD之際’例如閘流體已鎖住（1 〇ck ON) ’閘流體的端子間電壓在到達鉗位電壓^ ci amp2之
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前’有超過内部電路的耐壓B VESD之場合。此場合，雖然 閘μ體已鎖住，内部電路仍會被破壞。又，鎖住動作非常 煩雜’有時亦有觸發電壓Vt3超過耐壓B veSD之場合，此 %合在閘流體鎖住以前，内部電路已被破壞。 但’依照本實施例的構造，將保護電路2 〇内的井3 3、 3 4的不純物濃度，較内部電路1 0内的井區域11、1 2的更淡 薄。且其關係不只在井區域丨丨、12、33、34的淺區域，在 較深的區域亦成立。因而pnp型雙極電晶體31，及npn型雙 極電曰曰體3 2的電流放大係數h f e ( pnp )、hfe(npn)，與先前 的相比較大。因此，能夠容易地滿足閘流體3 〇的鎖住條件 即hfe(pnp) X hfe(npn)>l。又，pnp型雙極電晶體31及 npn型雙極電晶體3 2的基極電阻rβ，亦與電流放大數同樣 地’分別與井區域33、34的不純物濃度〇、ΝΑ成反比（RB = 1 /不純物濃度）。因此，依從本實施例的構造，與先前的 構造相比’基極電阻RB較高。更且，經觸發電路4〇對閘流 體3 0的觸發端子供給閘極電流丨g。如上述，電流放大係數 hfe(pnp)、hfe(npn)高，又基極電阻rb亦高，更有觸發電 流I g供給’結果如圖5所示，本實施例的閘流體3 〇，比先 前的可用更低的觸發電壓Vtl(<Vt2)鎖住。 又，井區域33、34的不純物濃度，在其深度方向全區 低之故’閘流體3 0為維持順方向的通電狀態的最低電壓 (最低維持動作電壓=保持電壓仆）較低。此乃因pnp型雙極 電晶體31及npn型電晶體32的電流放大係數hfe( pnp)、hfe (npn)較高之故。因電流放大係數較高，與先前相比，能 夠以較小的基極電流I B，流出較大的集極電流I c，集極-
13377pif2.ptc 1243524 案號 931077^ 五、發明說明（8) 修正 射極閘電壓VCE亦可以較小。因此，閘流體3〇為維持順方 向之通電狀態的陽極、陰極間電壓，與先前閘流體相比， 用較小的電壓就夠，亦即保持電壓几比先前的小。 而且，將井區域33、34的不戀純物濃度，在深度方向 的全區_減低，可降低閘流體3〇的接通（〇N)電阻R〇n。即如 圖5所不，鎖住狀態時之曲線斜度較先前之例大。換言 之，對電壓增高的電流增加情況較大。 如上述，閘流體3〇的保持電壓Vh、及接通電阻R〇n與 先前的相比減低之結果，可降低鉗位電壓V c lamp 1。 以上’如依照本實施例的保護電路，則閘流體3〇的觸 發電壓vti及鉗位電壓v clampl較低。因此，内部電路1〇 的ESD耐壓BVESD隨内部電路的小型化而降低之場合，仍可 十分保護内部電路1 〇的ESD破壞。 又’依照本實施例的構造，可減小閘流體3 〇的尺寸。 通常，對做為保護元件的閘流體30，有一定的規格。該規 格所表示的為，在某一定的ESD電流以内能夠保護内部電 路。因本實施例，在某一定的ESD電流流過時的鉗位電 壓，與先前的構造相比較小，發生的電力亦小。故閘流體 3 0的尺寸可用較小的，有利於晶片的減小。 第二實施例 其次說明本明第二實施例的半導體裝置。本實施例， 與上述第一實施例之内部電路1〇及保護電路2〇，井區域的 不純物濃度相同，只將保護電路2〇的井區域深度設成較内 部電路的井區域更深。因此本實施例半導體裝置的電路 圖’與第一實施例說明的圖2相同，其說明省略。圖6為本
13377pif2.ptc 第13頁 1243524 --案號93107733 Ί月曰 修正_ 五、發明說明（9) 實施例的半導體裝置之斷面圖，在保護電路中特別顯示閘 流體3 0的斷面構造。内部電路的構造與上述第一實施例相 同說明省略。此處，僅說明閘流體3〇的構造。 如圖6所示，在半導體基板1的表面内，η型井區域37 及Ρ型井區域38，互相連接形成。該η型井區域37及ρ型井 區域38，形成之深度較内部電路1〇的η型井區域η及ρ型井 12更深。在η型井域37及ρ型井區域38的表面内，有ρ+型不 、、、屯物擴政層3 5及η+型不純物擴散層3 6形成。ρ η ρ型雙極電晶 體3 1，即包含成為射極的ρ+型不純物擴散層3 5，成為基極 的η型井區域37，及成為集極為ρ型井區域38而形成。又， ηρη型雙極電晶體32，即由成為射極的η+型不純物擴散層 36、、成為基極的ρ型井區域3 8，及成為集極的井區域π 形成。 — 圖7示在内部電路1〇及保護電路2〇分別形成的井區域 12、38的不純物濃度剖面圖。在内部電路1〇示圖6中一 7Α線，在保護電路2〇示圖6中的7Β-7Β線之方向的剖面圖。 如圖7所示，在保護電路20形成的井區域34的不純物濃。 度，與在内部電路10形成的井區域12的不純物度相同。 但，井區域3 8較井區域1 2形成到半導體基板的更深處。 又此種關係在井區域1 1與井區域3 7之間亦成立。又在井 區域11與井區域3 8、及井區域12與井區域37之間成立也可 其說例的保護電路2〇之動作，與第一實施例相同
1243524 _+案號 93107733 年 Π 月 日_____ 五、發明說明（10) 保護内部電路的ES D破壞。此點，利用圖8與先前之例比 較，逐項說明如下。圖8示本實施例的閘流體與先前之閘 流體的電壓一電流特性圖。 先前之閘流體的特性，如在第一實施例所說明的。此 點，依本實施例的構造，保護電路2〇内的井區域37、38的 不純物濃度，與内部電路1 〇内的井區域11、1 2相同。因 此，pnp型雙極電晶體31及npn型雙極電晶體32的電流放大 係數hf e (pnp )、hf e (npn )，與先前的相同，所以閘流體的 保持電壓Vh，與先前的構造相同。但，井區域37、38的深 度較深，即npn型雙極電晶體31及pnp型雙極電晶體32的集 極電流I C流動區域的斷面積較大，閘流體3 〇的接通電阻 R ο η減低，故甜位電壓v c 1 a p 1降低。 又，由觸發電路40在閘流體30的觸發端子供給閘極電 流I g。所以閘流體3 〇與先前的相比，可以用更低的觸發電 壓Vtl(<Vt2)鎖住。 如上述’依本實施例的閘流體3 〇，鉗位電壓v c 1 amp j 及觸發電壓V11，與先前的閘流體相比，皆可降低。結果 與第一實施例同樣地，在内部電路1〇的£^])耐壓減低之場 合’亦能夠充分保護内部電路丨〇的E sd破壞。 ^又，依照本實施例的構造，能夠提高閘流體本身對破 壞電流的耐性。先前的閘流體則隨著半導體裝置的小型 化，井區域的深度變淺，在單位體積流過的電流量增加， 因電流發生的熱密度增大，使破壞電流減小（即圖8中的j break 2)，亦即，閘流體本身容易損壞。
1243524 案號 93107733 五、發明說明（11) 較内部路10的井區域11、12更深。在η型井區域37，有npn 型雙極電晶體3 2的集極電流（pnp型雙極電晶體3丨的基極電 流）hfe(npn) X Ig流動。又在p型井區域38，有pnp型雙極 電晶體3 1的集極電流（np n型雙極電晶體3 2的基極電流）h f e (pnp) x hfe(npn) x Ig流動。因各井區域37、38的深度 大’在單位體積内流動的各集極電流密度減低。隨之發生 的熱量亦減小。即能夠抑制先前之構造的在半導體基板表 面熱量集中之現象。因此，與先前的構造相比，能更有效 地防止閘流體因熱而自身損壞。換言之，即閘流體能夠容 許更大的電流。 又與上述的第一實施例同樣地，閘流體能夠作成比先 前的更小，亦有助於減小晶片的大小。 第三實施例 其次，說明本發明第三實施例的半導體裝置。本實施 例為前述之第一、第二實施例組合而成者。因此，本半導 體裝置的電路圖，與在第一實施例說明的圖2相同，故說 明省略。圖9為本實施例的半導體裝置之斷面圖。對保護 電路特別顯示閘流體3 〇的斷面構造。内部電路1 〇的構造與 如述之第一實施例相同，說明省略，以下說明閘流體3 〇的 構造。 如圖9所示，在半導體基板1的表面内，η型井區域39 及Ρ型井域50互相連接形成。該η型井區域及ρ型井區域 5〇 ’比在内部電路1〇的η型井區域11及ρ型井區域12，不純 物濃度較低’但對半導體基板丨形成深度更深。如此，在η 型井區域39及ρ型井區域5〇的表面内
13377pif2.ptc 第16頁 形成Ρ+型純物擴散層
1243524 修正 ----- 9310 77沿_吁午年9月^日 五、發明說明（12) 3:及n+型不純物擴散層36。pnp型雙極電晶體3卜即 型不純物擴散層35、成為基極的n型井區域⑽，及 成為本極的P型井區域5〇構成。又，npn型雙極電晶 的n+型不純物擴散層36、成為基極的P型井50， 从及成為集極的11型井39構成。 圖=在内部電路10及保護電路2〇，分別形成的井區 =2、0的不純物濃度剖面圖’在内部電路ι〇為圖9中的 10A-10A線，在保護電路2〇Λι〇β_1〇β沿線方向的剖面圖。 如圖10所示’在保護電路2〇形成的井區域5〇之不純物 二J古較在内部電路10形成的井區域12 m型不純物的濃度，比在井區域12含有之心二 ^種關係’在井區域12、5°的深度方向全區 立：去在井區域12,50的表面成立，在較深的 内Si。；者又井物I，2在半導體基板 區域η與井39之間亦成：不Πί”度之關係，在井 12與39之間成立亦可成 又，在井區域η與50、井區域 明省：實施例的保護電路2。的動作與第一實施例相同，說 一 實施例的半導體農置’可同時獲得在前述第一、第 :二：二：ΐ:的Ϊ果。即如圖11所示的本實施例及先前 的問 '机體的電£ —電流特性’與先前之例相比，本實施例 it H低破觸壞發電而壓及甜t位電壓，故能更有效的護内部電路 m β 0自·# 因旎夠抑制閘流體的發生熱量，亦能 保護閘流體自身的熱破壞。 13377pif2.ptc 第17頁 1243524 0Γ Λ ^ _案號93107733_车Ί月 b曰 修座--— 五、發明說明（13) 又與上述之第一實施例同樣地，可使閘流體的大小比 先前的小，有助於晶片尺寸的減小。 第四實施例 其次用圖1 2說明本發明第四實施例的半導體裝置。圖 1 2示本實施例的半導體裝置之電路圖。本實施例為在上述 的第一實施例中，用雙極電晶體替換其中之閘流體30而成 者。
如圖12所示，該半導體裝置，具備一内部電路1〇及一 保護電路20。該保護電路20，配備一npn型雙極電晶體 60，以及一觸發電路40。該觸發電路40的構造與第一實施 例中的相同，故說明省略。該雙極電晶體6 〇的基極，連接 到觸發電路40内的MOS電晶體41的汲極；射極接地，集極 連接結點N1。 或電 流流 保護 構造 内形 型井 井區 層62 散層 上述構造的保護電路20，在因靜電等由輸入輸出端子 源端子有大電流流入之際，會經過雙極電晶體6 〇將電 入接地電位，以保護内部電路丨〇的ESD破壞。 圖13為圖12之内部電路10及保護電路2〇的斷面圖，對 電路特別顯示雙極電晶體60的斷面構造。内部電路的 與第一貫施例相同，說明省略。 如圖13所示、，在保護電路2〇内，半導體基板ι的表面 成P5L井區域61。該p型井區域61，與内部電路1〇的^ 井區域/、以同樣深度形成。然後，在該p型 :、&面内，形成互相隔離的兩個n+型不純物擴散 6、2，美雙極電晶體6〇，由射極之n+型不純物擴
13377pif2.ptc 第18頁 以及集極的n+型不純物擴散 1243524 五、發明說明（14) 層6 3的形成。 圖13中的4C-4C線（P型井區域12)、4D-4D線（P型井區 域6 1)的沿線方向之不純物濃度剖面，與在前述第一實施 例說明的圖4相同。亦即，在保護電路2 0形成的井區域6 1 之不純物濃度，較在内部電路1 〇形成的井區域1 2的不純物 濃度更薄。即在井區域6 1含有的p型不純物之濃度，較井 區域1 2含有的p型不純物之濃度更薄。此種關係，在井區 域12、61的深度方向全區域皆成立。即，在井區域I?、η 的表面成立’在深的區域亦成立。又，該種關係，在井區 域11與井區域之間成立亦可。 一其次，用圖14說明上述構造的保護電路2〇之動作。圖 1 4示圖1 2的保護電路之電壓（VCE )—電流（〖c )的特性。 ^由輸入輸出端子流入大電流時，因電容元件43在MOS 電晶體41維持偏壓。因此M〇s電晶體41成接通（〇N)狀離， 對雙極電晶體60的基極供給基極電流IB。雙極電晶體;;〇因 =了基極電流IB ’開始流出集極電流’將㈣電流ι哪由 接電位）°此時，、结fiN1的電位 ϋϊ二 mpl。當然’鉗位電壓V clampl，為較 ° 的半導體元件的耐壓BVESD更低之電壓。 & 本實施例的半導體裝置，能夠有效地保護内部電 ::，。破壞。此點，用圖"與先前的裳置比較，詳細說 如圖14所示，先前的構造之雙極 c辦2較高。此點，如在先前技術中己說明的/因電 的不純物濃度高’雙極電晶f 〇σ —----$ 4日日體的電流放大係數fe低之故 第19頁 13377pif2.ptc 1243524
案號 93107733 五、發明說明（15) 因此’在輸入輸出端子向半導體裝置流入ESD電流IESD之 際，，使雙極電晶體正常動作，雙極電晶體的集極·射極 間電壓’在未達到鉗位電壓V c i amp 2之前，就有超内部 電路的耐壓BVESD之場合。即，當做保護元件的雙極電晶 體機能不足，内部電路會被“^破壞。 但本貫施例的構造，使保護電路2〇内的井區域61的不 純物濃度’比内部電路1 〇内的井區域丨丨、1 2更薄。該關係 不只在井區域的淺區域，在深的區域亦成立。因此，雙極 電晶6 0的電流放大係數h f e比先前的大。即與先前的裝置 相比，流入同一的基極電流時，能夠流出更大的集極電 。又’雙極電日曰體的接通電阻R 〇 η亦降低，換言之，即對 應電壓增加的電流增加情況，較先前的大。 如上述，雙極電晶體60的電流放大係數hfe ,及接通 電阻Ron與先前的相比降低，結果鉗位電壓v ciamp 1降 低。 如以上所述，本實施例的保護電路，因雙極電晶體的 钳位電壓V clamp 1低，在内部電路1〇的ESD耐壓BVESD隨 其小型化而減低時，仍能夠十分保護内部電路的E S D破 壞。 又，如上述第一實施例同樣的理由，能夠減小在雙極 電晶體60發生的電力。故能夠減小雙極電昌體的大小，有 助於晶片尺寸的減小。 第五實施例 以下說明本發明第五實施例的半導體裝置。本實施 例，為在上述的第四實施例中，内部電路1 0與保護電路2 〇
13377pif2.ptc 第20頁 1243524 / __案號93107733_车9月^^曰 修正____ 五、發明說明（16) 之井區域的不純物濃度相同，僅將保護電路2 0的井區域之 深度，設成較内部電路1 〇的井區域更深。故半導體裝置的 電路圖，與上述第四實施例中說明的圖1 2相同，說明省 略。圖1 5為本實施例之半導體裝置的斷面圖，對保護電路 特別顯示雙極電晶體6 0的斷面構造。該内部電路1 〇的構造 與上述第四實施例相同，說明省略，以下，說明雙極電晶 體60的構造。 Βθ 如圖15所示’在半導體基板1的表面内形成ρ型井區域 64。該Ρ型井區域形成之深度，較在内部電路1〇的1^型井區 域1 1及Ρ型井區域1 2的深度更深。在該ρ型井區域61的表面 形成兩個互相隔離的η+型不純物擴散層6 2、6 3 内 ηρη型雙電晶體60，即由基極的ρ型井區域61，射極的型 不純物擴散層6 2，以及集極的η+型不純物擴散層6 3構成。 圖15中7C-7C線（ρ型井區域12)，7D-7D線（？型井區域 6^)沿線方向不純物濃度剖面，與在前述第二實施例說明 :圖7相同。即，在保護電路2〇形成的井區域64，具有盥 電路u形成的井區域12的不純物濃度同程度的不純 半導體基板面到深處形成…此關 井£域11與井區域64之間成立亦可。
本實施例的保護電路2 〇的動从 ^ . 7 t L 所以說明省略。 的動作’肖弟四貫施例相同’ 上述之本實施例的半導體 實施例同樣的效果。此點，用 例的雙極電晶體60的電壓一電 電晶體60亦有同樣的傾向。 裝置，可獲得與前述之第四 圖14說明。圖14為第四實施 流特性，但本實施例的雙極 1243524 __案號93107733 年〇月B 你不 五、發明說明（17) ' *- 依照本貫施例的構造’與先前的構造比較，井區域6 4 的深度大，即雙極電晶體6 0的集極電流丨c流動區域的&面 積大，因此，雙極電晶體60的接通電阻R〇n減小。故與第 四實施例同樣地，鉗位電壓V c丨amp 1減低。所以内^電 路1 0的ESD電壓隨其小型化而降低時，仍能夠充分地保護 電路10的ESD破壞。 ” ° 又與前述之第四實施例同樣地，雙極電晶體6〇可比先 前的更小，有利於晶片尺寸的減小。 第六實施例 其次’說明本發明第六實施例的半導體裝置。本實施 例為由上述之第四、第五實施例組合而成。因此，該半導 體裝置的電路圖，與在第四實施例說明的圖丨2相同，說明 省略。又，本實施例的半導體裝置之斷面構造，為在第五 貫施例說明的圖1 5所示之構造，在該内部電路1 〇及保護電 路2 0形成的井區域之不純物濃度剖面，與圖丨〇相同。又， 保護電路的動作，亦如前述在第四實施例的說明。 依照本實施例的構造，使保護電路2 〇内的井區域6 4的 不純物濃，比内部電路丨〇内的井區域丨丨、1 2更薄。因此， 雙極電晶體6 0的電流放大係數h f e與先前的相比較大。 又’雙極電晶體60的接通電阻Ron亦降低。 而且’與先前的構造相比，井區域64的深度大，即雙 極電晶體6 0集極電流I c流過區域的斷面積大，雙極電晶體 60的接通電阻Ron減低。 如上述的結果’與第四、五實施例同樣地，甜位電壓 V clamp 1降低。所以，内部電路丨〇的£31)耐壓，因小型化
13377pif2.ptc 第22頁 日 修正 1243524 案號 93107733 五、發明說明（18) 而減低之场合’仍能夠充分保護内部電路1 〇的E S D破壞。 又’雙極電晶體60比先前的更小，有助於減小晶片面積。 圖1 6不，使用第四至第六實施例的雙極電晶體6 〇及先 前之雙極電晶體’在圖1 2的保護電路之電壓（vc Ε)—電流 (1C)特性。如圖16所示，使用第四至第六實施例的雙極電 晶體時，與使用先前的雙極電晶體相比，在同一ESD電流 IESD流動之際發生的電壓VCE(鉗位電壓）較小。亦即，^ 内部電路的E S D财壓降低之際，仍能有效地保護内部電 路0 又’雙極電晶體自身被破壞的電流（破壞電流）值亦提 高。雙極電晶體自身的破壞，依在該雙極電晶體發生的電 力密度決定。本實施例之構造，與先前的構造相比，在同 一的電壓流過的電流量較大。因此，假設在圖1 6中的等電 力線雙極電晶體被破壞，其破壞電流I break，與先前的相 比較大。即第四至第六實施例的雙極電晶體，在更大的 ESD電流流入之場合亦能應付，能夠提高内部電路保護的 特性。 又’第四至第六貫施例的雙極電晶體，與先前的相 比’電流放大係數hfe較高，又接通電阻Ron低。因此，做 為保護元件的雙極電晶體移用到内部電路亦可。此種場 合，第四至第六實施例之構造的雙極電晶體，可用以當做 咼性能的半導體元件。 第七實施例 以下用圖1 7說明本發明第七實施例的半導體裝置。圖 17為弟七實施例的半導體裝置之電路圖。
13377pif2.ptc 第23頁 1243524 _ 案號93107733_9多年^月！έ曰 修是___ 五、發明說明（19) 如圖1 7所示，本半導體裝置，具備一内部電路1 〇，以 及一保護電路2 0。該保護電路2 0乃為保護内部電路1 0免受 ESD破壞而設，配置於該内部電路1〇與半導體裝置的輸入 輸出端子之間。該保護電路20，配置一η通道MOS電晶體 70、一電容器元件71，以及一電阻元件72。 Μ 0 S電晶體7 0的源極接地，沒極連接到與輸入輸出端 子連接的結點Ν1。電容器元件71與電阻元件7 2，在結點Ν1 與接地之間串聯連接。然後，電容器元件71與電阻元件72 的連接之結點，連接MOS電晶體70的閘極。又保護電路20 内的MOS電晶體70，因有必要流過ESD電流，需要較内部電 路10内的MOS電晶體大型，亦即，通道長度或通道寬度， 較内部電路1 0的MOS電晶體大，能夠供給更大的電流。 上述構造的保護電路20，因靜電等有大量電流由輸入 輸出端子流入之際，使電流經MOS電晶體70的電流路徑流 入接地電位，以保護内部電路1 〇的ESI)破壞。 圖18為圖17所示内部電路1〇及保護電路2〇的斷面圖。 對保護電路20特別表示MOS晶體70的斷面構造。 内部電路1 0的構造，已如前述之第一實施例的說明， 說明省略。保護電路2〇的構造，如圖18所示，在半導體基 板1的表面内形成p型井區域73。該p型井區域73，與内部 電路10的η型井區域11及p型井區域12，同樣的深度形成。 在Ρ型井區域7 3的表面内，形成互相隔離的二個η+型不純物 擴散層74、75。該些η+型不純物擴散層74、75，分別當做 MOS電晶體70的源極、汲極區域發揮機能。在源極、汲極 區域74、75間的Ρ型井區域73上，隔著未圖示的閘絕緣
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膜’形成閘極7 6。 修正 圖18中的4E-4E線（p型井區域12)、4F-4F線（1)型井區 ^的沿線方向之不純物濃度剖面，與在前述之第一實施 j 。兒明的圖4相同。即在保護電路2 〇形成之井區域7 3的不 純物濃度，較在内部電路1〇形成的井區域12的不純物濃度 更薄。此關係，在井區域丨2、73的深度方向之全區域皆成 立f卩在井區域12、73的表面成立，在深的區域也成立。 又’該關係，在井區域1丨與井區域73之間成立亦可。
々其次，說明上述構造的保護電路2 〇的動作。因發生靜 電等由輸入輸出端子流入E s D電流時，結點N1的電位瞬間 =大ΐ田上升。則由電容器元件7丨的耦合（(：〇1^1丨叫）別3電 晶f 70的閘極電位亦上升。由此M〇s電晶體7〇成接通（〇Ν) 狀態，將ESD電流由汲極（結點N1 )流向源極（接地電位）。 結果，可防止ESD電流流入内部電路丨〇，能夠保護内部電 路10的ESD破壞。該動作更詳細說明如下，即M〇s電晶體7〇 的汲極端子（結點N1)電位超過M0S電晶體7〇的汲極之耐壓
乂上時 沒極朋 >貝（drain avalanch breakdown)電流流出 到P型井區域73。該結果，使圖1 8中的源極區域74及汲極 區域75，成為寄生npn型雙極電晶體的集極及射極開始發 揮機能。如此，在M0S電晶體70流入的電流，由寄生的 型雙極電晶體的集極電流支配。 本貫施例的半導體裝置，與前述第四實施例同樣，能 有效地保護内部電路的E S D破壞。此點，可用圖1 9說明， 圖19為本施例的M0S電晶體70之電壓（汲極電壓VD) —電流9 汲極電I D )特性圖。
13377pif2.ptc 第 25 頁 1243524 ___案號93107733_ft^年7月^日 修正_ 五、發明說明（21) 即MOS電晶體的通道電流依（Vg-Vt)2流動，Vg為閘極電 壓，Vt為MOS電晶體的閾值電壓。所以，閾值電壓Vt = Vd (Vd為汲極電壓）超過汲極耐壓BVD時，寄生的npn雙極電晶 體之集極電流開始流出。 此點，與先前的構造相比，因井區域的不純物濃度較 薄，觸發電壓較低（Vtl<Vt2)，汲極耐壓提高（BVD 1>BVD 2)，寄生的npn MOS電晶體的接通電阻減小，電流放大係 數h f e加大。因此，汲極電流I D的增加程度，如圖1 9所 示，可較先前之例更大。該結果，能夠降低鉗位電壓V clamp 1，故在内部電路1〇的ESD耐壓隨其小型化而降低之 場合，仍能夠充分保護内部電路1 〇的ESD破壞。 又如在前述的第一實施例說明過，能夠降低在電 晶體70發生的電力。所以MOS電晶體70的尺寸可較先前的 小，有助於晶片的縮小。 第八實施例 其次，說明本發明第八實施例的半導體裝置。本實施 例為在上述之第七實施例中，内部電路丨〇與保護電路2 〇的 井區域之不純物濃度相同，而將保護電路2〇内的井區域深 度作成較内部區域1 0的井區域更深。因此，本半導體褒置 的電路圖，與上述第七實施例說明的圖i 7相同，說明省 略。圖20為本實施例的半導體裝置之斷面圖，對保護電路 特別表示MOS電晶體70的斷面構造。内部電路1〇的構造與 第七實施例相同，說明省略，下面僅對M0S電晶體7〇 = ^ 造說明。
修正 1243524 --- 案號 93107733 五、發明說明（22) 77。5亥ρ型井區域77，較内部電路的^型井區域11及ρ型 井區域的珠度更深。在該Ρ型井區域7 7的表面内，形成互 相隔離的二個η+型不純物擴散層7 4、7 5。該些η+型不純物 擴散層74、7 5，分別成為MOS電晶體的源極、汲極區域發 揮其機能。在源極、汲極區域74、75間的井區域77上，隔 著末圖示的閘絕緣膜形成閘極7 6。 圖20中的7Ε-7Ε線（ρ型井區域12)、7F-7F線（Ρ型井區 域7 7 )的沿線方向之不純物濃度剖面，與前述第二實施例 說明的圖7相同。即，在保護電路2〇形成井區域77的不純 物濃度’與在内部路1 〇形成的井區域丨2的不純物濃度相 同’但由半導體基板面形成至更深處。又，該種關係，在 井區域11與井區域77之間成立亦可。 本實施例的保護電路2 0的動作，與上述之第七實施例 相同，說明省略。 本實施例的半導體裝置，與第四實施例同樣地，能夠 有效地保濩内部電路的E S D破壞。對此點，可利用圖1 9說 明，圖1 9為在第七實施例說明的保護電路之電壓-電流特 性圖，但，本實施例的M0S電晶體70的電壓（汲極電壓VD)一 電流（汲極電流I D )特性亦與圖1 9完全相同。 如前所述，將井區域77形成至更深處，可減小寄生之 npn型雙極電晶體的接通電阻。其結果，與第四實施例同 樣地，使鉗位電壓V clampl下降。因此，内部電路10因小 型化而E S D耐壓下降時，仍能充分保護内部電路1 〇的e ^ ρ破 壞0
又，與第七實施例同樣地，MOS電晶體7〇與先前的相
13377pif2.ptc 第27頁 1243524 - -^案號93107733 9必年夕月曰 修正 _ 五、發明說明（23) 比可更小型化，有助於縮小晶片的尺寸。 第九實施例 以下，說明本發明第九實施例的半導體裝置。本實施 為上述的第七、第八實施例之組合，該半導體裝置的電路 圖與在第七實施例說明的圖1 7相同，說明省略。又，本實 施例的半導體裝置之斷面構造，與在第八實施例說明的圖 2〇所示之構造相同，在該内部電路丨〇及保護電路2〇形成的 井區域之不純物剖面，與圖丨〇相同。又，保護電路的動 作’與在第七實施例說明的相同。 本貫施例的構造，依在第七、第八實施例說明的原 f ’可降低钳位電壓Vci ampi。因此在内部電路丨〇的^；^耐 壓因其小型化而降低時，仍能夠充分保護内部電路丨〇的 ESD破壞。又，MOS電晶體70與先前的相比可更小型化，有 助於縮小晶片的尺寸。 又’在前述的第四至第六實施例中，利用圖丨6說明的 關係’在第七至第九實施例亦同樣成立。因此，依照第七 至第九實施例的MOS電晶體，亦能夠比先前的構造增大破 壞電流。 度 濃 第件物 至元純 一護不 第保之 的成域 明形區 發中井 本20的 h路等 述電體 4護晶 上保f 以在s 如將Mo域在 5 ， 一品一 ， 置體全又 裝 體 導 半 的 例 施 實 九 晶 ^6- 極 雙 體 流 之 向 方 度 深 在 薄製 更， 域度 區深 井之 之域 10區 路井 部成 内形 的件 象元 對護 護保 保中 亥 ο — 2 比路 成電 形護 ，保 ，區 中井 ο 的 2 路路 電電 護部 保内 在較 又度 ο 濃 深物 更純 域不 區之 井域 的區 10井 路的 電成| 内件 在元 較護 成保域
13377pif2.ptc 第28頁 1243524 案號 93107733 五、發明說明（24) 更薄且更深。此結果，用閘流體為保護元件之場合，能夠 降低閘流體的觸發電壓及鉗位電壓。又，使用雙極電晶體 及MOS電晶體為保護元件之場合，亦能夠降低鉗位電壓。 因此’在内部電路的ESD耐壓因其小型化而減低時，仍能 夠有效地保護内部電路的ESD破壞。 b 又，先前的構造，内部電路與保護電路使用同一構造 的井區域。因此，井區域的形成條件，有必要考慮兩= 特性形成。但在如上述的第一至第九實施例，在内部敗 與保護電路，井區域的不純物濃度及/或深度分別獨立 化，因，此對内部電路與保護電路，能夠分別以最合 條=形成井區域。所以内部電路及保護電路，皆能發、 最咼的性能。即，内部電路進行更細微化，保護電路二 其衫響仍能夠保護内部電路不受ESD破壞。 又 尚且，上述的第一至 只要變更向 以簾價地實 又’如 號，在内部 上述之井區 路20中保護 緩衝器1 6形 21，内部電 電路1 0的半 因此，上述 元件形成的 半導體 施。 圖21所 電路中 域的不 元件形 成的井 路10用 導體元 的關係 井區域 基板導 示，由 通常先 純物濃 成的井 區域之 單一的 件，通 ’内部 之間滿 第九實施例，在形成井區域之& 入不純物之條件就能夠實施，^ 輸入輸出端子輸入/輸出的訊 通過輸入輸出緩衝器1 6。因此， 度及深度的關係，例如在保護電 區域，與内部電路10中輸入輪出 間能滿足就可以。但是，如圖 電源VDD驅動之場合，構成内部 常在同一^冓造的井區域上形成。 電路1 0的全部之井區域，與保護 足亦可。又，保護電路20内的觸 1243524 --MM 93107733 降年 9 月〜ζ ^ ... — — -------- 修 j£· 五、發明說明（25) ------- 發電路40，非為實質地保護ESD破壞的構成，所以觸發電 路40形成的井區域，與内部電路1〇的井區域同樣構造也可 以。即上述井區域的不純物濃度及深度關係，在保護元件 形成的井區域與觸發電路形成的井區域之間滿足亦可。 又，内部電路用複數的電源驅動之場合。圖22為例如 混載快閃式記憶體（flash memory)的系統LSI之方塊圖。 如圖22所示，内部電路10配備邏輯電路17，以及快閃式記 憶體8 0。該邏輯電路17，由電源VDD驅動。該快閃式記憶 體80，在内部有高電壓發生電路81 ,在該高壓發生電路發 生的較VDD高的電壓HV ’供給其記憶單元陣列82。此乃因 快閃式§己憶體在讀入及消除動作之際，必需要高電壓之 故。因快閃式記憶體8 〇需用高電壓操作，所以快閃式記憶 體80内的井區域，通常較邏輯電路I?内的井區域更深，又 不純物濃度則較薄。在此場合，保護電路2 〇内井區域，例 如與快閃式記憶體8 0内的井區域用同樣的構造也可以。但 是’在與快閃式記憶體8 〇内的井區域同樣構造時，e s D耐 性不妬充分之场合’只要使保護電路2 〇内的井區域的深度 更深，及/或不純物濃度加大即可。 上述之實施例中，保護元件以使用閘流體，雙極電晶 體’及M0S電晶體之場合說明。但是，保護元件並不限定 使用該些，其他半導體元件也可使用，複數的半導體元件 組合使用也可以。此際，在構成保護元件的要件之中，對 實際流過ESD電流的要件，滿足上述井區域的不純物濃度 及深度之關係就夠。 又，上述實施例，說明之保護元件為將ESD電流引入
13377pif2.ptc 第30頁 1243524 ^ Λ _案號93107733_年7月日 修正_ 五、發明說明（26) 接地電位之場合，但例如流入電源電位VDD之場合亦無 妨。 雖然本發明已以一較佳實施例揭露如上，然其並非用 以限定本發明，任何熟習此技藝者，在不脫離本發明之精 神和範圍内，當可作些許之更動與潤飾，因此本發明之保 護範圍當視後附之申請專利範圍所界定者為準。
13377pif2.ptc 第31頁 1243524 案號 93107733 月 a 曰 修正 圖式簡單說明 【圖式之簡單說明】 圖1 ，示先前的閘流體之電壓-電流特性圖。 圖2，示本發明第一實施例的半導體裝置之電路圖。 圖3，示本發明第一實施例的半導體裝置之斷面圖。 圖4，示本發明第一實施例的半導體裝置的深度方向之 不純物濃度剖面圖。 圖5，示本發明第一實施例的半導體裝置、及先前的半 導體裝置配備的閘流體之電壓-電流特性圖。 圖6，示本發明第二實施例的半導體裝置之斷面圖。 圖7，示本發明第二實施例的半導體裝置之深度方向的 不純物濃度剖面圖。 圖8，示本發明第二實施例的半導體裝置，及先前的半 導體裝置配備的閘流體之電壓-電流特性圖。 圖9，示本發明第三實施例的半導體裝置之斷面圖。 圖1 0，示本發明第三實施例的半導體裝置之深度方向 的不純物濃度剖面圖。 圖1 1，示本發明第三實施例的半導體裝置，及先前的 半導體裝置配備的閘流體之電壓-電流特性圖。 圖1 2，本發明第四實施例的半導體裝置之電路圖。 圖13，示本發明第四實施例的半導體裝置之斷面圖。 圖1 4，示本發明第四實施例的半導體裝置，及先前的 半導體裝置配備的閘流體之電壓-電流特性圖。 圖1 5，示本發明第五、第六實施例的半導體裝置之斷 面圖。
13377pif2.ptc 第32頁 1243524 案號93107733 ^參年夕月 曰 修正 圖式簡單說明 圖1 6，示本發明之第四至第六實施例的半導體裝置， 及先前的半導體裝置配備的閘流體之電壓-電流特性圖。 圖1 7，本發明第七實施例的半導體裝置之電路圖。 圖1 8，本發明第七實施例的半導體裝置之斷面圖。 圖1 9，示本發明第七實施例的半導體裝置，及先前的 半導體裝置配備的閘流體之電壓-電流特性圖。 圖2 0，示本發明之第八、第九實施例的半導體裝置之 斷面圖。 圖2 1，示本發明之第一至第九實施例的第一變形例之 半導體裝置的方塊圖。 圖2 2，示本發明之第一至第九實施例的第二變形例之 半導體裝置方塊圖。 圖式之標示說明 1 10 11 12 13 14 15 20 30 31 52 33 34 35 36 76 37 38 39 50 61 62 、63 、74 、75 60 半導體基板 内部電路 η型井區域 ρ型井區域 Ρ+型不純物擴散層 η+型不純物擴散層 閘極 保護電路 閘流體 ρηρ型雙極電晶體 ηρη型雙極電晶體
13377pif2.ptc 第33頁 1243524 案號 93107733 修正 圖式簡單說明 40 觸發電路 41 p通道MOS電晶體 42 電阻元件 43 電容器元件 STI 元件隔離區域 N1 結點 VDD 電源 4Α 7Α 4Β 7Β 4 F剖面線標示 7 F剖面線標示
13377pif2.ptc 第34頁
Claims (1)
1243524 虎93107733 年7月·^日 條正 六、申請專利範圍 > 1 · 一種半導體裝置，其特徵為具備： 二内部電路，内有第一井區域與在該第一井區域内形 成的第一半導體元件，以及 一保護電路，内含有不純物濃度較該第一井 ΐΐ;::第二井區域，ΐ在該第二井區域内形成的第二 &广牛，且a亥第一半導體兀件備有連接外部接續端 、、盆坐路的一端，及連接接地電位的電流徑路之他端， 流/經過/雷二广導體元件將由該外部接續端子輪入的電 件的該電流徑路間發生 t該苐一+蜍體元 耐壓電壓，藉由嗲H i應低於該第一半導體元件的 2.如申；ΐΐΓ:保護該第一半導體元件。 為，該保護電路，備^第1項所述的半導體裝置，其特徵 元件的動作， 觸發電路，用以起動該第二半導體 该第二半導體元件， 端子的閘流體或雙極馬配備有連接該觸發電路的控制 該觸發電路，在診日日體士 使該第一半導體元件 '部接續端子有上述之電流流入， 電位未達該第一半導^輪入輸出端子的電位上升，且在該 體元件的控制端子势+几件的耐壓電位時，對該第二半導 3·如申請專利乍指令。 為， 圏第1項所述的半導體裝置，其特徵 該第二半導體元件為 該MOS電晶體的閑\順電曰曰體， 巧極電位，與該電流徑路的一端之 13377pif2.ptc 第35頁 1243524 案號 93107733 六、申請專利範圍 同相位變化。 笛_4也如申請專利範圍第1項所述的半導體裝置，其中之 弟:井區域，在深度方向的全區域之物濃度，較該 一井區域為低。 L 一種半導體裝置，其特徵為具備： 一内部電路，内有第一井區域及在該第一井區域内形 成的第一半導體元件，以及 Ρ 、一保護電路，内含有深度較第一井區域更深的第二井 區域及在該第二井區域内形成的第二半導體元件，且該第 :半導體疋件備有連接外部接續端子的電流徑路的一端， 連接接地電位的電流徑路之他端， 冷其中該第二半導體元件將由該外部接續端子輸入的電 :的ίΐΐίΐ徑路流入該接地電位，在該第二半導體元 耐壓生的電壓應低於該第-半導體元㈣ 電£ 精由該電流保護該第一半導體元# 6.如申請專利範圍第5項所述的半導 ，保護電路，更配有觸發電路， 置 體疋件的動作， ％始邊第一半導 4第一半導體兀件，為配有連接該觸發 子之閘流體或雙極電晶體 電路的控制 該觸發電路，在該外部接續端子有上 使該第-半導體元件的輪入輸出端子4流流入’ 電位未達該第—半導體元件的耐壓電位^仅上升，且在該 體元件的控制端子輸出開始動作指令。、，對該第二半導
第36頁 1243524 案號 931077H 六、申請專利範圍 7·如申請專利範圍第5項所述的半導體裝置， /、中之第二半導體元件為 電晶體， 孩MOS電晶體的閘極電位\ 電流徑路 问相位變化。 第i共t申請專利範圍第5項所述的半導體裝置，其甲之 區域為1域’在深度方向之全域的不純濃度’較該第一井 9二：f半導體裝置，其特徵為具備： 成的第一^半電導路體元包件合第以及井區域及在μ第一井區域内形 一保護雷敗 人 但深度較深的楚有較該第一井區域之不純物濃度較低 半導體元杜 —井區域及在該第二井區域内形成的第二 的電流徑路的ί m導體元件備有連接外部·續端子 11 rb ▲ ^，及連接接地電位的電流徑路之他端， 的電過元：將由該外部接續端子輸入 體元件的該電流押:入 地電位，在該第二半導 件的耐壓電壓，；的電壓應低於該第-半導體元 10如\主垂错由S亥電流保護該第一半導體元件。 該保範圍第9項所述的半導體裝置， 體元件的動作，更配有觸發電路，用以開始該第二半導 該第二半導體元件，為配有 子之閘流體或雙極電晶體， 接该觸發電路的控制端 該觸發電路，在該外部接續端子有上述的電流流入， in 13377pif2.ptc 第37頁 1243524 Q/ / _案號93107733_年夕月曰__ 六、申請專利範圍 使該第一半導體元件的輸入輸出端子的電位上升，且在該 電位未達該第一半導體元件的耐壓電位時，對該第二半導 體元件的控制端子輸出開始動作指令。 11. 如申請專利範圍第9項所述的半導體裝置， 其中之第二半導體元件為MOS電晶體， 該MOS電晶體的閘極電位，與該電流徑路的一端之電壓 同相位變化。 12. 如申請專利範圍第9項所述的半導體裝置，其t之 第二井區域，在深度方向之全區域的不純物濃度，較該第 一井區域為低。
13377pif2.ptc 第38頁
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2003110461A JP2004319696A (ja) | 2003-04-15 | 2003-04-15 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| TW200501530A TW200501530A (en) | 2005-01-01 |
| TWI243524B true TWI243524B (en) | 2005-11-11 |
Family
ID=33447057
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| TW093107733A TWI243524B (en) | 2003-04-15 | 2004-03-23 | A semiconductor device equipped with a protection circuit to protect the internal circuit |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US20040240130A1 (zh) |
| JP (1) | JP2004319696A (zh) |
| KR (1) | KR20040090480A (zh) |
| CN (1) | CN1538519A (zh) |
| TW (1) | TWI243524B (zh) |
Families Citing this family (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4504850B2 (ja) * | 2005-03-17 | 2010-07-14 | パナソニック株式会社 | 半導体集積回路装置 |
| DE102005056908B4 (de) * | 2005-11-29 | 2008-02-28 | Infineon Technologies Ag | Integrierte Schaltungsanordnung mit Shockleydiode oder Thyristor und Verfahren zum Herstellen |
| JP4562674B2 (ja) * | 2006-03-23 | 2010-10-13 | 川崎マイクロエレクトロニクス株式会社 | Ｅｓｄ保護回路 |
| US7732834B2 (en) * | 2007-01-26 | 2010-06-08 | Infineon Technologies Ag | Semiconductor ESD device and method of making same |
| CN102148246B (zh) * | 2010-02-10 | 2015-07-22 | 上海华虹宏力半导体制造有限公司 | 静电放电保护电路 |
| JP6215222B2 (ja) * | 2011-12-08 | 2017-10-18 | ソフィックス ビーヴィービーエー | 高保持電圧、混合電圧ドメイン静電気放電クランプ |
| CN103187411B (zh) * | 2011-12-30 | 2015-11-25 | 中芯国际集成电路制造(上海)有限公司 | 半导体器件的保护电路 |
| JP5781022B2 (ja) * | 2012-06-15 | 2015-09-16 | 株式会社東芝 | 静電保護回路、および、半導体装置 |
| CN104104378B (zh) * | 2013-04-10 | 2018-11-13 | 联华电子股份有限公司 | 输出缓冲器 |
| US9882553B2 (en) * | 2015-12-18 | 2018-01-30 | Taiwan Semiconductor Manufacturing Company Ltd. | Semiconductor device and circuit protecting method |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100190091B1 (ko) * | 1996-09-25 | 1999-06-01 | 윤종용 | 반도체장치의 esd 보호회로 형성방법 |
| US6433392B1 (en) * | 1998-04-08 | 2002-08-13 | Texas Instruments Incorporated | Electrostatic discharge device and method |
| US6034388A (en) * | 1998-05-15 | 2000-03-07 | International Business Machines Corporation | Depleted polysilicon circuit element and method for producing the same |
| TW457689B (en) * | 2000-01-11 | 2001-10-01 | Winbond Electronics Corp | High current ESD protection circuit |
| JP2002124580A (ja) * | 2000-10-18 | 2002-04-26 | Yamaha Corp | 入力保護回路 |
-
2003
- 2003-04-15 JP JP2003110461A patent/JP2004319696A/ja not_active Abandoned
-
2004
- 2004-03-23 TW TW093107733A patent/TWI243524B/zh not_active IP Right Cessation
- 2004-03-29 US US10/812,548 patent/US20040240130A1/en not_active Abandoned
- 2004-04-14 KR KR1020040025715A patent/KR20040090480A/ko not_active Application Discontinuation
- 2004-04-15 CN CNA2004100346241A patent/CN1538519A/zh active Pending
Also Published As
| Publication number | Publication date |
|---|---|
| CN1538519A (zh) | 2004-10-20 |
| KR20040090480A (ko) | 2004-10-25 |
| TW200501530A (en) | 2005-01-01 |
| US20040240130A1 (en) | 2004-12-02 |
| JP2004319696A (ja) | 2004-11-11 |
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| Date | Code | Title | Description |
|---|---|---|---|
| MM4A | Annulment or lapse of patent due to non-payment of fees |