CN103219720A - 电源箝制静电放电防护电路 - Google Patents

Abstract

一种电源箝制静电放电防护电路，包括一硅控整流器以及一控制模块，其中硅控整流器电性连接于一高电压准位与一低电压准位之间，以用来承载一电流路径。控制模块并联于硅控整流器，并包含有一P型金氧半场效晶体管、一N型金氧半场效晶体管、至少一输出二极管、一电阻、以及一导通串列。其中，硅控整流器可以是一P型或N型的基底触发硅控整流器。利用此种新颖的电源箝制静电放电防护电路，可达到大幅降低电路的漏电流与省却元件加工面积的功效。

Description

电源箝制静电放电防护电路

技术领域

本发明涉及一种静电放电（Electro-Static Discharge，ESD）防护电路，特别是一种电源箝制型的静电放电防护电路（Power-rail ESD Clamp Circuit）。

背景技术

随着IC产业的日渐蓬勃，CMOS加工技术已逐渐微小化至奈米等级，伴随而来的是晶体管的栅极氧化层（gate oxide）也因此逐渐微缩化，并薄型化至数个奈米而已。由于栅极氧化层的厚度变薄，将同时引发较大的栅极漏电流，这俨然成为近代CMOS加工技术中最常遇见的挑战。图1为尺寸为1μm/1μm的N型金氧半场效晶体管与P型金氧半场效晶体管分别在偏压为1伏特、环境温度为T=25°C下的栅极漏电流模拟结果数据图。由图1所示的结果可以显示，随着CMOS加工尺寸的微缩（例如：由90奈米降至65奈米、甚至45奈米），将使得栅极漏电流大幅地攀升，引发严重的漏电流问题。

由于栅极所产生的漏电流，是在现有的电源箝制静电防护电路形成一相当严重的问题，电阻-电容式的静电放电侦测电路（RC ESD-transient detection）中所使用到的大电容自然成为漏电流成分中的一大来源，这也是常见使用RC电源箝制的静电防护电路，其应用受到限制的一大原因。

除此之外，加工面积的缩减也是在加工中必须考量到的因素之一，其原因在于元件的制作面积过大，常增加无谓的加工成本增加。换言之，由于电阻-电容式的静电放电侦测电路中使用有较大的电子零组件（例如：电容），将同时增加此种电路的加工成本。因此，除了栅极漏电流的问题以外，传统的电源箝制静电防护电路更具有面积过大且成本过高的问题。

图2为现有技术采用硅控整流器（silicon controlled rectifier，SCR）作为主要箝制静电防护电路的结构示意图。其中，在主要箝制静电防护电路的选择上，硅控整流器相较于金氧半场效晶体管（Metal-Oxide-SemiconductorField-Effect Transistor，MOSFET）通常为一较佳的选项。由晶体管MCAP与电阻R所形成的电阻电容式延迟（RC delay）是用以侦测ESD偏压下元件的快速暂态反应。当ESD偏压加至节点VDD上时，将使得原来为0伏特的内接点VRD开始随着RC时间常数（RC time constant）而上升。同时，在电阻R上形成的压降将开启晶体管Mp，并触发硅控整流器以将ESD电流形成放电状态。然而，值得注意的是，在正常的操作下，晶体管MCAP所产生的栅极漏电流将在电阻R上形成一定的压降，此段压降亦将同时逐渐地开启晶体管Mp，并在电路中形成另一条电流路径，进而引发更大的漏电流问题。

图3为另一用以减少因大电容引发漏电流问题的现有技术的结构示意图。由图3可见，此种技术利用多个开关元件（switch）以驱动电容底部的电压至VDD或VSS。在正常操作的情况下，电容底部的电压值为VDD，因此在电阻电容式延迟（RC delay）上不会产生任何压降，于此，可以达到减少电容漏电流的目的。然而，当元件操作在ESD偏压下时，此时电容底部的电压值被限制在VSS，这时的电路即形成类似于前述现有的电源箝制静电防护电路，而具有相同的问题了。

再者，图4为又一用以减少因大电容引发漏电流问题的现有技术的结构示意图。由图4可见，此种技术主要是利用多个顺向导通连结的二极管（forward-connected diodes）与电阻来取代常见的电阻-电容式静电放电侦测电路。如图4所示，在ESD偏压由VSS往上增加至VDD时，VDD节点上的电压值将会持续增加至二极管开始导通为止。而在那之前，VA节点上的电压值始终维持在零。当二极管开始导通的时候，电阻R上将产生一压降，此压降将同时开启晶体管Mn，以触发硅控整流器。由于多个二极管所形成的二极管串列（diodestring），其临界电压值设计为略高于供应电压，因此在正常操作下，VA节点上的电压值可维持在零，且晶体管Mn为关闭状态。在此情况下，此种电路可用以避免晶体管Mn的漏极-栅极漏电流。不过，由于硅控整流器系同时连接于晶体管Mn的源极，使得元件的触发电流会因为其元件基板电阻（substrateresistance）上的压降而减少，而使得此种电路无法同时兼顾触发电流与漏电流的最佳化。

因此，鉴于以上，如何提供一种既可达到降低元件制作面积，且能有效解决晶体管漏电流问题的电源箝制静电防护电路，为熟习此项技术领域者亟需解决的问题之一。

发明内容

为解决现有技术存在的问题，本发明的主要目的在于提供一种新颖的电源箝制静电放电防护电路，其不仅可达到降低元件加工面积的目的，更可同时解决常见ESD电路漏电流过大的问题。

根据本发明所揭示的电源箝制静电放电防护电路，包括有：一硅控整流器与一并联于该硅控整流器的控制模块，其中，硅控整流器连接于一高电压准位VDD与一低电压准位VSS之间，以用来承载一电流路径。控制模块电性连接于此硅控整流器的一触发节点、上述的高电压准位VDD与低电压准位VSS之间。

根据本发明的实施例，此一硅控整流器可以是P型基底触发硅控整流器（P+triggered silicon controlled rectifier）。当此一硅控整流器为P型基底触发硅控整流器时，上述的控制模块包含有：一P型金氧半场效晶体管，连接于上述的高电压准位VDD；一N型金氧半场效晶体管，连接于上述的低电压准位VSS；至少一输出二极管，连接于P型金氧半场效晶体管与N型金氧半场效晶体管之间，其中P型基底触发硅控整流器的触发节点连接该至少一输出二极管，且该至少一输出二极管串联于P型金氧半场效晶体管与N型金氧半场效晶体管；一电阻，并联于P型基底触发硅控整流器、P型金氧半场效晶体管与N型金氧半场效晶体管，该电阻的一端连接上述的高电压准位VDD；以及一导通串列，包括至少一连接于N型金氧半场效晶体管的导通元件，其中导通串列连接于该电阻的另一端、P型金氧半场效晶体管与低电压准位VSS之间。

根据本发明的实施例，P型基底触发硅控整流器包括：一P型重掺杂区、一N型井、一P型井、以及一N型重掺杂区。其中，P型重掺杂区连接该高电压准位；N型井相邻设置于P型重掺杂区；P型井相邻设置于N型井，P型基底触发硅控整流器的该触发节点位于P型井之内；N型重掺杂区相邻设置于P型井，并连接低电压准位。

根据本发明的实施例，其中P型基底触发硅控整流器的该触发节点为P型重掺杂部分。

根据本发明的另一实施例，硅控整流器亦可以是N型基底触发硅控整流器（N+triggered silicon controlled rectifier）。当此一硅控整流器为N型基底触发硅控整流器时，上述的控制模块则可包含有：一P型金氧半场效晶体管，连接于上述的高电压准位VDD；一N型金氧半场效晶体管，连接于上述的低电压准位VSS；至少一输出二极管，连接于P型金氧半场效晶体管与N型金氧半场效晶体管之间，其中此一N型基底触发硅控整流器的触发节点连接该至少一输出二极管，且该至少一输出二极管串联于P型金氧半场效晶体管与N型金氧半场效晶体管；一电阻，并联于此一N型基底触发硅控整流器、P型金氧半场效晶体管与N型金氧半场效晶体管，该电阻的一端连接上述的低电压准位VSS；以及一导通串列，包括至少一连接于P型金氧半场效晶体管的导通元件，其中导通串列连接于该电阻的另一端、N型金氧半场效晶体管与上述的高电压准位VDD之间。

根据本发明的实施例，N型基底触发硅控整流器包括：一P型重掺杂区、一N型井、一P型井、以及一N型重掺杂区。其中，P型重掺杂区连接高电压准位；N型井相邻设置于P型重掺杂区，N型基底触发硅控整流器的触发节点位于N型井之内；P型井相邻设置于N型井；N型重掺杂区相邻设置于P型井，并连接低电压准位。

根据本发明的实施例，其中N型基底触发硅控整流器的触发节点为N型重掺杂部分。

根据本发明的实施例，上述各实施例中的导通元件可以为二极管、PMOS、NMOS或其他晶体管种类。

与现有技术相比，本发明的有益效果在于：

本发明揭露一种新颖的电源箝制静电放电防护电路，可达到降低元件加工面积的目的，并同时解决常见ESD电路漏电流过大的问题。藉由使用串接的二极管导通串列，本发明可有效率地减少ESD电路中常见的漏电流问题，本发明所使用的输出二极管更可在不影响静电防护能力的前提下，降低硅控整流器上所产生的漏电流。除此之外，本发明所使用到的元件面积，相较于现有技术更是大幅地缩小，达到尺寸微缩化的功效。

附图说明

图1为尺寸为1μm/1μm的N型金氧半场效晶体管与P型金氧半场效晶体管分别在偏压为1伏特、环境温度为T=25°C下的栅极漏电流模拟结果数据图。

图2为现有技术采用电阻-电容式的控制模块並以硅控整流器作为主要箝制静电防护电路的结构示意图。

图3为现有技术采用多个开关元件硅控作为控制模块並以硅控整流器作为主要箝制静电防护电路的结构示意图。

图4为现有技术采用多个顺向导通连结的二极管与电阻作为控制模块並以硅控整流器作为主要箝制静电防护电路的结构示意图。

图5为根据本发明实施例的电源箝制静电放电防护电路的电路结构示意图。

图6为根据本发明一实施例使用串接的NMOS作为导通串列的电源箝制静电放电防护电路的电路结构示意图。

图7为根据本发明另一实施例使用串接的PMOS作为导通串列的电源箝制静电放电防护电路的电路结构示意图。

图8为根据本发明实施例具有多个输出二极管的电源箝制静电放电防护电路的电路结构示意图。

图9为根据本发明实施例具有多个输出二极管的电源箝制静电放电防护电路的电路结构示意图。

图10为根据本发明另一实施例的电源箝制静电放电防护电路的电路结构示意图。

图11A为以40奈米的CMOS加工技术制成的传统式电源箝制静电放电防护电路的电路结构示意图。

图11B为以40奈米的CMOS加工技术制成的本发明电源箝制静电放电防护电路的电路结构示意图。

图12为图11A的现有技术的元件布局结构示意图。

图13为图11B的本发明提出的电源箝制静电放电防护电路的元件布局结构示意图。

附图标记说明：1,1a-电源箝制静电放电防护电路；10,10a-硅控整流器；20,20a-控制模块；102,102a-P型重掺杂区；104,104a-N型井；106,106a-P型井；108,108a-N型重掺杂区；110-P型重掺杂部；110a-N型重掺杂部；210,210a-导通串列；1002,1002a-二极管；1004-NMOS；1006-PMOS。

具体实施方式

下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有付出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。

为了达到降低元件加工面积以及消弭常见ESD电路漏电流过大的功效，本发明提供一种新颖的电源箝制静电放电防护电路，利用一特殊的控制电路来减少或导引出流经ESD电路中硅控整流器上的电流，以藉此达到漏电流最小化以及元件加工面积缩小的目的。

根据本发明的实施例，本发明所揭示的电源箝制静电放电防护电路，其无须使用到常见电阻-电容式的静电放电侦测电路（RC ESD-transient detection）中必须使用到的大电容（如先前技术所述），因此，本发明揭露的是一种创新的电路结构，其可用以有效地大幅降低常见漏电流的问题。

除此之外，由于本发明无须使用到大电容等电子零组件，因此亦在无形中节省了大量的元件加工面积，以省却不必要的加工成本。根据本发明的一实施例，本发明所揭示的电路结构，其元件面积仅有5μm*20μm，为传统静电放电防护电路面积的六分之一而已。

首先，请参阅图5，为根据本发明实施例的电源箝制静电放电防护电路的电路结构示意图。

根据本发明实施例所提出的电源箝制静电放电防护电路1，其主要包括有：一硅控整流器10以及一控制模块20。其中，控制模块20并联于硅控整流器10。硅控整流器10连接于一高电压准位VDD与一低电压准位VSS之间，并用以承载一电流路径。控制模块20连接于该高电压准位VDD与该低电压准位VSS之间，以用以控制并减缓流经硅控整流器10上的该电流。控制模块20连接于硅控整流器10的一触发节点（trigger node）。根据本发明的一实施例，硅控整流器10可以是一P型基底触发硅控整流器或一N型基底触发硅控整流器。其中，当硅控整流器10为P型基底触发硅控整流器时，其触发节点为一P型的重掺杂部分。至于，当硅控整流器10为N型基底触发硅控整流器时，其触发节点则为一N型的重掺杂部分。关于此二种不同的实施态样，本发明将依序说明如下。

详细而言，如图5所示，当硅控整流器10为P型基底触发硅控整流器时，在此实施例中，此一P型基底触发硅控整流器包含一P/N/P/N的四层结构。其中，一P型重掺杂区102连接于高电压准位VDD；一N型井104相邻设置于该P型重掺杂区102；一P型井106相邻设置于该N型井104，且P型基底触发硅控整流器的触发节点（即一P型重掺杂部分110）位于该P型井106之内；以及，一N型重掺杂区108相邻设置于该P型井106，并连接低电压准位VSS。

在此实施例中，控制模块20包含有：一P型金氧半场效晶体管Mp、一N型金氧半场效晶体管Mn、至少一输出二极管Do、一电阻R、以及一导通串列（conducting string）210。

其中，P型金氧半场效晶体管Mp的源极连接于高电压准位VDD，N型金氧半场效晶体管Mn的源极连接于低电压准位VSS。输出二极管Do连接于P型金氧半场效晶体管Mp的漏极与N型金氧半场效晶体管Mn的漏极之间，使得P型金氧半场效晶体管Mp、N型金氧半场效晶体管Mn、与输出二极管Do成串联关系。其中，P型基底触发硅控整流器的触发节点（即上述所言的P型重掺杂部分110）更电性连接于输出二极管Do。

电阻R的一第一端连接于高电压准位VDD，且电阻R并联于此P型基底触发硅控整流器10、P型金氧半场效晶体管Mp、N型金氧半场效晶体管Mn与上述的输出二极管Do。

导通串列210包括至少一导通元件（conducting element）。其中，该至少一导通元件连接于N型金氧半场效晶体管Mn的栅极，导通串列210的一端电性连接于电阻R与P型金氧半场效晶体管Mp的栅极；导通串列210的另一端则电性连接至低电压准位VSS。

根据图5所示的实施例，可以看见此实施例中所示的导通元件为一二极管1002，使得导通串列210由一个或一个以上的二极管1002串接而形成。一般而言，导通串列210所包含的二极管1002的数目依据不同电路所需的规格（例如：临界电压值）等来决定的。因此，其数量并非用以限定本发明的发明范围。

详细而言，在正常操作下，P型金氧半场效晶体管Mp用以触发硅控整流器10。N型金氧半场效晶体管Mn用以维持硅控整流器10其触发节点的电压维持在VSS。N型金氧半场效晶体管Mn的栅极可选择性地电性连接至接点VA或导通串列210中的任一导通元件，以降低晶体管中的栅极漏电流。

其次，根据本发明的实施例，用以组成导通串列210的导通元件可以是串接的二极管、P+/NW结构、或其他二极管种类。举例而言，图6为根据本发明一实施例使用串接的NMOS作为导通串列的电源箝制静电放电防护电路的电路结构示意图。图7为根据本发明另一实施例使用串接的PMOS作为导通串列的电源箝制静电放电防护电路的电路结构示意图。如图6及图7所示，可以看出，本发明用以串接形成导通串列210的导通元件并不以图5所示的二极管1002为限，亦可以为图6所示的NMOS 1004或图7所示的PMOS 1006。熟习此项技术领域者当可根据本发明所揭示的技术思想，而自行决定所欲使用的导通元件种类，唯依本发明所揭示的精神所作的均等变化或修饰，仍应涵盖在本发明的专利范围内。

以下，请参阅图8至图9所示，为根据本发明实施例具有多个输出二极管的电源箝制静电放电防护电路的电路结构示意图。

在图8至图9所示的实施例中，本发明连接多个输出二极管于Do于P型金氧半场效晶体管Mp与N型金氧半场效晶体管Mn之间。

一般而言，如图5所示，P型金氧半场效晶体管Mp与N型金氧半场效晶体管Mn之间可电性连接有一输出二极管Do，以用来降低P型金氧半场效晶体管Mp在正常操作下，其闸漏极极间所产生的漏电流。不过，为了进一步增强其降低晶体管漏电流的功效，如图8至图9所示，本发明更可选择在P型金氧半场效晶体管Mp与N型金氧半场效晶体管Mn之间电性连接有多个输出二极管Do1,Do2，以进一步降低本发明所提出的电源箝制静电放电防护电路的漏电流大小。

根据本发明的实施例，在正常操作下，高电压准位VDD维持在输入电压。由于导通串列210的临界电压值设计为略高于该输入电压，因此将不会有任何电流流经此一导通串列210，使得P型金氧半场效晶体管Mp呈现关闭状态，而N型金氧半场效晶体管Mn被开启。在此状况之下，P型金氧半场效晶体管Mp的栅极与漏极极之间开始形成漏电流。当此一漏电流流经输出二极管Do时，将在输出二极管Do上产生一压降（voltage drop），由于漏电流大小将与电压差呈指数变化关系（exponential），因此当输出二极管Do上产生此一微小压降时，此压差将进一步使得P型金氧半场效晶体管Mp的栅极-漏极压差降低，自然使得P型金氧半场效晶体管Mp的漏电流可大幅减小。

至于，当元件处在ESD正偏压的情况下时，高电压准位VDD的电压值将开始接近导通串列210的临界电压。此时，导通串列210开始形成导通，而在电阻R上形成一段压降，进而开启P型金氧半场效晶体管Mp，以触发硅控整流器10。在本发明的电路中设置有输出二极管Do的情况下，此时，硅控整流器10的触发电流（trigger current）相较于没有设置输出二极管Do者，将会来的比较小一些。然而，值得说明的是，这段微小的差距并不足以影响到本发明所揭示的电路结构的电磁防护表现（ESD performance）。

另一方面而言，根据本发明所揭示的硅控整流器亦可以为一N型基底触发硅控整流器，其图式如同图10所示，为根据本发明另一实施例的电源箝制静电放电防护电路的电路结构示意图。在此一实施例中，电源箝制静电放电防护电路1a中的电阻R与导通串列被反接，以使得N型金氧半场效晶体管Mn在ESD偏压下时可被开启。电源箝制静电放电防护电路1a中的输出二极管Do则设置于硅控整流器的触发节点与N型金氧半场效晶体管Mn之间，以达到降低漏电流的目的。

根据本发明的另一实施例，如图10所示，当硅控整流器10a为N型基底触发硅控整流器时，在此实施例中，此一N型基底触发硅控整流器包含一P/N/P/N的四层结构。其中，一P型重掺杂区102a连接于高电压准位VDD；一N型井104a系相邻设置于该P型重掺杂区102a；一P型井106a相邻设置于该N型井104a，且N型基底触发硅控整流器的触发节点（即一N型重掺杂部分110a）位于该N型井104a之内；以及，一N型重掺杂区108a相邻设置于该P型井106a，并连接低电压准位VSS。

在此实施例中，电源箝制静电放电防护电路1a的控制模块20a包含有：一P型金氧半场效晶体管Mp、一N型金氧半场效晶体管Mn、至少一输出二极管Do、一电阻R、以及一导通串列（conducting string）210a。

其中，P型金氧半场效晶体管Mp的源极连接于高电压准位VDD，N型金氧半场效晶体管Mn的源极连接于低电压准位VSS。输出二极管Do连接于P型金氧半场效晶体管Mp的漏极极与N型金氧半场效晶体管Mn的漏极之间，使得P型金氧半场效晶体管Mp、N型金氧半场效晶体管Mn、与输出二极管Do成串联关系。其中，N型基底触发硅控整流器的触发节点（即上述所言的N型重掺杂部分110a）更电性连接于上述的输出二极管Do。

电阻R的一第一端连接于低电压准位VSS，且电阻R并联于此N型基底触发硅控整流器10a、P型金氧半场效晶体管Mp、N型金氧半场效晶体管Mn与上述的输出二极管Do。

导通串列210a包括至少一导通元件（conducting element）。其中，该至少一导通元件连接于P型金氧半场效晶体管Mp的栅极，导通串列210a的一端电性连接于电阻R与N型金氧半场效晶体管Mn的栅极；导通串列210a的另一端则电性连接至高电压准位VDD。

根据图10所示的实施例，可以看见此实施例中所示的导通元件为二极管1002a，使得导通串列210a由一个或一个以上的二极管1002a串接而形成。一般而言，导通串列210a所包含的二极管1002a的数目可依据不同电路所需的规格（例如：临界电压值）等来决定的。因此，其数量并非用以限定本发明的发明范围。

其次，为扩大本发明的实际应用层面，除此之外，在本发明的其他实施例中，用以组成导通串列210a的导通元件亦可以是串接的二极管、P+/NW结构、或其他二极管种类。如同本发明于前述图6～图7所示，本发明用以串接形成导通串列210a的导通元件并不以图10所示的二极管1002a为限，亦可以为如同图6所示的NMOS或图7所示的PMOS。熟习此项技术领域者当可根据本发明所揭示的技术思想，而自行决定所欲使用的导通元件种类，唯依本发明所揭示的精神所作的均等变化或修饰，仍应涵盖在本发明的专利范围内。

以下，本发明将提出详细的实验数据，以佐证本发明相较于现有技术的功效。请参阅图11A及图11B所示，分别为以40奈米的CMOS加工技术制成的一传统式电源箝制静电放电防护电路与本发明提出的电源箝制静电放电防护电路的电路结构图。

此二电源箝制静电放电防护电路的元件尺寸如下表一所示，其使用相同的硅控整流器。其中，硅控整流器的宽度为40μm。本发明所使用的导通串列包含3个串接的二极管，以产生2.5伏特的临界电压（高于输入电压为0.9伏特）。N型金氧半场效晶体管Mn的栅极连接于节点VB。在正常的操作情况下，节点VA的电压值接近高电压准位VDD，而节点VB的电压值接近于三分之一VDD。在此情况下，节点VB的电压值可使得N型金氧半场效晶体管Mn维持在常态开启状态，而令晶体管的漏电流可比其栅极连接于VA时来得微小许多。

表一

续请参阅图12及图13所示，用以显示并比较现有技术与本发明所提出的电源箝制静电放电防护电路其各自元件布局的结构示意图。其中，图12为图11A的现有技术的元件布局结构示意图，图13为图11B的本发明提出的电源箝制静电放电防护电路的元件布局结构示意图。

如表一所列及图12、图13所示，可以看出传统的电源箝制静电放电防护电路，其元件面积为30μm x 30μm（不考虑硅控整流器所占的面积）。其中，由于电容MCAP的面积系约为25μm x 25μm，因此大部分的面积来自于此电容MCAP。虽然如表一所列，电容MCAP的有效面积为10μm x 10μm，但由于考量到加工上的诸多限制条件，使得电容仍无法以单一晶体管制成，因此仍须分割为100个1μm x 1μm的晶体管单元。

相较之下，本发明所揭示的电源箝制静电放电防护电路，其元件面积仅有5μm x 20μm（不考虑硅控整流器所占的面积），而约仅为先前技术所占面积的六分之一而已。

接着，续请参阅表二所示，为现有技术与本发明所提出的电源箝制静电放电防护电路各自电性量测的结果数据表，此实验数据在偏压为0.9伏特，环境温度为25°C与125°C的条件下进行漏电流的量测程序。如表二所示，传统的电源箝制静电放电防护电路，由于具有栅极穿遂效应（gate tunneling effect）因此会有相当严重的漏电流问题（在25°C时达到5.12）。

然而，本发明在同样的25°C环境温度下，却仅有24nA的漏电流大小，相较于现有技术，为非常微小的漏电流。再者，二者的静电防护能力更在人体模式（Human Body Mode，HBM）与机器模式（Machine Mode，MM）下进行效能测试。如表二所列，传统的电源箝制静电放电防护电路可以达到4.5kV的HBM与125V的MM，然而本发明却可达到6.5kV的HBM与200V的MM，可见其静电防护的能力大幅优于现有技术。

表二

综上所述，本发明揭露一种新颖的电源箝制静电放电防护电路，可达到降低元件加工面积的目的，并同时解决常见ESD电路漏电流过大的问题。藉由使用串接的二极管导通串列，本发明可有效率地减少ESD电路中常见的漏电流问题，本发明所使用的输出二极管更可在不影响静电防护能力的前提下，降低硅控整流器上所产生的漏电流。除此之外，本发明所使用到的元件面积，相较于现有技术更是大幅地缩小，达到尺寸微缩化的功效。

以上所述的诸多实施例仅系为说明本发明的技术思想及特点，其目的在使熟习此项技艺的人士能够了解本发明的内容并据以实施，当不能以的限定本发明的专利范围，即大凡依本发明所揭示的精神所作的均等变化或修饰，仍应涵盖在本发明的专利范围内。

Claims (13)

1.一种电源箝制静电放电防护电路，其特征在于，包括：

一硅控整流器，连接于一高电压准位与一低电压准位之间，并用以承载一电流路径；以及

一控制模块，并联于该硅控整流器，该控制模块电性连接于该硅控整流器的一触发节点、该高电压准位与该低电压准位。

2.如权利要求1所述的电源箝制静电放电防护电路，其特征在于，该硅控整流器为一P型基底触发硅控整流器，该控制模块包括：

一P型金氧半场效晶体管，连接于该高电压准位；

一N型金氧半场效晶体管，连接于该低电压准位；

至少一输出二极管，连接于该P型金氧半场效晶体管与该N型金氧半场效晶体管之间，其中该P型基底触发硅控整流器的该触发节点连接该至少一输出二极管，且该至少一输出二极管串联于该P型金氧半场效晶体管与该N型金氧半场效晶体管；

一电阻，并联于该P型基底触发硅控整流器、该P型金氧半场效晶体管与该N型金氧半场效晶体管，该电阻的一端连接该高电压准位；以及

一导通串列，包括至少一连接于该N型金氧半场效晶体管的导通元件，其中该导通串列连接于该电阻的另一端、该P型金氧半场效晶体管与该低电压准位之间。

3.如权利要求2所述的电源箝制静电放电防护电路，其特征在于，该至少一导通元件为二极管。

4.如权利要求2所述的电源箝制静电放电防护电路，其特征在于，该至少一导通元件为PMOS。

5.如权利要求2所述的电源箝制静电放电防护电路，其特征在于，该至少一导通元件为NMOS。

6.如权利要求2所述的电源箝制静电放电防护电路，其特征在于，该P型基底触发硅控整流器包括：

一P型重掺杂区，连接该高电压准位；

一N型井，相邻设置于该P型重掺杂区；

一P型井，相邻设置于该N型井，该P型基底触发硅控整流器的该触发节点位于该P型井之内；以及

一N型重掺杂区，相邻设置于该P型井，并连接该低电压准位。

7.如权利要求6所述的电源箝制静电放电防护电路，其特征在于，该P型基底触发硅控整流器的该触发节点为P型重掺杂部分。

8.如权利要求1所述的电源箝制静电放电防护电路，其特征在于，该硅控整流器为一N型基底触发硅控整流器，该控制模块包括：

一P型金氧半场效晶体管，连接于该高电压准位；

一N型金氧半场效晶体管，连接于该低电压准位；

至少一输出二极管，连接于该P型金氧半场效晶体管与该N型金氧半场效晶体管之间，其中该N型基底触发硅控整流器的该触发节点连接该至少一输出二极管，且该至少一输出二极管串联于该P型金氧半场效晶体管与该N型金氧半场效晶体管；

一电阻，并联于该N型基底触发硅控整流器、该P型金氧半场效晶体管与该N型金氧半场效晶体管，该电阻的一端连接该低电压准位；以及

一导通串列，包括至少一连接于该P型金氧半场效晶体管的导通元件，其中该导通串列连接于该电阻的另一端、该N型金氧半场效晶体管与该高电压准位之间。

9.如权利要求8所述的电源箝制静电放电防护电路，其特征在于，该至少一导通元件为二极管。

10.如权利要求8所述的电源箝制静电放电防护电路，其特征在于，该至少一导通元件为PMOS。

11.如权利要求8所述的电源箝制静电放电防护电路，其特征在于，该至少一导通元件为NMOS。

12.如权利要求8所述的电源箝制静电放电防护电路，其特征在于，该N型基底触发硅控整流器包括：

一P型重掺杂区，连接该高电压准位；

一N型井，相邻设置于该P型重掺杂区，该N型基底触发硅控整流器的该触发节点位于该N型井之内；

一P型井，相邻设置于该N型井；以及

一N型重掺杂区，相邻设置于该P型井，并连接该低电压准位。

13.如权利要求12所述的电源箝制静电放电防护电路，其特征在于，该N型基底触发硅控整流器的该触发节点为N型重掺杂部分。

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