TWI469308B - 電源箝制靜電放電防護電路 - Google Patents

電源箝制靜電放電防護電路 Download PDF

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Description

電源箝制靜電放電防護電路
本發明係有關於一種靜電放電(Electro-Static Discharge，ESD)防護電路，特別是一種電源箝制型之靜電放電防護電路(Power-rail ESD Clamp Circuit)。
隨著IC產業的日漸蓬勃，CMOS製程技術已逐漸微小化至奈米等級，伴隨而來的是電晶體之閘極氧化層(gate oxide)也因此逐漸微縮化，並薄型化至數個奈米而已。由於閘極氧化層的厚度變薄，將同時引發較大的閘極漏電流，這儼然成為近代CMOS製程技術中最常遇見的挑戰。第1圖係為尺寸為1μm/1μm之N型金氧半場效電晶體與P型金氧半場效電晶體分別在偏壓為1伏特、環境溫度為T=25℃下之閘極漏電流模擬結果數據圖。由第1圖所示之結果可以顯示，隨著CMOS製程尺寸的微縮(例如：由90奈米降至65奈米、甚至45奈米)，將使得閘極漏電流大幅地攀升，引發嚴重的漏電流問題。
由於閘極所產生的漏電流，係在習知的電源箝制靜電防護電路形成一相當嚴重的問題，電阻-電容式之靜電放電偵測電路(RC ESD-transient detection)中所使用到的大電容自然成為漏電流成分中的一大來源，這也是習見使用RC電源箝制之靜電防護電路，其應用受到限制的一大原因。
除此之外，製程面積的縮減也是在製程中必須考量到的因素之一，其原因在於元件的製作面積過大，常增加無謂的製程成本增加。換言之，由於電阻-電容式之靜電放電偵測電路中使用有較大的電子零組件(例如：電 容)，將同時增加此種電路的製程成本。因此，除了閘極漏電流的問題以外，傳統的電源箝制靜電防護電路更具有面積過大且成本過高之問題。
第2圖係為習知技術採用矽控整流器(silicon controlled rectifier，SCR)作為主要箝制靜電防護電路之結構示意圖。其中，在主要箝制靜電防護電路的選擇上，矽控整流器相較於金氧半場效電晶體(Metal-Oxide-Semiconductor Field-Effect Transistor，MOSFET)通常為一較佳的選項。由電晶體MCAP 與電阻R所形成的電阻電容式延遲(RC delay)係用以偵測ESD偏壓下元件之快速暫態反應。當ESD偏壓加至節點VDD 上時，將使得原來為0伏特的內接點VRD 開始隨著RC時間常數(RC time constant)而上升。同時，在電阻R上形成的壓降將開啟電晶體Mp ，並觸發矽控整流器以將ESD電流形成放電狀態。然而，值得注意的是，在正常的操作下，電晶體MCAP 所產生的閘極漏電流將在電阻R上形成一定的壓降，此段壓降亦將同時逐漸地開啟電晶體Mp ，並在電路中形成另一條電流路徑，進而引發更大的漏電流問題。
第3圖係為另一用以減少因大電容引發漏電流問題之習知技術的結構示意圖。由第3圖可見，此種技術係利用複數個開關元件(switch)以驅動電容底部之電壓至VDD 或VSS 。在正常操作之情況下，電容底部之電壓值係為VDD ，因此在電阻電容式延遲(RC delay)上不會產生任何壓降，於此，可以達到減少電容漏電流之目的。然而，當元件操作在ESD偏壓下時，此時電容底部之電壓值係被限制在VSS ，這時的電路即形成類似於前述習知之電源箝制靜電防護電路，而具有相同之問題了。
再者，第4圖係為又一用以減少因大電容引發漏電流問題之習知技術 的結構示意圖。由第4圖可見，此種技術主要是利用複數個順向導通連結之二極體(forward-connected diodes)與電阻來取代習見之電阻-電容式靜電放電偵測電路。如第4圖所示，在ESD偏壓由VSS 往上增加至VDD 時，VDD 節點上的電壓值將會持續增加至二極體開始導通為止。而在那之前，VA 節點上的電壓值始終維持在零。當二極體開始導通的時候，電阻R上將產生一壓降，此壓降將同時開啟電晶體Mn ，以觸發矽控整流器。由於複數個二極體所形成之二極體串列(diode string)，其臨界電壓值係設計為略高於供應電壓，因此在正常操作下，VA 節點上的電壓值可維持在零，且電晶體Mn 係為關閉狀態。在此情況下，此種電路可用以避免電晶體Mn 之汲-閘極漏電流。不過，由於矽控整流器係同時連接於電晶體Mn 之源極，使得元件的觸發電流係會因為其元件基板電阻(substrate resistance)上的壓降而減少，而使得此種電路無法同時兼顧觸發電流與漏電流的最佳化。
因此，鑒於以上，如何提供一種既可達到降低元件製作面積，且能有效解決電晶體漏電流問題之電源箝制靜電防護電路，係為熟習此項技術領域者亟需解決的問題之一。
為解決習知技術存在的問題，本發明之主要目的係在提供一種新穎之電源箝制靜電放電防護電路，其不僅可達到降低元件製程面積之目的，更可同時解決習見ESD電路漏電流過大之問題。
根據本發明所揭示之電源箝制靜電放電防護電路，其係包括有：一矽控整流器與一並聯於該矽控整流器之控制模組，其中，矽控整流器係連接於一高電壓準位VDD 與一低電壓準位VSS 之間，以用來承載一電流路徑。 控制模組係電性連接於此矽控整流器之一觸發節點、上述之高電壓準位VDD 與低電壓準位VSS 之間。
根據本發明之實施例，此一矽控整流器可以是P型基底觸發矽控整流器(P+ triggered silicon controlled rectifier)或N型基底觸發矽控整流器(N+ triggered silicon controlled rectifier)。
其中，當此一矽控整流器係為P型基底觸發矽控整流器時，上述之控制模組係包含有：一P型金氧半場效電晶體，其係連接於上述之高電壓準位VDD ；一N型金氧半場效電晶體，其係連接於上述之低電壓準位VSS ；至少一輸出二極體，其係連接於P型金氧半場效電晶體與N型金氧半場效電晶體之間，其中P型基底觸發矽控整流器之觸發節點係連接該至少一輸出二極體，且該至少一輸出二極體係串聯於P型金氧半場效電晶體與N型金氧半場效電晶體；一電阻，係並聯於P型基底觸發矽控整流器、P型金氧半場效電晶體與N型金氧半場效電晶體，該電阻之一端係連接上述之高電壓準位VDD ；以及一導通串列，包括至少一連接於N型金氧半場效電晶體之導通元件，其中導通串列係連接於該電阻之另一端、P型金氧半場效電晶體與低電壓準位VSS 之間。
至於，當此一矽控整流器係為N型基底觸發矽控整流器時，上述之控制模組則可包含有：一P型金氧半場效電晶體，其係連接於上述之高電壓準位VDD ；一N型金氧半場效電晶體，其係連接於上述之低電壓準位VSS ；至少一輸出二極體，其係連接於P型金氧半場效電晶體與N型金氧半場效電晶體之間，其中此一N型基底觸發矽控整流器之觸發節點係連接該至少一輸出二極體，且該至少一輸出二極體係串聯於P型金氧半場效電晶體與 N型金氧半場效電晶體；一電阻，係並聯於此一N型基底觸發矽控整流器、P型金氧半場效電晶體與N型金氧半場效電晶體，該電阻之一端係連接上述之低電壓準位VSS ；以及一導通串列，包括至少一連接於P型金氧半場效電晶體之導通元件，其中導通串列係連接於該電阻之另一端、N型金氧半場效電晶體與上述之高電壓準位VDD 之間。
根據本發明之諸多實施例，上述之導通元件係可以為二極體、PMOS、NMOS或其他電晶體種類。
底下藉由具體實施例配合所附的圖式詳加說明，當更容易瞭解本發明之目的、技術內容、特點及其所達成之功效。
以上有關於本發明的內容說明，與以下的實施方式係用以示範與解釋本發明的精神與原理，並且提供本發明的專利申請範圍更進一步的解釋。有關本發明的特徵、實作與功效，茲配合圖式作較佳實施例詳細說明如下。
除此之外，以下所述之諸多實施例僅係為說明本發明之技術思想及特點，其目的在使熟習此項技藝之人士能夠瞭解本發明之內容並據以實施，當不能以之限定本發明之專利範圍，即大凡依本發明所揭示之精神所作之均等變化或修飾，仍應涵蓋在本發明之專利範圍內。
為了達到降低元件製程面積以及消弭習見ESD電路漏電流過大之功效，本發明係提供一種新穎之電源箝制靜電放電防護電路，其係利用一特殊之控制電路來減少或導引出流經ESD電路中矽控整流器上的電流，以藉此達到漏電流最小化以及元件製程面積縮小之目的。
根據本發明之實施例，本發明所揭示之電源箝制靜電放電防護電路， 其無須使用到習見電阻-電容式之靜電放電偵測電路(RC ESD-transient detection)中必須使用到的大電容(如先前技術所述)，因此，本發明揭露的是一種創新的電路結構，其可用以有效地大幅降低習見漏電流之問題。
除此之外，由於本發明無須使用到大電容等電子零組件，因此亦在無形中節省了大量之元件製程面積，以省卻不必要的製程成本。根據本發明之一實施例，本發明所揭示之電路結構，其元件面積僅有5m＊ 20m，係為傳統靜電放電防護電路面積之六分之一而已。
首先，請參閱第5圖，其係為根據本發明實施例之電源箝制靜電放電防護電路的電路結構示意圖。
根據本發明實施例所提出之電源箝制靜電放電防護電路1，其主要包括有：一矽控整流器10以及一控制模組20。其中，控制模組20係並聯於矽控整流器10。矽控整流器10係連接於一高電壓準位VDD 與一低電壓準位VSS 之間，並用以承載一電流路徑。控制模組20係連接於該高電壓準位VDD 與該低電壓準位VSS 之間，以用以控制並減緩流經矽控整流器10上之該電流。控制模組20係連接於矽控整流器10之一觸發節點(trigger node)。根據本發明之一實施例，矽控整流器10可以是一P型基底觸發矽控整流器或一N型基底觸發矽控整流器。其中，當矽控整流器10為P型基底觸發矽控整流器時，其觸發節點係為一P型之重摻雜部分。至於，當矽控整流器10為N型基底觸發矽控整流器時，其觸發節點則為一N型之重摻雜部分。關於此二種不同之實施態樣，本發明將依序說明如下。
詳細而言，如第5圖所示，當矽控整流器10為P型基底觸發矽控整流器時，在此實施例中，此一P型基底觸發矽控整流器係包含一P/N/P/N之 四層結構。其中，一P型重摻雜區102係連接於高電壓準位VDD ；一N型井104係相鄰設置於該P型重摻雜區102；一P型井106係相鄰設置於該N型井104，且P型基底觸發矽控整流器之觸發節點(即一P型重摻雜部分110)係位於該P型井106之內；以及，一N型重摻雜區108係相鄰設置於該P型井106，並連接低電壓準位VSS 。
在此實施例中，控制模組20係包含有：一P型金氧半場效電晶體Mp 、一N型金氧半場效電晶體Mn 、至少一輸出二極體Do 、一電阻R、以及一導通串列(conducting string)210。
其中，P型金氧半場效電晶體Mp 之源極係連接於高電壓準位VDD ，N型金氧半場效電晶體Mn 之源極係連接於低電壓準位VSS 。輸出二極體Do 係連接於P型金氧半場效電晶體Mp 之汲極與N型金氧半場效電晶體Mn 之汲極之間，使得P型金氧半場效電晶體Mp 、N型金氧半場效電晶體Mn 、與輸出二極體Do 係成串聯關係。其中，P型基底觸發矽控整流器之觸發節點(即上述所言之P型重摻雜部分110)更電性連接於輸出二極體Do 。
電阻R之一第一端係連接於高電壓準位VDD ，且電阻R係並聯於此P型基底觸發矽控整流器10、P型金氧半場效電晶體Mp 、N型金氧半場效電晶體Mn 與上述之輸出二極體Do 。
導通串列210係包括至少一導通元件(conducting element)。其中，該至少一導通元件係連接於N型金氧半場效電晶體Mn 之閘極，導通串列210之一端係電性連接於電阻R與P型金氧半場效電晶體Mp 之閘極；導通串列210之另一端則電性連接至低電壓準位VSS 。
根據第5圖所示之實施例，可以看見此實施例中所示之導通元件係為 一二極體1002，使得導通串列210係由一個或一個以上的二極體1002串接而形成。一般而言，導通串列210所包含之二極體1002的數目係依據不同電路所需之規格(例如：臨界電壓值)等來決定的。因此，其數量並非用以限定本發明之發明範圍。
詳細而言，在正常操作下，P型金氧半場效電晶體Mp 係用以觸發矽控整流器10。N型金氧半場效電晶體Mn 係用以維持矽控整流器10其觸發節點之電壓維持在VSS 。N型金氧半場效電晶體Mn 之閘極可選擇性地電性連接至接點VA 或導通串列210中的任一導通元件，以降低電晶體中之閘極漏電流。
其次，根據本發明之實施例，用以組成導通串列210的導通元件可以是串接之二極體、P+/NW結構、或其他二極體種類。舉例而言，第6圖係為根據本發明一實施例使用串接之NMOS作為導通串列之電源箝制靜電放電防護電路的電路結構示意圖。第7圖係為根據本發明另一實施例使用串接之PMOS作為導通串列之電源箝制靜電放電防護電路的電路結構示意圖。如第6圖及第7圖所示，可以看出，本發明用以串接形成導通串列210的導通元件並不以第5圖所示之二極體1002為限，亦可以為第6圖所示之NMOS 1004或第7圖所示之PMOS 1006。熟習此項技術領域者當可根據本發明所揭示之技術思想，而自行決定所欲使用之導通元件種類，唯依本發明所揭示之精神所作之均等變化或修飾，仍應涵蓋在本發明之專利範圍內。
以下，請參閱第8圖至第9圖所示，其係為根據本發明實施例具有複數個輸出二極體之電源箝制靜電放電防護電路的電路結構示意圖。
在第8圖至第9圖所示的實施例中，本發明係連接複數個輸出二極體 於Do 於P型金氧半場效電晶體Mp 與N型金氧半場效電晶體Mn 之間。
一般而言，如第5圖所示，P型金氧半場效電晶體Mp 與N型金氧半場效電晶體Mn 之間可電性連接有一輸出二極體Do ，以用來降低P型金氧半場效電晶體Mp 在正常操作下，其閘汲極間所產生的漏電流。不過，為了進一步增強其降低電晶體漏電流之功效，如第8圖至第9圖所示，本發明更可選擇在P型金氧半場效電晶體Mp 與N型金氧半場效電晶體Mn 之間電性連接有複數個輸出二極體Do1 ,Do2 ，以進一步降低本發明所提出之電源箝制靜電放電防護電路之漏電流大小。
根據本發明之實施例，在正常操作下，高電壓準位VDD 係維持在輸入電壓。由於導通串列210之臨界電壓值係設計為略高於該輸入電壓，因此將不會有任何電流流經此一導通串列210，使得P型金氧半場效電晶體Mp 呈現關閉狀態，而N型金氧半場效電晶體Mn 係被開啟。在此狀況之下，P型金氧半場效電晶體Mp 之閘極與汲極之間係開始形成漏電流。當此一漏電流流經輸出二極體Do 時，將在輸出二極體Do 上產生一壓降(voltage drop)，由於漏電流大小將與電壓差呈指數變化關係(exponential)，因此當輸出二極體Do 上產生此一微小壓降時，此壓差將進一步使得P型金氧半場效電晶體Mp 之閘-汲極壓差降低，自然使得P型金氧半場效電晶體Mp 之漏電流可大幅減小。
至於，當元件處在ESD正偏壓之情況下時，高電壓準位VDD 之電壓值將開始接近導通串列210之臨界電壓。此時，導通串列210係開始形成導通，而在電阻R上形成一段壓降，進而開啟P型金氧半場效電晶體Mp ，以觸發矽控整流器10。在本發明之電路中設置有輸出二極體Do 之情況下，此 時，矽控整流器10之觸發電流(trigger current)相較於沒有設置輸出二極體Do 者，將會來的比較小一些。然而，值得說明的是，這段微小的差距並不足以影響到本發明所揭示之電路結構的電磁防護表現(ESD performance)。
另一方面而言，根據本發明所揭示之矽控整流器亦可以為一N型基底觸發矽控整流器，其圖式係如同第10圖所示，其係為根據本發明另一實施例之電源箝制靜電放電防護電路的電路結構示意圖。在此一實施例中，電源箝制靜電放電防護電路1a中的電阻R與導通串列係被反接，以使得N型金氧半場效電晶體Mn 在ESD偏壓下時可被開啟。電源箝制靜電放電防護電路1a中的輸出二極體Do 則設置於矽控整流器之觸發節點與N型金氧半場效電晶體Mn 之間，以達到降低漏電流之目的。
根據本發明之另一實施例，如第10圖所示，當矽控整流器10a為N型基底觸發矽控整流器時，在此實施例中，此一N型基底觸發矽控整流器係包含一P/N/P/N之四層結構。其中，一P型重摻雜區102a係連接於高電壓準位VDD ；一N型井104a係相鄰設置於該P型重摻雜區102a；一P型井106a係相鄰設置於該N型井104a，且N型基底觸發矽控整流器之觸發節點(即一N型重摻雜部分110a)係位於該N型井104a之內；以及，一N型重摻雜區108a係相鄰設置於該P型井106a，並連接低電壓準位VSS 。
在此實施例中，電源箝制靜電放電防護電路1a之控制模組20a係包含有：一P型金氧半場效電晶體Mp 、一N型金氧半場效電晶體Mn 、至少一輸出二極體Do 、一電阻R、以及一導通串列(conducting string)210a。
其中，P型金氧半場效電晶體Mp 之源極係連接於高電壓準位VDD ，N 型金氧半場效電晶體Mn 之源極係連接於低電壓準位VSS 。輸出二極體Do 係連接於P型金氧半場效電晶體Mp 之汲極與N型金氧半場效電晶體Mn 之汲極之間，使得P型金氧半場效電晶體Mp 、N型金氧半場效電晶體Mn 、與輸出二極體Do 係成串聯關係。其中，N型基底觸發矽控整流器之觸發節點(即上述所言之N型重摻雜部分110a)更電性連接於上述之輸出二極體Do 。
電阻R之一第一端係連接於低電壓準位VSS ，且電阻R係並聯於此N型基底觸發矽控整流器10a、P型金氧半場效電晶體Mp 、N型金氧半場效電晶體Mn 與上述之輸出二極體Do 。
導通串列210a係包括至少一導通元件(conducting element)。其中，該至少一導通元件係連接於P型金氧半場效電晶體Mp 之閘極，導通串列210a之一端係電性連接於電阻R與N型金氧半場效電晶體Mn 之閘極；導通串列210a之另一端則電性連接至高電壓準位VDD 。
根據第10圖所示之實施例，可以看見此實施例中所示之導通元件係為二極體1002a，使得導通串列210a係由一個或一個以上的二極體1002a串接而形成。一般而言，導通串列210a所包含之二極體1002a的數目係可依據不同電路所需之規格(例如：臨界電壓值)等來決定的。因此，其數量並非用以限定本發明之發明範圍。
其次，為擴大本發明之實際應用層面，除此之外，在本發明之其他實施例中，用以組成導通串列210a的導通元件亦可以是串接之二極體、P+/NW結構、或其他二極體種類。如同本發明於前述第6圖~第7圖所示，本發明用以串接形成導通串列210a的導通元件並不以第10圖所示之二極體 1002a為限，亦可以為如同第6圖所示之NMOS或第7圖所示之PMOS。熟習此項技術領域者當可根據本發明所揭示之技術思想，而自行決定所欲使用之導通元件種類，唯依本發明所揭示之精神所作之均等變化或修飾，仍應涵蓋在本發明之專利範圍內。
以下，本發明將提出詳細之實驗數據，以佐證本發明相較於習知技術之功效。請參閱第11A圖及第11B圖所示，其係分別為以40奈米之CMOS製程技術製成之一傳統式電源箝制靜電放電防護電路與本發明提出之電源箝制靜電放電防護電路的電路結構圖。
此二電源箝制靜電放電防護電路之元件尺寸係如下表一所示，其係使用相同之矽控整流器。其中，矽控整流器之寬度係為40 m。本發明所使用之導通串列係包含3個串接之二極體，以產生2.5伏特之臨界電壓(其係高於輸入電壓為0.9伏特)。N型金氧半場效電晶體Mn 之閘極係連接於節點VB 。在正常之操作情況下，節點VA 之電壓值係接近高電壓準位VDD ，而節點VB 之電壓值係接近於三分之一VDD 。在此情況下，節點VB 之電壓值可使得N型金氧半場效電晶體Mn 維持在常態開啟狀態，而令電晶體之漏電流可比其閘極連接於VA 時來得微小許多。
續請參閱第12圖及第13圖所示，其係用以顯示並比較習知技術與本發明所提出之電源箝制靜電放電防護電路其各自元件佈局之結構示意圖。其中，第12圖係為第11A圖之習知技術的元件佈局結構示意圖，第13圖係為第11B圖之本發明提出的電源箝制靜電放電防護電路之元件佈局結構示意圖。
如表一所列及第12圖、第13圖所示，可以看出傳統之電源箝制靜電放電防護電路，其元件面積係為30m x 30m(不考慮矽控整流器所佔之面積)。其中，由於電容MCAP 之面積係約為25m x 25m，因此大部分之面積係來自於此電容MCAP 。雖然如表一所列，電容MCAP 之有效面積係為10m x 10m，但由於考量到製程上的諸多限制條件，使得電容仍無法以單一電晶體製成，因此仍須分割為100個1m x 1m的電晶體單元。
相較之下，本發明所揭示之電源箝制靜電放電防護電路，其元件面積係僅有5m x 20m(不考慮矽控整流器所佔之面積)，而約僅為先前技術所佔面積之六分之一而已。
接著，續請參閱表二所示，其係為習知技術與本發明所提出之電源箝制靜電放電防護電路各自電性量測之結果數據表，此實驗數據係在偏壓為0.9伏特，環境溫度為25℃與125℃之條件下進行漏電流之量測程序。如表二所示，傳統之電源箝制靜電放電防護電路，由於具有閘極穿遂效應(gate tunneling effect)因此會有相當嚴重的漏電流問題(在25℃時達到5.12)。
然而，本發明在同樣的25℃環境溫度下，卻僅有24nA之漏電流大小，相較於習知技術，係為非常微小之漏電流。再者，二者之靜電防護能力更在人體模式(Human Body Mode，HBM)與機器模式(Machine Mode，MM) 下進行效能測試。如表二所列，傳統之電源箝制靜電放電防護電路可以達到4.5kV之HBM與125V之MM，然而本發明卻可達到6.5kV之HBM與200V之MM，可見其靜電防護之能力係大幅優於習知技術。
綜上所述，本發明係揭露一種新穎之電源箝制靜電放電防護電路，其係可達到降低元件製程面積之目的，並同時解決習見ESD電路漏電流過大之問題。藉由使用串接之二極體導通串列，本發明可有效率地減少ESD電路中常見之漏電流問題，本發明所使用之輸出二極體更可在不影響靜電防護能力之前提下，降低矽控整流器上所產生之漏電流。除此之外，本發明所使用到之元件面積，相較於習知技術更是大幅地縮小，達到尺寸微縮化之功效。
以上所述之諸多實施例僅係為說明本發明之技術思想及特點，其目的在使熟習此項技藝之人士能夠瞭解本發明之內容並據以實施，當不能以之限定本發明之專利範圍，即大凡依本發明所揭示之精神所作之均等變化或修飾，仍應涵蓋在本發明之專利範圍內。
1,1a‧‧‧電源箝制靜電放電防護電路
10,10a‧‧‧矽控整流器
20,20a‧‧‧控制模組
102,102a‧‧‧P型重摻雜區
104,104a‧‧‧N型井
106,106a‧‧‧P型井
108,108a‧‧‧N型重摻雜區
110‧‧‧P型重摻雜部
110a‧‧‧N型重摻雜部
210,210a‧‧‧導通串列
1002,1002a‧‧‧二極體
1004‧‧‧NMOS
1006‧‧‧PMOS
第1圖係為尺寸為1μm/1μm之N型金氧半場效電晶體與P型金氧半場效電晶體分別在偏壓為1伏特、環境溫度為T=25℃下之閘極漏電流模擬結果數 據圖。
第2圖係為習知技術採用複數個開關元件作為主要箝制靜電防護電路之結構示意圖。
第3圖係為習知技術採用複數個順向導通連結之二極體與電阻作為主要箝制靜電防護電路之結構示意圖。
第4圖係為習知技術採用矽控整流器作為主要箝制靜電防護電路之結構示意圖。
第5圖係為根據本發明實施例之電源箝制靜電放電防護電路的電路結構示意圖。
第6圖係為根據本發明一實施例使用串接之NMOS作為導通串列之電源箝制靜電放電防護電路的電路結構示意圖。
第7圖係為根據本發明另一實施例使用串接之PMOS作為導通串列之電源箝制靜電放電防護電路的電路結構示意圖。
第8圖係為根據本發明實施例具有複數個輸出二極體之電源箝制靜電放電防護電路的電路結構示意圖。
第9圖係為根據本發明實施例具有複數個輸出二極體之電源箝制靜電放電防護電路的電路結構示意圖。
第10圖係為根據本發明另一實施例之電源箝制靜電放電防護電路的電路結構示意圖。
第11A圖係為以40奈米之CMOS製程技術製成之傳統式電源箝制靜電放電防護電路的電路結構示意圖。
第11B圖係為以40奈米之CMOS製程技術製成之本發明電源箝制靜電放 電防護電路的電路結構示意圖。
第12圖係為第11A圖之習知技術的元件佈局結構示意圖。
第13圖係為第11B圖之本發明提出的電源箝制靜電放電防護電路之元件佈局結構示意圖。
1‧‧‧電源箝制靜電放電防護電路
10‧‧‧矽控整流器
20‧‧‧控制模組
102‧‧‧P型重摻雜區
104‧‧‧N型井
106‧‧‧P型井
108‧‧‧N型重摻雜區
110‧‧‧P型重摻雜部
210‧‧‧導通串列
1002‧‧‧二極體

Claims (12)

  1. 一種電源箝制靜電放電防護電路，包括：一矽控整流器，其係連接於一高電壓準位與一低電壓準位之間，並用以承載一電流路徑，其中該矽控整流器係為一P型基底觸發矽控整流器；以及一控制模組，並聯於該矽控整流器，該控制模組係電性連接於該矽控整流器之一觸發節點、該高電壓準位與該低電壓準位，該控制模組包括：一P型金氧半場效電晶體，其係連接於該高電壓準位；一N型金氧半場效電晶體，其係連接於該低電壓準位；至少一輸出二極體，其係連接於該P型金氧半場效電晶體與該N型金氧半場效電晶體之間，其中該P型基底觸發矽控整流器之該觸發節點係連接該至少一輸出二極體，且該至少一輸出二極體係串聯於該P型金氧半場效電晶體與該N型金氧半場效電晶體；一電阻，係並聯於該P型基底觸發矽控整流器、該P型金氧半場效電晶體與該N型金氧半場效電晶體，該電阻之一端係連接該高電壓準位；以及一導通串列，包括至少一連接於該N型金氧半場效電晶體之導通元件，其中該導通串列係連接於該電阻之另一端、該P型金氧半場效電晶體與該低電壓準位之間。
  2. 如請求項1所述之電源箝制靜電放電防護電路，其中該至少一導通元件係為二極體。
  3. 如請求項1所述之電源箝制靜電放電防護電路，其中該至少一導通元件 係為PMOS。
  4. 如請求項1所述之電源箝制靜電放電防護電路，其中該至少一導通元件係為NMOS。
  5. 如請求項1所述之電源箝制靜電放電防護電路，其中該P型基底觸發矽控整流器包括：一P型重摻雜區，係連接該高電壓準位；一N型井，係相鄰設置於該P型重摻雜區；一P型井，係相鄰設置於該N型井，該P型基底觸發矽控整流器之該觸發節點係位於該P型井之內；以及一N型重摻雜區，係相鄰設置於該P型井，並連接該低電壓準位。
  6. 如請求項5所述之電源箝制靜電放電防護電路，其中該P型基底觸發矽控整流器之該觸發節點係為P型重摻雜部分。
  7. 一種電源箝制靜電放電防護電路，包括：一矽控整流器，其係連接於一高電壓準位與一低電壓準位之間，並用以承載一電流路徑，其中該矽控整流器係為一N型基底觸發矽控整流器；以及一控制模組，並聯於該矽控整流器，該控制模組係電性連接於該矽控整流器之一觸發節點、該高電壓準位與該低電壓準位，該控制模組包括：一P型金氧半場效電晶體，其係連接於該高電壓準位，一N型金氧半場效電晶體，其係連接於該低電壓準位；至少一輸出二極體，其係連接於該P型金氧半場效電晶體與該N型金氧半場效電晶體之間，其中該N型基底觸發矽控整流器之該觸 發節點係連接該至少一輸出二極體，且該至少一輸出二極體係串聯於該P型金氧半場效電晶體與該N型金氧半場效電晶體；一電阻，係並聯於該N型基底觸發矽控整流器、該P型金氧半場效電晶體與該N型金氧半場效電晶體，該電阻之一端係連接該低電壓準位；以及一導通串列，包括至少一連接於該P型金氧半場效電晶體之導通元件，其中該導通串列係連接於該電阻之另一端、該N型金氧半場效電晶體與該高電壓準位之間。
  8. 如請求項7所述之電源箝制靜電放電防護電路，其中該至少一導通元件係為二極體。
  9. 如請求項7所述之電源箝制靜電放電防護電路，其中該至少一導通元件係為PMOS。
  10. 如請求項7所述之電源箝制靜電放電防護電路，其中該至少一導通元件係為NMOS。
  11. 如請求項7所述之電源箝制靜電放電防護電路，其中該N型基底觸發矽控整流器包括：一P型重摻雜區，係連接該高電壓準位；一N型井，係相鄰設置於該P型重摻雜區，該N型基底觸發矽控整流器之該觸發節點係位於該N型井之內；一P型井，係相鄰設置於該N型井；以及一N型重摻雜區，係相鄰設置於該P型井，並連接該低電壓準位。
  12. 如請求項11所述之電源箝制靜電放電防護電路，其中該N型基底觸發 矽控整流器之該觸發節點係為N型重摻雜部分。
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