DE102020125779A1 - 9spannungsverfolgungsschaltung und verfahren für deren betrieb - Google Patents

9spannungsverfolgungsschaltung und verfahren für deren betrieb Download PDF

Info

Publication number
DE102020125779A1
DE102020125779A1 DE102020125779.1A DE102020125779A DE102020125779A1 DE 102020125779 A1 DE102020125779 A1 DE 102020125779A1 DE 102020125779 A DE102020125779 A DE 102020125779A DE 102020125779 A1 DE102020125779 A1 DE 102020125779A1
Authority
DE
Germany
Prior art keywords
terminal
transistor
well
coupled
voltage
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
DE102020125779.1A
Other languages
English (en)
Inventor
Ingrid Cheng
Chia-Jung Chang
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Taiwan Semiconductor Manufacturing Co TSMC Ltd
Original Assignee
Taiwan Semiconductor Manufacturing Co TSMC Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Priority claimed from US17/030,062 external-priority patent/US11454668B2/en
Application filed by Taiwan Semiconductor Manufacturing Co TSMC Ltd filed Critical Taiwan Semiconductor Manufacturing Co TSMC Ltd
Publication of DE102020125779A1 publication Critical patent/DE102020125779A1/de
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
    • H03K17/10—Modifications for increasing the maximum permissible switched voltage
    • H03K17/102—Modifications for increasing the maximum permissible switched voltage in field-effect transistor switches
    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
    • G01R31/28—Testing of electronic circuits, e.g. by signal tracer
    • G01R31/2851—Testing of integrated circuits [IC]
    • G01R31/2855—Environmental, reliability or burn-in testing
    • G01R31/2872—Environmental, reliability or burn-in testing related to electrical or environmental aspects, e.g. temperature, humidity, vibration, nuclear radiation
    • G01R31/2879—Environmental, reliability or burn-in testing related to electrical or environmental aspects, e.g. temperature, humidity, vibration, nuclear radiation related to electrical aspects, e.g. to voltage or current supply or stimuli or to electrical loads
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/0203—Particular design considerations for integrated circuits
    • H01L27/0248—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection
    • H01L27/0251—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices
    • H01L27/0266—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices using field effect transistors as protective elements
    • H01L27/027—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices using field effect transistors as protective elements specially adapted to provide an electrical current path other than the field effect induced current path
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/0203—Particular design considerations for integrated circuits
    • H01L27/0248—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection
    • H01L27/0251—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices
    • H01L27/0266—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices using field effect transistors as protective elements
    • H01L27/0285—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices using field effect transistors as protective elements bias arrangements for gate electrode of field effect transistors, e.g. RC networks, voltage partitioning circuits
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823493—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of the wells or tubs, e.g. twin tubs, high energy well implants, buried implanted layers for lateral isolation [BILLI]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
    • H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K2217/00—Indexing scheme related to electronic switching or gating, i.e. not by contact-making or -breaking covered by H03K17/00
    • H03K2217/0018—Special modifications or use of the back gate voltage of a FET

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Environmental & Geological Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Toxicology (AREA)
  • General Engineering & Computer Science (AREA)
  • Health & Medical Sciences (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • Semiconductor Integrated Circuits (AREA)

Abstract

Eine Spannungsverfolgungsschaltung umfasst einen ersten, zweiten, dritten und vierten Transistor. Der erste Transistor befindet sich in einem ersten Well und umfasst ein erstes Gate, einen ersten Drain und eine erste Source, die mit einer ersten Spannungsversorgung gekoppelt sind. Der zweite Transistor umfasst ein zweites Gate, einen zweiten Drain und eine zweite Source. Die zweite Source ist mit dem ersten Drain gekoppelt. Das zweite Gate ist mit dem ersten Gate und dem Padspannungsterminal gekoppelt. Der dritte Transistor umfasst ein drittes Gate, einen dritten Drain und eine dritte Source. Der vierte Transistor umfasst ein viertes Gate, einen vierten Drain und eine vierte Source. Der vierte Drain ist mit der dritten Source gekoppelt. Die vierte Source ist mit dem Padspannungsterminal gekoppelt. Mindestens der dritte Transistor befindet sich in einem zweiten Well, das sich von dem ersten Well unterscheidet und von dem ersten Well in einer ersten Richtung getrennt ist.

Description

  • PRIORITÄTSANSPRUCH UND QUERVERWEIS
  • Diese Anmeldung beansprucht die Priorität der vorläufigen US-Patentanmeldung Nr. 62/954,924 , eingereicht am 30. Dezember 2019, die durch Bezugnahme vollumfänglich in die vorliegende Anmeldung aufgenommen ist.
  • HINTERGRUND
  • Der kürzliche Trend bei der Miniaturisierung integrierter Schaltungen (ICs) hat zu kleineren Vorrichtungen geführt, die weniger Energie verbrauchen, jedoch eine höhere Funktion bei höheren Geschwindigkeiten als zuvor bereitstellen. Der Miniaturisierungsprozess hat außerdem die Empfindlichkeit der Vorrichtungen elektrostatischen Entladungsereignissen (ESD-Ereignissen) gegenüber aufgrund verschiedener Faktoren erhöht, wie etwa dünnerer dielektrischer Dicken und assoziierter abgesenkter dielektrischer Überschlagspannungen. ESD ist eine der Ursachen elektronischer Schaltungsschäden und außerdem eine der Überlegungen in der fortgeschrittenen Halbleitertechnologie.
  • Figurenliste
  • Aspekte der vorliegenden Offenbarung lassen sich am besten anhand der folgenden detaillierten Beschreibung in Verbindung mit den beiliegenden Zeichnungen verstehen. Es ist zu beachten, dass gemäß der branchenüblichen Praxis verschiedene Merkmale nicht maßstabsgetreu dargestellt sind. Tatsächlich können die Abmessungen der verschiedenen Merkmale zugunsten einer klaren Erläuterung willkürlich vergrößert oder verkleinert sein.
    • 1A ist ein schematisches Diagramm einer integrierten Schaltung nach einigen Ausführungsformen.
    • 1B ist eine Querschnittsansicht einer integrierten Schaltung nach einigen Ausführungsformen.
    • 2A ist ein schematisches Diagramm einer integrierten Schaltung nach einigen Ausführungsformen.
    • 2B ist eine Querschnittsansicht einer integrierten Schaltung nach einigen Ausführungsformen.
    • 3A ist ein Schaltplan einer integrierten Schaltung nach einigen Ausführungsformen.
    • 3B ist ein Schaltplan einer äquivalenten Schaltung der integrierten Schaltung nach einigen Ausführungsformen.
    • 3C ist eine Querschnittsansicht einer integrierten Schaltung nach einigen Ausführungsformen.
    • 4A ist ein Schaltplan einer integrierten Schaltung nach einigen Ausführungsformen.
    • 4B ist ein Schaltplan einer äquivalenten Schaltung der integrierten Schaltung nach einigen Ausführungsformen.
    • 4C ist eine Querschnittsansicht einer integrierten Schaltung nach einigen Ausführungsformen.
    • 5A ist ein Schaltplan einer integrierten Schaltung nach einigen Ausführungsformen.
    • 5B ist ein Schaltplan einer äquivalenten Schaltung der integrierten Schaltung nach einigen Ausführungsformen.
    • 5C ist eine Querschnittsansicht einer integrierten Schaltung nach einigen Ausführungsformen.
    • 6A ist ein Schaltplan einer integrierten Schaltung nach einigen Ausführungsformen.
    • 6B ist ein Schaltplan einer äquivalenten Schaltung der integrierten Schaltung nach einigen Ausführungsformen.
    • 6C ist eine Querschnittsansicht einer integrierten Schaltung nach einigen Ausführungsformen.
    • 7A ist ein Schaltplan einer integrierten Schaltung nach einigen Ausführungsformen.
    • 7B ist ein Schaltplan einer integrierten Schaltung nach einigen Ausführungsformen.
    • 7C ist ein Schaltplan einer integrierten Schaltung nach einigen Ausführungsformen.
    • 7D ist ein Schaltplan einer integrierten Schaltung nach einigen Ausführungsformen.
    • 8 ist ein Schaltplan einer Steuerlogikschaltung nach einigen Ausführungsformen.
    • 9 ist ein Ablaufdiagramm eines Verfahrens des Betreibens einer solchen Schaltung, wie etwa der integrierten Schaltung aus 1A bis 1B, 2A bis 2B, 3A bis 3C, 4A bis 4C, 5A bis 5C, 6A bis 6C, 7A bis 7D oder 8 nach einigen Ausführungsformen.
  • AUSFÜHRLICHE BESCHREIBUNG
  • Die folgende Offenbarung stellt verschiedene Ausführungsformen oder Beispiele zur Umsetzung von Funktionen des dargelegten Inhalts bereit. Spezifische Beispiele von Bauteilen, Materialien, Werten, Schritten, Anordnungen oder dergleichen sind nachfolgend beschrieben, um die vorliegende Offenbarung zu vereinfachen. Diese sind natürlich nur Beispiele, die einschränkend sind. Andere Bauteile, Materialien, Werte, Schritte, Anordnungen oder dergleichen werden betrachtet. Beispielsweise kann das Bilden eines ersten Elements oder eines zweiten Elements in der folgenden Beschreibung Ausführungsformen umfassen, bei denen das erste und zweite Element in direktem Kontakt gebildet sind, und es kann außerdem Ausführungsformen umfassen, in denen weitere Elemente zwischen dem ersten und zweiten Element gebildet werden können, sodass das erste und zweite Element nicht in direktem Kontakt stehen müssen. Weiterhin kann diese Offenbarung Referenzziffern und/oder -buchstaben der verschiedenen Beispiele wiederholen. Diese Wiederholung dient der Einfachheit und Klarheit und diktiert nicht für sich eine Beziehung zwischen den verschiedenen erklärten Ausführungsformen und/oder Konfigurationen.
  • Ferner können räumlich relative Begriffe wie „unter“, „darunter“, „unterer“, „über“, „oberer“ und dergleichen hierin für eine einfachere Beschreibung verwendet werden, um die Beziehung eines Elements oder Merkmals zu einem oder mehreren anderen Element(en) oder Merkmal(en) wie in den Figuren illustriert zu beschreiben. Die räumlich relativen Begriffe sollen zusätzlich zu der Ausrichtung, die in den Figuren dargestellt ist, verschiedene Ausrichtungen der Vorrichtung in der Verwendung oder im Betrieb umfassen. Die Vorrichtung kann anderweitig ausgerichtet sein (um 90 Grad gedreht oder in einer anderen Ausrichtung) und die räumlich relativen Bezeichnungen, die hierin verwendet werden, können ebenfalls entsprechend ausgelegt werden.
  • Nach einigen Ausführungsformen umfasst eine Spannungsverfolgungsschaltung einen ersten Transistor, einen zweiten Transistor, einen dritten Transistor und einen vierten Transistor. In einigen Ausführungsformen sind der erste Transistor und der zweite Transistor miteinander in einer gestapelten Struktur gekoppelt, und der dritte Transistor und der vierte Transistor sind miteinander in einer anderen gestapelten Struktur gekoppelt.
  • In einigen Ausführungsformen sind ist aus dem ersten Gateterminal des ersten Transistors, einem drittem Gateterminal des dritten Transistors und einem Padspannungsterminal miteinander gekoppelt und konfiguriert, um eine Padspannung zu empfangen. In einigen Ausführungsformen sind jedes aus einem zweiten Gateterminal des zweiten Transistors, ein viertes Gateterminal des vierten Transistors und eine erste Spannungsversorgung miteinander gekoppelt und konfiguriert, eine Versorgungsspannung zu empfangen.
  • In einigen Ausführungsformen befindet sich der erste in einem ersten Well und mindestens der dritte Transistor befindet sich in einem zweiten Well, das sich von dem ersten Well unterscheidet. In einigen Ausführungsformen ist das zweite Well von dem ersten Well in einer ersten Richtung getrennt.
  • In einigen Ausführungsformen weist die Spannungsverfolgungsschaltung durch Positionierung von mindestens dem ersten Transistor und dem dritten Transistor in entsprechenden getrennten Wells eine bessere ESD-Immunität auf und belegt eine geringere Fläche als andere Ansätze.
  • INTEGRIERTE SCHALTUNG
  • 1A ist ein schematisches Diagramm einer integrierten Schaltung 100A nach einigen Ausführungsformen.
  • Die integrierte Schaltung 100A umfasst P-Metalloxidhalbleitertransistoren (PMOS-Transistoren) M1, M2, M3 und M4, gekoppelt mit einer Spannungsversorgung VDD und einem Padterminal PAD. In einigen Ausführungsformen entspricht die integrierte Schaltung 100A einer Padspannungsverfolgungsschaltung, die konfiguriert ist, eine Spannung von dem Padterminal PAD zu verfolgen. In einigen Ausführungsformen entspricht das Padterminal PAD einem Eingabe-/Ausgabe-Pad (EA-Pad), einem Spannungsversorgungspad (z. B. VDD), einer Referenzspannungsversorgung (z. B. VSS) oder dergleichen.
  • Jeder PMOS-Transistor M1, M2, M3 und M4 ist in einem entsprechenden Well NW4, NW1, NW3 und NW2 positioniert. Beispielsweise ist der PMOS-Transistor M1 in einem Well NW4 positioniert, PMOS-Transistor M2 ist in einem Well NW1 positioniert, PMOS-Transistor M3 ist in einem Well NW3 positioniert und PMOS-Transistor M4 ist in einem Well NW2 positioniert. Mindestens Well NW4, NW1, NW3 oder NW2 umfasst eine n-Dotiermittelunreinheit, und wird als ein N-Well bezeichnet. In einigen Ausführungsformen umfasst mindestens Well NW4, NW1, NW3 oder NW2 eine p-Dotiermittelunreinheit und wird als P-Well bezeichnet.
  • PMOS-Transistor M1 ist in dem Well NW4 platziert. PMOS-Transistor M1 umfasst ein Gateterminal, ein Drainterminal, ein Sourceterminal und ein Bodyterminal. Das Sourceterminal von PMOS-Transistor M1 ist mit mindestens der ersten Spannungsversorgung VDD gekoppelt. Das Gateterminal von PMOS-Transistor M1 ist mit mindestens dem Padterminal PAD gekoppelt und ist konfiguriert, eine Padspannung (nicht beschriftet) zu empfangen. Das Bodyterminal von PMOS-Transistor M1 ist mit dem Well NW4 gekoppelt.
  • PMOS-Transistor M2 ist in dem Well NW1 platziert. PMOS-Transistor M2 umfasst ein Gateterminal, ein Drainterminal, ein Sourceterminal und ein Bodyterminal. Das Sourceterminal von PMOS-Transistor M2 ist mit mindestens dem Padterminal PAD gekoppelt und ist konfiguriert, eine Padspannung (nicht beschriftet) zu empfangen. Das Gateterminal von PMOS-Transistor M2 ist mit mindestens der Spannungsversorgung VDD gekoppelt und ist konfiguriert, die Versorgungsspannung (nicht beschriftet) zu empfangen. Das Bodyterminal von PMOS-Transistor M2 ist mit dem Well NW1 gekoppelt.
  • PMOS-Transistor M3 ist in dem Well NW4 platziert. PMOS-Transistor M1 umfasst ein Gateterminal, ein Drainterminal, ein Sourceterminal und ein Bodyterminal. Das Sourceterminal von PMOS-Transistor M3 ist mit dem Drainterminal von PMOS-Transistor M1 gekoppelt. Jedes aus dem Gateterminal von PMOS-Transistor M3, dem Gateterminal von PMOS-Transistor M1 und dem Sourceterminal von PMOS-Transistor M2 sind zusammengekoppelt und sind auch mit dem Padterminal PAD gekoppelt. Das Gateterminal von PMOS-Transistor M3 und das Gateterminal von PMOS-Transistor M1 sind konfiguriert, die Padspannung (nicht beschriftet) von dem Padterminal PAD zu empfangen. Das Bodyterminal von PMOS-Transistor M3 ist mit dem Well NW3 gekoppelt.
  • PMOS-Transistor M4 ist in dem Well NW2 platziert. PMOS-Transistor M4 umfasst ein Gateterminal, ein Drainterminal, ein Sourceterminal und ein Bodyterminal. Das Sourceterminal von PMOS-Transistor M4 ist mit dem Drainterminal von PMOS-Transistor M2 gekoppelt. Das Drainterminal von PMOS-Transistor M4 und das Drainterminal von PMOS-Transistor M3 sind zusammengekoppelt und elektrisch schwebend. Jedes aus dem Gateterminal von PMOS-Transistor M2, dem Gateterminal von PMOS-Transistor M4 und dem Sourceterminal von PMOS-Transistor M1 sind zusammengekoppelt und sind auch mit der Spannungsversorgung VDD gekoppelt. Das Gateterminal von PMOS-Transistor M4 und das Gateterminal von PMOS-Transistor M2 sind konfiguriert, die Padspannung (nicht beschriftet) von der Spannungsversorgung VDD zu empfangen. Das Bodyterminal von PMOS-Transistor M4 ist mit dem Well NW2 gekoppelt.
  • Andere Transistortypen oder andere Transistorzahlen in mindestens der integrierten Schaltung 100A bis 100B (1B), 200A bis 200B (2A bis 2B), 300A bis 300C (3A bis 3C), 400A bis 400C (4A bis 4C), 500A bis 500C (5A bis 5C), 600A bis 600C (6A bis 6C) oder 700A bis 700D (7A bis 7D) liegen im Umfang dieser Offenbarung.
  • In einigen Ausführungsformen weist die integrierte Schaltung 100A bis 100B durch Positionierung von PMOS-Transistoren M1, M2, M3 und M4 in entsprechenden getrennten Wells NW4, NW1, NW3 und NW2 eine bessere ESD-Immunität auf und belegt eine geringere Fläche als andere Ansätze.
  • 1B ist eine Querschnittsansicht einer integrierten Schaltung 100B nach einigen Ausführungsformen. Die integrierte Schaltung 100B ist eine Ausführungsform der integrierten Schaltung 100A.
  • Bauteile, die gleich oder ähnlich sind wie die in einer oder mehreren aus 1A bis 1B und 2A bis 8 (nachfolgend dargestellt) erhalten dieselben Referenzziffern, und ihre ausführliche Beschreibung wird daher weggelassen.
  • Die integrierte Schaltung 100B umfasst ein Substrat 102. In einigen Ausführungsformen ist das Substrat 102 ein p-Substrat. In einigen Ausführungsformen ist das Substrat 102 ein n-Substrat. In einigen Ausführungsformen umfasst Substrat 102 einen elementaren Halbleiter, umfassend Silizium oder Germanium in Kristall, Polykristallin oder einer amorpher Struktur; ein Verbindungshalbleiter, umfassend Siliziumkarbid, Galliumarsen, Galliumphosphid, Indiumphosphid, Indiumarsenid und Indiumantimonid; einen Legierungshalbleiter, umfassend SiGe, GaAsP, AlInAs, AlGaAs, GaInAs, GaInP und GaInAsP; ein anderes geeignetes Material; oder Kombinationen daraus. In einigen Ausführungsformen weist das Legierungshalbleitersubstrat ein abgestuftes SiGe-Element auf, in dem sich die Si- und Ge-Zusammensetzung von einem Verhältnis an einem Ort zu einem anderen Verhältnis an einem anderen Ort des abgestuften SiGe-Elements ändert. In einigen Ausführungsformen ist die Legierung SiGe über einem Siliziumsubstrat gebildet. In einigen Ausführungsformen ist das erste Substrat 102 ein gespanntes SiGe-Substrat. In einigen Ausführungsformen weist das Halbleitersubstrat eine Halbleiter-auf-Isolatorstruktur auf, wie etwa eine Silizium-auf-Isolator-Struktur (SOI-Struktur). In einigen Ausführungsformen umfasst das Halbleitersubstrat eine dotierte Epi-Schicht oder eine verdeckte Schicht. In einigen Ausführungsformen weist das Verbindungshalbleitersubstrat eine mehrschichtige Struktur auf, oder das Substrat umfasst eine mehrschichtige Verbindungshalbleiterstruktur.
  • Die integrierte Schaltung 100B umfasst ferner Wells NW1, NW2, NW3 und NW4 in Substrat 102. In einigen Ausführungsformen umfasst mindestens Well NW1, NW2, NW3 oder NW4 einen Dotiermittelunreinheitstyp, der dem Substrattyp entgegengesetzt ist. In einigen Ausführungsformen umfasst mindestens Well NW1, NW2, NW3 oder NW4 eine n-Dotiermittelunreinheit, und Substrat ist ein p-Substrat. In einigen Ausführungsformen umfasst mindestens Well NW1, NW2, NW3 oder NW4 eine p-Dotiermittelunreinheit, und Substrat ist ein n-Substrat.
  • Mindestens Well NW1, NW2, NW3 oder NW4 erstreckt sich in einer ersten Richtung X. Jedes von Wells NW1, NW2, NW3 oder NW4 ist von einem anderen der Wells NW1, NW2, NW3 oder NW4 in der ersten Richtung X getrennt. In einigen Ausführungsformen wird mindestens Well NW4, NW3, NW2 oder NW1 als ein Körper des entsprechenden PMOS-Transistors M1, M3, M4 oder M2 bezeichnet.
  • Die integrierte Schaltung 100B umfasst ferner Regionen 104a, 104b, 104c und 104d. Region 104a, 104b, 104c oder 104d befindet sich innerhalb des entsprechenden Wells NW4, NW3, NW2 oder NW1. In einigen Ausführungsformen umfasst mindestens Region 104a, 104b, 104c oder 104d eine n-Dotiermittelunreinheit. In einigen Ausführungsformen umfasst mindestens Region 104a, 104b, 104c oder 104d umfasst eine p-Dotiermittelunreinheit. In einigen Ausführungsformen ist Region 104a, 104b, 104c oder 104d mit einem entsprechenden Bodyterminal des entsprechenden PMOS-Transistors M1, M3, M4 oder M2 verbunden.
  • Die integrierte Schaltung 100B umfasst ferner Gates 106a, 106b, 106c und 106d. Gate 106a, 106b, 106c oder 106d befindet sich über dem entsprechenden Well NW4, NW3, NW2 oder NW1. In einigen Ausführungsformen ist Gate 106a, 106b, 106c oder 106d ein entsprechendes Gate des entsprechenden PMOS-Transistors M1, M3, M4 oder M2. Zur einfacheren Illustration sind Gates 106a und 106b nicht als miteinander oder mit anderen Elementen gekoppelt dargestellt, und Gates 106c und 106d nicht als miteinander oder mit anderen Elementen gekoppelt dargestellt.
  • Die integrierte Schaltung 100B umfasst ferner Implantierungsregionen 108a, 108b, 108c und 108d. Implantierungsregion 108a, 108b, 108c oder 108d befindet sich innerhalb des entsprechenden Wells NW4, NW3, NW2 oder NW1. In einigen Ausführungsformen umfasst mindestens die Implantierungsregion 108a, 108b, 108c oder 108d einen Dotiermittelunreinheitstyp, der dem Dotiermittelunreinheitstyp in dem entsprechenden Well NW4, NW3, NW2 oder NW1 entgegengesetzt ist. In einigen Ausführungsformen umfasst mindestens Implantierungsregion 108a, 108b, 108c oder 108d eine p-Dotiermittelunreinheit. In einigen Ausführungsformen umfasst mindestens Implantierungsregion 108a, 108b, 108c oder 108d eine n-Dotiermittelunreinheit. In einigen Ausführungsformen ist Implantierungsregion 108a oder 108b das entsprechende Sourceterminal des entsprechenden PMOS-Transistors M1 oder M3. In einigen Ausführungsformen ist die Implantierungsregion 108c oder 108d das entsprechende Drainterminal des entsprechenden PMOS-Transistors M4 oder M2.
  • Die integrierte Schaltung 100B umfasst ferner Implantierungsregionen 110a, 110b, 110c und 110d. Implantierungsregion 110a, 110b, 110c oder 110d befindet sich innerhalb des entsprechenden Wells NW4, NW3, NW2 oder NW1. In einigen Ausführungsformen umfasst mindestens die Implantierungsregion 110a, 110b, 110c oder 110d einen Dotiermittelunreinheitstyp, der dem Dotiermittelunreinheitstyp in dem entsprechenden Well NW4, NW3, NW2 oder NW1 entgegengesetzt ist. In einigen Ausführungsformen umfasst mindestens Implantierungsregion 110a, 110b, 110c oder 110d eine p-Dotiermittelunreinheit. In einigen Ausführungsformen umfasst mindestens Implantierungsregion 110a, 110b, 110c oder 110d eine n-Dotiermittelunreinheit. In einigen Ausführungsformen ist Implantierungsregion 110a oder 110b das entsprechende Drainterminal des entsprechenden PMOS-Transistors M1 oder M3. In einigen Ausführungsformen ist Implantierungsregion 110c oder 110d das entsprechende Sourceterminal des entsprechenden PMOS-Transistors M4 oder M2.
  • Die Implantierungsregion 110a ist elektrisch mit der Implantierungsregion 108b gekoppelt und entspricht der Verbindung zwischen dem Drainterminal von PMOS-Transistor M1 und dem Sourceterminal von PMOS-Transistor M3 aus 1A. Die Implantierungsregion 110b ist elektrisch mit der Implantierungsregion 108c gekoppelt und entspricht der Verbindung zwischen dem Drainterminal von PMOS-Transistor M3 und dem Drainterminal von PMOS-Transistor M4 aus 1A. Die Implantierungsregion 110c ist elektrisch mit der Implantierungsregion 108d gekoppelt und entspricht der Verbindung zwischen dem Drainterminal von PMOS-Transistor M2 und dem Sourceterminal von PMOS-Transistor M4 aus 1A.
  • Ein parasitischer pnp-Transistor 112a, 112b, 112C oder 112d ist durch das entsprechende Well NW4, NW3, NW2 oder NW1, die entsprechende Implantierungsregion 108a, 108b, 108c oder 108d und die entsprechende Implantierungsregion 110a, 110b, 110c oder 110d gebildet. Beispielsweise bildet das Well NW4 eine Basis des parasitischen pnp-Transistors 112a, die Implantierungsregion 108a bildet einen Emitter des parasitischen pnp-Transistors 112a und Region 110a bildet einen Kollektor des parasitischen pnp-Transistors 112a. Ähnlich bildet das Well NW3 eine Basis des parasitischen pnp-Transistors 112b, die Implantierungsregion 108b bildet einen Emitter des parasitischen pnp-Transistors 112b und Region 110b bildet einen Kollektor des parasitischen pnp-Transistors 112a. Ähnlich bildet das Well NW2 eine Basis des parasitischen pnp-Transistors 112c, die Implantierungsregion 108c bildet einen Emitter des parasitischen pnp-Transistors 112c und Region 110c bildet einen Emitter des parasitischen pnp-Transistors 112a. Ähnlich bildet das Well NW1 eine Basis des parasitischen pnp-Transistors 112d, die Implantierungsregion 108d bildet einen Kollektor des parasitischen pnp-Transistors 112d und Region 110d bildet einen Kollektor des parasitischen pnp-Transistors 112d. In einigen Ausführungsformen ist mindestens der parasitische pnp-Transistor 112a, 112b, 112C oder 112d ein parasitischer Bipolartransistor (BJT).
  • In einigen Ausführungsformen ist mindestens der parasitische pnp-Transistor 112a, 112b, 112C oder 112d konfiguriert, um einen Strompfad für ein ESD-Ereignis bereitzustellen. In einigen Ausführungsformen entspricht das ESD-Ereignis der Situation, dass eine Spannung des Padterminals PAD größer ist als eine Spannung der Versorgungsspannung VDD. In einigen Ausführungsformen ist mindestens der parasitische pnp-Transistor 112a, 112b, 112C oder 112d konfiguriert, um einen Strompfad für ein ESD-Ereignis zu blockieren.
  • In einigen Ausführungsformen weist die integrierte Schaltung 100B durch Positionierung von PMOS-Transistoren M1, M2, M3 und M4 in entsprechenden getrennten Wells NW4, NW1, NW3 und NW2 eine bessere ESD-Immunität auf und belegt eine geringere Fläche als andere Ansätze.
  • 2A ist ein schematisches Diagramm einer integrierten Schaltung 200A nach einigen Ausführungsformen. Die integrierte Schaltung 200A ist eine Variation der integrierten Schaltung 100A und eine ähnlich detaillierte Beschreibung wird daher weggelassen. Beispielsweise illustriert die integrierte Schaltung 200A ein Beispiel davon, wo weitere PMOS-Transistoren M5 und M6 in der gestapelten PMOS-Konfiguration der PAD-Spannungsverfolgungsschaltung verwendet werden.
  • Im Vergleich mit der integrierten Schaltung 100A aus 1A umfasst die integrierte Schaltung 200A ferner PMOS-Transistoren M5 und M6 und entsprechenden Wells NW5 und NW6.
  • PMOS-Transistor M5 oder M6 ist im entsprechenden Well NW5 oder NW6 positioniert. Beispielsweise ist PMOS-Transistor M5 in einem Well NW5 positioniert, und PMOS-Transistor M6 ist in einem Well NW6 positioniert. Mindestens Well NW5 oder NW6 umfasst eine n-Dotiermittelunreinheit. In einigen Ausführungsformen umfasst mindestens Well NW5 oder NW6 eine p-Dotiermittelunreinheit.
  • PMOS-Transistor M5 umfasst ein Gateterminal, ein Drainterminal, ein Sourceterminal und ein Bodyterminal. Das Sourceterminal von PMOS-Transistor M5 ist mit dem Drainterminal von PMOS-Transistor M3 in 2A gekoppelt. Jedes aus dem Gateterminal von PMOS-Transistor M5, dem Gateterminal von PMOS-Transistor M1, dem Gateterminal von PMOS-Transistor M3 und dem Sourceterminal von PMOS-Transistor M2 sind in 2A zusammengekoppelt und sind auch mit dem Padterminal PAD gekoppelt. Das Gateterminal von PMOS-Transistor M5 ist konfiguriert, die Padspannung (nicht beschriftet) von dem Padterminal PAD zu empfangen. Das Bodyterminal von PMOS-Transistor M5 ist mit dem Well NW5 gekoppelt.
  • PMOS-Transistor M6 umfasst ein Gateterminal, ein Drainterminal, ein Sourceterminal und ein Bodyterminal. Das Sourceterminal von PMOS-Transistor M6 ist mit dem Drainterminal von PMOS-Transistor M4 in 2A gekoppelt. Das Drainterminal von PMOS-Transistor M6 und das Drainterminal von PMOS-Transistor M5 sind zusammengekoppelt und elektrisch schwebend. Jedes aus dem Gateterminal von PMOS-Transistor M6, dem Gateterminal von PMOS-Transistor M2, dem Gateterminal von PMOS-Transistor M4 und dem Sourceterminal von PMOS-Transistor M1 sind in 2A zusammengekoppelt und sind auch mit der Spannungsversorgung VDD gekoppelt. Das Gateterminal von PMOS-Transistor M6 ist konfiguriert, die Spannungsversorgung (nicht beschriftet) von der Spannungsversorgung VDD zu empfangen. Das Bodyterminal von PMOS-Transistor M6 ist mit dem Well NW6 gekoppelt.
  • In einigen Ausführungsformen weist die integrierte Schaltung 100A bis 100B durch Positionierung von PMOS-Transistoren M1, M2, M3, M4, M5 und M6 in entsprechenden getrennten Wells NW4, NW1, NW3, NW2, NW5 und NW6 eine bessere ESD-Immunität auf und belegt eine geringere Fläche als andere Ansätze.
  • 2B ist eine Querschnittsansicht einer integrierten Schaltung 200B nach einigen Ausführungsformen. Die integrierte Schaltung 200B ist eine Ausführungsform der integrierten Schaltung 200A.
  • Die integrierte Schaltung 200B ist eine Variation der integrierten Schaltung 100B und eine ähnlich detaillierte Beschreibung wird daher weggelassen. Beispielsweise illustriert die integrierte Schaltung 100B ein Beispiel davon, wo weitere PMOS-Transistoren M5 und M6 in der gestapelten PMOS-Konfiguration der PAD-Spannungsverfolgungsschaltung (z. B. integrierte Schaltung 100A aus 1A) verwendet werden.
  • Im Vergleich mit der integrierten Schaltung 100B aus 1B umfasst die integrierte Schaltung 200B ferner PMOS-Transistoren M5 und M6 in entsprechenden Wells NW5 und NW6.
  • Im Vergleich mit der integrierten Schaltung 100B aus 1B umfasst die integrierte Schaltung 200B ferner Wells NW5 und NW6, Regionen 204e und 204f, Gates 206e und 206f, Implantierungsregionen 208e und 208f und Implantierungsregionen 210e und 210f.
  • Wells NW5 und NW6 befinden sich in Substrat 102. In einigen Ausführungsformen umfasst mindestens Well NW5 oder NW6 einen Dotiermittelunreinheitstyp, der dem Substrattyp entgegengesetzt ist. In einigen Ausführungsformen umfasst mindestens Well NW5 oder NW6 eine n-Dotiermittelunreinheit, und Substrat ist ein p-Substrat. In einigen Ausführungsformen umfasst mindestens Well NW5 oder NW6 eine p-Dotiermittelunreinheit, und Substrat ist ein n-Substrat.
  • Mindestens Well NW5 oder NW6 erstreckt sich in einer ersten Richtung X. Jedes der Wells NW1, NW2, NW3, NW4, NW5 oder NW6 ist von einem anderen der Wells NW1, NW2, NW3, NW4, NW5 oder NW6 in der ersten Richtung X getrennt. In einigen Ausführungsformen wird mindestens Well NW5 oder NW6 als ein Körper des entsprechenden PMOS-Transistors M5 oder M6 bezeichnet.
  • Region 204e oder 204f befindet sich innerhalb des entsprechenden Wells NW5 oder NW6. In einigen Ausführungsformen umfasst mindestens Region 204e oder 204f eine n-Dotiermittelunreinheit. In einigen Ausführungsformen umfasst mindestens Region 204e oder 204f eine p-Dotiermittelunreinheit. In einigen Ausführungsformen ist Region 204e oder 204f mit einem entsprechenden Bodyterminal des entsprechenden PMOS-Transistors M5 oder M6 verbunden.
  • Gate 206e oder 206f befindet sich über dem entsprechenden Well NW5 oder NW6. In einigen Ausführungsformen ist Gate 206e oder 206f ein entsprechendes Gate des entsprechenden PMOS-Transistors M5 oder M6. Zur einfacheren Illustration sind Gates 106a, 106b und 206e nicht als miteinander oder mit anderen Elementen gekoppelt dargestellt, und Gates 106c, 106d, 206c und 206f nicht als miteinander oder mit anderen Elementen gekoppelt dargestellt.
  • Implantierungsregion 208e oder 208f befindet sich innerhalb des entsprechenden Wells NW5 oder NW6. In einigen Ausführungsformen umfasst mindestens die Implantierungsregion 208e oder 208f einen Dotiermittelunreinheitstyp, der dem Dotiermittelunreinheitstyp in dem entsprechenden Well NW5 oder NW6 entgegengesetzt ist. In einigen Ausführungsformen umfasst mindestens Implantierungsregion 208e oder 208f eine p-Dotiermittelunreinheit. In einigen Ausführungsformen umfasst mindestens Implantierungsregion 208e oder 208f eine n-Dotiermittelunreinheit. In einigen Ausführungsformen ist Implantierungsregion 208e das Sourceterminal von PMOS-Transistor M5. In einigen Ausführungsformen ist die Implantierungsregion 208f das Drainterminal von PMOS-Transistor M6.
  • Implantierungsregion 210e oder 210f befindet sich innerhalb des entsprechenden NW5 oder NW6. In einigen Ausführungsformen umfasst mindestens die Implantierungsregion 210e oder 210f einen Dotiermittelunreinheitstyp, der dem Dotiermittelunreinheitstyp in dem entsprechenden Well NW5 oder NW6 entgegengesetzt ist. In einigen Ausführungsformen umfasst mindestens Implantierungsregion 210e oder 210f eine p-Dotiermittelunreinheit. In einigen Ausführungsformen umfasst mindestens Implantierungsregion 210e oder 210f eine n-Dotiermittelunreinheit. In einigen Ausführungsformen ist die Implantierungsregion 210e das Drainterminal von PMOS-Transistor M5. In einigen Ausführungsformen ist Implantierungsregion 210f das Sourceterminal von PMOS-Transistor M6.
  • Im Vergleich mit der integrierten Schaltung 100B aus 1B ist die Implantierungsregion 110b aus 2B nicht elektrisch mit der Implantierungsregion 108c gekoppelt.
  • Die Implantierungsregion 110b aus 2B ist elektrisch mit der Implantierungsregion 208e gekoppelt und entspricht der Verbindung zwischen dem Drainterminal von PMOS-Transistor M3 und dem Sourceterminal von PMOS-Transistor M5 aus 2A. Die Implantierungsregion 108c aus 2B ist elektrisch mit der Implantierungsregion 210f gekoppelt und entspricht der Verbindung zwischen dem Drainterminal von PMOS-Transistor M4 und dem Sourceterminal von PMOS-Transistor M6 aus 2A. Die Implantierungsregion 210e ist elektrisch mit der Implantierungsregion 208f gekoppelt und entspricht der Verbindung zwischen dem Drainterminal von PMOS-Transistor M5 und dem Drainterminal von PMOS-Transistor M6 aus 2A.
  • Ein parasitischer pnp-Transistor 212e oder 212f ist durch das entsprechende Well NW5 oder NW6, die entsprechende Implantierungsregion 208e oder 208f und die entsprechende Implantierungsregion 210e oder 210f gebildet. Beispielsweise bildet das Well NW5 eine Basis des parasitischen pnp-Transistors 212e, die Implantierungsregion 208e bildet einen Emitter des parasitischen pnp-Transistors 212e und Region 210e bildet einen Kollektor des parasitischen pnp-Transistors 212e. Ähnlich bildet das Well NW6 eine Basis des parasitischen pnp-Transistors 212f, die Implantierungsregion 208f bildet einen Kollektor des parasitischen pnp-Transistors 212f und Region 210f bildet einen Kollektor des parasitischen pnp-Transistors 212f. In einigen Ausführungsformen ist mindestens der parasitische pnp-Transistor 112a, 112b, 112c, 112d, 212e oder 212f ein parasitischer BJT.
  • In einigen Ausführungsformen ist mindestens der parasitische pnp-Transistor 112a, 112b, 112c, 112d, 212e oder 212f konfiguriert, einen Strompfad für ein ESD-Ereignis bereitzustellen. In einigen Ausführungsformen ist mindestens der parasitische pnp-Transistor 112a, 112b, 112c, 112d, 212e oder 212f konfiguriert, um einen Strompfad für ein ESD-Ereignis zu blockieren.
  • In einigen Ausführungsformen weist die integrierte Schaltung 200B durch Positionierung von PMOS-Transistoren M1, M2, M3, M4, M5 oder M6 in entsprechenden getrennten Wells NW4, NW1, NW3, NW2, NW5 und NW6 eine bessere ESD-Immunität auf und belegt eine geringere Fläche als andere Ansätze. In einigen Ausführungsformen weist die integrierte Schaltung 200B durch Aufweisen weiterer PMOS-Transistoren M1, M2, M3, M4, M5 oder M6, die in entsprechenden weiteren getrennten Wells NW4, NW1, NW3, NW2, NW5 oder NW6 positioniert sind, eine bessere ESD-Immunität auf als andere Ansätze mit weniger Transistoren, die in entsprechenden Wells positioniert sind.
  • 3A ist ein Schaltplan einer integrierten Schaltung 300A nach einigen Ausführungsformen. 3B ist ein Schaltplan einer äquivalenten Schaltung 300B der integrierten Schaltung 300A nach einigen Ausführungsformen. 3C ist eine Querschnittsansicht einer integrierten Schaltung 300A nach einigen Ausführungsformen.
  • Die integrierte Schaltung 300A ist eine Ausführungsform der integrierten Schaltung 100A aus 1A.
  • Die integrierte Schaltung 300A umfasst PMOS-Transistoren M1, M2, M3 und M4, die mit der Spannungsversorgung VDD und dem Padterminal PAD gekoppelt sind.
  • Im Vergleich mit der integrierten Schaltung 100A aus 1A ist PMOS-Transistor M1 in einem Well 320a (3C), positioniert und PMOS-Transistoren M2, M3 und M4 sind in einem Well 320b (3C) positioniert, das sich von Well 320a unterscheidet.
  • Das Bodyterminal von PMOS-Transistor M1 und das Sourceterminal von PMOS-Transistor M1 sind zusammengekoppelt und sind ferner mit der Spannungsversorgung VDD gekoppelt. Durch Koppeln des Bodyterminals von PMOS-Transistor M1, des Sourceterminals von PMOS-Transistor M1 und der Spannungsversorgung VDD wird der parasitische PNP Transistor 112a aus 1A zu einer parasitischen Diode D1 geändert (3B).
  • Die PMOS-Transistoren M2, M3 und M4 sind in einem selben Well positioniert (z. B. N-Well 320b), und daher sind das Bodyterminal von PMOS-Transistor M2, das Bodyterminal von PMOS-Transistor M3, und das Bodyterminal von PMOS-Transistor M4 zusammengekoppelt.
  • Jedes aus dem Bodyterminal von PMOS-Transistor M2, dem Bodyterminal von PMOS-Transistor M3, dem Bodyterminal von PMOS-Transistor M4, dem Drainterminal von PMOS-Transistor M3 und dem Drainterminal von PMOS-Transistor M4 sind an einem Knoten F1 zusammengekoppelt. In einigen Ausführungsformen ist der Knoten F1 elektrisch schwebend. In einigen Ausführungsformen Knoten F1 elektrisch durch PMOS-Transistoren M1 und M3 mit der Versorgungsspannung VDD gekoppelt. In einigen Ausführungsformen ist Knoten F1 durch PMOS-Transistoren M2 und M4 elektrisch mit dem Padterminal PAD gekoppelt.
  • 3B ist ein Schaltplan einer äquivalenten Schaltung 300B der integrierten Schaltung 300A nach einigen Ausführungsformen.
  • Die äquivalente Schaltung 300B ist eine Variation der integrierten Schaltung 300A, die parasitische Elemente 330 der integrierten Schaltung 300A aufweist und eine ähnliche Beschreibung wird daher weggelassen. Beispielsweise entspricht die entsprechende Schaltung 300B nach einigen Ausführungsformen der integrierten Schaltung 300A aus 3A mit den parasitischen Elementen 330 (z. B. Diode D1, parasitischen Transistoren Q2 und Q3).
  • Die äquivalente Schaltung 300B umfasst die integrierte Schaltung 300A und die parasitischen Elemente 330. Die parasitischen Elemente 330 umfassen eine Diode D1, einen parasitischen Transistor Q2 und einen parasitischen Transistor Q3.
  • Jedes aus einer Anode der Diode D1, dem Sourceterminal von PMOS-Transistor M3, dem Drainterminal von PMOS-Transistor M1, und einem Emitter des parasitischen Transistors Q3 sind zusammengekoppelt. Jedes aus einer Kathode der Diode D1, dem Bodyterminal von PMOS-Transistor M1, dem Sourceterminal von PMOS-Transistor M1, dem Gate von PMOS-Transistor M2, dem Gate von PMOS-Transistor M4 und der ersten Spannungsversorgung VDD sind zusammengekoppelt. In einigen Ausführungsformen ist die Diode D1 vorwärts vorbeaufschlagt und ist konfiguriert, einen Stromfluss durch Diode D1 und einen parasitischen Strompfad zu erlauben. In einigen Ausführungsformen ist die Diode D1 rückwärts vorbeaufschlagt und ist konfiguriert, einen Stromfluss durch Diode D1 und den parasitischen Strompfad zu blockieren.
  • Jedes aus einer Basis des parasitischen Transistors Q3, einem Kollektor des parasitischen Transistors Q3, einer Basis des parasitischen Transistors Q2, einem Kollektor des parasitischen Transistors Q2, dem Drainterminal von PMOS-Transistor M3, dem Drainterminal von PMOS-Transistor M4, dem Bodyterminal von PMOS-Transistor M2, dem Bodyterminal von PMOS-Transistor M3, und dem Bodyterminal von PMOS-Transistor M4 sind an Knoten F1 zusammengekoppelt.
  • Jedes aus einem Emitter des parasitischen Transistors Q2, dem Sourceterminal von PMOS-Transistor M2, dem Gate von PMOS-Transistor M1, dem Gate von PMOS-Transistor M3 und dem Padterminal PAD sind zusammengekoppelt.
  • In einigen Ausführungsformen ist während eines ESD-Ereignisses mit positiver Belastung von dem Padterminal PAD zur Spannungsversorgung VDD die Spannung des Padterminals PAD größer als die Spannung der Spannungsversorgung VDD, und daher sind die PMOS-Transistoren M2 und M4 eingeschaltet, und die PMOS-Transistoren M1 und M3 sind ausgeschaltet, und die Spannung des Padterminals PAD wird an Knoten F1 platziert. In diesen Ausführungsformen wird, wenn die Spannung von Knoten F1 gleich der Spannung des Padterminals PAD ist, die gesamte Spannungsbelastung des ESD-Ereignisses will über PMOS-Transistoren M3 und M1 platziert, wodurch der parasitische Transistor Q3 und die Diode Q3 eingeschaltet werden, um den abgegebenen ESD-Strom zur Spannungsversorgung VDD zu leiten. So wird, da der ESD Strompfad zwei parasitische Elemente (z. B. die parasitische Diode D1 und den parasitischen Transistor Q3) umfasst, die in verschiedenen Wells (320a und 320b) positioniert sind, die ESD-Immunität im Vergleich mit anderen Ansätzen erhöht.
  • In einigen Ausführungsformen ist während eines ESD-Ereignisses mit negativer Belastung von der Spannungsversorgung VDD an das Padterminal PAD die Spannung der Spannungsversorgung VDD größer als die Spannung des Padterminals PAD, und daher sind die PMOS-Transistoren M1 und M3 eingeschaltet, und die PMOS-Transistoren M2 und M4 sind ausgeschaltet, und die Spannung der Spannungsversorgung VDD wird bei Knoten F1 platziert. In diesen Ausführungsformen wird, wenn die Spannung von Knoten F1 gleich der Spannung der Versorgungsspannung VDD ist, die gesamte Spannungsbelastung des ESD-Ereignisses will über PMOS-Transistoren M2 und M4 platziert, wodurch der parasitische Transistor Q2 eingeschaltet werden, um den abgegebenen ESD-Strom zur Padterminal PAD zu leiten. So umfasst der ESD-Strompfad ein parasitisches Element (z. B. den parasitischen Transistor Q2).
  • In einigen Ausführungsformen kann die 2-gestapelte PMOS-Struktur, die PMOS-Transistoren M2 und M4 verwendet, auf einen einzelnen PMOS-Transistor (entweder M2 oder M4) reduziert werden, wenn Negativbelastungs-ESD-Ereignisse kein Problem sind.
  • 3C ist eine Querschnittsansicht einer integrierten Schaltung 300A nach einigen Ausführungsformen.
  • Die integrierte Schaltung 300C ist eine Ausführungsform der integrierten Schaltung 100B aus 1B und eine ähnlich detaillierte Beschreibung wird daher weggelassen.
  • Die integrierte Schaltung 300C illustriert ein Beispiel davon, wo PMOS-Transistor M1 in Well 320a positioniert ist, und PMOS-Transistoren M2, M3 und M4 in Well 320b positioniert sind. Anders ausgedrückt, sind Wells NW2, NW3 und NW4 aus 1B in Well 320b verschmolzen.
  • Die integrierte Schaltung 300C umfasst Substrat 102, Wells 320a und 320b, Regionen 304a und 304b, Gates 106a, 106b, 106c und 106d, Implantierungsregionen 308a, 308b, 308c und 308d, und Implantierungsregionen 310a, 310b, 310c und 310d.
  • Im Vergleich mit der integrierten Schaltung 100B aus 1B ersetzt Well 320a Well NW1, und Well 320b ersetzt Wells NW2, NW3 und NW4 aus 1B, und eine ähnlich detaillierte Beschreibung wird daher weggelassen. Anders ausgedrückt, Wells NW2, NW3 und NW4 aus 1B sind in Well 320b verschmolzen, und eine ähnlich detaillierte Beschreibung wird daher weggelassen. Well 320b unterscheidet sich von Well 320a. Well 320b ist von Well 320a in der ersten Richtung X getrennt.
  • Gate 106a befindet sich über Well 320a, und Gates 106b, 106c und 106d befinden sich über Well 320b. Zur einfacheren Illustration sind Gates 106a und 106b nicht als miteinander oder mit anderen Elementen gekoppelt dargestellt, und Gates 106c und 106d nicht als miteinander oder mit anderen Elementen gekoppelt dargestellt.
  • Im Vergleich mit der integrierten Schaltung 100B aus 1B ersetzt Region 304a Region 104a, und Region 304b ersetzt die Regionen 104b, 104c und 104d aus 1B, und eine ähnlich detaillierte Beschreibung wird daher weggelassen. Anders ausgedrückt, die Regionen 104b, 104c und 104d aus 1B sind in Region 304a verschmolzen, und eine ähnlich detaillierte Beschreibung wird daher weggelassen. Region 304a befindet sich innerhalb von Well 320a, und Region 304b befindet sich innerhalb von Well 320b.
  • Im Vergleich mit der integrierten Schaltung 100B aus 1B ersetzen die Implantierungsregionen 308a, 308b, 308c und 308d entsprechende Implantierungsregionen 108a, 108b, 108c und 108d, und die Implantierungsregionen 310a, 310b, 310c und 310d ersetzen entsprechende Implantierungsregionen 110a, 110b, 110c und 110d, und eine ähnlich detaillierte Beschreibung wird daher weggelassen.
  • Die Implantierungsregionen 308a und 310a befinden sich innerhalb von Well 320a. Die Implantierungsregionen 308b, 308c und 308d und die Implantierungsregionen 310b, 310c und 310d befinden sich innerhalb von Well 320b.
  • Jedes aus der Region 304a, Implantierungsregion 308a und Spannungsversorgung VDD ist elektrisch zusammengekoppelt und entspricht der Verbindung zwischen dem Bodyterminal von PMOS-Transistor M1, dem Sourceterminal von PMOS-Transistor M1 und dem Spannungsversorgung VDD aus 3A.
  • Die Implantierungsregion 310a ist elektrisch mit der Implantierungsregion 308b gekoppelt und entspricht der Verbindung zwischen dem Drainterminal von PMOS-Transistor M1 und dem Sourceterminal von PMOS-Transistor M3 aus 3A.
  • Jedes aus der Implantierungsregion 310b, Implantierungsregion 308c und Region 304b ist an Knoten F1 elektrisch zusammengekoppelt und entspricht der Verbindung zwischen dem Drainterminal von PMOS-Transistor M3, dem Drainterminal von PMOS-Transistor M4 aus 3A, dem Bodyterminal von PMOS-Transistor M2, dem Bodyterminal von PMOS-Transistor M3 und dem Bodyterminal von PMOS-Transistor M4 aus 3A.
  • Die Implantierungsregion 310c ist elektrisch mit der Implantierungsregion 308d gekoppelt und entspricht der Verbindung zwischen dem Drainterminal von PMOS-Transistor M2 und dem Sourceterminal von PMOS-Transistor M4 aus 3A.
  • Die Implantierungsregion 310d ist elektrisch an das Padterminal PAD gekoppelt und entspricht der Verbindung zwischen dem Sourceterminal von PMOS-Transistor M2 und dem Padterminal PAD aus 3A.
  • Im Vergleich mit der integrierten Schaltung 100B aus 1B ersetzt die parasitische Diode D1 den parasitischen pnp-Transistor 112a aus 1B, der parasitische Transistor Q3 ersetzt den parasitischen pnp-Transistor 112b aus 1B, und der parasitische Transistor Q2 ersetzt die parasitischen pnp-Transistoren 112c und 112d aus 1B, und eine ähnlich detaillierte Beschreibung wird daher weggelassen.
  • Die parasitische Diode D1 ist durch Well 320a und Implantierungsregion 310a gebildet. Beispielsweise entspricht die Implantierungsregion 310a der Anode von Diode D1, und Well 320a entspricht der Kathode von Diode D1.
  • Der parasitische Transistor Q3 ist durch Well 320b, Implantierungsregion 308b und Implantierungsregion 310b gebildet. Beispielsweise bildet das Well 320b eine Basis des parasitischen Transistors Q3, die Implantierungsregion 308b bildet einen Emitter des parasitischen Transistors Q3 und Region 310b bildet einen Kollektor des parasitischen Transistors Q3.
  • Der parasitische Transistor Q2 ist durch Well 320b, Implantierungsregion 308c und Implantierungsregion 310d gebildet. Beispielsweise bildet das Well 320b eine Basis des parasitischen Transistors Q2, die Implantierungsregion 310d bildet einen Emitter des parasitischen Transistors Q2 und Region 308c bildet einen Kollektor des parasitischen Transistors Q2.
  • In einigen Ausführungsformen umfasst durch Positionierung von PMOS-Transistor M1 in Well 320a, und durch Positionierung von PMOS-Transistoren M2, M3 und M4 in einem separaten Well (Well 320b) der parasitischen Strompfad der integrierten Schaltung 300C parasitische Elemente (z. B. die parasitische Diode D1 und die parasitischen Transistoren Q2 und Q3), die in verschiedenen Wells (320a und 320b) positioniert sind, wodurch die ESD-Immunität der integrierten Schaltung 300A bis 300C im Vergleich mit anderen Ansätzen verbessert wird, und die integrierte Schaltung 300A bis 300C belegt eine geringere Fläche als andere Ansätze mit ähnlicher Leistung.
  • 4A ist ein Schaltplan einer integrierten Schaltung 400A nach einigen Ausführungsformen. 4B ist ein Schaltplan einer äquivalenten Schaltung 400B der integrierten Schaltung 400A nach einigen Ausführungsformen. 4C ist eine Querschnittsansicht einer integrierten Schaltung 400A nach einigen Ausführungsformen.
  • Die integrierte Schaltung 400A ist eine Ausführungsform der integrierten Schaltung 100A aus 1A.
  • Die integrierte Schaltung 400A umfasst PMOS-Transistoren M1, M2, M3 und M4, die mit der Spannungsversorgung VDD und dem Padterminal PAD gekoppelt sind.
  • Die integrierte Schaltung 400A ist eine Variation der integrierten Schaltung 300A aus 3A. Im Vergleich mit der integrierten Schaltung 300A aus 3A ist der PMOS-Transistor M1 der integrierten Schaltung 400A in Well 320a (4C) positioniert, die PMOS-Transistoren M3 und M4 der integrierten Schaltung 400A sind in Well 420a (4C) positioniert, und PMOS-Transistor M2 der integrierten Schaltung 400A ist in einem Well 420b (4C) positioniert, und eine ähnlich detaillierte Beschreibung wird daher weggelassen. In einigen Ausführungsformen unterscheiden sich alle der Wells 320a, 420a und 420b voneinander.
  • Im Vergleich mit der integrierten Schaltung 300A aus 3A befindet sich der PMOS-Transistor M2 aus 4A bis 4C in Well 420b, und daher ist das Bodyterminal von PMOS-Transistor M2 nicht mehr mit dem Bodyterminal von PMOS-Transistor M3 und dem Bodyterminal von PMOS-Transistor M4 gekoppelt. Das Bodyterminal von PMOS-Transistor M2 in 4A bis 4C ist mit Knoten F2 gekoppelt. In einigen Ausführungsformen wird Knoten F2 von dem Padterminal PAD mit einer parasitischen Körperdiode von PMOS-Transistor M4 aufgeladen. In einigen Ausführungsformen ist die parasitische Körperdiode zwischen dem Gate und Drain von PMOS-Transistor M4 gebildet.
  • Beispielsweise ist in einigen Ausführungsformen während eines ESD-Ereignisses die Spannung des Padterminals PAD ausreichend, um die parasitische Körperdiode zu veranlassen, sich einzuschalten und zu leiten, was dazu führt, dass Knoten F2 die Spannung des Padterminals PAD auflädt. So kann in diesen Ausführungsformen Knoten F2 die Spannung des Padterminals PAD verfolgen, ohne direkt mit dem Bodyterminal von PMOS-Transistor M3 und dem Bodyterminal von PMOS-Transistor M4 nwell-Controller gekoppelt zu, was kein PMOS/NMOS verbunden mit F2 bedeutet. Die Knoten-F2-Spannung könnte jedoch durch den parasitischen BJT auf PAD zurückverfolgt werden. In einigen Ausführungsformen ist eine parasitische Körperdiode durch Implantierung 410d und Well 420b gebildet. In einigen Ausführungsformen ist eine parasitische Körperdiode durch Implantierung 408d und Well 420b gebildet.
  • Die PMOS-Transistoren M3 und M4 sind in einem selben Well positioniert (z. B. Well 420a), und daher sind das Bodyterminal von PMOS-Transistor M3, und das Bodyterminal von PMOS-Transistor M4 zusammengekoppelt. Jedes aus dem Bodyterminal von PMOS-Transistor M3, dem Bodyterminal von PMOS-Transistor M4, dem Drainterminal von PMOS-Transistor M3 und dem Drainterminal von PMOS-Transistor M4 sind an Knoten F1 zusammengekoppelt. In einigen Ausführungsformen ist der Knoten F1 elektrisch schwebend. In einigen Ausführungsformen Knoten F1 elektrisch durch PMOS-Transistoren M1 und M3 mit der Versorgungsspannung VDD gekoppelt. In einigen Ausführungsformen ist Knoten F1 durch PMOS-Transistoren M2 und M4 elektrisch mit dem Padterminal PAD gekoppelt.
  • 4B ist ein Schaltplan einer äquivalenten Schaltung 400B der integrierten Schaltung 400A nach einigen Ausführungsformen.
  • Die äquivalente Schaltung 400B ist eine Variation der integrierten Schaltung 400A, die parasitische Elemente 430 der integrierten Schaltung 400A aufweist und eine ähnliche Beschreibung wird daher weggelassen. Beispielsweise entspricht die entsprechende Schaltung 400B nach einigen Ausführungsformen der integrierten Schaltung 400A aus 4A mit den parasitischen Elementen 430 (z. B. Diode D1, parasitischen Transistoren Q2', Q3 und Q4).
  • Die äquivalente Schaltung 400B umfasst die integrierte Schaltung 400A und die parasitischen Elemente 430. Parasitische Elemente 430 sind eine Variation der parasitischen Elemente 330 aus 3B und eine ähnlich detaillierte Beschreibung wird daher weggelassen. Die parasitischen Elemente 430 umfassen Diode D1 aus 3B, einen parasitischen Transistor Q2', den parasitischen Transistor Q3 aus 3B und einen parasitischen Transistor Q4.
  • Im Vergleich mit den parasitischen Elementen 330 aus 3B bis 3C ersetzt der parasitischen Transistor Q2' und der parasitische Transistor Q4 den parasitischen Transistor Q2 aus 3B, und eine ähnlich detaillierte Beschreibung wird daher weggelassen.
  • Im Vergleich mit den parasitischen Elementen 330 aus 3B bis 3C sind für 4B jedes aus der Basis des parasitischen Transistors Q3, dem Kollektor des parasitischen Transistors Q3, einer Basis des parasitischen Transistors Q2', eines Kollektors des parasitischen Transistors Q2', dem Drainterminal von PMOS-Transistor M3, dem Drainterminal von PMOS-Transistor M4, dem Bodyterminal von PMOS-Transistor M3 und dem Bodyterminal von PMOS-Transistor M4 an Knoten F1 zusammengekoppelt.
  • 4B, ist jedes aus einem Emitter des parasitischen Transistor Q4, dem Sourceterminal von PMOS-Transistor M2, dem Gate von PMOS-Transistor M1, dem Gate von PMOS-Transistor M3 und dem Padterminal PAD zusammengekoppelt. Das 4B ist eine Basis des parasitischen Transistors Q4 mit dem Drainterminal von PMOS-Transistor M2 gekoppelt.
  • In 4B ist jedes aus einem Emitter des parasitischen Transistors Q2', einem Kollektor des parasitischen Transistors Q4, dem Drainterminal von PMOS-Transistor M2 und der Source von PMOS-Transistor M4 zusammengekoppelt.
  • In einigen Ausführungsformen ist während eines ESD-Ereignisses mit positiver Belastung von dem Padterminal PAD zur Spannungsversorgung VDD die Spannung des Padterminals PAD größer als die Spannung der Spannungsversorgung VDD, und daher sind die PMOS-Transistoren M2 und M4 eingeschaltet, und die PMOS-Transistoren M1 und M3 sind ausgeschaltet, und die Spannung des Padterminals PAD wird an Knoten F1 platziert. In diesen Ausführungsformen wird, wenn die Spannung von Knoten F1 gleich der Spannung des Padterminals PAD ist, die gesamte Spannungsbelastung des ESD-Ereignisses will über PMOS-Transistoren M3 und M1 platziert, wodurch der parasitische Transistor Q3 und die Diode Q3 eingeschaltet werden, um den abgegebenen ESD-Strom zur Spannungsversorgung VDD zu leiten. So wird, da der parasitische Strompfad zwei parasitische Elemente (z. B. die parasitische Diode D1 und den parasitischen Transistor Q3) umfasst, die in verschiedenen Wells (320a und 420a) positioniert sind, die ESD-Immunität im Vergleich mit anderen Ansätzen erhöht.
  • In einigen Ausführungsformen ist während eines ESD-Ereignisses mit negativer Belastung von der Spannungsversorgung VDD an das Padterminal PAD die Spannung der Spannungsversorgung VDD größer als die Spannung des Padterminals PAD, und daher sind die PMOS-Transistoren M1 und M3 eingeschaltet, und die PMOS-Transistoren M2 und M4 sind ausgeschaltet, und die Spannung der Spannungsversorgung VDD wird bei Knoten F1 platziert. In diesen Ausführungsformen wird, wenn die Spannung von Knoten F1 gleich der Spannung der Versorgungsspannung VDD ist, die gesamte Spannungsbelastung des ESD-Ereignisses will über PMOS-Transistoren M2 und M4 platziert, wodurch die parasitischen Transistoren Q2' und Q4 eingeschaltet werden, um den abgegebenen ESD-Strom zur Padterminal PAD zu leiten. So wird, da der ESD Strompfad zwei parasitische Elemente (z. B. den parasitischen Transistor Q4 und den parasitischen Transistor Q2') umfasst, die in verschiedenen Wells (420a und 420b) positioniert sind, die ESD-Immunität im Vergleich mit anderen Ansätzen erhöht.
  • 4C ist eine Querschnittsansicht einer integrierten Schaltung 400A nach einigen Ausführungsformen.
  • Die integrierte Schaltung 400C ist eine Ausführungsform der integrierten Schaltung 100B aus 1B oder der integrierten Schaltung 300B aus 3B, und eine ähnlich detaillierte Beschreibung wird daher weggelassen.
  • Die integrierte Schaltung 400C illustriert ein Beispiel davon, wo PMOS-Transistor M1 in Well 320a positioniert ist, PMOS-Transistoren M3 und M4 in Well 420a positioniert sind und PMOS-Transistor M2 in Well 420b positioniert ist. Im Vergleich mit der integrierten Schaltung 100B aus 1B werden Wells NW3 und NW4 aus 1B in Well 420a verschmolzen.
  • Die integrierte Schaltung 400C umfasst Substrat 102, Wells 320a, 420a und 420b, Regionen 304a, 304b und 404d, Gates 106a, 106b, 106c und 106d, Implantierungsregionen 308a, 408b, 408c und 408d, und Implantierungsregionen 310a, 410b, 410c und 410d.
  • Im Vergleich mit der integrierten Schaltung 100B aus 1B ersetzt Well 320a Well NW1 und Well 420a ersetzt Wells NW3 und NW2 aus 1B, und Well 420b ersetzt Wells NW1 aus 1B, und eine ähnlich detaillierte Beschreibung wird daher weggelassen. Anders ausgedrückt, Wells NW2 und NW3 aus 1B sind in Well 420a verschmolzen, und eine ähnlich detaillierte Beschreibung wird daher weggelassen. Jedes der Wells 320a, 420a und 420b ist voneinander in der ersten Richtung X getrennt. In einigen Ausführungsformen ist jedes der Wells 320a, 420a und 420b anders als die anderen.
  • Gate 106a befindet sich über dem Well 320a, Gates 106b und 106c befinden sich über Well 420a und Gate 106d befindet sich über dem Well 420b. Zur einfacheren Illustration sind Gates 106a und 106b nicht als miteinander oder mit anderen Elementen gekoppelt dargestellt, und Gates 106c und 106d nicht als miteinander oder mit anderen Elementen gekoppelt dargestellt.
  • Im Vergleich mit der integrierten Schaltung 100B aus 1B ersetzt Region 404b Regionen 104b und 104c aus 1B, und Region 404d ersetzt Regionen 104d aus 1B, und eine ähnlich detaillierte Beschreibung wird daher weggelassen. Anders ausgedrückt sind die Regionen 104b und 104c aus 1B in Region 404b verschmolzen, und eine ähnlich detaillierte Beschreibung wird daher weggelassen. Region 304a befindet sich innerhalb von Well 320a, Region 404b befindet sich innerhalb von Well 420a und Region 404d befindet sich innerhalb von Well 420b.
  • Die integrierte Schaltung 400C ist eine Variation der integrierten Schaltung 300C aus 3C und eine ähnlich detaillierte Beschreibung wird daher weggelassen. Im Vergleich mit der integrierten Schaltung 300C aus 3C ersetzen die Implantierungsregionen 408b, 408c und 408d entsprechende Implantierungsregionen 308b, 308c und 308d, und die Implantierungsregionen 410b, 410c und 410d ersetzen entsprechende Implantierungsregionen 310b, 310c und 310d, und eine ähnlich detaillierte Beschreibung wird daher weggelassen.
  • Die Implantierungsregionen 408b und 408c und die Implantierungsregionen 410b und 410c befinden sich innerhalb von Well 420a. Die Implantierungsregion 408d und Implantierungsregion 410d befinden sich innerhalb von Well 420b.
  • Die Implantierungsregion 310a ist elektrisch mit der Implantierungsregion 408b gekoppelt und entspricht der Verbindung zwischen dem Drainterminal von PMOS-Transistor M1 und dem Sourceterminal von PMOS-Transistor M3 aus 4A.
  • Jedes aus der Implantierungsregion 410b, Implantierungsregion 408c und Region 404b ist an Knoten F1 elektrisch zusammengekoppelt und entspricht der Verbindung zwischen dem Drainterminal von PMOS-Transistor M3, dem Drainterminal von PMOS-Transistor M4 aus 4A, dem Bodyterminal von dem Bodyterminal von PMOS-Transistor M3 und dem Bodyterminal von PMOS-Transistor M4.
  • Region 404d ist elektrisch mit Knoten F2 gekoppelt und entspricht der Verbindung zwischen dem Bodyterminal von PMOS-Transistor M2 und Knoten F2 in 4A.
  • Die Implantierungsregion 410c ist elektrisch mit der Implantierungsregion 408d gekoppelt und entspricht der Verbindung zwischen dem Drainterminal von PMOS-Transistor M2 und dem Sourceterminal von PMOS-Transistor M4 aus 4A.
  • Die Implantierungsregion 410d ist elektrisch an das Padterminal PAD gekoppelt und entspricht der Verbindung zwischen dem Sourceterminal von PMOS-Transistor M2 und dem Padterminal PAD aus 4A.
  • Die integrierte Schaltung 400C umfasst die parasitische Diode D1 aus 3C, einen parasitischen Transistor Q2', den parasitischen Transistor Q3 aus 3C und einen parasitischen Transistor Q4. Im Vergleich mit der integrierten Schaltung 300C aus 3C ersetzt der parasitischen Transistor Q2' und der parasitische Transistor Q4 den parasitischen Transistor Q2 aus 3C, und eine ähnlich detaillierte Beschreibung wird daher weggelassen.
  • Im Vergleich mit der integrierten Schaltung 100B aus 1B ersetzt der parasitische Transistor Q2' den parasitischen pnp-Transistor 112c aus 1B, und der parasitische Transistor Q4 ersetzt den parasitischen pnp-Transistor 112d aus 1B, und eine ähnlich detaillierte Beschreibung wird daher weggelassen.
  • Der parasitische Transistor Q2' ist durch Well 420a, Implantierungsregion 408c und Implantierungsregion 410c gebildet. Beispielsweise bildet das Well 420a eine Basis des parasitischen Transistors Q2', die Implantierungsregion 410c bildet einen Emitter des parasitischen Transistors Q2' und Region 408c bildet einen Kollektor des parasitischen Transistors Q2'.
  • Der parasitische Transistor Q4 ist durch Well 420b, Implantierungsregion 408d und Implantierungsregion 410d gebildet. Beispielsweise bildet das Well 420b eine Basis des parasitischen Transistors Q4, die Implantierungsregion 410d bildet einen Emitter des parasitischen Transistors Q4 und Region 408d bildet einen Kollektor des parasitischen Transistors Q4.
  • In einigen Ausführungsformen umfasst durch Positionierung von PMOS-Transistor M1 in Well 320a, durch Positionierung von PMOS-Transistoren M3 und M4 in einem separaten Well (Well 420a) und durch Positionierung von PMOS-Transistor M2 in einem anderen separaten Well (Well 420b) ein parasitischer Strompfad der integrierten Schaltung 400C parasitische Elemente (z. B. die parasitische Diode D1 und den parasitischen Transistor Q3), die in verschiedenen Wells (320a und 420a) positioniert sind, und ein anderer parasitischen Strompfad der integrierten Schaltung 400C umfasst parasitische Elemente (z. B. die Transistoren Q2' und Q4), die in verschiedenen Wells (420a und 420b) positioniert sind, wodurch die SD-Immunität der integrierten Schaltung 400A bis 400C im Vergleich mit anderen Ansätzen verbessert wird, und die integrierte Schaltung 400A bis 400C eine geringere Fläche belegt als andere Ansätze mit ähnlicher Leistung.
  • 5A ist ein Schaltplan einer integrierten Schaltung 500A nach einigen Ausführungsformen. 5B ist ein Schaltplan einer äquivalenten Schaltung 500B der integrierten Schaltung 500A nach einigen Ausführungsformen. 5C ist eine Querschnittsansicht einer integrierten Schaltung 500A nach einigen Ausführungsformen.
  • Die integrierte Schaltung 500A ist eine Ausführungsform der integrierten Schaltung 200A aus 2A und eine ähnlich detaillierte Beschreibung wird daher weggelassen. Im Vergleich mit der integrierten Schaltung 200A aus 2A ist PMOS-Transistor M1 ist in Well 320a (5C) positioniert, PMOS-Transistor M3 ist in einem Well 520a (5C), positioniert und PMOS-Transistoren M2, M5 und M6 sind in einem Well 520b (5C) positioniert. In einigen Ausführungsformen ist jedes der Wells 320a, 520a und 520b von den anderen getrennt und daher unterschiedlich.
  • Die integrierte Schaltung 500A umfasst PMOS-Transistoren M1, M2, M3, M4, M5 und M6, die mit der Spannungsversorgung VDD und dem Padterminal PAD gekoppelt sind.
  • Die integrierte Schaltung 500A ist eine Variation der integrierten Schaltung 400A aus 4A und eine ähnlich detaillierte Beschreibung wird daher weggelassen.
  • PMOS-Transistoren M2, M4, M5 und M6 sind in einem selben Well positioniert (z. B. Well 520b). Jedes aus dem Bodyterminal von PMOS-Transistor M2, dem Bodyterminal von PMOS-Transistor M4, dem Bodyterminal von PMOS-Transistor M5, dem Bodyterminal von PMOS-Transistor M6, dem Drainterminal von PMOS-Transistor M5 und dem Drainterminal von PMOS-Transistor M6 sind an Knoten F1 zusammengekoppelt. In einigen Ausführungsformen ist der Knoten F1 elektrisch schwebend. In einigen Ausführungsformen Knoten F1 elektrisch durch PMOS-Transistoren M1, M3 und M5 mit der Versorgungsspannung VDD gekoppelt. In einigen Ausführungsformen ist der Knoten F1 durch PMOS-Transistoren M2 M4 und M6 elektrisch mit dem Padterminal PAD gekoppelt.
  • PMOS-Transistor M3 ist in Well 520a positioniert. In 5A bis 5C und 6A bis 6C sind ein Bodyterminal von PMOS-Transistor M3, das Drainterminal von PMOS-Transistor M3 und das Sourceterminal von PMOS-Transistor M5 an Knoten F2' zusammengekoppelt. In einigen Ausführungsformen ist durch Koppeln des Bodyterminals von PMOS-Transistor M3 mit dem Drainterminal von PMOS-Transistor M3 der PMOS-Transistor M3 selbstvorbeaufschlagt und Knoten F2' ist nicht eine Vorbeaufschlagungsspannung von einer Schaltung bereitgestellt, die sich außerhalb der integrierten Schaltung 500A befindet.
  • 5B ist ein Schaltplan einer äquivalenten Schaltung 500B der integrierten Schaltung 500A nach einigen Ausführungsformen.
  • Die äquivalente Schaltung 500B ist eine Variation der integrierten Schaltung 500A, die parasitische Elemente 530 der integrierten Schaltung 500A aufweist und eine ähnliche Beschreibung wird daher weggelassen. Beispielsweise entspricht die entsprechende Schaltung 500B nach einigen Ausführungsformen der integrierten Schaltung 500A aus 5A mit den parasitischen Elementen 530 (z. B. Diode D1, parasitischen Transistoren Q2'', Q3 und Q5).
  • Die äquivalente Schaltung 500B ist eine Variation der äquivalenten Schaltung 300B aus 3B oder 400B aus 4B, und eine ähnlich detaillierte Beschreibung wird daher weggelassen.
  • Die äquivalente Schaltung 500B umfasst die integrierte Schaltung 500A und die parasitischen Elemente 530. Die parasitischen Elemente 530 umfassen Diode D1, einen parasitischen Transistor Q2'', parasitischen Transistor Q3 und einen parasitischen Transistor Q5.
  • Jedes aus dem Gate von PMOS-Transistor M6, der Kathode der Diode D1, dem Bodyterminal von PMOS-Transistor M1, dem Sourceterminal von PMOS-Transistor M1, dem Gate von PMOS-Transistor M2, dem Gate von PMOS-Transistor M4, und der ersten Spannungsversorgung VDD sind zusammengekoppelt.
  • Für 5A bis 5C & 6A bis 6C sind jeder aus einem Emitter des parasitischen Transistors Q5, der Basis des parasitischen Transistors Q3, dem Kollektor des parasitischen Transistors Q3, dem Drainterminal von PMOS-Transistor M3 und dem Sourceterminal von PMOS-Transistor M5 zusammengekoppelt.
  • Für 5A bis 5C sind jeder aus einem Kollektor des parasitischen Transistors Q5, einer Basis des parasitischen Transistors Q5, dem Bodyterminal von PMOS-Transistor M5, dem Drainterminal von PMOS-Transistor M5, dem Drainterminal von PMOS-Transistor M6, dem Bodyterminal von PMOS-Transistor M6, dem Bodyterminal von PMOS-Transistor M4, dem Bodyterminal von PMOS-Transistor M2, einem Kollektor des parasitischen Transistors Q2'' und einer Basis des parasitischen Transistors Q2'' an Knoten F1 zusammengekoppelt.
  • Jedes aus einem Emitter des parasitischen Transistors Q2'', dem Gate von PMOS-Transistor M5, dem Sourceterminal von PMOS-Transistor M2, dem Gate von PMOS-Transistor M1, dem Gate von PMOS-Transistor M3 und dem Padterminal PAD sind zusammengekoppelt.
  • In einigen Ausführungsformen ist während eines ESD-Ereignisses mit positiver Belastung von dem Padterminal PAD zur Spannungsversorgung VDD die Spannung des Padterminals PAD größer als die Spannung der Spannungsversorgung VDD, und daher sind die PMOS-Transistoren M2, M4 und M6 eingeschaltet, und die PMOS-Transistoren M1, M3 und M5 sind ausgeschaltet, und die Spannung des Padterminals PAD wird an Knoten F1 platziert. In diesen Ausführungsformen wird, wenn die Spannung von Knoten F1 gleich der Spannung des Padterminals PAD ist, die gesamte Spannungsbelastung des ESD-Ereignisses will über PMOS-Transistoren M5, M3 und M1 platziert, wodurch die parasitischen Transistoren Q5 und Q3 und die Diode Q3 eingeschaltet werden, um den abgegebenen ESD-Strom zur Spannungsversorgung VDD zu leiten. So wird, da der ESD Strompfad drei parasitische Elemente (z. B. die parasitische Diode D1, der parasitische Transistor Q3 und der parasitische Transistor Q5) umfasst, die in verschiedenen Wells (320a, 520a und 520b) positioniert sind, die ESD-Immunität im Vergleich mit anderen Ansätzen erhöht.
  • In einigen Ausführungsformen ist während eines ESD-Ereignisses mit negativer Belastung von der Spannungsversorgung VDD an das Padterminal PAD die Spannung der Spannungsversorgung VDD größer als die Spannung des Padterminals PAD, und daher sind die PMOS-Transistoren M1 M3, und M5 eingeschaltet, und die PMOS-Transistoren M2, M4 und M6 sind ausgeschaltet, und die Spannung der Spannungsversorgung VDD wird an Knoten F1 platziert. In diesen Ausführungsformen wird, wenn die Spannung von Knoten F1 gleich der Spannung der Versorgungsspannung VDD ist, die gesamte Spannungsbelastung des ESD-Ereignisses will über PMOS-Transistoren M2, M4 und M6 platziert, wodurch der parasitische Transistor Q2 eingeschaltet werden, um den abgegebenen ESD-Strom zur Padterminal PAD zu leiten. So umfasst der ESD-Strompfad ein parasitisches Element (z. B. den parasitischen Transistor Q2'').
  • In einigen Ausführungsformen kann die 3-gestapelte PMOS-Struktur unter Verwendung der PMOS-Transistoren M2, M4 und M6 auf einen einzelnen PMOS-Transistor (einen aus M2, M4 oder M6) oder eine 2-gestapelte PMOS-Struktur unter Verwendung von zwei PMOS-Transistoren (zwei aus M2, M4 oder M6) verringert werden, wenn Negativbelastungs-ESD-Ereignisse kein Problem sind.
  • 5C ist eine Querschnittsansicht einer integrierten Schaltung 500A nach einigen Ausführungsformen.
  • Die integrierte Schaltung 500C ist eine Ausführungsform der integrierten Schaltung 200B aus 2B und eine ähnlich detaillierte Beschreibung wird daher weggelassen.
  • Die integrierte Schaltung 500C illustriert ein Beispiel von PMOS-Transistor M1, der in Well 320a positioniert ist, PMOS-Transistor M3 ist in Well 520a positioniert und PMOS-Transistoren M2, M4, M5 und M6 sind in Well 520b positioniert. In einigen Ausführungsformen ist jedes der Wells 320a, 520a und 520b von den anderen getrennt und daher unterschiedlich.
  • Die integrierte Schaltung 500C umfasst Substrat 102, Wells 320a, 520a und 520b, Regionen 304a, 504b und 504c, Gates 106a, 106b, 106c, 106d, 206e und 206f, Implantierungsregionen 308a, 508b, 508c, 508d, 508e und 508f und Implantierungsregionen 310a, 510b, 510c, 510d, 510e und 510f.
  • Im Vergleich mit der integrierten Schaltung 200B aus 2B ersetzt Well 320a Well NW4, Well 520a ersetzt Well NW3, und Well 520b ersetzt Wells NW5, NW6, NW2 und NW1 aus 2B, und eine ähnlich detaillierte Beschreibung wird daher weggelassen.
  • Anders ausgedrückt, Wells NW5, NW6, NW2 und NW1 aus 2B sind in Well 520b verschmolzen, und eine ähnlich detaillierte Beschreibung wird daher weggelassen. Jedes der Well 320a, 520a und 520b ist von den anderen in der ersten Richtung X getrennt. In einigen Ausführungsformen unterscheidet sich mindestens Well 320a, 520a oder 520b von einem anderen der mindestens Well 320a, 520a oder 520b.
  • Gate 106a befindet sich über dem Well 320a, Gate 106b befindet sich über dem Well 520a, und Gates 106b, 106c, 106d, 206e und 206f befinden sich über Well 520b. Zur einfacheren Illustration sind Gates 106a, 106b und 206e nicht als miteinander oder mit anderen Elementen gekoppelt dargestellt, und Gates 106c, 106d, 206c und 206f nicht als miteinander oder mit anderen Elementen gekoppelt dargestellt.
  • Im Vergleich mit integrierte Schaltung 200B aus 2B ersetzt Region 304a Region 104a, Region 504b ersetzt Region 104b aus 2B und Region 504c ersetzt Regionen 104c, 104d, 204e und 204f aus 2B, und eine ähnlich detaillierte Beschreibung wird daher weggelassen. Anders ausgedrückt, Regionen 104c, 104d, 204e und 204f aus 2B sind in Region 504b verschmolzen, und eine ähnlich detaillierte Beschreibung wird daher weggelassen. Region 304a befindet sich innerhalb von Well 320a, Region 504b befindet sich innerhalb von Well 520a und Region 504c befindet sich innerhalb von Well 520b.
  • Die integrierte Schaltung 500C ist eine Variation der integrierten Schaltung 300C aus 3C und eine ähnlich detaillierte Beschreibung wird daher weggelassen. Im Vergleich mit der integrierten Schaltung 300C aus 3C ersetzen die Implantierungsregionen 408b, 408c und 408d entsprechende Implantierungsregionen 308b, 308c und 308d, und die Implantierungsregionen 410b, 410c und 410d ersetzen entsprechende Implantierungsregionen 310b, 310c und 310d, und eine ähnlich detaillierte Beschreibung wird daher weggelassen. Implantierungsregionen 308a und 310a sind in 3C beschrieben, und eine ähnlich detaillierte Beschreibung wird daher weggelassen.
  • Im Vergleich mit der integrierten Schaltung 200B aus 2B ersetzen die Implantierungsregionen 508b, 508c, 508d, 508e und 508f entsprechende Implantierungsregionen 108b, 108c, 108d, 208e und 208f, und die Implantierungsregionen 510b, 510e, 510d, 510e und 510f ersetzen entsprechende Implantierungsregionen 110b, 110c, 110d, 210e und 210f, und eine ähnlich detaillierte Beschreibung wird daher weggelassen.
  • Die Implantierungsregionen 308a und 310a befinden sich innerhalb von Well 320a. Implantierungsregionen 508b und 510b befinden sich innerhalb von Well 520a. Implantierungsregionen 508c, 508d, 508e und 508f und Implantierungsregionen 510c, 510d, 510e und 510f befinden sich innerhalb von Well 520b.
  • Die Implantierungsregion 310a ist elektrisch mit der Implantierungsregion 508b gekoppelt und entspricht der Verbindung zwischen dem Drainterminal von PMOS-Transistor M1 und dem Sourceterminal von PMOS-Transistor M3 aus 5A.
  • Jedes der Region 504c, Implantierungsregion 510e und Implantierungsregion 508f sind an Knoten F1 elektrisch zusammengekoppelt und entsprechen der Verbindung zwischen dem Bodyterminal von PMOS-Transistor M5, dem Drainterminal von PMOS-Transistor M5, dem Drainterminal von PMOS-Transistor M6, dem Bodyterminal von PMOS-Transistor M6, dem Bodyterminal von PMOS-Transistor M4 und dem Bodyterminal von PMOS-Transistor M2 an Knoten F1.
  • Jedes aus der Region 504b, Implantierungsregion 510b und Implantierungsregion 508e ist in Knoten F2' elektrisch zusammengekoppelt und entspricht der Verbindung zwischen dem Bodyterminal von PMOS-Transistor M3, dem Drainterminal von PMOS-Transistor M3 und dem Sourceterminal von PMOS-Transistor M5 aus 5A.
  • Die Implantierungsregion 510f ist elektrisch mit der Implantierungsregion 508c gekoppelt und entspricht der Verbindung zwischen dem Sourceterminal von PMOS-Transistor M6 und dem Drainterminal von PMOS-Transistor M4 aus 5A.
  • Die Implantierungsregion 510e ist elektrisch mit der Implantierungsregion 508d gekoppelt und entspricht der Verbindung zwischen dem Sourceterminal von PMOS-Transistor M4 und dem Drainterminal von PMOS-Transistor M2 aus 5A.
  • Die Implantierungsregion 510d ist elektrisch an das Padterminal PAD gekoppelt und entspricht der Verbindung zwischen dem Sourceterminal von PMOS-Transistor M2 und dem Padterminal PAD aus 5A.
  • Die integrierte Schaltung 500C umfasst die parasitische Diode D1 aus 3C, einen parasitischen Transistor Q2'', den parasitischen Transistor Q3 aus 3C und einen parasitischen Transistor Q5. Die parasitische Diode D1 ist in 3C beschrieben und der parasitische Transistor Q3 ist in 3C beschrieben, und eine ähnlich detaillierte Beschreibung wird daher weggelassen.
  • Im Vergleich mit der integrierten Schaltung 200B aus 2B, parasitischen Transistor Q2'' ersetzt parasitischen pnp Transistoren 212f, 112c und 112d aus 2B, und parasitischen Transistor Q5 ersetzt parasitischen pnp-Transistor 212e aus 2B, und eine ähnlich detaillierte Beschreibung wird daher weggelassen.
  • Der parasitische Transistor Q3 aus 5C ist durch Well 520a, Implantierungsregion 508b und Implantierungsregion 510b gebildet. Beispielsweise bildet das Well 520a die Basis des parasitischen Transistors Q3 in 5C, die Implantierungsregion 508b bildet den Emitter des parasitischen Transistors Q3 in 5C, und Region 510b bildet den Kollektor des parasitischen Transistors Q3 in 5C.
  • Der parasitische Transistor Q2'' ist durch Well 520b, Implantierungsregion 508f und Implantierungsregion 510d gebildet. Beispielsweise bildet das Well 520b eine Basis des parasitischen Transistors Q2'', die Implantierungsregion 510d bildet einen Emitter des parasitischen Transistors Q2'' und Region 508f bildet einen Kollektor des parasitischen Transistors Q2''.
  • Der parasitische Transistor Q5 ist durch Well 520b, Implantierungsregion 508e und Implantierungsregion 510e gebildet. Beispielsweise bildet das Well 520b eine Basis des parasitischen Transistors Q5, die Implantierungsregion 508e bildet einen Emitter des parasitischen Transistors Q5 und Region 510e bildet einen Kollektor des parasitischen Transistors Q5.
  • In einigen Ausführungsformen umfasst durch Positionierung von PMOS-Transistor M1 in Well 320a, durch Positionierung von PMOS-Transistor M3 in einem separaten Well (Well 520a) und durch Positionierung von PMOS-Transistoren M5, M6, M4 und M2 in einem anderen separaten Well (Well 520b) ein parasitischer Strompfad der integrierten Schaltung 500C parasitische Elemente (z. B. die parasitische Diode D1, parasitischen Transistor Q3 und den parasitischen Transistor Q5), die in unterschiedlichen Wells (320a, 520a und 520b) positioniert sind, und ein anderer parasitischen Strompfad der integrierten Schaltung 500C umfasst die parasitischen Elemente (z. B. parasitischen Transistor Q2''), die in dem einen anderen Well (520b) positioniert sind und damit die ESD-Immunität der integrierten Schaltung 500A bis 500C im Vergleich mit anderen Ansätzen verbessert, und die integrierte Schaltung 500A bis 500C belegt eine geringere Fläche als andere Ansätze bei ähnlicher Leistung.
  • 6A ist ein Schaltplan einer integrierten Schaltung 600A nach einigen Ausführungsformen. 6B ist ein Schaltplan einer äquivalenten Schaltung 600B der integrierten Schaltung 600A nach einigen Ausführungsformen. 6C ist eine Querschnittsansicht einer integrierten Schaltung 600A nach einigen Ausführungsformen.
  • Die integrierte Schaltung 600A ist eine Ausführungsform der integrierten Schaltung 200A aus 2A.
  • Die integrierte Schaltung 600A umfasst PMOS-Transistoren M1, M2, M3, M4, M5 und M6, die mit der Spannungsversorgung VDD und dem Padterminal PAD gekoppelt sind.
  • Die integrierte Schaltung 600A ist eine Variation der integrierten Schaltung 500A aus 5A und der integrierten Schaltung 400A aus 4A. Im Vergleich mit der integrierten Schaltung 500A aus 5A oder der integrierten Schaltung 400A aus 4A ist der PMOS-Transistor M1 der integrierten Schaltung 600A in Well 320a (6C) positioniert, der PMOS-Transistor M3 der integrierten Schaltung 600A ist in Well 520a (6C) positioniert, der PMOS-Transistor M2 der integrierten Schaltung 600A ist in Well 420b (6C) positioniert, und die PMOS-Transistoren M4, M5 und M6 der integrierten Schaltung 600A sind in einem Well 620a (6C) positioniert, und eine ähnlich detaillierte Beschreibung wird daher weggelassen.
  • In einigen Ausführungsformen unterscheiden sich alle der Wells 320a, 420a und 420b voneinander.
  • Im Vergleich mit der integrierten Schaltung 500A aus 5A befindet sich der PMOS-Transistor M2 aus 6A bis 6C in Well 420b und das Bodyterminal von PMOS-Transistor M2 ist mit Knoten F2 gekoppelt. In einigen Ausführungsformen wird Knoten F2 von dem Padterminal PAD mit der parasitischen Körperdiode von PMOS-Transistor M4 aufgeladen.
  • Die Konfiguration von PMOS-Transistor M1 in 6A bis 6C ist ähnlich wie die Konfigurationen von PMOS-Transistor M1 in mindestens 3A bis 3C, und eine ähnlich detaillierte Beschreibung wird daher weggelassen. Die Konfiguration von PMOS-Transistor M3 in 6A bis 6C ist ähnlich wie die Konfigurationen von PMOS-Transistor M3 in mindestens 5A bis 5C, und eine ähnlich detaillierte Beschreibung wird daher weggelassen.
  • PMOS-Transistoren M4, M5 und M6 sind in einem selben Well positioniert (z. B. Well 620a). Jedes aus dem Bodyterminal von PMOS-Transistor M4, dem Bodyterminal von PMOS-Transistor M5, dem Bodyterminal von PMOS-Transistor M6, dem Drainterminal von PMOS-Transistor M5 und dem Drainterminal von PMOS-Transistor M6 sind an einem Knoten 6A-6C in 6A bis 6C zusammengekoppelt. In einigen Ausführungsformen ist der Knoten F1 elektrisch schwebend. In einigen Ausführungsformen Knoten F1 elektrisch durch PMOS-Transistoren M1, M3 und M5 mit der Versorgungsspannung VDD gekoppelt. In einigen Ausführungsformen ist der Knoten F1 durch PMOS-Transistoren M2, M4 und M6 elektrisch mit dem Padterminal PAD gekoppelt.
  • 6B ist ein Schaltplan einer äquivalenten Schaltung 600B der integrierten Schaltung 600A nach einigen Ausführungsformen.
  • Die äquivalente Schaltung 600B ist eine Variation der integrierten Schaltung 600A, die parasitische Elemente 630 der integrierten Schaltung 600A aufweist und eine ähnliche Beschreibung wird daher weggelassen. Beispielsweise entspricht die entsprechende Schaltung 600B nach einigen Ausführungsformen der integrierten Schaltung 600A aus 6A mit den parasitischen Elementen 630 (z. B. Diode D1, Q3, parasitischen Transistoren Q2''', Q3, Q4 und Q5).
  • Die äquivalente Schaltung 600B ist eine Variation der äquivalenten Schaltung 500B aus 5B oder 400B aus 4B, und eine ähnlich detaillierte Beschreibung wird daher weggelassen.
  • Die äquivalente Schaltung 600B umfasst die integrierte Schaltung 600A und die parasitischen Elemente 630. Parasitische Elemente 630 umfassen Diode D1, den parasitischen Transistor Q2''', den parasitischen Transistor Q3, den parasitischen Transistor Q4 und den parasitischen Transistor Q5.
  • Die Konfiguration von Diode D1, des parasitischen Transistors Q3 und des parasitischen Transistors Q5 in 6A bis 6C ist ähnlich wie die Konfigurationen von Diode D1, des parasitischen Transistors Q3 und des parasitischen Transistors Q5 in mindestens 5A bis 5C, und eine ähnlich detaillierte Beschreibung wird daher weggelassen.
  • Für 6A bis 6C sind jeder aus dem Kollektor des parasitischen Transistors Q5, der Basis des parasitischen Transistors Q5, des Bodyterminals von PMOS-Transistor M5, des Drainterminals von PMOS-Transistor M5, des Drainterminals von PMOS-Transistor M6, des Bodyterminals von PMOS-Transistor M6, des Bodyterminals von PMOS-Transistor M4, des Kollektors des parasitischen Transistors Q2''' und der Basis des parasitischen Transistors Q2''' an Knoten F1 zusammengekoppelt.
  • Für 6A bis 6C sind jeder aus einem Emitter des parasitischen Transistors Q4, dem Gate von PMOS-Transistor M5, dem Sourceterminal von PMOS-Transistor M2, dem Gate von PMOS-Transistor M1, dem Gate von PMOS-Transistor M3 und dem Padterminal PAD zusammengekoppelt.
  • Für 6A bis 6C ist das Bodyterminal von PMOS-Transistor M2 mit dem parasitischen Transistor Q4 gekoppelt.
  • Für 6A bis 6C ist jedes aus dem Drainterminal von PMOS-Transistor M2, dem Sourceterminal von PMOS-Transistor M4, dem Kollektor des parasitischen Transistors Q4 und dem Emitter des parasitischen Transistors Q2''' zusammengekoppelt.
  • In einigen Ausführungsformen ist während eines ESD-Ereignisses mit positiver Belastung von dem Padterminal PAD zur Spannungsversorgung VDD die Spannung des Padterminals PAD größer als die Spannung der Spannungsversorgung VDD, und daher sind die PMOS-Transistoren M2, M4 und M6 eingeschaltet, und die PMOS-Transistoren M1, M3 und M5 sind ausgeschaltet, und die Spannung des Padterminals PAD wird an Knoten F1 platziert. In diesen Ausführungsformen wird, wenn die Spannung von Knoten F1 gleich der Spannung des Padterminals PAD ist, die gesamte Spannungsbelastung des ESD-Ereignisses will über PMOS-Transistoren M5, M3 und M1 platziert, wodurch die parasitischen Transistoren Q5' und Q3 und die Diode Q3 eingeschaltet werden, um den abgegebenen ESD-Strom zur Spannungsversorgung VDD zu leiten. So wird, da der ESD Strompfad drei parasitische Elemente (z. B. die parasitische Diode D1, der parasitische Transistor Q3 und der parasitische Transistor Q5') umfasst, die in verschiedenen Wells (320a, 520a und 620a) positioniert sind, die ESD-Immunität im Vergleich mit anderen Ansätzen erhöht.
  • In einigen Ausführungsformen ist während eines ESD-Ereignisses mit negativer Belastung von der Spannungsversorgung VDD an das Padterminal PAD die Spannung der Spannungsversorgung VDD größer als die Spannung des Padterminals PAD, und daher sind die PMOS-Transistoren M1 M3, und M5 eingeschaltet, und die PMOS-Transistoren M2, M4 und M6 sind ausgeschaltet, und die Spannung der Spannungsversorgung VDD wird an Knoten F1 platziert. In diesen Ausführungsformen wird, wenn die Spannung von Knoten F1 gleich der Spannung der Versorgungsspannung VDD ist, die gesamte Spannungsbelastung des ESD-Ereignisses will über PMOS-Transistoren M2, M4 und M6 platziert, wodurch die parasitischen Transistoren Q2''' und Q4 eingeschaltet werden, um den abgegebenen ESD-Strom zur Padterminal PAD zu leiten. So wird, da der parasitische Strompfad zwei parasitische Elemente (z. B. der parasitische Transistor Q4 und den parasitischen Transistor Q2''') umfasst, die in verschiedenen Wells (420b und 620a) positioniert sind, die ESD-Immunität im Vergleich mit anderen Ansätzen erhöht.
  • In einigen Ausführungsformen kann die 2-gestapelte PMOS-Struktur in einem selben Well (Well 620a), die PMOS-Transistoren M2 und M6 verwendet, auf einen einzelnen PMOS-Transistor (einer von M2 oder M6) reduziert werden, wenn Negativbelastungs-ESD-Ereignisse kein Problem sind.
  • 6C ist eine Querschnittsansicht einer integrierten Schaltung 600A nach einigen Ausführungsformen.
  • Die integrierte Schaltung 600C ist eine Ausführungsform der integrierten Schaltung 200B aus 2B und eine ähnlich detaillierte Beschreibung wird daher weggelassen.
  • Die integrierte Schaltung 600C illustriert ein Beispiel von PMOS-Transistor M1, der in Well 320a positioniert ist, PMOS-Transistor M3 ist in Well 520a positioniert, PMOS-Transistor M2 ist in Well 420b positioniert und PMOS-Transistoren M4, M5 und M6 sind in einem Well 620a positioniert, und eine ähnlich detaillierte Beschreibung wird daher weggelassen. In einigen Ausführungsformen ist jedes der Wells 320a, 420b, 520a und 620a von den anderen in der ersten Richtung X getrennt und daher unterschiedlich.
  • Die integrierte Schaltung 600C umfasst Substrat 102, Wells 320a, 420b, 520a und 620a, Regionen 304a, 404d, 504b und 604c, Gates 106a, 106b, 106c, 106d, 206e und 206f, Implantierungsregionen 308a, 408d, 508b, 608c, 608e und 608f und Implantierungsregionen 310a, 410d, 510b, 610c, 610e und 610f.
  • Im Vergleich mit der integrierten Schaltung 200B aus 2B, ersetzt Well 320a Well NW4, Well 420b ersetzt Well NW1, Well 520a ersetzt Well NW3 und Well 620a ersetzt Wells NW5, NW6 und NW2 aus 2B, und eine ähnlich detaillierte Beschreibung wird daher weggelassen.
  • Anders ausgedrückt, sind Wells NW5, NW6 und NW2 aus 2B in Well 620a verschmolzen, und eine ähnlich detaillierte Beschreibung wird daher weggelassen. Jedes der Well 320a, 420b, 520a und 620a ist von den anderen in der ersten Richtung X getrennt. In einigen Ausführungsformen unterscheidet sich mindestens Well 320a, 420b, 520a oder 620a von einem anderen der mindestens Well 320a, 420b, 520a oder 620a.
  • Gate 106a befindet sich über dem Well 320a, Gate 106b befindet sich über dem Well 520a, Gates 106c, 206e und 206f befinden sich über Well 620a und Gate 106d befindet sich über dem Well 420b. Zur einfacheren Illustration sind Gates 106a, 106b und 206e nicht als miteinander oder mit anderen Elementen gekoppelt dargestellt, und Gates 106c, 106d, 206c und 206f nicht als miteinander oder mit anderen Elementen gekoppelt dargestellt.
  • Im Vergleich mit der integrierten Schaltung 200B aus 2B ersetzt Region 304a Region 104a, Region 504b ersetzt Region 104b aus 2B, Region 604c ersetzt Regionen 104c, 204e und 204f aus 2B, und Region 404d ersetzt Region 104d aus 2B, und eine ähnlich detaillierte Beschreibung wird daher weggelassen.
  • Anders ausgedrückt, Regionen 1040, 204e und 204f aus 2B sind in Region 604c verschmolzen, und eine ähnlich detaillierte Beschreibung wird daher weggelassen. Region 304a befindet sich innerhalb von Well 320a, Region 504b befindet sich innerhalb von Well 520a, Region 404d befindet sich innerhalb von Well 420b, und Region 604c befindet sich innerhalb von Well 620a.
  • Die integrierte Schaltung 600C ist eine Ausführungsform der integrierten Schaltung 500C aus 5C der integrierten Schaltung 400C aus 4C, und eine ähnlich detaillierte Beschreibung wird daher weggelassen. Im Vergleich mit der integrierten Schaltung 500C aus 5C ersetzen die Implantierungsregionen 6o8e, 6o8f und 608c entsprechende Implantierungsregionen 508e, 508f und 508c, und die Implantierungsregionen 610e, 610f und 610c ersetzen entsprechende Implantierungsregionen 5100, 510f und 510e, und eine ähnlich detaillierte Beschreibung wird daher weggelassen.
  • Implantierungsregionen 308a und 310a sind in 3C beschrieben, und eine ähnlich detaillierte Beschreibung wird daher weggelassen. Implantierungsregionen 508b und 510b sind in 5C beschrieben, und eine ähnlich detaillierte Beschreibung wird daher weggelassen.
  • Die integrierte Schaltung 600C ist eine Variation der integrierten Schaltung 400C aus 4C und eine ähnlich detaillierte Beschreibung wird daher weggelassen. Beispielsweise sind Implantierungsregionen 408d und 410d in 4C beschriebenen, und eine ähnlich detaillierte Beschreibung wird daher weggelassen.
  • Im Vergleich mit der integrierten Schaltung 200B aus 2B ersetzen sie Implantierungsregionen 608e, 6o8f und 608c entsprechende Implantierungsregionen 108e, 108f und 108c, und die Implantierungsregionen 610e, 610f und 610c ersetzen entsprechende Implantierungsregionen 110e, 110f und 110c, und eine ähnlich detaillierte Beschreibung wird daher weggelassen.
  • Die Implantierungsregionen 308a und 310a befinden sich innerhalb von Well 320a. Implantierungsregionen 508b und 510b befinden sich innerhalb von Well 520a. Die Implantierungsregion 408d und Implantierungsregion 410d befinden sich innerhalb von Well 420b. Die Implantierungsregionen 608c, 6o8e und 6o8f und die Implantierungsregionen 610c, 610e und 610f befinden sich innerhalb von Well 520b.
  • Jede aus der Region 604c, Implantierungsregion 610e und Implantierungsregion 608f ist an Knoten F1 elektrisch zusammengekoppelt und entspricht der Verbindung zwischen dem Bodyterminal von PMOS-Transistor M5, dem Drainterminal von PMOS-Transistor M5, dem Drainterminal von PMOS-Transistor M6, dem Bodyterminal von PMOS-Transistor M6, und dem Bodyterminal von PMOS-Transistor M4 an Knoten F1.
  • Jedes aus der Region 504b, Implantierungsregion 510b und Implantierungsregion 6o8e ist in Knoten F2' elektrisch zusammengekoppelt und entspricht der Verbindung zwischen dem Bodyterminal von PMOS-Transistor M3, dem Drainterminal von PMOS-Transistor M3 und dem Sourceterminal von PMOS-Transistor M5 aus 6A.
  • Die Implantierungsregion 404d ist elektrisch mit Knoten F2 gekoppelt und entspricht der Verbindung zwischen dem Bodyterminal von PMOS-Transistor M2 und Knoten F2 in 6A.
  • Die Implantierungsregion 610f ist elektrisch mit der Implantierungsregion 608c gekoppelt und entspricht der Verbindung zwischen dem Sourceterminal von PMOS-Transistor M6 und dem Drainterminal von PMOS-Transistor M4 aus 6A.
  • Die Implantierungsregion 610c ist elektrisch mit der Implantierungsregion 408d gekoppelt und entspricht der Verbindung zwischen dem Sourceterminal von PMOS-Transistor M4 und dem Drainterminal von PMOS-Transistor M2 aus 6A.
  • Die Implantierungsregion 410d ist elektrisch an das Padterminal PAD gekoppelt und entspricht der Verbindung zwischen dem Sourceterminal von PMOS-Transistor M2 und dem Padterminal PAD aus 5A.
  • Die integrierte Schaltung 600C umfasst die parasitische Diode D1 aus 3C, einen parasitischen Transistor Q2''', den parasitischen Transistor Q3 aus 3C, den parasitischen Transistor Q4 aus 4C und einen parasitischen Transistor Q5'.
  • Die parasitische Diode D1 ist in 3C beschrieben, der parasitische Transistor Q3 ist in 3C und 5C beschrieben, der parasitische Transistor Q4 ist in 4C beschrieben, und eine ähnlich detaillierte Beschreibung wird daher weggelassen.
  • Im Vergleich mit der integrierten Schaltung 200B aus 2B ersetzt der parasitische Transistor Q2''' die parasitischen pnp-Transistoren 212f und 112c aus 2B, und eine ähnlich detaillierte Beschreibung wird daher weggelassen.
  • Im Vergleich mit der integrierten Schaltung 500C aus 5C ersetzt der parasitischen Transistor Q5' den parasitischen Transistor Q5 aus 5C, und eine ähnlich detaillierte Beschreibung wird daher weggelassen.
  • Der parasitische Transistor Q5' ist durch Well 620a, Implantierungsregion 6o8e und Implantierungsregion 610e gebildet. Beispielsweise bildet das Well 620a eine Basis des parasitischen Transistors Q5', die Implantierungsregion 608e bildet einen Emitter des parasitischen Transistors Q5 Region 610e bildet einen Kollektor des parasitischen Transistors Q5.
  • Der parasitische Transistor Q2''' ist durch Well 620a, Implantierungsregion 6o8f und Implantierungsregion 610c gebildet. Beispielsweise bildet das Well 620a eine Basis des parasitischen Transistors Q2''', die Implantierungsregion 610c bildet einen Emitter des parasitischen Transistors Q2''' und Region 6o8f bildet einen Kollektor des parasitischen Transistors Q2'''.
  • In einigen Ausführungsformen umfasst durch Positionierung von PMOS-Transistor M1 in Well 320a, durch Positionierung von PMOS-Transistor M3 in a separate Well (Well 520a), durch Positionierung von PMOS-Transistoren M5, M6 und M4 in einem anderen separaten Well (Well 620a) und durch Positionierung von PMOS-Transistor M2 in noch einem anderen separaten Well (Well 420b) ein parasitischer Strompfad der integrierten Schaltung 600C die parasitischen Elemente (z. B. die parasitische Diode D1, den parasitischen Transistor Q3 und den parasitischen Transistor Q5'), die in verschiedenen Wells (320a, 520a und 620a) positioniert sind, und ein anderer parasitischer Strompfad der integrierten Schaltung 600C umfasst parasitische Elemente (z. B. den parasitischen Transistor Q2''' und den parasitischen Transistor Q4), die in verschiedenen Wells (620a und 420b) positioniert sind, wodurch die ESD-Immunität der integrierten Schaltung 600A bis 600C im Vergleich mit anderen Ansätzen verbessert wird, und die integrierte Schaltung 600A bis 600C belegt eine geringere Fläche als andere Ansätze mit ähnlicher Leistung.
  • 7A ist ein Schaltplan einer integrierten Schaltung 700A nach einigen Ausführungsformen.
  • Die integrierte Schaltung 700A ist eine Ausführungsform der integrierten Schaltung 100A aus 1A. Die integrierte Schaltung 700A ist eine Variation der integrierten Schaltung 300A aus 3A und eine ähnlich detaillierte Beschreibung wird daher weggelassen. Im Vergleich mit der integrierten Schaltung 300A aus 3A umfasst die integrierte Schaltung 700A ferner eine Steuerlogikschaltung 702a.
  • Die Steuerlogikschaltung 702a ist konfiguriert, ein Steuerlogiksignal CLS zu erzeugen. In einigen Ausführungsformen ist das Steuerlogiksignal CLS ähnlich wie die Spannung des Padterminals PAD, und eine ähnlich detaillierte Beschreibung wird daher weggelassen.
  • Im Vergleich mit der integrierten Schaltung 300A aus 3A ist jedes aus dem Gateterminal von PMOS-Transistor M3 und dem Gateterminal von PMOS-Transistor M1 nicht mit dem Sourceterminal von PMOS-Transistor M2 und dem Padterminal PAD gekoppelt.
  • In 7A bis 7B sind das Gateterminal von PMOS-Transistor M3 und das Gateterminal von PMOS-Transistor M1 mit der Steuerlogikschaltung 702a gekoppelt und konfiguriert, ein Steuerlogiksignal CLS von der Steuerlogikschaltung 702a zu empfangen.
  • In einigen Ausführungsformen ist das Steuerlogiksignal CLS gleich einer Logik 0, die einer Referenzversorgungsspannung VSS entspricht. In einigen Ausführungsformen ist die Steuerlogiksignal CLS gleich einer Logik 1, die der Spannung des Padterminals PAD (z. B. der PAD Spannung) entspricht.
  • 7B ist ein Schaltplan einer integrierten Schaltung 700B nach einigen Ausführungsformen.
  • Die integrierte Schaltung 700B ist eine Ausführungsform der integrierten Schaltung 100A aus 1A. Die integrierte Schaltung 700B ist eine Variation der integrierten Schaltung 400A aus 4A und eine ähnlich detaillierte Beschreibung wird daher weggelassen. Im Vergleich mit der integrierten Schaltung 400A aus 4A umfasst die integrierte Schaltung 700B ferner Steuerlogikschaltung 702a. Die Steuerlogikschaltung 702a aus 7B wurde in 7A beschrieben, und eine ähnlich detaillierte Beschreibung wird daher weggelassen.
  • Im Vergleich mit der integrierten Schaltung 400A aus 4A ist jedes aus dem Gateterminal von PMOS-Transistor M3 und dem Gateterminal von PMOS-Transistor M1 nicht mit dem Sourceterminal von PMOS-Transistor M2 und dem Padterminal PAD gekoppelt.
  • In 7B sind das Gateterminal von PMOS-Transistor M3 und das Gateterminal von PMOS-Transistor M1 mit der Steuerlogikschaltung 702a gekoppelt und konfiguriert, ein Steuerlogiksignal CLS von der Steuerlogikschaltung 702a zu empfangen.
  • 7C ist ein Schaltplan einer integrierten Schaltung 700C nach einigen Ausführungsformen.
  • Die integrierte Schaltung 700C ist eine Ausführungsform der integrierten Schaltung 200A aus 2A. Die integrierte Schaltung 700C ist eine Variation der integrierten Schaltung 500A aus 5A und eine ähnlich detaillierte Beschreibung wird daher weggelassen. Im Vergleich mit der integrierten Schaltung 500A aus 5A umfasst die integrierte Schaltung 700C ferner eine Steuerlogikschaltung 702b.
  • Die Steuerlogikschaltung 702b aus 7C bis 7D ist ähnlich wie die Steuerlogikschaltung 702a, die in 7A bis 7B beschrieben ist, und eine ähnlich detaillierte Beschreibung wird daher weggelassen.
  • Im Vergleich mit der integrierten Schaltung 500A aus 5A ist jedes aus dem Gateterminal von PMOS-Transistor M3, dem Gateterminal von PMOS-Transistor M1 und dem Gateterminal von PMOS-Transistor M5 nicht mit dem Sourceterminal von PMOS-Transistor M2 und dem Padterminal PAD gekoppelt.
  • In 7C bis 7D sind das Gateterminal von PMOS-Transistor M3, das Gateterminal von PMOS-Transistor M1 und das Gateterminal von PMOS-Transistor M5 mit der Steuerlogikschaltung 702b gekoppelt und konfiguriert, ein Steuerlogiksignal CLS von der Steuerlogikschaltung 702b zu empfangen.
  • 7D ist ein Schaltplan einer integrierten Schaltung 700D nach einigen Ausführungsformen.
  • Die integrierte Schaltung 700D ist eine Ausführungsform der integrierten Schaltung 200A aus 2A. Die integrierte Schaltung 700D ist eine Variation der integrierten Schaltung 600A aus 6A und eine ähnlich detaillierte Beschreibung wird daher weggelassen. Im Vergleich mit der integrierten Schaltung 600A aus 6A umfasst die integrierte Schaltung 700D ferner eine Steuerlogikschaltung 702b.
  • Die Steuerlogikschaltung 702b aus 7D ist ähnlich wie die Steuerlogikschaltung 702a, die in 7A bis 7B beschrieben ist, und eine ähnlich detaillierte Beschreibung wird daher weggelassen.
  • Im Vergleich mit der integrierten Schaltung 600A aus 6A ist jedes aus dem Gateterminal von PMOS-Transistor M3, dem Gateterminal von PMOS-Transistor M1 und dem Gateterminal von PMOS-Transistor M5 nicht mit dem Sourceterminal von PMOS-Transistor M2 und dem Padterminal PAD gekoppelt.
  • In 7D sind das Gateterminal von PMOS-Transistor M3, das Gateterminal von PMOS-Transistor M1 und das Gateterminal von PMOS-Transistor M5 mit der Steuerlogikschaltung 702b gekoppelt und konfiguriert, ein Steuerlogiksignal CLS von der Steuerlogikschaltung 702b zu empfangen.
  • 8 ist ein Schaltplan einer Steuerlogikschaltung 800 nach einigen Ausführungsformen.
  • Die Steuerlogikschaltung 800 ist eine Ausführungsform von mindestens der Steuerlogikschaltung 700A aus 7A, der Steuerlogikschaltung 700B aus 7B, der Steuerlogikschaltung 700C aus 7C oder der Steuerlogikschaltung 700D aus 7D.
  • Die Steuerlogikschaltung 800 umfasst einen PMOS-Transistor M7 und einen NMOS-Transistor M8, die mit der Spannungsversorgung VDD, dem Padterminal PAD, der Referenzspannungsversorgung VSS und einem Knoten NA gekoppelt sind. In einigen Ausführungsformen ist die Steuerlogikschaltung 800 ein Inverter. Andere Schaltungen befinden sich innerhalb des Umfangs dieser Offenbarung.
  • Ein Sourceterminal von PMOS-Transistor M7 ist mit mindestens dem Padterminal PAD gekoppelt und ist konfiguriert, eine Padspannung (nicht beschriftet) zu empfangen. Jedes aus einem Gateterminal von PMOS-Transistor M7 und einem Gateterminal of NMOS-Transistor M8 ist zusammengekoppelt. Das Gateterminal von PMOS-Transistor M7 und NMOS-Transistor M8 sind ferner mit mindestens der Spannungsversorgung VDD gekoppelt und konfiguriert, die Versorgungsspannung zu empfangen (nicht beschriftet). Ein Drainterminal von PMOS-Transistor M7 ist an Knoten NA mit einem Drainterminal von NMOS-Transistor M8 gekoppelt. Ein Sourceterminal von PMOS-Transistor M8 ist mit der Referenzspannungsversorgung VSS gekoppelt.
  • In einigen Ausführungsformen ist, wenn die Spannung des Padterminals PAD größer ist als eine Spannung der Versorgungsspannung VDD, PMOS-Transistor M7 eingeschaltet und zieht Knoten NA an die Spannung des Padterminals PAD, wodurch die Spannung von Knoten NA gleich wird wie die Spannung des Padterminals PAD, und das Steuerlogiksignal CLS gleich einer logischen 1 ist. In einigen Ausführungsformen ist, wenn die Spannung des Padterminals PAD kleiner ist als eine Spannung der Versorgungsspannung VDD, NMOS-Transistor M8 eingeschaltet und zieht Knoten NA an die Spannung des Referenzversorgungsspannung VSS, wodurch die Spannung von Knoten NA gleich wird wie die Spannung der Referenzversorgungsspannung VSS, und das Steuerlogiksignal CLS gleich einer logischen o ist.
  • VERFAHREN
  • 9 ist ein Ablaufdiagramm eines Verfahrens des Betreibens einer solchen Schaltung, wie etwa der integrierten Schaltung aus 1A bis 1B, 2A bis 2B, 3A bis 3C, 4A bis 4C, 5A bis 5C, 6A bis 6C, 7A bis 7D oder 8 nach einigen Ausführungsformen. Es versteht sich, dass weitere Operationen vor, während und/oder nach dem Verfahren 900 ausgeführt werden, das in 9 dargestellt ist, und einige andere Prozesse können hierin nur kurz beschrieben sein. Es versteht sich, dass Verfahren 900 Elemente eines oder mehrerer integrierter Elemente aus einer oder mehreren integrierten Schaltungen 100A bis 100B aus 1A bis 1B, 200A bis 200B aus 2A bis 2B, 300A bis 300C aus 3A bis 3C, 400A bis 400C aus 4A bis 4C, 500A bis 500C aus 5A bis 5C, 600A bis 600C aus 6A bis 6C, 700A bis 700C aus 7A bis 7D oder 800 aus 8 verwendet.
  • In Operation 902 von Verfahren 900 wird eine Padspannung an einem Padspannungsterminal PAD empfangen. In einigen Ausführungsformen ist die Padspannung größer als eine Versorgungsspannung einer Spannungsversorgung VDD. In einigen Ausführungsformen fährt, wenn die Padspannung größer als die Versorgungsspannung der Spannungsversorgung VDD ist, Verfahren 900 mit Operation 904 fort.
  • In einigen Ausführungsformen ist die Padspannung kleiner als die Versorgungsspannung einer Spannungsversorgung VDD. In einigen Ausführungsformen fährt, wenn die Padspannung kleiner als die Versorgungsspannung der Spannungsversorgung VDD ist, Verfahren 900 mit Operation 912 fort.
  • In Operation 904 von Verfahren 900 wird mindestens ein erster Satz Transistoren M2, die mit dem Padspannungsterminal gekoppelt sind, in Reaktion darauf, dass die Padspannung größer als die Versorgungsspannung der Spannungsversorgung VDD ist, eingeschaltet, und mindestens ein zweiter Satz Transistoren, der mit der ersten Spannungsversorgung gekoppelt ist, wird in Reaktion darauf, dass die Padspannung größer als die Versorgungsspannung der Spannungsversorgung VDD ist, ausgeschaltet. In einigen Ausführungsformen umfasst der erste Satz Transistoren mindestens PMOS-Transistor M1, M3 oder M5. In einigen Ausführungsformen umfasst der zweite Satz Transistoren mindestens PMOS-Transistor M2, M4 oder M6. In einigen Ausführungsformen befindet sich ein erster Transistor des ersten Satzes Transistoren in einem ersten Well und ein zweiter Transistor des zweiten Satzes Transistoren befindet sich in einem zweiten Well, das sich von dem ersten Well unterscheidet. In einigen Ausführungsformen umfasst das erste Well mindestens ein Well, das in 1A bis 8 beschrieben ist, das zweite Well umfasst mindestens ein anderes Well, das in 1A bis 8 beschrieben ist.
  • In einigen Ausführungsformen umfasst Operation 904 eine oder mehrere der Operationen 906, 908 oder 910.
  • In Operation 906 von Verfahren 900 wird ein erster Knoten F1 durch den ersten Satz Transistoren elektrisch mit dem Padspannungsterminal gekoppelt.
  • In Operation 908 von Verfahren 900 ist der erste Knoten F1 durch den zweiten Satz Transistoren elektrisch von der ersten Spannungsversorgung entkoppelt.
  • In Operation 910 von Verfahren 900 ist die Padspannung ist über dem zweiten Satz Transistoren platziert.
  • In Operation 912 von Verfahren 900 wird mindestens der erste Satz Transistoren M2, die mit dem Padspannungsterminal gekoppelt sind, in Reaktion darauf, dass die Padspannung kleiner als die Versorgungsspannung der Spannungsversorgung VDD ist, ausgeschaltet, und mindestens der zweite Satz Transistoren, der mit der ersten Spannungsversorgung gekoppelt ist, wird in Reaktion darauf, dass die Padspannung Kleiner als die Versorgungsspannung der Spannungsversorgung VDD ist, eingeschaltet.
  • In einigen Ausführungsformen umfasst Operation 912 eine oder mehrere der Operationen 914, 916 oder 918.
  • In Operation 914 von Verfahren 900 wird der erste Knoten F1 durch den ersten Satz Transistoren elektrisch mit dem Padspannungsterminal entkoppelt.
  • In Operation 916 von Verfahren 900 ist der erste Knoten F1 durch den zweiten Satz Transistoren elektrisch mit der ersten Spannungsversorgung gekoppelt.
  • In Operation 918 von Verfahren 900 ist die Padspannung ist über dem ersten Satz Transistoren platziert.
  • In einigen Ausführungsformen werden eine oder mehrere der Operationen aus Verfahren 900 nicht ausgeführt. Während Verfahren 900 oben mit Verweis auf 3A bis 3C beschrieben wurde, versteht sich, dass Verfahren 900 die Elemente einer oder mehrerer aus 1A bis 2B & 4A bis 8 verwendet. In diesen Ausführungsformen würden andere Operationen von Verfahren 900 einheitlich mit der Beschreibung und Operation integrierter Schaltungen 100A bis 200B & 400A bis 800 aus 1A bis 2B & 4A bis 8 ausgeführt.
  • Weiterhin weisen verschiedene PMOS-Transistoren, die in 1A bis 8 dargestellt sind, einen bestimmten Dotiermitteltyp (z. B. N- oder P-Typ) auf und dienen Illustrationszwecken. Ausführungsformen der Offenbarung sind nicht auf einen bestimmten Transistortyp begrenzt, und einer oder mehrerer der PMOS- oder NMOS-Transistoren aus 1A bis 8 können durch einen entsprechenden Transistor eines anderen Transistor-/Dotiermitteltyps ersetzt werden. Ähnlich wird auch der niedrige oder hohe logische Wert verschiedener Signale, der in der obigen Beschreibung verwendet wird, zu Illustrationszwecken verwendet. Ausführungsformen der Offenbarung sind nicht auf einen bestimmten logischen Wert beschränkt, wenn ein Signal aktiviert und/oder deaktiviert wird. Das Auswählen verschiedener logischer Werte befindet sich innerhalb des Umfangs verschiedener Ausführungsformen. Das Auswählen verschiedener Anzahlen von PMOS-Transistoren in 1A bis 8 befindet sich innerhalb des Umfangs verschiedener Ausführungsformen.
  • Ein Aspekt dieser Beschreibung bezieht sich auf eine Spannungsverfolgungsschaltung. Die Spannungsverfolgungsschaltung umfasst einen ersten Transistor, einen zweiten Transistor, einen dritten Transistor und einen vierten Transistor. In einigen Ausführungsformen der erste Transistor in einem ersten Well und der erste Transistor, der ein erstes Gateterminal, ein erstes Drainterminal und ein erstes Sourceterminal umfasst, wobei das erste Sourceterminal mit einer ersten Spannungsversorgung gekoppelt ist, das erste Gateterminal mit einem Padspannungsterminal gekoppelt ist und konfiguriert ist, eine Padspannung zu empfangen. In einigen Ausführungsformen, der zweite Transistor, aufweisend ein zweites Gateterminal, ein zweites Drainterminal und ein zweites Sourceterminal, wobei das zweite Sourceterminal mit dem ersten Drainterminal gekoppelt ist, das zweite Gateterminal mit dem ersten Gateterminal und dem Padspannungsterminal gekoppelt ist. In einigen Ausführungsformen, der dritte Transistor, aufweisend ein drittes Gateterminal, ein drittes Drainterminal und ein drittes Sourceterminal, wobei das dritte Gateterminal mit der ersten Spannungsversorgung gekoppelt ist. In einigen Ausführungsformen, der vierte Transistor, aufweisend ein viertes Gateterminal, ein viertes Drainterminal und ein viertes Sourceterminal, wobei das vierte Drainterminal mit dem dritten Sourceterminal gekoppelt ist, das vierte Gateterminal mit dem dritten Gateterminal und der ersten Spannungsversorgung gekoppelt ist und das vierte Sourceterminal mit dem Padspannungsterminal gekoppelt ist. In einigen Ausführungsformen befindet sich mindestens der dritte Transistor in einem zweiten Well, das sich von dem ersten Well unterscheidet und von dem ersten Well in einer ersten Richtung getrennt ist.
  • Ein anderer Aspekt dieser Beschreibung bezieht sich auf eine Spannungsverfolgungsschaltung. Die Spannungsverfolgungsschaltung umfasst eine Steuerlogikschaltung, einen ersten Transistor, einen zweiten Transistor, einen dritten Transistor und einen vierten Transistor. In einigen Ausführungsformen der erste Transistor in einem ersten Well und der erste Transistor, der ein erstes Gateterminal, ein erstes Drainterminal und ein erstes Sourceterminal umfasst, wobei das erste Sourceterminal mit einer ersten Spannungsversorgung gekoppelt ist, das erste Gateterminal mit der Steuerlogikschaltung gekoppelt ist und konfiguriert ist, ein Steuerlogiksignal zu empfangen. In einigen Ausführungsformen, der zweite Transistor, aufweisend ein zweites Gateterminal, ein zweites Drainterminal und ein zweites Sourceterminal, wobei das zweite Sourceterminal mit dem ersten Drainterminal gekoppelt ist, das zweite Gateterminal mit dem ersten Gateterminal und der Steuerlogikschaltung gekoppelt ist und konfiguriert ist, das Steuerlogiksignal zu empfangen. In einigen Ausführungsformen, der dritte Transistor, aufweisend ein drittes Gateterminal, ein drittes Drainterminal und ein drittes Sourceterminal, wobei das dritte Gateterminal mit der ersten Spannungsversorgung gekoppelt ist. In einigen Ausführungsformen, der vierte Transistor, aufweisend ein viertes Gateterminal, ein viertes Drainterminal und ein viertes Sourceterminal, wobei das vierte Drainterminal mit dem dritten Sourceterminal gekoppelt ist, das vierte Gateterminal mit dem dritten Gateterminal und der ersten Spannungsversorgung gekoppelt ist und das vierte Sourceterminal mit einem Padspannungsterminal gekoppelt ist. In einigen Ausführungsformen befindet sich mindestens der dritte Transistor in einem zweiten Well, das sich von dem ersten Well unterscheidet und von dem ersten Well in einer ersten Richtung getrennt ist.
  • Noch ein weiterer Aspekt dieser Beschreibung bezieht sich auf ein Verfahren des Betriebs einer Padspannungsverfolgungsschaltung. Das Verfahren umfasst das Empfangen einer Padspannung an einem Padspannungsterminal PAD, wobei die Padspannung größer als ein Versorgungsspannung VDD einer ersten Spannungsversorgung ist; das Einschalten von mindestens einem ersten Satz Transistoren M2, die mit dem Padspannungsterminal gekoppelt sind, und das Ausschalten eines zweiten Satzes Transistoren, die mit der ersten Spannungsversorgung gekoppelt sind, wobei sich ein erster Transistor des ersten Satzes Transistoren in einem ersten Well befindet, und sich ein zweiter Transistor des zweiten Satzes Transistoren in einem zweiten Well befindet, das sich von dem ersten Well unterscheidet; das elektrische Koppeln eines ersten Knotens mit dem Padspannungsterminal durch den ersten Satz Transistoren; das elektrische Entkoppeln des ersten Knotens von der ersten Spannungsversorgung durch den zweiten Satz Transistoren; und das Platzieren der Padspannung über dem zweiten Satz Transistoren.
  • Eine Anzahl von Ausführungsformen wurde beschrieben. Es versteht sich dennoch, dass verschiedene Modifikationen ohne Abweichen vom Geist und Umfang der Offenbarung möglich sind. Beispielsweise dienen verschiedene Transistoren, die als ein bestimmter Dotiermitteltyp (z. B. N- oder P-Metalloxidhalbleiter (NMOS oder PMOS)) dargestellt sind, Illustrationszwecken. Ausführungsformen der Offenbarung sind nicht auf einen bestimmten Typ beschränkt. Die Auswahl verschiedener Dotiermitteltypen für einen bestimmten Transistor fällt in den Umfang verschiedener Ausführungsformen. Der niedrige oder hohe logische Wert verschiedener Signale, der in der obigen Beschreibung verwendet wird, dient ebenfalls Illustrationszwecken. Verschiedene Ausführungsformen sind nicht auf einen bestimmten logischen Wert beschränkt, wenn ein Signal aktiviert und/oder deaktiviert wird. Das Auswählen verschiedener logischer Werte befindet sich innerhalb des Umfangs verschiedener Ausführungsformen. In verschiedenen Ausführungsformen funktioniert ein Transistor als Schalter. Eine schaltende Schaltung, die anstelle eines Transistors verwendet wird, fällt in den Umfang verschiedener Ausführungsformen. In verschiedenen Ausführungsformen kann eine Source eines Transistors als ein Drain konfiguriert sein und ein Drain kann als eine Source konfiguriert sein. So werden die Begriffe Source und Drain austauschbar verwendet. Verschiedene Signale werden durch entsprechende Schaltungen erzeugt, sind aber um der Einfachheit Willen nicht dargestellt.
  • Verschiedene Figuren zeigen kapazitive Schaltungen, die diskrete Kondensatoren verwenden, zu Illustrationszwecken. Äquivalente Schaltungen können verwendet werden. Beispielsweise kann eine kapazitive Vorrichtung, Schaltungsanordnung oder ein Netzwerk (z. B. eine Kombination aus Kondensatoren, kapazitiven Elementen, Vorrichtungen, Schaltungsanordnungen oder dergleichen) anstelle des diskreten Kondensators verwendet werden. Die obigen Illustrationen umfassen beispielhafte Schritte, aber die Schritte werden nicht notwendigerweise in der dargestellten Reihenfolge ausgeführt. Schritte können dem Geist und Umfang der offenbarten Ausführungsformen entsprechend hinzugefügt, ersetzt, umsortiert und/oder eliminiert werden, wie erforderlich.
  • Obiges umschreibt Merkmale mehrerer Ausführungsformen, mit denen Fachleute die Aspekte der vorliegenden Offenbarung besser verstehen. Fachleute auf dem Gebiet sollten verstehen, dass sie diese Offenbarung leicht als Grundlage für das Design oder die Änderung anderer Prozesse und Strukturen verwenden können, um dieselben Zwecke auszuführen und/oder dieselben Vorteile der hierin eingeführten Ausführungsformen zu erreichen. Fachleute auf dem Gebiet sollten außerdem verstehen, dass solche entsprechenden Konstruktionen nicht vom Geist und Umfang der vorliegenden Offenbarung abweichen und dass sie verschiedene Änderungen, Ersetzungen und Abänderungen hieran vornehmen können, ohne vom Geist und Umfang dieser Offenbarung abzuweichen.
  • ZITATE ENTHALTEN IN DER BESCHREIBUNG
  • Diese Liste der vom Anmelder aufgeführten Dokumente wurde automatisiert erzeugt und ist ausschließlich zur besseren Information des Lesers aufgenommen. Die Liste ist nicht Bestandteil der deutschen Patent- bzw. Gebrauchsmusteranmeldung. Das DPMA übernimmt keinerlei Haftung für etwaige Fehler oder Auslassungen.
  • Zitierte Patentliteratur
    • US 62954924 [0001]

Claims (20)

  1. Spannungsverfolgungsschaltung, aufweisend: einen ersten Transistor in einem ersten Well, wobei der erste Transistor ein erstes Gateterminal, ein erstes Drainterminal und ein erstes Sourceterminal aufweist, wobei das erste Sourceterminal mit einer ersten Spannungsversorgung gekoppelt ist, das erste Gateterminal mit einem Padspannungsterminal gekoppelt ist und konfiguriert ist, eine Padspannung zu empfangen; einen zweiten Transistor, der ein zweites Gateterminal, ein zweites Drainterminal und ein zweites Sourceterminal aufweist, wobei das zweite Sourceterminal mit dem ersten Drainterminal gekoppelt ist, und das zweite Gateterminal mit dem ersten Gateterminal und dem Padspannungsterminal gekoppelt ist; einen dritten Transistor, der ein drittes Gateterminal, ein drittes Drainterminal und ein drittes Sourceterminal aufweist, wobei das dritte Gateterminal mit der ersten Spannungsversorgung gekoppelt ist; und einen vierten Transistor, der ein viertes Gateterminal, ein viertes Drainterminal und ein viertes Sourceterminal aufweist, wobei das vierte Drainterminal mit dem dritten Sourceterminal gekoppelt ist, das vierte Gateterminal mit dem dritten Gateterminal und der ersten Spannungsversorgung gekoppelt ist und das vierte Sourceterminal mit dem Padspannungsterminal gekoppelt ist, wobei sich mindestens der dritte Transistor in einem zweiten Well befindet, das sich von dem ersten Well unterscheidet und das zweite Well von dem ersten Well in einer ersten Richtung getrennt ist.
  2. Spannungsverfolgungsschaltung nach Anspruch 1, wobei der erste Transistor ferner ein erstes Bodyterminal aufweist, das mit der ersten Spannungsversorgung und dem ersten Sourceterminal gekoppelt ist; der zweite Transistor ferner ein zweites Bodyterminal aufweist; der dritte Transistor ferner ein drittes Bodyterminal aufweist; der vierte Transistor ferner ein viertes Bodyterminal aufweist; jedes aus dem zweiten Bodyterminal, dem dritten Bodyterminal, dem vierten Bodyterminal, dem zweiten Drainterminal und dem dritten Drainterminal zusammengekoppelt ist; und sich der zweite Transistor, der dritte Transistor und der vierte Transistor in dem zweiten Well befinden.
  3. Spannungsverfolgungsschaltung nach Anspruch 1, wobei sich der zweite Transistor in dem zweiten Well befindet; und sich der vierte Transistor in einem dritten Well befindet, das sich von dem ersten Well und dem zweiten Well unterscheidet, und das dritte Well von dem ersten Well und dem zweiten Well in der ersten Richtung getrennt ist.
  4. Spannungsverfolgungsschaltung nach Anspruch 3, wobei der erste Transistor ferner ein erstes Bodyterminal aufweist, das mit der ersten Spannungsversorgung und dem ersten Sourceterminal gekoppelt ist; der zweite Transistor ferner ein zweites Bodyterminal aufweist; der dritte Transistor ferner ein drittes Bodyterminal aufweist; der vierte Transistor ferner ein viertes Bodyterminal aufweist, das mit einem Knoten gekoppelt ist; jedes aus dem zweiten Bodyterminal, dem dritten Bodyterminal, dem zweiten Drainterminal und dem dritten Drainterminal zusammengekoppelt ist.
  5. Spannungsverfolgungsschaltung nach Anspruch 1, ferner aufweisend: einen fünften Transistor, der ein fünftes Gateterminal, ein fünftes Drainterminal und ein fünftes Sourceterminal aufweist, wobei das fünfte Sourceterminal mit dem zweiten Drainterminal gekoppelt ist, und das fünfte Gateterminal mit dem ersten Gateterminal, dem zweiten Gateterminal und dem Padspannungsterminal gekoppelt ist; und einen sechsten Transistor, der ein sechstes Gateterminal, ein sechstes Drainterminal und ein sechstes Sourceterminal aufweist, wobei das sechste Sourceterminal mit dem dritten Drainterminal gekoppelt ist, das sechste Gateterminal mit dem dritten Gateterminal, dem vierten Gateterminal und der ersten Spannungsversorgung gekoppelt ist und das sechste Drainterminal mit dem fünften Drainterminal gekoppelt ist, wobei sich der fünfte Transistor und der sechste Transistor in dem zweiten Well befinden; und sich der zweite Transistor in einem dritten Well befindet, das sich von dem ersten Well und dem zweiten Well unterscheidet, und von dem ersten Well und dem zweiten Well in der ersten Richtung getrennt ist.
  6. Spannungsverfolgungsschaltung nach Anspruch 5, wobei sich der vierte Transistor in dem zweiten Well befindet.
  7. Spannungsverfolgungsschaltung nach Anspruch 6, wobei der erste Transistor ferner ein erstes Bodyterminal aufweist, das mit der ersten Spannungsversorgung und dem ersten Sourceterminal gekoppelt ist; der zweite Transistor ferner ein zweites Bodyterminal aufweist; der dritte Transistor ferner ein drittes Bodyterminal aufweist; der vierte Transistor ferner ein viertes Bodyterminal aufweist, das mit einem Knoten gekoppelt ist; der fünfte Transistor ferner ein fünftes Bodyterminal aufweist; der sechste Transistor ferner ein sechstes Bodyterminal aufweist; jedes aus dem dritten Bodyterminal, dem vierten Bodyterminal, dem fünften Bodyterminal, dem sechsten Bodyterminal, dem fünften Drainterminal und dem sechsten Drainterminal zusammengekoppelt ist; und das zweite Bodyterminal mit einem Knoten, dem zweiten Drainterminal und dem fünften Sourceterminal gekoppelt ist.
  8. Spannungsverfolgungsschaltung nach Anspruch 5, wobei sich der vierte Transistor in einem vierten Well befindet, das sich von dem ersten Well und dem zweiten Well und dem dritten Well unterscheidet und von dem ersten Well, dem zweiten Well und dem dritten Well in der ersten Richtung getrennt ist.
  9. Spannungsverfolgungsschaltung nach Anspruch 8, wobei der erste Transistor ferner ein erstes Bodyterminal aufweist, das mit der ersten Spannungsversorgung und dem ersten Sourceterminal gekoppelt ist; der zweite Transistor ferner ein zweites Bodyterminal aufweist; der dritte Transistor ferner ein drittes Bodyterminal aufweist; der vierte Transistor ferner ein viertes Bodyterminal aufweist, das mit einem Knoten gekoppelt ist; der fünfte Transistor ferner ein fünftes Bodyterminal aufweist; der sechste Transistor ferner ein sechstes Bodyterminal aufweist; jedes aus dem dritten Bodyterminal, dem fünften Bodyterminal, dem sechsten Bodyterminal, dem fünften Drainterminal und dem sechsten Drainterminal zusammengekoppelt ist; und das zweite Bodyterminal mit einem Knoten, dem zweiten Drainterminal und dem fünften Sourceterminal gekoppelt ist; und das vierte Bodyterminal mit einem anderen Knoten gekoppelt ist.
  10. Spannungsverfolgungsschaltung, aufweisend: eine Steuerlogikschaltung; einen ersten Transistor in einem ersten Well, wobei der erste Transistor ein erstes Gateterminal, ein erstes Drainterminal und ein erstes Sourceterminal aufweist, wobei das erste Sourceterminal mit einer ersten Spannungsversorgung, das erste Gateterminal mit der Steuerlogikschaltung gekoppelt ist und konfiguriert ist, ein Steuerlogiksignal zu empfangen; einen zweiten Transistor, der ein zweites Gateterminal, ein zweites Drainterminal und ein zweites Sourceterminal aufweist, wobei das zweite Sourceterminal mit dem ersten Drainterminal gekoppelt ist, das zweite Gateterminal mit dem ersten Gateterminal und der Steuerlogikschaltung gekoppelt ist und konfiguriert ist, das Steuerlogiksignal zu empfangen; einen dritten Transistor, der ein drittes Gateterminal, ein drittes Drainterminal und ein drittes Sourceterminal aufweist, wobei das dritte Gateterminal mit der ersten Spannungsversorgung gekoppelt ist; und einen vierten Transistor, der ein viertes Gateterminal, ein viertes Drainterminal und ein viertes Sourceterminal aufweist, wobei das vierte Drainterminal mit dem dritten Sourceterminal gekoppelt ist, das vierte Gateterminal mit dem dritten Gateterminal und der ersten Spannungsversorgung gekoppelt ist und das vierte Sourceterminal mit einem Padspannungsterminal gekoppelt ist, wobei sich mindestens der dritte Transistor in einem zweiten Well befindet, das sich von dem ersten Well unterscheidet und von dem ersten Well in einer ersten Richtung getrennt ist.
  11. Spannungsverfolgungsschaltung nach Anspruch 10, wobei die Steuerlogikschaltung einen Inverter aufweist, der konfiguriert ist, ein invertiertes Steuerlogiksignal zu empfangen und das Steuerlogiksignal zu erzeugen.
  12. Spannungsverfolgungsschaltung nach Anspruch 10, wobei der erste Transistor ferner ein erstes Bodyterminal aufweist, das mit der ersten Spannungsversorgung und dem ersten Sourceterminal gekoppelt ist; der zweite Transistor ferner ein zweites Bodyterminal aufweist; der dritte Transistor ferner ein drittes Bodyterminal aufweist; der vierte Transistor ferner ein viertes Bodyterminal aufweist; jedes aus dem zweiten Bodyterminal, dem dritten Bodyterminal, dem vierten Bodyterminal, dem zweiten Drainterminal und dem dritten Drainterminal zusammengekoppelt ist; sich der zweite Transistor und der vierte Transistor in dem zweiten Well befinden; und das dritte Drainterminal mit dem zweiten Drainterminal gekoppelt ist.
  13. Spannungsverfolgungsschaltung nach Anspruch 10, wobei sich der zweite Transistor in dem zweiten Well befindet; sich der vierte Transistor in einem dritten Well befindet, das sich von dem ersten Well und dem zweiten Well unterscheidet und von dem ersten Well und dem zweiten Well in der ersten Richtung getrennt ist; und das dritte Drainterminal mit dem zweiten Drainterminal gekoppelt ist.
  14. Spannungsverfolgungsschaltung nach Anspruch 13, wobei der erste Transistor ferner ein erstes Bodyterminal aufweist, das mit der ersten Spannungsversorgung und dem ersten Sourceterminal gekoppelt ist; der zweite Transistor ferner ein zweites Bodyterminal aufweist; der dritte Transistor ferner ein drittes Bodyterminal aufweist; der vierte Transistor ferner ein viertes Bodyterminal aufweist, das mit einem Knoten gekoppelt ist; und jedes aus dem zweiten Bodyterminal, dem dritten Bodyterminal, dem zweiten Drainterminal und dem dritten Drainterminal zusammengekoppelt ist.
  15. Spannungsverfolgungsschaltung nach Anspruch 10, ferner aufweisend: einen fünften Transistor, der ein fünftes Gateterminal, ein fünftes Drainterminal und ein fünftes Sourceterminal umfasst, wobei das fünfte Sourceterminal mit dem zweiten Drainterminal gekoppelt ist, das fünfte Gateterminal mit dem ersten Gateterminal, dem zweiten Gateterminal und der Steuerlogikschaltung gekoppelt ist und konfiguriert ist, das Steuerlogiksignal zu empfangen; und einen sechsten Transistor, der ein sechstes Gateterminal, ein sechstes Drainterminal und ein sechstes Sourceterminal aufweist, wobei das sechste Sourceterminal mit dem dritten Drainterminal gekoppelt ist, das sechste Gateterminal mit dem dritten Gateterminal, dem vierten Gateterminal und der ersten Spannungsversorgung gekoppelt ist und das sechste Drainterminal mit dem fünften Drainterminal gekoppelt ist, wobei sich der fünfte Transistor und der sechste Transistor in dem zweiten Well befinden; und sich der zweite Transistor in einem dritten Well befindet, das sich von dem ersten Well und dem zweiten Well unterscheidet und von dem ersten Well und dem zweiten Well in der ersten Richtung getrennt ist.
  16. Spannungsverfolgungsschaltung nach Anspruch 15, wobei sich der vierte Transistor in dem zweiten Well befindet.
  17. Spannungsverfolgungsschaltung nach Anspruch 16, wobei der erste Transistor ferner ein erstes Bodyterminal aufweist, das mit der ersten Spannungsversorgung und dem ersten Sourceterminal gekoppelt ist; der zweite Transistor ferner ein zweites Bodyterminal aufweist; der dritte Transistor ferner ein drittes Bodyterminal aufweist; der vierte Transistor ferner ein viertes Bodyterminal aufweist, das mit einem Knoten gekoppelt ist; der fünfte Transistor ferner ein fünftes Bodyterminal aufweist; der sechste Transistor ferner ein sechstes Bodyterminal aufweist; jedes aus dem dritten Bodyterminal, dem vierten Bodyterminal, dem fünften Bodyterminal, dem sechsten Bodyterminal, dem fünften Drainterminal und dem sechsten Drainterminal zusammengekoppelt ist; und das zweite Bodyterminal mit einem Knoten, dem zweiten Drainterminal und dem fünften Sourceterminal gekoppelt ist.
  18. Spannungsverfolgungsschaltung nach Anspruch 15, wobei sich der vierte Transistor in einem vierten Well befindet, das sich von dem ersten Well und dem zweiten Well und dem dritten Well unterscheidet und von dem ersten Well, dem zweiten Well und dem dritten Well in der ersten Richtung getrennt ist.
  19. Spannungsverfolgungsschaltung nach Anspruch 18, wobei der erste Transistor ferner ein erstes Bodyterminal aufweist, das mit der ersten Spannungsversorgung und dem ersten Sourceterminal gekoppelt ist; der zweite Transistor ferner ein zweites Bodyterminal aufweist; der dritte Transistor ferner ein drittes Bodyterminal aufweist; der vierte Transistor ferner ein viertes Bodyterminal aufweist, das mit einem Knoten gekoppelt ist; der fünfte Transistor ferner ein fünftes Bodyterminal aufweist; der sechste Transistor ferner ein sechstes Bodyterminal aufweist; jedes aus dem dritten Bodyterminal, dem fünften Bodyterminal, dem sechsten Bodyterminal, dem fünften Drainterminal und dem sechsten Drainterminal zusammengekoppelt ist; und das zweite Bodyterminal mit einem Knoten, dem zweiten Drainterminal und dem fünften Sourceterminal gekoppelt ist; und das vierte Bodyterminal mit einem anderen Knoten gekoppelt ist.
  20. Verfahren zum Betreiben einer Padspannungsverfolgungsschaltung, umfassend: Empfangen einer Padspannung an einem Padspannungsterminal PAD, wobei die Padspannung größer als eine Versorgungsspannung VDD einer ersten Spannungsversorgung ist; Einschalten von mindestens einem ersten Satz Transistoren M2, die mit dem Padspannungsterminal gekoppelt sind, und Ausschalten eines zweiten Satzes Transistoren, die mit dem ersten Spannungsversorgung gekoppelt sind, wobei sich ein erster Transistor des ersten Satzes Transistoren in einem ersten Well befindet und sich ein zweiter Transistor des zweiten Satzes Transistoren in einem zweiten Well befindet, das sich von dem ersten Well unterscheidet; elektrisches Koppeln eines ersten Knotens mit dem Padspannungsterminal durch einen ersten Satz Transistoren; elektrisches Entkoppeln des ersten Knotens von der ersten Spannungsversorgung durch den zweiten Satz Transistoren; und Platzieren der Padspannung über dem zweiten Satz Transistoren.
DE102020125779.1A 2019-12-30 2020-10-02 9spannungsverfolgungsschaltung und verfahren für deren betrieb Pending DE102020125779A1 (de)

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
US201962954924P 2019-12-30 2019-12-30
US62/954,924 2019-12-30
US17/030,062 2020-09-23
US17/030,062 US11454668B2 (en) 2019-12-30 2020-09-23 Voltage tracking circuit and method of operating the same

Publications (1)

Publication Number Publication Date
DE102020125779A1 true DE102020125779A1 (de) 2021-07-01

Family

ID=76310399

Family Applications (1)

Application Number Title Priority Date Filing Date
DE102020125779.1A Pending DE102020125779A1 (de) 2019-12-30 2020-10-02 9spannungsverfolgungsschaltung und verfahren für deren betrieb

Country Status (2)

Country Link
US (2) US11639958B2 (de)
DE (1) DE102020125779A1 (de)

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6750527B1 (en) * 1996-05-30 2004-06-15 Kabushiki Kaisha Toshiba Semiconductor integrated circuit device having a plurality of wells, test method of testing the semiconductor integrated circuit device, and test device which executes the test method
KR100275725B1 (ko) * 1997-12-27 2000-12-15 윤종용 트리플웰 구조를 갖는 반도체 메모리 장치 및 그 제조방법
KR20020002701A (ko) 2000-06-30 2002-01-10 박종섭 Ｅｓｄ보호 회로
US7242558B2 (en) 2004-06-01 2007-07-10 Taiwan Semiconductor Co., Ltd. ESD protection module triggered by BJT punch-through
US8228109B2 (en) 2010-06-28 2012-07-24 Freescale Semiconductor, Inc. Transmission gate circuitry for high voltage terminal
US9013842B2 (en) 2011-01-10 2015-04-21 Infineon Technologies Ag Semiconductor ESD circuit and method
US8810981B2 (en) 2011-07-01 2014-08-19 Exar Corporation Sequential electrostatic discharge (ESD)-protection employing cascode NMOS triggered structure
CN109643710A (zh) 2016-09-29 2019-04-16 英特尔公司 用于量子比特的片上控制逻辑
US10777546B2 (en) 2016-11-30 2020-09-15 Taiwan Semiconductor Manufacturing Co., Ltd. Planar and non-planar FET-based electrostatic discharge protection devices

Also Published As

Publication number Publication date
US11639958B2 (en) 2023-05-02
US11959960B2 (en) 2024-04-16
US20230266384A1 (en) 2023-08-24
US20220365130A1 (en) 2022-11-17

Similar Documents

Publication Publication Date Title
DE3650613T2 (de) Halbleiteranordnung
DE102009005120B4 (de) Elektronischer Schaltkreis und elektronische Schaltkreis-Anordnung
DE2537564C2 (de) Verfahren zur Herstellung einer integrierten Schaltung sowie Verwendung dieses Verfahrens
DE2554296C2 (de) Integrierte C MOS-Schaltungsanordnung
DE102020105207A1 (de) Stark dotierte vergrabene Schicht zum Reduzieren der MOSFET-AUS-Kapazität
DE102008024467A1 (de) Halbleitervorrichtung
DE102009049774A1 (de) BiCMOS-Schaltungsanordnung
DE102018113146B4 (de) Gleichrichtereinrichtung und Halbleitereinrichtung
DE102008034158B4 (de) Integrierte Schaltungen mit einer Halbleiteranordnung in Dünnfilm-SOI-Technologie und Verfahren zur Herstellung derselben
DE69020316T2 (de) MOS-Schaltkreis mit einem Gate-optimierten lateralen bipolaren Transistor.
DE102020132568A1 (de) Esd-schutzschaltung zum und zugehöriges betriebsverfahren
DE102018201873A1 (de) FinFET-ESD-Vorrichtung mit Schottky-Diode
DE102016100016B4 (de) Halbleiterstruktur
DE102020125779A1 (de) 9spannungsverfolgungsschaltung und verfahren für deren betrieb
DE102011083038B4 (de) Transistor und Verfahren zum Herstellen eines Transistors und zum Herstellen eines Halbleiterbauelements
DE112012003772B4 (de) Eine integrierte Schaltungseinheit und ein Verfahren zu deren Herstellung
DE102023113379A1 (de) Durch Betriebsspannung ausgelöster Thyristor
DE2657293A1 (de) Transistorschaltung
DE102023102395A1 (de) Layout-design für hf-schaltung
EP1128442B1 (de) Laterale Thyristorstruktur zum Schutz vor elektrostatischer Entladung
DE69126618T2 (de) Integrierte Brückenanordnung mit optimierten Übertragungsleistungsverlusten
DE102022101496A1 (de) Finnen-basierte und bipolare elektrostatische entladevorrichtungen
KR102443353B1 (ko) 전압 트래킹 회로 및 그 동작방법
DE3006442C2 (de)
DE102021100627A1 (de) Integrierte schaltungsvorrichtung und verfahren

Legal Events

Date Code Title Description
R012 Request for examination validly filed
R016 Response to examination communication