DE2554296C2 - Integrierte C MOS-Schaltungsanordnung - Google Patents

Integrierte C MOS-Schaltungsanordnung

Info

Publication number
DE2554296C2
DE2554296C2 DE2554296A DE2554296A DE2554296C2 DE 2554296 C2 DE2554296 C2 DE 2554296C2 DE 2554296 A DE2554296 A DE 2554296A DE 2554296 A DE2554296 A DE 2554296A DE 2554296 C2 DE2554296 C2 DE 2554296C2
Authority
DE
Germany
Prior art keywords
doped
zone
zones
circuit
transistor
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired
Application number
DE2554296A
Other languages
English (en)
Other versions
DE2554296A1 (de
Inventor
Harsaran Singh Wappingers Falls N.Y. Bhatia
Gerald Dennis Poughkeepsie N.Y. O'Rourke
Siegfried Kurt Dipl.-Ing. Dr. 7000 Stuttgart Wiedmann
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
IBM Deutschland GmbH
Original Assignee
IBM Deutschland GmbH
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by IBM Deutschland GmbH filed Critical IBM Deutschland GmbH
Publication of DE2554296A1 publication Critical patent/DE2554296A1/de
Application granted granted Critical
Publication of DE2554296C2 publication Critical patent/DE2554296C2/de
Expired legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
    • H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
    • H01L27/092—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors
    • H01L27/0921—Means for preventing a bipolar, e.g. thyristor, action between the different transistor regions, e.g. Latchup prevention
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0607—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration
    • H01L29/0638—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for preventing surface leakage due to surface inversion layer, e.g. with channel stopper

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Ceramic Engineering (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • Semiconductor Integrated Circuits (AREA)
  • Bipolar Integrated Circuits (AREA)

Description

Schutzzone (22) dem N-Kanal-FET (20,21) benach- is terstruktur wegen der gewählten Schaltung ist Es tritt bart ist, und daß die P-dotierte Schutzzone (15) mit dabei nämlich eine Verriegelung des parasitären Thyri-
der Source-Elektrode (20) des N-Kanal-FET und die
N-dotierte Schutzzone (22) mit der Source-filektrodvi (18) des P-Kanal-FET verbunden ist
2. integrierte Schaltungsanordnung
nach Anspruch i, dadurch gekennzeichnet, daß die P-dotierte Schutzzone (15) vollständig innerhalb des N-dotierten Bereichs (6) und die N-dotierte Schutzzone (22) vollständig innerhalb des P-dotierten Bereichs (4) liegt
3. Integrierte Schaltungsanordnung nach Anspruch 1, dadurch gekennzeichnet, daß innerhalb des P-dotierten Bereichs (4) eine P-dotierte Kontaktzone (23) und innerhalb des N-dotierten Bereichs (6) eine N-dotierte Kontaktzone (14) angeordnet ist
4. Integrierte Schaltungsanordnung nach Anspruch 3, dadurch gekennzeichnet, daß die P-dotierte Kontaktzone (23) mit der Source-Elektrode (20) des N-Kanal-FET (20, 21) und die N-dotierte Kon-
20 stors auf, der die mögliche Verkleinerung der Schaltung begrenzt Jedenfalls kann die nach dem derzeitigen Stand der Technik mögliche Kleinheit der Schaltung nicht erreicht werden.
Demgemäß ist es Aufgabe der Erfindung eine CMOS-Schaltungsanordnung nach dem Oberbegriff des Anspruchs 1 vorzusehen, bei der parasitäre Thyristoreffekte verhindert werden und die kompakt unter Verwendung üblicher Techniken hergestellt werden kann.
Diese Aufgabe löst die Erfindung durch die im Patentanspruch 1 angegebenen Maßnahmen.
Die Schutzzonen dienen zur Reduzierung der Verstärkung der parasitären Schaltung, so daß die oben beschriebene Funktion und mögliche Verriegelung der Vierschicht-PNPN-Struktur verhindert wird. Ein Teil
des Kollektorstroms der parasitären NPN- und PNP-Schaltungen, durch den die Anordnung als PNPN-Schaltungen wirksam werden kann, wird abgezogen, so taktzone (14) mit der Source-Elektrode (18) des P- 35 daß die Verstärkung im Kreis geringer als eins wird.
Kanal-FET (17,18) verbunden ist In der nachfolgenden Beschreibung eines Ausfüh
rungsbeispiels der Erfindung wird auf Einzelheiten ein-
gegangen werden. Auf den zugehörigen Zeichnungen
zeigen:
F i g. 1 eine vorbekannte Struktur aus komplementären Feldeffekttransistoren;
F i g. 2 die bei der in F i g. 1 gezeigten Schaltung auftretende Vierschicht-PNPN-Struktur; F i g. 3 ein vereinfachtes Ausführungsbeispiel der Er-
Die Erfindung betrifft integrierte CMOS-Schaltungsanordnung nach dem Oberbegriff des Anspruchs 1, wie sie aus der US-PS 38 06 371 bekannt ist.
In einer üblichen Struktur wird bei einer solchen komplementären Feldeffekttransistor(FET)-Schaltung 45 findung;
ein N-Kanal in einem P-Gebiet und ein P-Kanal in einen F i g. 4 ein der F i g. 2 entsprechendes Schaltbild der
N-Gebiet, das sich neben dem genannten P-Gebiet befindet, gebildet. Im P-Gebiet werden Kontakte vom P-Typ und im P-Gebiet Kontakte vom N-Typ jeweils in
50 bei der Schaltung gemäß Fig.3 auftretenden parasitären Schaltung;
F i g. 5 eine fertiggestellte Schaltung gemäß F i g. 3 im Schnitt
Die in Fi g. 1 gezeigte, dem Stand der Technik angehörende Schaltung aus komplementären Feldeffekttransistoren ist empfindlich gegenüber einer »parasitären Blockierung«, wenn sie in hoher Dichte auf einem
den Bereichen zwischen den aktiven N- und P-Kanalanordnungen hergestellt. Solch ein Aufbau ist beispielsweise im US-Patent 37 12 995 gezeigt. In sehr dicht gepackten integrierten Schaltungen, bei denen diese Einzelanordnungen nur durch wenige μίτι Zwischenraum
getrennt sind, wird dabei eine PNPN-Struktur gebildet 55 Halbleiterchip hergestellt wird. Die Schaltung in Fig. 1 Unter normalen Operationsbedingungen als Feldeffekt- enthält einen P-Kanal- und einen N-Kanal-FET, der in transistor-Schaltkreis kann diese Vierschicht-PNPN- einem Substrat 2 gebildet wird. Zur besseren Darstel-Struktur als parasitärer Thyristor arbeiten, der unter lung und Verständlichkeit sind die Metallisierungs- und bestimmten Umständen verriegelt und sogar in diesem Isolationsschichten, die zur Bildung eines funktionieren-Zustand verbleiben kann. Daraus resultiert eine Fehl- 60 den Schaltkreises notwendig wären, nicht gezeigt
funktion der Feldeffekttransistoren, wodurch der ge- Die P-Kanal-Anordnung enthält die Source- und samte Schaltkreis unbrauchbar wird. Drain-Zonen 7 und 8, die in einer epitaktisch aufge-Bisher wurde diesem; Problem teilweise so begegnet, wachsenen Schicht 6 vom N-Typ liegen. Umgeben werdaß die Feldeffekttransistoren weit genug voneinander den diese Zonen von einer N Η--Diffusion 9, die als angeordnet wurden; so daß parasitäter Schaltungen ver- 65 Schutzring zur Verhinderung parasitärer Ströme ebennachlässigbar wurden. Die damit erreichten geringen so wie als Kontaktbereich für die Oberfläche des Halb-Schaltungsdichten ließen jedoch die Bedeutung der leiterchips dient,
komplementären FET-Schaltungen vom MOS-Typ ge- Ein N-Kanal-Transistor wird im P-Bereich 4 gebildet
und enthält Source- und Drain-Zonen 10 und 11. Der P+-Bereich 12 dient — wie oben erwähnt — sowohl als Schutzring für den N-Kanal-Transistor ebenso wie als Kontaktdiffusion von der Oberfläche des Chips in den Bereich 4.
Während der normalen Operation dieser Schaltung sind die Zonen wie gezeigt vorgespannt. Die Schutzbereiche können ohne Anschluß oder, wenn sie als Substratkontakte verwendet werden, mit entsprechenden Vorspannpotentialen verbunden sein. Im P-Kanal-Transistor wird die P + -Zone 8, die als Source wirkt, positiv mit der Spannung VH gegenüber der P+-Zone 7, die als Drain wirkt, vorgespannt. Die N+-Zone 9 dient als Kontakt zum N-Subsiratbereich 2. Im N-Kanal-Transistor dient die N + -Zone 10 als Source und ist mit Masse (GND) verbunden. Die P + -Zone 12 dient als Kontakt zum P-Bereich 4. Passende Verbindung zwischen diesen einzelnen Zonen sind in üblicher Weise durch Oberflächenmetallisierung, die nicht dargestellt wurde, hergestellt Zum Beispiel können in einem norm-Jen FET-Inverter die beiden Drains 7 und 11 mit der Ausgangsklemme verbunden werden. Ebenfalls sind die Gate-Elektroden nicht dargestellt, an denen die entsprechenden Steuersignale für die Feldeffekttransistoren angelegt werden.
Anordnungen, wie die in der F i g. 1 gezeigte sind, wie bereits oben erwähnt wurde, dem Fachmann vertraut. Sie werden kommerziell hergestellt, wobei die Transistoren auf dem Halbleiterchip soweit voneinander entfernt sind, daß die parasitären Ströme keine Probleme aufwerfen.
So müssen beispielsweise die Abstände zwischen sowohl der P+ -Zone 8 und dem P-Bereich 4 als auch zwischen dem N-Bereich 6 und der N+ -Zone 10 sehr viel weiter sein, als mit modernen Herstellungstechni ken erzielbar wäre. Die dadurch erreichbare Dichte ist im Vergleich zu bipolaren Anordnungen oder Schaltungen mit nichtkomplementären Feldeffekttransistoren zu niedrig. In anderen Fällen sind kommerzielle Schaltungen der gezeigten Art angeboten worden, bei denen die Abstände zu gering waren; werden bei einer solchen Schaltung die vorgeschriebenen Vorspannpotentiale nicht äußerst sorgfältig kontrolliert, was oftmals unpraktisch ist, fallen solche Schaltungen allzuoft aus.
F i g. 2 zeigt das entstehende Schaltungsproblem in der in F i g. 1 dargestellten Struktur, sobald die Abstände zwischen den starkdotierten P + - und N+ -Zonen nicht ausreichen. Wenn sich die einzelnen Schaltungen nahe beieinander befinden, arbeiten die mit den Nummern 8,9,10 und 12 bezeichneten Zonen als gesteuerter Halbleitergleichrichter oder Thyristor (SCR), da sie eine Vierschicht-PNPN-Struktur bilden. Die Widerstände RN und RP, die in F i g. 1 als in den Bereichen 6 und 4 befindliche (Bahn)-Widerstände eingezeichnet sind, vervollständigen die Gesamtschaltung des Thyristors in Fig. 2.
Zum besseren Verständnis sind die einzelnen Bestandteile der in F i g. 2 dargestellten Schaltung gleich bezeichnet wie die in Fig. 1 gezeigten entsprechenden Zonen und Bereiche. Demnach bildet die P-Zone 8 die Anode und N-Zone 10 die Kathode des Thyristors. Die N-Zone 9 und die P-Zone 12 sind die dazwischenliegenden Schichten. Als Zwei-Transistor-Struktur betrachtet, stellen die Zonen 8, 9 und 12 Emitter, Basis, Kollektor eines PNP-Transistors dar. Ebenso bilden die Zonen 9, 12 und 10 Kollektor, Basis und Emitter eines NPN-Transistors. Das Potential VH ist direkt mit P-Zone 8 und über den Widerstand RN mit der N-Zone 9 verbunden.
Massepotential wird der N-Zone i0 direkt und der P-Zone 12 über den Widerstand APzugeführt
Sobald dieser Thyristor als gesteuerter Halbleitergleichrichter arbeitet, wenn also die .genannten Zonen sich nahe beieinander befinden, werden die Anoden- und Kathoden-Grenzschichten durch die Widerstände RN und RPüberbrückt Wenn ein vorübergehender Impuls auf der Basis 12 den NPN-Transistor einschaltet spannt der Strom die Basis 9 des PN P-Transistors vor.
Der letztere Transistor kann dann beginnen, Strom zu führen, wodurch wiederum die Basis 12 des NPN-Transistors vorgespannt wird. Jeder Transistor macht daher den jeweils anderen leitfähig, sobald nun die Kreis- oder Schleifenverstärkung der Schaltung größer als eins ist, kann der gesteuerte Halbleitergleichrichter verriegelt, d. h. durchgeschaltet bleiben.
Zur Vermeidung dieses Problems muß die Kreisverstärkung geringer als eins gehalten werden.
Eine mögliche Lösung besteht darin, die Werte der Widerstände RN und RP auf einen Wert zu reduzieren, der verhindert daß die beiden Transistoren eingeschaltet werden.
Diese Lösung ist offensichtlich für hochintegrierte Schaltungen nicht mehr brauchbar, da sie mehrere Kontakte zum P-Bereich 4 und Substrat 6 erfordert, wobei die nutzbare Dichte der Schaltungen reduziert wird.
Alternativ hierzu könnten die P und N-Kanal-Anordnungen durch große Abstände separiert werden, um die Wirkung als Thyristor dadurch zu vermeiden, daß die parasitären Ströme aus vernachlässigbare Werte verringert werden. Hierdurch wird aber auch die Schaltungsdichte wesentlich reduziert.
Die vorgeschlagene Lösung des Problems erlaubt eine hohe Packungsdichte, die durch die konventionellen Fabrikationstechniken nur dadurch beschränkt ist, daß die Dimensionen zwischen den verschiedenen Zonen innerhalb der integrierten Schaltungen nicht beliebig klein gemacht werden können.
F i g. 9 stellt die vorzugsweise Ausführungsform der Erfindung dar. Ebenso wie die in F i g. 1 dargestellte Schaltung weist der Schaltkreis komplementäre Feldeffekttransistoren auf, die in einem Halbleitersubstrat 2 angeordnet sind. Metallisierungen und Isolationsschichten, die für die Funktionen natürlich notwendig sind, wurden zum besseren Verständnis weggelassen.
Die P-Kanal-Anordnung enthält die Source- und Drain-Zonen 17 und 18, die in epitaktisch aufgewachsenem Material 6 vom N-Typ liegen. Weiterhin ist eine Zone 14 vom N + -Typ vorgesehen, die sich nahe bei der P-Kanal-Anordnung befindet und als Kontakt zur Schicht 6 dient.
Der Transistor mit dem N-Kanal ist in der P-Zone 4 angeordnet und weist die Source- und Drain Zonen 20 und 21 auf. Im gleichen Gebiet wie der N-Kanal-Transistör ist eine P+ -Diffusion 23 angebracht, die als Kontakt zum P-Gebiet 4 dient.
Der Bereich des Halbleitersubstrats, der die P- und N-Kanal-Transistoren separiert, enthält eine P + -Zone 15 und eine N+ -Zone 22, die beide in Form eines Ringes um die zugehörigen Transistorkontaktzonen angeordnet sind. Die Verbindungen zu den aktiven Zonen der Feldeffekttransistoren von den beiden Potentialquellen VH und Masse sind die gleichen wie in Fig. 1 dargestellt. Zusätzlich werden die Vorspannungspotentiak den Schutzzonen 15 und 22 zugeführt, wobei VH mit Zone 22 und Masse mit Zone 15 verbunden ist. Die Substratkontakte 14 und 23 sind mit VH und Masse in konventioneller Weise verbunden. Obwohl die Sub-
stratkontakte 14 und 23 so dargestellt sind, als wären sie möglichst entfernt von den Schutzzonen 15 und 22 angeordnet, können sie ebenso zwischen die entsprechenden Feldeffekttransistoren und die Schutzzonen gelegt werden. Eine solche Plazierung hätte keinerlei Auswirkung auf die Operation der Struktur.
Die Zonen 6,18, 20 und 4 in F i g. 3 bilden eine Vier-Schicht-PNPN-Struktur. Die Widerstände RN'und RP', die in F i g. 3 als Widerstände innerhalb der Schichten 6 und 4 dargestellt sind, vervollständigen einen äquivalenten Zwei-Transistor-Schaltkreis. Dennoch erfolgt durch die Anordnung der P-Zone und der N-Zone und deren entsprechende Vorspannung eine derartige Verminderung der Kreisverstärkung des potentiellen Thyristors, daß er in keinem Falle verriegelt werden kann.
Dies wird vielleicht anhand Fig.4 besser verständlich, in der die P-Zone 18 die Anode und N-Zone 20 die Kathode des potentiellen Thyristors bilden. Die N-Zone 6 und P-Zone 4 sind die dazwischenliegenden Schichten. Die Zonen 18,6 und 4 stellen Emitter, Basis und Kollektor eines PNP-Transistors dar, die Zonen 6, 4 und 20 bilden Kollektor, Basis und Emitter eines NPN-Transistors. Die Schutzzone 15 vom P-Typ ist mit Massepotential und mit der N-Zone 6 verbunden. Die Schutzzone 22 vom N-Typ ist an das positive Potential VH ebenso wie an die P-Zone 4 angeschlossen.
Zur Erläuterung der Operation sei angenommen, daß der NPN-Transistor durch beispielsweise einen vorübergehenden Impuls an der Basis 4 eingeschaltet sei. Ein Teil des Kollektorstroms von der Basis 4 zum KoI-lektor 6 wird trotzdem durch die N-Zone 22 abgenommen und an VH abgeführt. Dadurch erhält die Basis 6 des PNP-Transistors einen geringeren Basisstrom, so daß dieser weniger zum Einschalten tendiert und nicht in den Sättigungszustand gelangt Wäre der PNP-Transistor eingeschaltet, würde die Zone 15 als ein sekundärer Kollektor für den PNP-Transistor wirken; dadurch flosse weniger Strom durch den Kollektor 4 der einen Basisstrom in der Basis 4 des NPN-Transistor bewirken könnte.
Demnach fungieren die Zonen 15 und 22 als sekundäre Kollektoren für den PNP- und NPN-Transistor. Infolge der Anwesenheit dieser sekundären Kollektoren wird der Emitterstrom h jedes Transistors in die Teilströme Ia und Ici aufgeteilt Nur der Teilstrom Ici bildet den Basisstrom für den anderen Transistor, der sonst zur Thyristor-Funktion tendieren würde. Die gleiche Überlegung bezüglich des parasitären Basisstroms trifft auf den anderen Transistor zu.
Unter Betrachtung der F i g. 4 sei angenommen, daß ein vorübergehender Impuls den NPN-Transistor durchschaltet, wodurch ein Eir.itterstrcm !E zu fließer, beginnt Dieser Strom wird aufgeteilt in die Teilströme /α und Ici, die in den Kollektor 6 und den sekundären Kollektor 22 abfließen. Da nur Ia den Basisstrom für den parasitären PNP-Transistor im Bereich 6 bildet, wird dieser PNF-Transistor eine geringere Tendenz zum Durchschalten zeigen. Doch sogar wenn er durchgeschaltet werden sollte, wird sein Emitterstrom zwischen die Zonen 4 und 15 aufgeteilt, wodurch nur ein geringer Basisstrom an der Basis 14 für regenerative Aktion im NPN-Transistor vorhanden ist Dadurch ist an diesem Punkt weniger Strom als ursprünglich vorhanden, wodurch der Schaltvorgang aufhört und keine Thyristor-Funktion mehr auftritt
Die Schutzzonen 15 und 22 sind vorzugsweise, jedoch nicht notwendigerweise, vollständig innerhalb der entsprechenden Substratbereiche 6 und 4 angeordnet Die Zone 15 könnte sich beispielsweise ohne Nachteil in den Bereich 4 erstrecken, da beide mit Masse verbunden sind. Ebenso könnte sich die Zone 22 in das Gebiet 6 erstrecken.
Das wichtige Resultat dieser Erfindung besteht in der Reduktion der Abstände zwischen benachbarten Diffusionszonen. Dieser Abstand ist nur noch durch die Fabrikationstechnik — also zur Zeit ungefähr 4 μΐη — beschränkt.
F i g. 5 zeigt eine Struktur aus komplementären MOS-Feldeffekttransistoren, die gemäß der Erfindung ausgelegt ist, wobei die ohmschen Kontakte und Metallisierungslagen weggelassen sind. Das Substrat 2 vom N-Typ ist vorzugsweise in 100-Richtung kristallographisch orientiert und hat einen Widerstand zwischen 1,8 liPid 2,4 Ω cm. Der P-Bereich 4 ist vorzugsweise bordotiert. Der Bereich, den man auch als P-Tasche ansprechen kann, wird durch Diffusion oder Ionenimplantation von Bor in die Oberfläche der epitaktisch aufgewachsenen Schicht vervollständigt, so daß das ausdiffundierende Bor des Substrats 2 und die Oberflächendiffusion der epitaktischen Schicht 6 sich zur Bildung des Bereichs 4 vereinigen. Als Dotierung für die epitaktische Schicht 6 hat sich Arsen als besonders geeignet erwiesen, obwohl auch Phosphor akzeptabel ist.
Die aktiven Zonen der Feldeffekttransistoren sind ebenso wie die Kontaktzonen auf dem Substrat mittels konventioneller photolithographischer und Diffusionstechniken hergestellt. Der Abstand zwischen den Zonen 18 und 15 z. B. wird dann ungefähr 4 μίτι betragen.
Hierzu 2 Blatt Zeichnungen

Claims (1)

Patentansprüche:
1. Integrierte CMOS-Schaltungsanordnung mit einem N-Kanal-FET, der sich in einem P-dotierten Bereich an der Oberfläche eines Halbleiterkörpers befindet, und einem P-Kanal-FET, der sich in einem, neben dem P-dotierten Bereich angeordneten, N-dotierten Bereich an der Oberfläche des Halbleiterkörpers befindet, bei der zwischen dem N-Kanal-FET und dem P-Kanal-FET eine P-dotierte und eine N-dotierte Schutzzone angeordnet ist, dadurch gekennzeichnet, daß die P-dotierte Schutzzone (15) dem P-Kanal-FET (17, 18) und die N-dotierte
10 genüber bipolaren und nicht-komplementären FET-Strukturen zurücktreten. Es sind jedoch auch andere integrierte Schaltungen handelsüblich, bei denen dieses Problem überhaupt ni^ht gelöst wurde. Hier ist eine sorgfältige Kontrolle der Eingangs- und Stromversorgungsspannungen notwendig, um einer Verriegelung der Schaltungen vorzubeugen.
Eine Lösung des Problems wird in der US-Patentschrift 38 06 371 gezeigt Bei der dort dargestellten komplementären FET-Schaltungsanordnung sind Schutzzonen zwischen jeweils zwei benachbarten komplementären FETs angeordnet Allerdings weist die gezeigte Anordnung auch Nachteile auf, deren kritischster die begrenzte Verkleinerungsmöglichkeit der Halblei-
DE2554296A 1974-12-30 1975-12-03 Integrierte C MOS-Schaltungsanordnung Expired DE2554296C2 (de)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
US05/537,511 US3955210A (en) 1974-12-30 1974-12-30 Elimination of SCR structure

Publications (2)

Publication Number Publication Date
DE2554296A1 DE2554296A1 (de) 1976-07-08
DE2554296C2 true DE2554296C2 (de) 1985-11-28

Family

ID=24142953

Family Applications (1)

Application Number Title Priority Date Filing Date
DE2554296A Expired DE2554296C2 (de) 1974-12-30 1975-12-03 Integrierte C MOS-Schaltungsanordnung

Country Status (7)

Country Link
US (1) US3955210A (de)
JP (1) JPS5625027B2 (de)
CA (1) CA1030664A (de)
DE (1) DE2554296C2 (de)
FR (1) FR2296938A1 (de)
GB (1) GB1502130A (de)
IT (1) IT1058321B (de)

Families Citing this family (28)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4168442A (en) * 1975-07-18 1979-09-18 Tokyo Shibaura Electric Co., Ltd. CMOS FET device with abnormal current flow prevention
US4167747A (en) * 1975-07-18 1979-09-11 Tokyo Shibaura Electric Co., Ltd. Complementary mosfet device and method of manufacturing the same
US4149176A (en) * 1975-07-18 1979-04-10 Tokyo Shibaura Electric Co., Ltd. Complementary MOSFET device
GB1559583A (en) * 1975-07-18 1980-01-23 Tokyo Shibaura Electric Co Complementary mosfet device and method of manufacturing the same
US4209713A (en) * 1975-07-18 1980-06-24 Tokyo Shibaura Electric Co., Ltd. Semiconductor integrated circuit device in which difficulties caused by parasitic transistors are eliminated
US4143391A (en) * 1975-09-12 1979-03-06 Tokyo Shibaura Electric Co., Ltd. Integrated circuit device
GB1549130A (en) * 1977-06-01 1979-08-01 Hughes Microelectronics Ltd Cm Monolithic integrated circuit
JPS5591162A (en) * 1978-12-27 1980-07-10 Fujitsu Ltd Semiconductor device
JPS5618469A (en) * 1979-07-24 1981-02-21 Fujitsu Ltd Semiconductor device
JPS56162860A (en) * 1980-05-19 1981-12-15 Toshiba Corp Semiconductor device
US4458262A (en) * 1980-05-27 1984-07-03 Supertex, Inc. CMOS Device with ion-implanted channel-stop region and fabrication method therefor
DE3276981D1 (en) * 1981-10-09 1987-09-17 Toshiba Kk Semiconductor device having a fuse element
JPS5873147A (ja) * 1981-10-27 1983-05-02 Mitsubishi Electric Corp 半導体集積回路装置
US4797724A (en) * 1982-06-30 1989-01-10 Honeywell Inc. Reducing bipolar parasitic effects in IGFET devices
JPS59501766A (ja) * 1982-09-20 1984-10-18 セミ・プロセシ−ズ・インコ−ポレ−テッド ラッチアップ保護用のガ−ドバンドを持つｃｍｏｓ集積回路
JPS6016455A (ja) * 1983-07-08 1985-01-28 Seiko Epson Corp 相補型ｍｉｓ半導体集積回路装置
JPH0828480B2 (ja) * 1983-09-30 1996-03-21 富士通株式会社 半導体集積回路装置
EP0160077A1 (de) * 1983-10-31 1985-11-06 Storage Technology Partners Cmos-integrierte schaltungsanordnung zur ausschaltung des "latch-up"-effektes
DE3435751A1 (de) * 1984-09-28 1986-04-10 Siemens AG, 1000 Berlin und 8000 München Integrierte halbleiterschaltung in komplementaerer schaltungstechnik mit ueberspannungsschutz-struktur
US4875151A (en) * 1986-08-11 1989-10-17 Ncr Corporation Two transistor full wave rectifier
JPH0722193B2 (ja) * 1986-11-24 1995-03-08 三菱電機株式会社 集積回路
EP0283046B1 (de) * 1987-03-18 1996-06-12 Nec Corporation Vorrichtung mit complementäre integrierte Schaltung mit Mitteln zur Verhinderung einer parasitären Auslösung
FR2623016B1 (fr) * 1987-11-06 1991-06-14 Thomson Semiconducteurs Dispositif de fusion d'un fusible dans un circuit integre de type cmos
JPH05152523A (ja) * 1992-05-18 1993-06-18 Seiko Epson Corp 相補型ｍｉｓ半導体集積回路装置
US5828110A (en) * 1995-06-05 1998-10-27 Advanced Micro Devices, Inc. Latchup-proof I/O circuit implementation
JP2002124580A (ja) * 2000-10-18 2002-04-26 Yamaha Corp 入力保護回路
JP2006013450A (ja) * 2004-05-27 2006-01-12 Renesas Technology Corp 半導体装置およびその製造方法
US8231056B2 (en) * 2005-04-08 2012-07-31 Authentec, Inc. System for and method of protecting an integrated circuit from over currents

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3673428A (en) * 1970-09-18 1972-06-27 Rca Corp Input transient protection for complementary insulated gate field effect transistor integrated circuit device
US3798512A (en) * 1970-09-28 1974-03-19 Ibm Fet device with guard ring and fabrication method therefor
US3806371A (en) * 1971-07-28 1974-04-23 Motorola Inc Method of making complementary monolithic insulated gate field effect transistors having low threshold voltage and low leakage current
US3712995A (en) * 1972-03-27 1973-01-23 Rca Corp Input transient protection for complementary insulated gate field effect transistor integrated circuit device
US3916430A (en) * 1973-03-14 1975-10-28 Rca Corp System for eliminating substrate bias effect in field effect transistor circuits

Also Published As

Publication number Publication date
FR2296938B1 (de) 1979-04-27
US3955210A (en) 1976-05-04
GB1502130A (en) 1978-02-22
FR2296938A1 (fr) 1976-07-30
IT1058321B (it) 1982-04-10
JPS5625027B2 (de) 1981-06-10
JPS5193171A (de) 1976-08-16
CA1030664A (en) 1978-05-02
DE2554296A1 (de) 1976-07-08

Similar Documents

Publication Publication Date Title
DE2554296C2 (de) Integrierte C MOS-Schaltungsanordnung
DE1211334B (de) Halbleiterbauelement mit eingelassenen Zonen
DE102013101705A1 (de) ESD-Vorrichtungen mit Halbleiterfinnen
DE2047166B2 (de) Integrierte Halbleiteranordnung
DE3628857A1 (de) Halbleitereinrichtung
DE19654163A1 (de) Schutzvorrichtung für eine Halbleiterschaltung
DE3027599C2 (de)
DE1230500B (de) Steuerbares Halbleiterbauelement mit einem Halbleiterkoerper mit der Zonenfolge NN P oder PP N
DE19647398B4 (de) Bipolarer Transistor mit isoliertem Gate
DE4228832C2 (de) Feldeffekt-gesteuertes Halbleiterbauelement
DE2615553C3 (de) Schwellenschaltung mit Hysterese
DE2822094C2 (de)
DE3443363A1 (de) Halbleitervorrichtung
DE1937853B2 (de) Integrierte Schaltung
DE3005367C2 (de)
DE2742361C2 (de)
DE2541887C3 (de) Monolithisch integrierte Halbleiterschaltung mit einer I2 L- Konfiguration
DE2953403C2 (de) Hochleistungs-Schalter unter Verwendung eines torgesteuerten Diodenschalters
CH638341A5 (de) Integrierte logische schaltung.
DE2410721A1 (de) Steuerbares halbleiter-gleichrichterelement
EP0008399B1 (de) Monolithisch integrierte Halbleiterschaltung mit mindestens einem Lateraltransistor
DE2728083A1 (de) Halbleiterdiode mit kollektorring fuer monolithische integrierte schaltung
DE2407375A1 (de) Halbleiter-stromteileranordnung
DE3841777C2 (de) Halbleiteranordnung mit vertikalem npn-Planartransistor
DE1464979A1 (de) Halbleiterschalter

Legal Events

Date Code Title Description
8110 Request for examination paragraph 44
D2 Grant after examination
8364 No opposition during term of opposition
8339 Ceased/non-payment of the annual fee