DE102023102395A1 - Layout-design für hf-schaltung - Google Patents

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DE102023102395A1
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English (en)
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Ho-Hsiang Chen
Chi-Hsien Lin
Ying-Ta Lu
Hsien-Yuan LIAO
Hsiu-Wen Wu
Chiao-Han LEE
Tzu-Jin Yeh
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Taiwan Semiconductor Manufacturing Co TSMC Ltd
Original Assignee
Taiwan Semiconductor Manufacturing Co TSMC Ltd
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Abstract

Es wird ein Zellen-Layout-Design für eine integrierte Schaltung bereitgestellt. Bei einer Ausführungsform weist die integrierte Schaltung eine Dual-Gate-Zelle auf, die zwei Transistoren bildet, die durch einen gemeinsamen Source/Drain-Anschluss miteinander verbunden sind. Die Dual-Gate-Zelle weist Folgendes auf: einen aktiven Bereich; zwei Gateleitungen, die sich quer über den aktiven Bereich erstrecken; mindestens eine erste Gatedurchkontaktierung, die auf einer oder beiden der zwei Gateleitungen angeordnet ist und den aktiven Bereich überlappt; und zweite Gatedurchkontaktierungen, die auf einer oder beiden der zwei Gateleitungen und außerhalb des aktiven Bereichs angeordnet sind.

Description

  • Querverweis auf verwandte Anmeldung
  • Die vorliegende Anmeldung beansprucht die Priorität der am 3. März 2022 eingereichten vorläufigen US-Patentanmeldung mit dem Aktenzeichen 63/316.037 und dem Titel „LAYOUT DESIGN FOR RF CIRCUIT“ („Layout-Design für HF-Schaltung“), die durch Bezugnahme in die vorliegende Anmeldung aufgenommen ist.
  • Hintergrund
  • HF-Schaltungen (HF: Hochfrequenz), wie sie für eine Sendeempfänger-Front-End-Schaltung verwendet werden, bestehen aus Bausteinen, wie etwa rauscharmen Verstärkern (LNAs), spannungsgesteuerten Oszillatoren (VCOs) und HF-Mischern. Da kleinere Metalldrähte und -durchkontaktierungen in diesen Vorrichtungen verwendet werden, tendieren die parasitäre Kapazität und der Widerstand dazu, zu steigen. Bei MEOL-Schichten (MEOL: Middle End of Line), für die ein Doppelstrukturierungsverfahren verwendet wird, wird durch diese Tendenz die Unabhängigkeit von Schaltungslayouts begrenzt. Zum Beispiel wird ein Pitch in der horizontalen Richtung eines Schaltungslayouts durch den kritischen Gate-Pitch begrenzt, und ein Pitch in der vertikalen Richtung wird durch den Finnen-Pitch und/oder die Nanolagenbreite begrenzt.
  • Kurze Beschreibung der Zeichnungen
  • Aspekte der vorliegenden Offenbarung lassen sich am besten anhand der folgenden detaillierten Beschreibung in Verbindung mit den beiliegenden Zeichnungen verstehen. Es ist zu beachten, dass gemäß der branchenüblichen Praxis verschiedene Merkmale nicht maßstabsgetreu dargestellt sind. Vielmehr können die Abmessungen der verschiedenen Merkmale zugunsten einer klaren Erläuterung willkürlich vergrößert oder verkleinert sein.
    • 1A ist ein Zellenlayout mit einer ersten Art von Dual-Gate-Design gemäß einigen Ausführungsformen.
    • 1B ist ein Schaltbild einer Transistor-Kaskadenkonfiguration gemäß einigen Ausführungsformen, die mit der ersten Art von Dual-Gate-Design hergestellt ist.
    • 1C ist ein Schaltplan einer rauscharmen Verstärkerschaltung gemäß einigen Ausführungsformen, die die Transistor-Kaskadenkonfiguration mit der ersten Art von Dual-Gate-Design aufweist.
    • 1D stellt ein Zellenlayout gemäß einigen Ausführungsformen dar, das MEOL-Schicht-Verbindungen für die Transistor-Kaskadenkonfiguration mit der ersten Art von Dual-Gate-Design zeigt.
    • 2A ist ein Zellenlayout mit einer zweiten Art von Dual-Gate-Design gemäß einigen Ausführungsformen.
    • 2B ist ein Schaltbild einer Stapelgate-Transistorkonfiguration gemäß einigen Ausführungsformen, die mit der zweiten Art von Dual-Gate-Design hergestellt ist.
    • 2C ist ein Schaltplan einer spannungsgesteuerten Oszillatorschaltung gemäß einigen Ausführungsformen, die die Stapelgate-Transistorkonfiguration mit der zweiten Art von Dual-Gate-Design aufweist.
    • 2D stellt ein Zellenlayout gemäß einigen Ausführungsformen dar, das MEOL-Schicht-Verbindungen für eine Dual-Gate-Stapelzelle zeigt.
    • 2E stellt ein Zellenlayout gemäß einigen Ausführungsformen dar, das MEOL-Schicht-Verbindungen für eine Vier-Gate-Stapelzelle zeigt.
    • 2F stellt ein Zellenlayout gemäß einigen Ausführungsformen dar, das Gateverbindungen für die Vier-Gate-Stapelzelle zeigt.
    • 3 ist eine Tabelle, in der die gemessenen Eigenschaften verschiedener Gatekontakt-Anordnungen für Zellenlayouts gemäß einigen Ausführungsformen zusammengefasst sind.
    • 4A ist ein Schaltplan einer Acht-Gate-Schaltung gemäß einigen Ausführungsformen, die die Stapelgate-Transistorkonfiguration mit der zweiten Art von Dual-Gate-Design aufweist.
    • 4B stellt ein Zellenlayout gemäß einigen Ausführungsformen dar, das MEOL-Schicht-Verbindungen für die Acht-Gate-Schaltung zeigt.
    • 4C ist ein Schaltplan einer mit einer um 90° phasenverschobenen Spannung gesteuerten Oszillatorschaltung gemäß einigen Ausführungsformen, die auf der Acht-Gate-Schaltung basiert.
    • 4D stellt ein Zellenlayout gemäß einigen Ausführungsformen dar, das MEOL-Schicht-Verbindungen für zwei Acht-Gate-Schaltungen zeigt.
    • 4E stellt ein Zellenlayout gemäß einigen Ausführungsformen dar, das MEOL-Schicht-Verbindungen für die Vier-Gate-Schaltung zeigt.
    • 5A ist ein Schaltplan einer HF-Mischerschaltung gemäß einigen Ausführungsformen, die auf der Acht-Gate-Schaltung basiert.
    • 5B stellt ein Zellenlayout gemäß einigen Ausführungsformen dar, das MEOL-Schicht-Verbindungen für die Acht-Gate-Schaltung der HF-Mischerschaltung zeigt.
    • 5C stellt ein Zellenlayout gemäß einigen Ausführungsformen dar, das MEOL-Schicht-Verbindungen für die Vier-Gate-Schaltung der HF-Mischerschaltung zeigt.
    • 6A ist ein Schaltplan einer 16-Gate-Schaltung gemäß einigen Ausführungsformen, die auf der Acht-Gate-Schaltung basiert.
    • 6B stellt ein Zellenlayout gemäß einigen Ausführungsformen dar, das MEOL-Schicht-Verbindungen für die 16-Gate-Schaltung zeigt.
    • 7 ist ein Schaltplan einer Quadratur-Gilbert-Zellenschaltung gemäß einigen Ausführungsformen, die auf der 16-Gate-Schaltung basiert.
    • 8A ist ein Schaltplan einer Acht-Gate-Schaltung gemäß einigen Ausführungsformen, die die Transistor-Kaskadenkonfiguration mit der ersten Art von Dual-Gate-Design aufweist.
    • 8B stellt ein Zellenlayout gemäß einigen Ausführungsformen dar, das MEOL-Schicht-Verbindungen für die Acht-Gate-Schaltung zeigt.
    • 8C ist ein Schaltplan einer HF-Mischerschaltung gemäß einigen Ausführungsformen, die auf der Acht-Gate-Schaltung basiert.
    • 9A zeigt ein Zellenlayout mit einer zertrennten ersten Metallisierungsschicht gemäß einigen Ausführungsformen.
    • 9B ist eine schematische Darstellung einer ersten Metallisierungsschicht Mo mit einer senkrechten Schneidemetallschicht gemäß einigen Ausführungsformen.
    • 9C ist eine Tabelle gemäß einigen Ausführungsformen, die Eigenschaften des Zellenlayouts mit der zertrennten ersten Metallisierungsschicht Mo zusammenfasst.
    • 10 zeigt ein beispielhaftes Verfahren zum Herstellen einer Zelle gemäß einigen Ausführungsformen.
  • Detaillierte Beschreibung
  • Die nachstehende Offenbarung liefert viele verschiedene Ausführungsformen oder Beispiele zum Implementieren verschiedener Merkmale des bereitgestellten Gegenstands. Nachstehend werden spezielle Beispiele für Komponenten und Anordnungen beschrieben, um die vorliegende Offenbarung zu vereinfachen. Diese sind natürlich lediglich Beispiele und sollen nicht beschränkend sein. Zum Beispiel kann die Herstellung eines ersten Elements über oder auf einem zweiten Element in der nachstehenden Beschreibung Ausführungsformen umfassen, bei denen das erste und das zweite Element in direktem Kontakt hergestellt werden, und sie kann auch Ausführungsformen umfassen, bei denen zusätzliche Elemente zwischen dem ersten und dem zweiten Element hergestellt werden können, sodass das erste und das zweite Element nicht in direktem Kontakt sind. Darüber hinaus können in der vorliegenden Offenbarung Bezugszahlen und/oder -buchstaben in den verschiedenen Beispielen wiederholt werden. Diese Wiederholung dient der Einfachheit und Übersichtlichkeit und schreibt an sich keine Beziehung zwischen den verschiedenen erörterten Ausführungsformen und/oder Konfigurationen vor.
  • Darüber hinaus können hier räumlich relative Begriffe, wie etwa „darunter befindlich“, „unter“, „untere(r)“/„unteres“, „darüber befindlich“, „obere(r)“/„oberes“ und dergleichen, zur einfachen Beschreibung der Beziehung eines Elements oder Strukturelements zu einem oder mehreren anderen Elementen oder Strukturelementen verwendet werden, die in den Figuren dargestellt sind. Die räumlich relativen Begriffe sollen zusätzlich zu der in den Figuren dargestellten Orientierung andere Orientierungen der in Gebrauch oder in Betrieb befindlichen Vorrichtung umfassen. Die Vorrichtung kann anders ausgerichtet werden (um 90° gedreht oder in einer anderen Orientierung), und die räumlich relativen Deskriptoren, die hier verwendet werden, können entsprechend interpretiert werden.
  • Einige hier offenbarten Ausführungsformen betreffen ein Zellenlayout für HF-Schaltungen. Da die IC-Industrie (IC: integrierter Schaltkreis) bis in den Technologieknoten-Bereich von 7 nm (N7), 5 nm (N5), 3 nm (N3) und darunter vorgedrungen ist, gibt es weniger Platz zwischen Durchkontakten sowie zwischen Metallleitungen. Gemäß den Ausführungsformen der Offenbarung können mit den hier beschriebenen Gatekontakt-Anordnungen zwei oder mehr Transistoren in einer Zelle in einem periodischen Layout vereint werden, das für HF-Schaltungen skaliert werden kann, um den parasitären Widerstand und die parasitäre Kapazität zu reduzieren. Bei einem herkömmlichen Layout für Transistoren in einem rauscharmen Verstärker sind die gemeinsame Source und das gemeinsame Gate durch unterschiedliche aktive Bereiche getrennt. Bei einem weiteren herkömmlichen Layout für Transistoren in einem rauscharmen Verstärker werden für die gemeinsame Source und das gemeinsame Gate Gatekontakte außerhalb des aktiven Bereichs verwendet. Diese herkömmlichen Gatekontakt-Anordnungen können jedoch nicht skaliert werden, um die Leistung der HF-Schaltung zu verbessern.
  • 1A ist ein Zellenlayout 100 mit einer ersten Art von Dual-Gate-Design 110 gemäß einigen Ausführungsformen. Der Begriff „Zelle“, der in der gesamten vorliegenden Offenbarung verwendet wird, bezeichnet eine Gruppe von Schaltungsstrukturen in einem Design-Layout zum Implementieren spezieller Funktionalitäten einer Schaltung. Zum Beispiel kann eine Zelle so konzipiert sein, dass sie eine elektronische Schaltung implementiert, die von einer oder mehreren Halbleitervorrichtungen gebildet wird, z. B. einer MOSFET-Vorrichtung (MOSFET: Metalloxidhalbleiter-Feldeffekttransistor), einer Finnen-FET-Vorrichtung (FinFET-Vorrichtung) oder dergleichen. Eine Zelle besteht im Allgemeinen aus einer oder mehreren Schichten, wobei jede Schicht verschiedene Strukturen aufweist, die als Polygone mit derselben Form oder mit verschiedener Formen dargestellt sind.
  • In 1A enthält das Zellenlayout 100 in einer Draufsicht mehrere Schichten, die miteinander überdeckt sind, zusammen mit verschiedenen Strukturen in den jeweiligen Schichten. Insbesondere enthält das Zellenlayout 100 einen aktiven Bereich OD, der zum Beispiel ein Oxid-definierter Bereich ist, in dem ein Transistor hergestellt werden kann. Der aktive Bereich OD kann zum Beispiel zum Herstellen von Kanälen für Transistoren konfiguriert sein und kann aus einem n- oder p-dotierten Material hergestellt sein. Das Zellenlayout 100 weist außerdem Gates G1 und G2 auf, die quer über den aktiven Bereich OD angeordnet sind. Die Gates G1 und G2 können gelegentlich als Gateleitungen, Gatestrukturen, Gatebereiche oder Gateelektroden bezeichnet werden. Bei einigen Ausführungsformen sind die Gates G1 und G2 Polysiliziumgates mit einer Struktur, die als PO bezeichnet wird und in den Figuren als solche schematisch bezeichnet ist. Andere leitfähige Materialien für leitfähige Gates, wie etwa Metalle, liegen ebenfalls innerhalb des Schutzumfangs verschiedener Ausführungsformen.
  • Bei der ersten Art von Dual-Gate-Design 110 von 1A bilden die Gates G1 und G2 und der aktive Bereich OD zwei Transistoren. Obwohl es in 1A nicht dargestellt ist, versteht es sich, dass jedes Gate G1 und G2 über dem aktiven Bereich OD mit entsprechenden Source/Drain-Strukturen/-Bereichen hergestellt wird, um als ein jeweiliger Transistor zu funktionieren. Die Source/Drain-Strukturen können durch den aktiven Bereich OD Strom leiten, der mit einem jeweiligen Gate G1/G2 gegatet (z. B. moduliert) wird. Zum Beispiel kann jedes Gate G1/G2 über dem aktiven Bereich OD eines n-MOSFET (NMOS) hergestellt werden (z. B. so, dass es sich über diesen erstreckt), um Strom zu modulieren, der durch den Transistor geleitet wird. Diese funktionellen Strukturen eines Transistors werden kollektiv als FEOL-Strukturen (FEOL: Front End of Line) bezeichnet. Die Gates G1 und G2 können in eine dielektrische Schicht eingebettet werden, die normalerweise als ein Zwischenschichtdielektrikum-Schicht (ILD-Schicht) bezeichnet wird und ein dielektrisches Low-k-Material enthalten kann.
  • Die Gates G1 und G2 werden durch eine oder mehrere Vias-over-Gates (VGs) 150, die gelegentlich als Durchkontaktierungsstrukturen oder Gatedurchkontaktierungen bezeichnet werden, mit einer oder mehreren Metallisierungsschichten elektrisch verbunden, die über der dielektrischen Schicht hergestellt werden. Der hier verwendete Begriff „Durchkontaktierung“ umfasst seine Verwendung als ein Akronym für „vertikaler Interconnect-Zugang“. Die Schicht, die unmittelbar über den Gatestrukturen hergestellt wird, wird gelegentlich als eine Mo-Schicht bezeichnet. Die Strukturen, die in und über der Mo-Schicht hergestellt werden (z. B. eine M1-Schicht, eine M2-Schicht usw.) können kollektiv als BEOL-Strukturen (BEOL: Back End of Line) bezeichnet werden. MEOL-Strukturen (MEOL: Middle End of Line) können sich daher auf Kontakte beziehen, die eine FEOL-Struktur physisch und/oder elektrisch mit einer BEOL-Struktur verbinden, wie etwa die VGs 150, die die Gates G1 und G2 mit der ersten Metallisierungsschicht Mo verbinden.
  • Obwohl es der Einfachheit halber in 1A nicht dargestellt ist, versteht es sich, dass Isolationselemente, die in einem Substrat einer integrierten Schaltung (IC) hergestellt werden, unterschiedliche aktive Bereiche definieren, die den aktiven Bereich OD umfassen. Das heißt, die Isolationselemente isolieren elektrisch Transistoren oder Vorrichtungen, die in und/oder über dem Substrat in unterschiedlichen Bereichen hergestellt werden. Bei einigen Ausführungsformen sind die Isolationselemente STI-Elemente (STI: flache Grabenisolation). Dementsprechend kann eine Fläche oder ein Bereich außerhalb des aktiven Bereichs OD mit STI bezeichnet werden und/oder als solcher schematisch in den Figuren bezeichnet werden. Andere Strukturelemente zum Isolieren von aktiven Bereichen, wie etwa LOCOS-Elemente (LOCOS: lokale Oxidation von Silizium) und/oder verschiedene Kombinationen von anderen geeigneten Isolationselementen, liegen ebenfalls innerhalb des Schutzumfangs verschiedener Ausführungsformen.
  • Bei der ersten Art von Dual-Gate-Design 110 von 1A weist das erste Gate G1 eine erste VG 150-1 auf, die den aktiven Bereich OD überlappt, und ein zweites Gate G2 weist zweite VGs 150-2 und 150-3 auf, die außerhalb des aktiven Bereichs OD (z. B. des STI-Bereichs) angeordnet sind. Durch die Anordnung der VGs 150 des Zellenlayouts 100 können zwei Transistoren derselben Zelle in einer Kaskadenkonfiguration mit einem gemeinsamen Source/Drain-Anschluss geschaltet werden. Wie später näher dargelegt wird, kann die erste Art von Dual-Gate-Design 110 in einer HF-Schaltung, wie etwa einem rauscharmen Verstärker, implementiert werden, um die Leistung der HF-Schaltung zu verbessern.
  • 1B ist ein Schaltbild einer Transistor-Kaskadenkonfiguration 160 gemäß einigen Ausführungsformen, die mit der ersten Art von Dual-Gate-Design 110 hergestellt ist. Bei der Transistor-Kaskadenkonfiguration 160 werden ein erster Transistor M1 und ein zweiter Transistor M2 miteinander in Reihe geschaltet. Insbesondere wird ein Drain D1 des ersten Transistors M1 mit einer Source S2 des zweiten Transistors M2 verbunden. Die Transistoren M1 und M2 werden somit über einen gemeinsamen Source/Drain-Anschluss (z. B. D1/S2) verbunden. Außerdem weisen die Gates G1 und G2 jeweilige VGs 150 auf oder sie sind mit diesen verbunden, wie vorstehend unter Bezugnahme auf 1A dargelegt worden ist. Der erste Transistor M1 und der zweite Transistor M2 können NMOS-Transistoren sein.
  • 1C ist ein Schaltplan einer rauscharmen Verstärkerschaltung 170 gemäß einigen Ausführungsformen, die die Transistor-Kaskadenkonfiguration 160 mit der ersten Art von Dual-Gate-Design 110 aufweist. Die rauscharme Verstärkerschaltung 170 kann zum Beispiel in einem ersten Schaltungsblock eines Empfängers einer drahtlosen HF-Vorrichtung implementiert werden. Rauscharme Verstärker werden normalerweise mit einer niedrigen Rauschzahl (NF) konzipiert, um Kleinstromsignale zu verstärken und gleichzeitig Störgeräusche zu minimieren. Wie später näher dargelegt wird, ist die Transistor-Kaskadenkonfiguration 160 mit der ersten Art von Dual-Gate-Design 110 vorteilhaft so konfiguriert, dass sie die Verstärkung und die Rauschzahl in der rauscharmen Verstärkerschaltung 170 optimiert.
  • Die rauscharme Verstärkerschaltung 170 weist eine Kaskaden-Verstärkungsstufe entsprechend der Transistor-Kaskadenkonfiguration 160 auf, die unter Bezugnahme auf 1B beschrieben worden ist. Der zweite Transistor M2 kann ein Gateschaltungstransistor sein, bei dem ein Gate mit einer Vorspannung VG2 verbunden ist. Die zweite Source S2 des zweiten Transistors M2 ist mit dem Drain D1 des ersten Transistors M1 verbunden, der ein Drainschaltungstransistor sein kann. Das Gate des ersten Transistors M1 ist durch einen ersten Kondensator C1 und einen ersten Induktor L1 mit einem Eingangsknoten 171 zum Empfangen eines HF-Eingangssignals verbunden. Ein zweiter Knoten 172 zwischen dem ersten Kondensator C1 und dem ersten Induktor L1 ist mit einem Spannungsquellenknoten VG1 (z. B. über einen Widerstand) zum Vorspannen der Gatespannung des ersten Transistors M1 verbunden. Das Gate und die Source des ersten Transistors M1 können über einen zweiten Kondensator C2 verbunden werden, und die Source kann durch einen zweiten Induktor L2 außerdem mit Erde verbunden werden. Der Drain des zweiten Transistors M2 kann über einen dritten Induktor L3 mit einer Versorgungsspannung VDD verbunden werden. Ein dritter Knoten 173, der mit dem Drain des zweiten Transistors M2 verbunden ist, kann durch einen dritten Kondensator C3 mit einem Ausgangsknoten 174 verbunden werden. Der Ausgangsknoten 174 kann ein HF-Ausgangssignal für die rauscharme Verstärkerschaltung 170 bereitstellen.
  • 1D stellt ein Zellenlayout 190 gemäß einigen Ausführungsformen dar, das MEOL-Schicht-Verbindungen für die Transistor-Kaskadenkonfiguration 160 mit der ersten Art von Dual-Gate-Design 110 zeigt. Wie bereits unter Bezugnahme auf 1A dargelegt worden ist, sind beide Gates G1 und G2 in demselben aktiven Bereich OD angeordnet. Das erste Gate G1 weist die erste VG 150-1 auf, die direkt über dem aktiven Bereich OD angeordnet ist (z. B. über dem aktiven Bereich OD in Bezug auf die x-Richtung zentriert ist). Das zweite Gate G2 weist zweite VGs 150-2 und 150-3 auf, die über dem STI-Bereich auf gegenüberliegenden Seiten des aktiven Bereichs OD angeordnet sind. Das heißt, die eine zweite VG 150-2 ist außerhalb eines oberen Rands des aktiven Bereichs OD angeordnet, und die andere zweite VG 150-2 ist außerhalb eines unteren Rands des aktiven Bereichs OD angeordnet.
  • Das Zellenlayout 190 zeigt außerdem eine Metall-Diffusionsschicht (MD-Schicht), die sich über den aktiven Bereich OD erstrecken kann, um die Source/Drain-Strukturen des ersten Transistors M1 und des zweiten Transistors M2 zu verbinden. Insbesondere wird eine erste MD-Leiterbahn M1 mit der Source S1 des ersten Transistors M1 verbunden, eine zweite MD-Leiterbahn M2 wird mit dem Drain D2 des zweiten Transistors M2 verbunden, und eine dritte MD-Leiterbahn M3 wird mit dem gemeinsamen Source/Drain-Anschluss D1/S2 verbunden. Die MD-Leiterbahnen M1 bis M3 erstrecken sich in einer y-Richtung parallel zu den Gates G1 und G2. Die dritte MD-Leiterbahn M3 ist zwischen den Gates G1 und G2 in der x-Richtung angeordnet, und die zweite MD-Leiterbahn M2 und die erste MD-Leiterbahn M1 sind jeweils außerhalb der Gates G1 und G2 in der x-Richtung angeordnet.
  • Über der MD-Schicht entlang einer vertikalen oder z-Richtung kann eine Via-over-Diffusion-Schicht (VD-Schicht) mit Durchkontakten 191 hergestellt werden. Wie die vorstehend beschriebenen VGs 150 kann die VD-Schicht zwischen der MD-Schicht und der ersten Metallisierungsschicht Mo angeordnet werden und diese miteinander verbinden. Insbesondere weist die erste MD-Leiterbahn M1 einen ersten Durchkontakt 191-1 und einen zweiten Durchkontakt 191-2 auf oder sie verbindet diese Kontakte miteinander, und die zweite MD-Leiterbahn M2 weist einen dritten Durchkontakt 191-3 und einen vierten Durchkontakt 191-4 auf oder sie verbindet diese Kontakte miteinander. Die Durchkontakte 191 können jeweils so angeordnet sein, dass sie sich mit dem aktiven Bereich OD überlappen. Die erste Metallisierungsschicht Mo kann so zertrennt werden, dass sie eine Zertrennte-Mo-Farbe-A-Ebene (CMoA-Ebene) enthält, die entlang dem dritten MD-Schicht-Interconnect MD3 angeordnet ist. Zusätzliche Source- und Drain-Verlängerungen auf dem STI-Bereich können durch einen zertrennten MD-Bereich (CMD-Bereich) 195 auf der Ober- und Unterseite des aktiven Bereichs OD zertrennt werden. Außerdem kann ein zertrennter Poly-Bereich (CPO) 197 entlang dem oberen und dem unteren Zellenrand angeordnet werden.
  • Dementsprechend ist in dem Zellenlayout 190 mit der ersten Art von Dual-Gate-Design 110 nur eine VG (z. B. die erste VG 150-1) auf dem ersten Gate G1 angeordnet und ist den aktiven Bereich OD überlappt, und der erste Transistor M1 kann eine erste Stufe der Transistor-Kaskadenkonfiguration 160 zum Optimieren für eine größere Verstärkung sein. Außerdem sind zwei VGs (z. B. die zweiten VGs 150-2 und 150-3) auf dem zweiten Gate G2 und außerhalb des aktiven Bereichs OD angeordnet, und der zweite Transistor M2 kann eine zweite Stufe der Transistor-Kaskadenkonfiguration 160 zum Optimieren für eine niedrigere Rauschzahl sein. Außerdem erzielt das Zellenlayout 190 mit der ersten Art von Dual-Gate-Design 110 eine kompakte Größe, für die ein CMo-Ansatz mit aneinandergrenzenden Zellen verwendet wird, um eine stark periodische Matrix von identischen Zellen zu erzeugen, die zum Skalieren einer HF-Schaltung bei gleichzeitiger Reduzierung des parasitären Widerstands und der parasitären Kapazität zweckmäßig ist.
  • 2A ist ein Zellenlayout 200 mit einer zweiten Art von Dual-Gate-Design 210 gemäß einigen Ausführungsformen. Bei der zweiten Art von Dual-Gate-Design 210 sind die Gates G1 und G2 über demselben aktiven Bereich OD angeordnet, und das erste Gate G1 und das zweite Gate G2 werden jeweils mit drei VGs trassiert. Insbesondere weist das erste Gate G1 eine erste VG 150-1, die den aktiven Bereich OD überlappt, und eine zweite VG 150-2 und eine dritte VG 150-3 auf, die über dem STI-Bereich auf gegenüberliegenden Seiten des aktiven Bereichs OD angeordnet sind. In ähnlicher Weise weist das zweite Gate G2 eine erste VG 150-1, die den aktiven Bereich OD überlappt, und eine zweite VG 150-2 und eine dritte VG 150-3 auf, die über dem STI-Bereich auf gegenüberliegenden Seiten des aktiven Bereichs OD angeordnet sind.
  • 2B ist ein Schaltbild einer Stapelgate-Transistorkonfiguration 260 gemäß einigen Ausführungsformen, die mit der zweiten Art von Dual-Gate-Design 210 hergestellt ist. Ähnlich dem, was vorstehend für die erste Art von Dual-Gate-Design 110 dargelegt worden ist, sind bei der zweiten Art von Dual-Gate-Design 210 der erste Transistor M1 und der zweite Transistor M2 durch einen gemeinsamen Source/Drain-Anschluss (z. B. D1/S2) verbunden. Bei der zweiten Art von Dual-Gate-Design 210 weisen jedoch der erste Transistor M1 und der zweite Transistor M2 jeweilige Gates G1 und G2 auf, die miteinander verbunden sind. Außerdem weisen die Gates G1 und G2 eine Zellenanordnung mit jeweiligen VGs 150 auf, wie sie vorstehend unter Bezugnahme auf 2A beschrieben worden ist.
  • 2C ist ein Schaltplan einer spannungsgesteuerten Oszillatorschaltung 270 gemäß einigen Ausführungsformen, die die Stapelgate-Transistorkonfiguration 260 mit der zweiten Art von Dual-Gate-Design 210 aufweist. Insbesondere weist die spannungsgesteuerte Oszillatorschaltung 270 eine Vier-Gate-Stapelzelle 271 und eine Dual-Gate-Stapelzelle 272 auf. Die Dual-Gate-Stapelzelle 272 weist einen ersten Transistor M1 und einen zweiten Transistor M2 in der Stapelgate-Transistorkonfiguration 260 auf, die vorstehend unter Bezugnahme auf 2B beschrieben worden ist. Der Drain D2 des zweiten Transistors M2 ist mit den Sources S1/S3 des ersten Transistors M1 und des dritten Transistors M3 der Vier-Gate-Stapelzelle 271 verbunden. Die Vier-Gate-Stapelzelle 271 weist ein erstes Transistorpaar 271-1 und ein zweites Transistorpaar 271-2 auf, die kreuzgekoppelt sind, um die Vier-Gate-Stapelzelle 271 herzustellen. Verbindungen der Dual-Gate-Stapelzelle 272 und der Vier-Gate-Stapelzelle 271 werden nachstehend unter Bezugnahme auf die 2D bzw. 2E und 2F näher beschrieben.
  • 2D stellt ein Zellenlayout 280 gemäß einigen Ausführungsformen dar, das MEOL-Schicht-Verbindungen für die Dual-Gate-Stapelzelle 272 zeigt. 2E stellt ein Zellenlayout 290 gemäß einigen Ausführungsformen dar, das MEOL-Schicht-Verbindungen für eine Vier-Gate-Stapelzelle 271 zeigt. 2F stellt das Zellenlayout 290 gemäß einigen Ausführungsformen dar, das Gateverbindungen 291 für die Vier-Gate-Stapelzelle 271 zeigt. Wie vorstehend dargelegt worden ist, implementieren die Dual-Gate-Stapelzelle 272 und die Vier-Gate-Stapelzelle 271 die Stapelgate-Transistorkonfiguration 260 mit der zweiten Art von Dual-Gate-Design 210, die vorstehend unter Bezugnahme auf die 2A und 2B beschrieben worden ist.
  • In 2D sind beide Gates G1 und G2 auf demselben aktiven Bereich OD angeordnet. Das erste Gate G1 und das zweite Gate G2 weisen jeweils erste VGs 150-1 auf, die direkt auf dem aktiven Bereich OD angeordnet sind (z. B. über dem aktiven Bereich OD in Bezug auf die y-Richtung zentriert sind). Außerdem weisen das erste Gate G1 und das zweite Gate G2 jeweils eine zweite VG 150-2 und eine dritte VG 150-3 auf, die außerhalb des aktiven Bereichs OD auf gegenüberliegenden Seiten des aktiven Bereichs OD angeordnet sind. Dementsprechend werden die Gates G1 und G2 mit den ersten Metallisierungsschicht-Mo-Leiterbahnen verbunden, wie durch Pfeile in 2D angegeben ist. Das Zellenlayout 280 kann eine ähnliche Konfiguration der MD-Schicht, der VD-Schicht/-Kontakte, Source/Drain-Verbindungen usw. wie die haben, die vorstehend unter Bezugnahme auf 1D beschrieben worden ist, und sie wird hier der Kürze halber nicht beschrieben.
  • In dem Zellenlayout 290, das in den 2E und 2F gezeigt ist, gibt es vier Transistoren in einer Zelle, und Gates G1 bis G4 erstrecken sich quer über den aktiven Bereich OD. Wie in 2F gezeigt ist haben der erste Transistor M1 und der dritte Transistor M3 gemeinsame/verbundene Sources S1/S3, die so hergestellt werden können, dass sie sich in der y-Richtung und in der Mitte in Bezug auf die x-Richtung des Zellenlayouts 290 erstrecken. Der erste Transistor M1 und der zweite Transistor M2 werden links von den gemeinsamen Sources S1/S3 angeordnet, und der dritte Transistor M3 und ein vierter Transistor M4 werden rechts von den gemeinsamen Sources S1/S3 angeordnet, um die Stapelgate-Transistorkonfiguration 260 herzustellen.
  • Wie vielleicht am besten in 2F zu erkennen ist, werden die Gates G1 und G2 gemeinsam genutzt, und sie bilden einen ersten Differentialeingang Im für die spannungsgesteuerte Oszillatorschaltung 270 durch Verbinden mit einer zweiten Metallisierungsschicht M1 oder Leiterbahn, die durch eine Strichlinie dargestellt ist. Das heißt, Durchkontaktierungsverbindungen 212 (z. B. VIAo) trassieren die Verbindung von der ersten Metallisierungsschicht Mo oder Leiterbahn (z. B. MoB, die die Gates G1 und G2 mit VGs 150 verbindet) zu der zweiten Metallisierungsschicht M1. Ebenso werden die Gates G3 und G4 gemeinsam genutzt, und sie bilden einen zweiten Differentialeingang In2 für die spannungsgesteuerte Oszillatorschaltung 270 durch Verbinden mit der zweiten Metallisierungsschicht M1 in einer ähnlichen Weise.
  • Kehren wir wieder zu 2E zurück, in der Drains D2 und D4 Differentialausgänge 214 auf zwei Außenseiten der Zelle für die spannungsgesteuerte Oszillatorschaltung 270 durch Verbinden mit der zweiten Metallisierungsschicht M1 bilden. Ein umrandeter Bereich 216 zeigt die MEOL-Schicht-Verbindungen für das Vier-Gate-Differentialpaar der spannungsgesteuerten Oszillatorschaltung 270. Außerdem zeigt ein umrandeter Bereich 218 die MEOL-Schicht-Verbindungen für das kreuzgekoppelte Vier-Gate-Paar der spannungsgesteuerten Oszillatorschaltung 270. Durchkontaktierungsverbindungen 222 (z. B. VIA1) trassieren Verbindungen zu einer dritten Metallisierungsschicht M2 für das kreuzgekoppelte Vier-Gate-Paar. Insbesondere werden das dritte Gate G3 und das vierte Gate G4 zusammen mit dem zweiten Drain D2 genutzt, um einen ersten Differentialausgang 231 mittels der dritten Metallisierungsschicht M2 herzustellen. In ähnlicher Weise werden das erste Gate G1 und das das zweite Gate G2 zusammen mit dem vierten Drain D4 genutzt, um einen zweiten Differentialausgang 232 mittels der dritten Metallisierungsschicht M2 herzustellen.
  • 3 ist eine Tabelle 300, in der die gemessenen Eigenschaften verschiedener Gatekontakt-Anordnungen für Zellenlayouts gemäß einigen Ausführungsformen zusammengefasst sind. Die erste Art von Dual-Gate-Design 110, die unter Bezugnahme auf die 1A bis 1D erörtert worden ist, betrifft eine Konfiguration, bei der das erste Gate G1 eine VG hat, die den aktiven Bereich OD überlappt (die in der Tabelle 300 z. B. mit „VGonOD“ bezeichnet ist), und das zweite Gate G2 zwei VGs außerhalb des aktiven Bereichs OD hat (die z. B. mit „VGonSTI“ bezeichnet sind). Wie in der Tabelle 300 gezeigt ist, ist die Konfiguration VGonOD mit einer hohen Grenzfrequenz (z. B. ƒT = 303 GHz) und einer niedrigen Gate-Gesamtkapazität (z. B. Cgg = 4,84 fF) assoziiert. Da diese Eigenschaften zum Erhöhen der Verstärkung zweckmäßig sind, optimiert die Konfiguration VGonOD vorteilhaft die Verstärkung, wenn sie in der ersten Stufe der Transistor-Kaskadenkonfiguration 160 verwendet wird, die unter Bezugnahme auf 1D erörtert worden ist. Darüber hinaus ist die Konfiguration VGonSTI mit einem relativ niedrigen Gatewiderstand (z. B. Rg = 192 Ω) und einer relativ hohen maximalen Frequenz (ƒmax = 205 GHz) assoziiert. Da diese Eigenschaften zum Reduzieren der Rauschzahl zweckmäßig sind, optimiert die Konfiguration VGonSTI vorteilhaft die Rauschzahl, wenn sie in einer zweiten Stufe der Transistor-Kaskadenkonfiguration 160 verwendet wird.
  • Die zweite Art von Dual-Gate-Design 210, die unter Bezugnahme auf die 2A bis 2F erörtert worden ist, betrifft eine Konfiguration, bei der das erste Gate G1 und das zweite Gate G2 beide eine VG, die den aktiven Bereich OD überlappt, und zwei VGs außerhalb des aktiven Bereichs OD aufweisen (die in der Tabelle 300 z. B. mit „VGonODSTI“ bezeichnet sind). Wie in der Tabelle 300 gezeigt ist, ist die Konfiguration VGonODSTI mit einem niedrigen Gatewiderstand (z. B. Rg = 142 Ω) assoziiert. Da diese Eigenschaften zum Reduzieren eines thermischen Rauschens (z. B. Hochfrequenz-Rauschens) zweckmäßig sind, verbessert die Konfiguration VGonODSTI vorteilhaft die Schaltungsleistung, wenn sie in der Stapelgate-Transistorkonfiguration 260 für die spannungsgesteuerte Oszillatorschaltung 270 verwendet wird. Darüber hinaus sind die Vier-Gate-Stapelzelle 271 und eine Stromquelle (z. B. die Dual-Gate-Stapelzelle 272) so konfiguriert, dass sie ein Funkelrauschen (z. B. Niederfrequenz-Rauschen) reduzieren, um die Funktionsweise der spannungsgesteuerten Oszillatorschaltung 270 zu verbessern.
  • 4A ist ein Schaltplan einer Acht-Gate-Schaltung 410 gemäß einigen Ausführungsformen, die die Stapelgate-Transistorkonfiguration 260 mit der zweiten Art von Dual-Gate-Design 210 aufweist. Die Acht-Gate-Schaltung 410 kann eine Funktionalität für einen spannungsgesteuerten Oszillator zum Erzeugen von Quadratursignalen I + (0°), Q + (90°), I- (180°) und Q- (270°) aufweisen. Die Acht-Gate-Schaltung 410 weist acht Transistoren M5 bis M12 auf. Gates G5 und G6 werden gemeinsam genutzt und sind mit dem Quadratursignalknoten I + verbunden, und Gates G11 und G12 werden gemeinsam genutzt und sind mit dem Quadratursignalknoten I- verbunden. Außerdem sind Gates G7 und G8 und Drains D10 und D12 mit dem Quadratursignalknoten Q- verbunden, und Gates G9 und G10 und Drains D6 und D8 sind mit dem Quadratursignalknoten Q+ verbunden. Außerdem sind Sources S5, S7, S9 und S11 miteinander verbunden.
  • 4B stellt ein Zellenlayout 420 gemäß einigen Ausführungsformen dar, das MEOL-Schicht-Verbindungen für die Acht-Gate-Schaltung 410 zeigt. Insbesondere sind die acht Transistoren M5 bis M12 quer über den aktiven Bereich OD hergestellt. Die gemeinsamen Drains D10 und D12 sind in der Mitte angeordnet, und die Drains D6 und D8 sind auf Außenseiten angeordnet und sind durch die dritte Metallisierungsschicht M2 verbunden. Die Gates G9 und G10 sind links von der Mitte angeordnet, und die Gates G5 und G6 sind auf der linken Seite der Zelle angeordnet. Die Gates G11 und G12 sind rechts von der Mitte angeordnet, und die Gates G7 und G8 sind auf der rechten Seite der Zelle angeordnet. Die Sources S5, S9, S7 und S11 werden gemeinsam genutzt und sind durch eine VIA1, die zwischen den Gates G5 und G9 angeordnet ist, und eine VIA1, die zwischen den Gates G7 und G11 angeordnet ist, mit der dritten Metallisierungsschicht M2 verbunden.
  • 4C ist ein Schaltplan, gemäß einigen Ausführungsformen, einer auf der Acht-Gate-Schaltung 410 basierenden Oszillatorschaltung 430, die mit einer um 90° phasenverschobenen Spannung gesteuert wird. Insbesondere werden eine erste Acht-Gate-Schaltung 410-1 und eine zweite Acht-Gate-Schaltung 410-2 vereint, um ein kreuzgekoppeltes Quadraturpaar für die mit einer um 90° phasenverschobenen Spannung gesteuerten Oszillatorschaltung 430 herzustellen. Die erste Acht-Gate-Schaltung 410-1 weist die acht Transistoren M5 bis M12 und die Verbindungen auf, die vorstehend unter Bezugnahme auf die 4A und 4B beschrieben worden sind. Die zweite Acht-Gate-Schaltung 410-2 ist in ähnlicher Weise mit acht Transistoren M13 bis M20 konfiguriert. Gates G13 und G14 werden gemeinsam genutzt und sind mit dem Quadratursignalknoten Q+ verbunden, und Gates G19 und G20 werden gemeinsam genutzt und sind mit dem Quadratursignalknoten Q- verbunden. Außerdem sind Gates G15 und G16 und Drains D18 und D20 mit dem Quadratursignalknoten I-verbunden, und Gates G17 und G18 und Drains D14 und D16 sind mit dem Quadratursignalknoten I+ verbunden. Außerdem sind Sources S13, S15, S17 und S19 miteinander verbunden.
  • Die mit einer um 90° phasenverschobenen Spannung gesteuerte Oszillatorschaltung 430 weist außerdem eine Vier-Gate-Schaltung 412 mit vier Transistoren M1 bis M4 auf. Der erste Transistor M1 und der zweite Transistor M2 sind zwischen der Acht-Gate-Schaltung 410-1 und Erde in Reihe geschaltet. Die Gates G1 und G2 werden gemeinsam genutzt und sind mit einem Knoten Vb1 verbunden. Der Drain D2 wird mit den gemeinsamen Sources der ersten Acht-Gate-Schaltung 410-1 verbunden, die Source S1 wird mit Erde verbunden, und der Drain D1 und die Source S2 werden miteinander verbunden, um die Stapelgate-Transistorkonfiguration 260 herzustellen. Der dritte Transistor M3 und der vierte Transistor M4 sind für die zweite Acht-Gate-Schaltung 410-2 und einen Knoten Vb2 ähnlich konfiguriert.
  • 4D stellt ein Zellenlayout 440 gemäß einigen Ausführungsformen dar, das MEOL-Schicht-Verbindungen für die zwei Acht-Gate-Schaltungen 410-1 und 410-2 zeigt. Wie vorstehend unter Bezugnahme auf 4C dargelegt worden ist, bilden die zwei Acht-Gate-Schaltungen 410-1 und 410-2 ein kreuzgekoppeltes Quadraturpaar für einen mit einer um 90° phasenverschobenen Spannung gesteuerten Oszillator zum Erzeugen von Quadraturphasen. Die Verbindungen sind denen der Acht-Gate-Schaltung 410 ähnlich, die vorstehend unter Bezugnahme auf die 4A und 4B beschrieben worden ist, und sie werden hier der Kürze halber nicht beschrieben.
  • 4E stellt ein Zellenlayout 450 gemäß einigen Ausführungsformen dar, das MEOL-Schicht-Verbindungen für die Vier-Gate-Schaltung 412 zeigt. Das Zellenlayout 450 ist dem Layout der Vier-Gate-Stapelzelle 271 ähnlich, die vorstehend unter Bezugnahme auf die 2D bis 2F beschrieben worden ist, und es wird hier der Kürze halber nicht beschrieben. Wie in 4E gezeigt ist, können der Drain D1 und die Source S2 durch den Knoten Vb1 mit einer VIAo mit der zweiten Metallisierungsschicht M1 verbunden werden. In ähnlicher Weise können der Drain D3 und die Source S4 durch den Knoten Vb2 mit einer VIAo mit der zweiten Metallisierungsschicht M1 verbunden werden.
  • 5A ist ein Schaltplan einer HF-Mischerschaltung 510 gemäß einigen Ausführungsformen, die auf einer Acht-Gate-Schaltung 512 basiert. Die HF-Mischerschaltung 510 ist so konfiguriert, dass sie Ausgangssignale IF aufgrund von schwingungsarmen Signalen (LO-Signalen) und HF-Signalen erzeugt. Die HF-Mischerschaltung 510 weist die Acht-Gate-Schaltung 512 und die Vier-Gate-Schaltung 412 auf. Die Beschreibung der unter Bezugnahme auf 4C beschriebenen Vier-Gate-Schaltung 412 gilt auch für die HF-Knoten RF- und RF+. In der Acht-Gate-Schaltung 410 dieses Beispiels sind gemeinsame Drains D6 und D10 mit einem ersten Ausgangsknoten IF+ verbunden, und gemeinsame Drains D8 und D12 sind mit einem zweiten Ausgangsknoten IF- verbunden. Außerdem sind Gates G5, G6, G11 und G12 mit einem ersten Knoten LO+ verbunden, und Gates G7, G8, G9 und G10 sind mit einem zweiten Knoten LO- verbunden. Darüber hinaus sind gemeinsame Sources S5 und S7 mit dem Drain D2 der Vier-Gate-Schaltung 412 verbunden, und gemeinsame Sources S9 und S11 sind mit dem Drain D4 der Vier-Gate-Schaltung 412 verbunden.
  • 5B stellt ein Zellenlayout 520 gemäß einigen Ausführungsformen dar, das MEOL-Schicht-Verbindungen für die Acht-Gate-Schaltung 512 der HF-Mischerschaltung 510 zeigt. 5C stellt ein Zellenlayout 530 gemäß einigen Ausführungsformen dar, das MEOL-Schicht-Verbindungen für die Vier -Gate-Schaltung 412 der HF-Mischerschaltung 510 zeigt. Die Zellenlayouts 520 und 530 sind denen ähnlich, die vorstehend unter Bezugnahme auf 4 beschrieben worden sind, und sie werden hier der Kürze halber nicht beschrieben.
  • 6A ist ein Schaltplan einer 16-Gate-Schaltung 610 gemäß einigen Ausführungsformen, die auf der Acht-Gate-Schaltung 512 basiert. 6B stellt ein Zellenlayout 620 gemäß einigen Ausführungsformen dar, das MEOL-Schicht-Verbindungen für die 16-Gate-Schaltung 610 zeigt. Insbesondere werden eine erste Acht-Gate-Schaltung 512-1 und eine zweite Acht-Gate-Schaltung 512-2 vereint oder gemeinsam Rückseite an Rückseite platziert, um eine 16-Gate-Schaltung herzustellen. Die erste Acht-Gate-Schaltung 512-1 enthält die acht Transistoren M5 bis M12 und die Verbindungen, die vorstehend unter Bezugnahme auf 5A beschrieben worden sind. Die zweite Acht-Gate-Schaltung 512-2 ist in ähnlicher Weise mit acht Transistoren M13 bis M20 konfiguriert. In diesem Beispiel enthält die erste Acht-Gate-Schaltung 512-1 Ausgangsknoten IFQ+ und IFQ- und Eingangsknoten LOQ+ und LOQ-, und die zweite Acht-Gate-Schaltung 512-2 enthält Ausgangsknoten IFI+ und IFI- und Eingangsknoten LOI+ und LOI-. Die Verbindungen und die Layouts sind denen der anderen Acht-Gate-Schaltungen ähnlich, die vorstehend beschrieben worden sind, und sie werden hier der Kürze halber werden nicht beschrieben.
  • 7 ist ein Schaltplan einer Quadratur-Gilbert-Zellenschaltung 710 gemäß einigen Ausführungsformen, die auf der 16-Gate-Schaltung 610 basiert. Die Quadratur-Gilbert-Zellenschaltung 710 wird durch Verbinden der 16-Gate-Schaltung 610 mit der Vier-Gate-Schaltung 412 hergestellt. Die Beschreibung der Vier-Gate-Schaltung 412, die vorstehend unter Bezugnahme auf die 4C und 5C beschrieben worden ist, gilt auch hier, und der Kürze halber wird sie hier nicht beschrieben. Der Drain D2 der Vier-Gate-Schaltung 412 ist mit den gemeinsamen Sources S9, S11, S17 und S19 verbunden. In ähnlicher Weise ist der Drain D4 der Vier-Gate-Schaltung 412 mit den gemeinsamen Sources S5, S7, S13 und S15 verbunden. Die Beschreibung der 16-Gate-Schaltung 610, die vorstehend unter Bezugnahme auf 6A beschrieben worden ist, gilt auch hier, und der Kürze halber wird sie hier nicht beschrieben.
  • 8A ist ein Schaltplan einer Acht-Gate-Schaltung 810 gemäß einigen Ausführungsformen, die die Transistor-Kaskadenkonfiguration 160 mit der ersten Art von Dual-Gate-Design 110 aufweist. In diesem Beispiel enthält die Acht-Gate-Schaltung 810 acht Transistoren M3 bis M10. Die Transistor-Kaskadenkonfiguration 160 enthält die Transistoren M3 und M4, die mit den Eingangsknoten RF+ bzw. LO+ verbunden sind. Außerdem enthält die Transistor-Kaskadenkonfiguration 160 auch Transistorpaare M5/M6, M7/M8 und M9/M10. Gates G7 und G9 sind mit dem Eingangsknoten RF- verbunden, und Gates G6 und G8 sind mit dem Eingangsknoten LO- verbunden. Gemeinsame Drains D6 und D10 sind mit einem ersten Ausgang IF+ verbunden, und gemeinsame Drains D4 und D8 sind mit einem zweiten Ausgang IF- verbunden. Sources S3, S5, S7 und S9 sind miteinander verbunden.
  • 8B stellt ein Zellenlayout 820 gemäß einigen Ausführungsformen dar, das MEOL-Schicht-Verbindungen für die Acht-Gate-Schaltung 810 zeigt. Insbesondere sind die acht Transistoren M3 bis M10 quer über den aktiven Bereich OD der Zelle hergestellt. Gemeinsame Drains D5 und D10 sind in der Mitte angeordnet, und Drains D4 und D8 sind auf Außenseiten angeordnet und sind durch die dritte Metallisierungsschicht M2 verbunden. Gates G10 und G6 sind rechts bzw. links von der Mitte nach außen angeordnet. Gates G9 und G5 sind davon weiter nach außen auf der rechten bzw. linken Seite angeordnet. Gates G7 und G3 sind davon weiter nach außen auf der rechten bzw. linken Seite angeordnet. Gates G8 und G4 sind auf der äußeren rechten bzw. linken Seite der Zelle angeordnet.
  • Die Sources S3, S5, S7 und S9 werden gemeinsam genutzt und sind durch eine VIA1, die zwischen den Gates G3 und G5 angeordnet ist, und eine VIA1, die zwischen den Gates G7 und G9 angeordnet ist, mit der dritten Metallisierungsschicht M2 verbunden. Die Gates G3 und G5 werden durch eine Verbindung mit der zweiten Metallisierungsschicht M1 gemeinsam genutzt, und beide Seiten des Gates G4 sind mit der zweiten Metallisierungsschicht M1 verbunden. Gates G7, G9 und G8 spiegeln die Konfiguration der Gates G3, G5 bzw. G4 wider.
  • 8C ist ein Schaltplan einer HF-Mischerschaltung 830 gemäß einigen Ausführungsformen, die auf der Acht-Gate-Schaltung 810 basiert. Die HF-Mischerschaltung 830 enthält die Acht-Gate-Schaltung 810, die mit einer Dual-Gate-Stapelzelle 272 verbunden wird, um einen HF-Ringmischer herzustellen. Wie vorstehend dargelegt worden ist, sind die Eingangssignale RF und LO mit dem ersten bzw. dem zweiten Gate einer Kaskadenzelle verbunden. Die Dual-Gate-Stapelzelle 272 ist mit den gemeinsamen Sources S3, S5, S7 und S9 der Acht-Gate-Schaltung 810 verbunden. Die Verbindungen und das Layout der Dual-Gate-Stapelzelle 272 sind unter Bezugnahme auf die 2C und 2D beschrieben worden.
  • 9A zeigt ein Zellenlayout 910 mit einer zertrennten ersten Metallisierungsschicht Mo gemäß einigen Ausführungsformen. Das Zellenlayout 910 enthält Gates 912, MD-Schicht-Leiterbahnen 914, Verbindungsdurchkontaktierungen 916 und eine erste Metallisierungsschicht Mo. Insbesondere kann die erste Metallisierungsschicht Mo eine oder mehrere Metallleiterbahnen MoB aufweisen, die sich über die Gates 912 in einer orthogonalen Richtung (z. B. der x-Richtung) erstrecken. Außerdem wird das Zellenlayout 910 mit zertrennten Metallleiterbahnen CMoB verbessert, um die parasitäre Kapazität und den Gatewiderstand für die Zelle zu reduzieren. Die zertrennten Metallleiterbahnen CMoB erstrecken sich in einer Richtung quer über die Metallleiterbahnen MoB in der y-Richtung über jeweiligen Gates 912. Das heißt, die Metallleiterbahnen MoB können eine zweite Struktur der ersten Metallisierungsschicht umfassen, und die Metallleiterbahnen CMoB können die zertrennten Metallleiterbahnen MoB sein.
  • 9B ist ein Schema 920 einer ersten Metallisierungsschicht Mo mit einer senkrechten zertrennten Metallschicht gemäß einigen Ausführungsformen. 9C ist eine Tabelle 930 gemäß einigen Ausführungsformen, die Eigenschaften des Zellenlayouts 910 mit der zertrennten ersten Metallisierungsschicht Mo zusammenfasst. Wie in 9B gezeigt ist, wird die erste Metallisierungsschicht Mo von den zertrennten Metallleiterbahnen CMoB segmentiert. Kommen wir nun zu der Tabelle 930 von 9C in Verbindung mit dem Zellenlayout 910 von 9A, in denen die zertrennte erste Metallisierungsschicht Mo Folgendes ermöglicht: eine Flächenreduzierung mit einer reduzierten MD-Höhe, um eine Gatekapazität Cgg zu verringern; einen reduzierten MP-MP-Abstand, um einen Gatewiderstand Rg zu verringern; und eine reduzierte Mo-Breite, die ebenfalls die Gatekapazität Cgg verringert. Diese Eigenschaften verbessern die HF-Leistung (z. B. die Grenzfrequenz fT und die maximale Frequenz fmax) einer HF-Schaltung.
  • 10 zeigt ein beispielhaftes Verfahren 1000 zum Herstellen einer Zelle gemäß einigen Ausführungsformen. Das Verfahren 1000 wird hier zwar als eine Reihe von Schritten oder Ereignissen dargestellt und/oder beschrieben, aber es dürfte wohlverstanden sein, dass das Verfahren 1000 nicht auf die dargestellte Reihenfolge oder die dargestellten Schritte beschränkt ist. Zum Beispiel können bei einigen Ausführungsformen die Schritte in anderen Reihenfolgen als dargestellt ausgeführt werden, und/oder sie können gleichzeitig ausgeführt werden. Außerdem können bei einigen Ausführungsformen die dargestellten Schritte oder Ereignisse in mehrere Schritte oder Ereignisse unterteilt werden, die zu getrennten Zeitpunkten oder gleichzeitig mit anderen Schritten oder Teilschritten erfolgen können. Bei einigen Ausführungsformen können einige dargestellte Schritte oder Ereignisse weggelassen werden, und andere, nicht-dargestellte Schritte oder Ereignisse können verwendet werden.
  • In einem Schritt 1002 wird ein Halbleitersubstrat bereitgestellt. In einem Schritt 1004 wird ein aktiver Bereich OD einer Zelle über dem Substrat erzeugt. In einem Schritt 1006 werden ein erstes Gate (z. B. G1) eines ersten Transistors und ein zweites Gate (z. B. G2) eines zweiten Transistors über dem aktiven Bereich OD der Zelle angeordnet. In einem Schritt 1008 wird mindestens eine erste Gatedurchkontaktierung (z. B. VG 150-1) auf einem oder beiden der zwei Gates angeordnet, wobei die mindestens eine erste Gatedurchkontaktierung den aktiven Bereich OD überlappt. In einem Schritt 1010 werden zweite Gatedurchkontaktierungen (z. B. VGs 150-2 und/oder 150-3) auf einem oder beiden der zwei Gates angeordnet, wobei die zweiten Gatedurchkontaktierungen außerhalb des aktiven Bereichs OD angeordnet werden. In einem Schritt 1012 werden der erste Transistor und der zweite Transistor mit einem gemeinsamen Source/Drain-Anschluss miteinander verbunden. Somit kann das Verfahren 1000 zum Herstellen einer Zelle entsprechend der ersten Art von Dual-Gate-Design 110 oder der zweiten Art von Dual-Gate-Design 210 verwendet werden. Optional können in einem Schritt 1014 mehrere Dual-Gate-Konfigurationen in einer einzigen Zelle miteinander verbunden werden, um eine Komponente einer HF-Schaltung herzustellen. Außerdem kann in einem optionalen Schritt 1016 eine Struktur in der ersten Metallisierungsschicht Mo der Zelle zertrennt werden, um die Fläche der Zelle zu reduzieren und die parasitäre Kapazität und den parasitären Widerstand zu senken.
  • Verschiedene Ausführungsformen, die hier offenbart werden, stellen eine integrierte Schaltung bereit. Die integrierte Schaltung weist eine Dual-Gate-Zelle auf, die zwei Transistoren bildet, die durch einen gemeinsamen Source/Drain-Anschluss miteinander verbunden sind. Die Dual-Gate-Zelle weist Folgendes auf: einen aktiven Bereich; zwei Gateleitungen, die sich quer über den aktiven Bereich erstrecken; mindestens eine erste Gatedurchkontaktierung, die auf einer oder beiden der zwei Gateleitungen angeordnet ist und den aktiven Bereich überlappt; und zweite Gatedurchkontaktierungen, die auf einer oder beiden der zwei Gateleitungen und außerhalb des aktiven Bereichs angeordnet sind.
  • Eine weitere Ausführungsform umfasst eine Zelle zum Verbinden von Transistoren einer Schaltung. Die Zelle weist einen aktiven Bereich und mehrere Transistorpaare in der Schaltung auf, wobei sich zwischen jedem Transistorpaar ein zugehöriger Source/Drain-Anschluss befindet und die Transistoren jeweilige Gates aufweisen, die sich über den aktiven Bereich erstrecken. Die Zelle weist außerdem mindestens eine erste Gatedurchkontaktierung, die auf einem oder beiden der Gates jedes Transistorpaars angeordnet ist und den aktiven Bereich überlappt; und zweite Gatedurchkontaktierungen auf, die auf einem oder beiden der Gates jedes Transistorpaars und außerhalb des aktiven Bereichs angeordnet sind.
  • Gemäß weiteren offenbarten Ausführungsformen wird ein Verfahren zum Herstellen einer Zelle offenbart. Das Verfahren umfasst Folgendes: Erzeugen eines aktiven Bereichs der Zelle über einem Substrat; Anordnen eines ersten Gates eines ersten Transistors und eines zweiten Gates eines zweiten Transistors über dem aktiven Bereich der Zelle; Anordnen mindestens einer ersten Gatedurchkontaktierung auf einem oder beiden der zwei Gates, wobei die mindestens eine erste Gatedurchkontaktierung den aktiven Bereich überlappt; und Anordnen von zweiten Gatedurchkontaktierungen auf einem oder beiden der zwei Gates, wobei sich die zweiten Gatedurchkontaktierungen außerhalb des aktiven Bereichs befinden.
  • In der vorliegenden Offenbarung werden verschiedene Ausführungsformen beschrieben, sodass Fachleute die Aspekte der vorliegenden Offenbarung besser verstehen können. Fachleuten dürfte klar sein, dass sie die vorliegende Offenbarung ohne Weiteres als eine Grundlage zum Gestalten oder Modifizieren anderer Verfahren und Strukturen zum Erreichen der gleichen Ziele und/oder zum Erzielen der gleichen Vorzüge wie bei den hier vorgestellten Ausführungsformen verwenden können. Fachleute dürften ebenfalls erkennen, dass solche äquivalenten Auslegungen nicht von dem Grundgedanken und Schutzumfang der vorliegenden Offenbarung abweichen und dass sie hier verschiedene Änderungen, Ersetzungen und Abwandlungen vornehmen können, ohne von dem Grundgedanken und Schutzumfang der vorliegenden Offenbarung abzuweichen.
  • ZITATE ENTHALTEN IN DER BESCHREIBUNG
  • Diese Liste der vom Anmelder aufgeführten Dokumente wurde automatisiert erzeugt und ist ausschließlich zur besseren Information des Lesers aufgenommen. Die Liste ist nicht Bestandteil der deutschen Patent- bzw. Gebrauchsmusteranmeldung. Das DPMA übernimmt keinerlei Haftung für etwaige Fehler oder Auslassungen.
  • Zitierte Patentliteratur
    • US 63/316037 [0001]

Claims (20)

  1. Integrierte Schaltung mit: einer Dual-Gate-Zelle, die zwei Transistoren bildet, die durch einen gemeinsamen Source/Drain-Anschluss miteinander verbunden sind, wobei die Dual-Gate-Zelle Folgendes aufweist: einen aktiven Bereich, zwei Gateleitungen, die sich quer über den aktiven Bereich erstrecken, mindestens eine erste Gatedurchkontaktierung, die auf einer oder beiden der zwei Gateleitungen angeordnet ist und mit den aktiven Bereich überlappt, und zweite Gatedurchkontaktierungen, die auf einer oder beiden der zwei Gateleitungen und außerhalb des aktiven Bereichs angeordnet sind.
  2. Integrierte Schaltung nach Anspruch 1, wobei die zwei Gateleitungen Folgendes umfassen: eine erste Gateleitung mit einer einzigen darauf angeordneten Gatedurchkontaktierung, wobei die einzige Gatedurchkontaktierung den aktiven Bereich überlappt; und eine zweite Gateleitung mit zwei darauf angeordneten Gatedurchkontaktierungen, wobei die zwei Gatedurchkontaktierungen außerhalb des aktiven Bereichs angeordnet sind.
  3. Integrierte Schaltung nach Anspruch 2, wobei die Dual-Gate-Zelle die zwei Transistoren in einer Kaskadenkonfiguration für einen rauscharmen Verstärker verbindet.
  4. Integrierte Schaltung nach einem der vorhergehenden Ansprüche, wobei die zwei Gateleitungen Folgendes umfassen: eine erste Gateleitung mit drei darauf angeordneten Gatedurchkontaktierungen, wobei eine der drei Gatedurchkontaktierungen den aktiven Bereich überlappt und zwei der drei Gatedurchkontaktierungen außerhalb des aktiven Bereichs angeordnet sind; und eine zweite Gateleitung mit drei darauf angeordneten Gatedurchkontaktierungen, wobei eine der drei Gatedurchkontaktierungen den aktiven Bereich überlappt und zwei der drei Gatedurchkontaktierungen außerhalb des aktiven Bereichs angeordnet sind.
  5. Integrierte Schaltung nach Anspruch 4, wobei die Dual-Gate-Zelle die zwei Transistoren in einer Stapelgate-Konfiguration für einen spannungsgesteuerten Oszillator verbindet.
  6. Integrierte Schaltung nach Anspruch 4, wobei wobei die Dual-Gate-Zelle die zwei Transistoren in einer Stapelgate-Konfiguration für einen Mischer verbindet.
  7. Integrierte Schaltung nach Anspruch 4, wobei die zwei Transistoren der Dual-Gate-Zelle mit einer Vier-Gate-Stapelzelle verbunden werden, um einen spannungsgesteuerten Oszillator herzustellen.
  8. Integrierte Schaltung nach einem der vorhergehenden Ansprüche, wobei die mindestens eine Gatedurchkontaktierung und die zweiten Gatedurchkontaktierungen die Gateleitungen mit einer ersten Metallisierungsschicht verbinden.
  9. Integrierte Schaltung nach Anspruch 8, wobei die erste Metallisierungsschicht durch Leiterbahnen, die sich orthogonal zu der ersten Metallisierungsschicht erstrecken, in Segmente zertrennt wird.
  10. Zelle zum Verbinden von Transistoren einer Schaltung, wobei die Zelle Folgendes aufweist: einen aktiven Bereich; mehrere Transistorpaare in der Schaltung, wobei sich zwischen jedem Transistorpaar ein zugehöriger Source/Drain-Anschluss befindet und die Transistoren jeweilige Gates aufweisen, die sich über den aktiven Bereich erstrecken; mindestens eine erste Gatedurchkontaktierung, die auf einem oder beiden der Gates jedes Transistorpaars angeordnet ist und den aktiven Bereich überlappt; und zweite Gatedurchkontaktierungen, die auf einem oder beiden der Gates jedes Transistorpaars und außerhalb des aktiven Bereichs angeordnet sind.
  11. Zelle nach Anspruch 10, wobei die Gates jedes Transistorpaar Folgendes umfassen: ein erstes Gate mit einer einzigen darauf angeordneten Gatedurchkontaktierung, wobei die einzige Gatedurchkontaktierung den aktiven Bereich überlappt; und ein zweites Gate mit zwei darauf angeordneten Gatedurchkontaktierungen, wobei die zwei Gatedurchkontaktierungen außerhalb des aktiven Bereichs angeordnet sind.
  12. Zelle nach Anspruch 11, wobei die Zelle jedes Transistorpaar in einer Kaskadenkonfiguration verbindet, um einen rauscharmen Verstärker herzustellen.
  13. Zelle nach einem der Ansprüche 10 bis 12, wobei die Gates jedes Transistorpaars Folgendes umfassen: ein erstes Gate mit drei darauf angeordneten Gatedurchkontaktierungen, wobei eine der drei Gatedurchkontaktierungen den aktiven Bereich überlappt und zwei der drei Gatedurchkontaktierungen außerhalb des aktiven Bereichs angeordnet sind; und ein zweites Gate mit drei darauf angeordneten Gatedurchkontaktierungen, wobei eine der drei Gatedurchkontaktierungen den aktiven Bereich überlappt und zwei der drei Gatedurchkontaktierungen außerhalb des aktiven Bereichs angeordnet sind.
  14. Zelle nach einem der Ansprüche 11 bis 13, wobei die Zelle jedes Transistorpaar in einer Stapelgate-Konfiguration verbindet, um einen Mischer herzustellen.
  15. Zelle nach einem der Ansprüche 11 bis 13, wobei die Zelle jedes Transistorpaar in einer Stapelgate-Konfiguration verbindet, um einen spannungsgesteuerten Oszillator herzustellen.
  16. Zelle nach einem der Ansprüche 11 bis 15, wobei die mindestens eine Gatedurchkontaktierung und die zweiten Gatedurchkontaktierungen die Gateleitungen mit einer ersten Metallisierungsschicht verbinden.
  17. Verfahren zum Herstellen einer Zelle, umfassend: Erzeugen eines aktiven Bereichs der Zelle über einem Substrat; Anordnen eines ersten Gates eines ersten Transistors und eines zweiten Gates eines zweiten Transistors über dem aktiven Bereich; Anordnen mindestens einer ersten Gatedurchkontaktierung auf einem oder beiden der zwei Gates, wobei die mindestens eine erste Gatedurchkontaktierung den aktiven Bereich überlappt; und Anordnen von zweiten Gatedurchkontaktierungen auf einem oder beiden der zwei Gates, wobei sich die zweiten Gatedurchkontaktierungen außerhalb des aktiven Bereichs befinden.
  18. Verfahren nach Anspruch 17, das weiterhin Folgendes umfasst: Zertrennen einer Struktur in einer ersten Metallisierungsschicht der Zelle, um eine Fläche der Zelle zu reduzieren.
  19. Verfahren nach Anspruch 17 oder 18, wobei der erste Transistor und der zweite Transistor in einer Dual-Gate-Konfiguration mit einem gemeinsamen Source/Drain-Anschluss verbunden werden.
  20. Verfahren nach Anspruch 19, das weiterhin Folgendes umfasst: Verbinden mehrerer der Dual-Gate-Konfigurationen miteinander in der Zelle, um eine Komponente einer HF-Schaltung herzustellen.
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