DE102020104809A1 - Halbleitervorrichtung mit source-widerstand und herstellungsverfahren derselben - Google Patents

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semiconductor device
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Po-Zeng Kang
Wen-Shen Chou
Yung-Chow Peng
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Taiwan Semiconductor Manufacturing Co TSMC Ltd
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Abstract

Ein Halbleiterbauelement weist Transistoren und einen Widerstand auf. Die Transistoren sind zwischen einem Stromanschluss und einem Masseanschluss in Serie geschaltet, und Gate-Anschlüsse der Transistoren sind miteinander verbunden. Der Widerstand ist über die Transistoren gelegt. Der Widerstand ist zwischen einen Source-Anschluss der Transistoren und den Masseanschluss geschaltet.

Description

  • QUERVERWEIS ZU VERBUNDENER ANMELDUNG
  • Diese Anmeldung beansprucht die Priorität der vorläufigen US-Patentanmeldung Nr. 62/812,181 , eingereicht am 28. Februar 2019, die durch Bezugnahme in die vorliegende Anmeldung aufgenommen wird.
  • ALLGEMEINER STAND DER TECHNIK
  • Mit der der Weiterentwicklung von Halbleitertechnologien sind integrierte Schaltungen (IC) auf immer kleinere Merkmalsgrößen, wie zum Beispiel 8 Nanometer, 16 Nanometer, 12 Nanometer, 7 Nanometer, 5 Nanometer und darunter, umgestellt worden. Halbleitertechnologien mit kleinen Merkmalsgrößen führen zu verstärkten Interaktionen zwischen Halbleiterfertigung und Design. Die Auswirkungen von Fertigungsabweichungen wird für Halbleitervorrichtungen immer wichtiger. Werden zum Beispiel zwei Transistoren mit identischem Design gefertigt, werden die zwischen diesen beiden Transistoren bestehenden Fertigungsabweichungen eine Nichtübereinstimmung zwischen diesen beiden Transistoren verursachen. Derartige Abweichungen können eine Verschiebung des Verhältnisses zwischen zwei Halbleiterwiderständen verursachen. Somit können einige kritische Leistungsindizes, wie zum Beispiel Zeitsteuerung, Störanfälligkeit/Rauschen und Zuverlässigkeit beeinträchtigt sein.
  • Figurenliste
  • Aspekte der vorliegenden Offenbarung lassen sich am besten anhand der folgenden detaillierten Beschreibung in Verbindung mit den beiliegenden Zeichnungen verstehen. Es ist zu beachten, dass gemäß der branchenüblichen Praxis verschiedene Merkmale nicht maßstabsgetreu dargestellt sind. Tatsächlich können die Abmessungen der verschiedenen Merkmale zugunsten einer klaren Erläuterung willkürlich vergrößert oder verkleinert sein.
    • 1 ist ein beispielhaftes Layout-Diagramm einer Halbleitervorrichtung im Einklang mit verschiedenen Ausführungsformen der vorliegenden Offenbarung.
    • 2 ist ein Diagramm in der Draufsicht, welches eine Struktur der Transistorgruppe und des Widerstands in der Halbleitervorrichtung im Einklang mit einigen Ausführungsformen zeigt.
    • 3 ist ein Diagramm in der Schnittansicht entlang einer Schnittlinie der Transistorgruppe in 2 gemäß einigen Ausführungsformen der vorliegenden Offenbarung.
    • 4A, 4B, 4C und 4D sind Diagramme in der Schnittansicht entlang einer weiteren Schnittlinie der Transistorgruppe und der Dünnschichtwiderstände des Widerstands in 2 gemäß einigen Ausführungsformen der vorliegenden Offenbarung.
    • 5A ist ein Diagramm in der Draufsicht, welches Metall-Interconnects (Metall-Zwischenverbindungen) im zweiten Bereich in 2 im Einklang mit einigen Ausführungsformen zeigt.
    • 5B ist ein weiteres Diagramm in der Draufsicht, welches Metall-Interconnects im zweiten Bereich in 2 im Einklang mit einigen Ausführungsformen zeigt.
    • 6A ist ein Diagramm in der Draufsicht, welches Dünnschichtwiderstände der Widerstände im dritten Bereich in 2 im Einklang mit einigen Ausführungsformen zeigt.
    • 6B ist ein weiteres Diagramm in der Draufsicht, welches Dünnschichtwiderstände der Widerstände im dritten Bereich in 2 im Einklang mit einigen Ausführungsformen zeigt.
    • 7 ist ein beispielhaftes Layout-Diagramm einer Halbleitervorrichtung im Einklang mit verschiedenen Ausführungsformen der vorliegenden Offenbarung.
    • 8 ist ein Ablaufdiagramm, welches ein Verfahren zum Herstellen einer Halbleitervorrichtung im Einklang mit einigen Ausführungsformen zeigt.
  • AUSFÜHRLICHE BESCHREIBUNG
  • Die folgende Offenbarung stellt viele verschiedene Ausführungsformen, oder Beispiele, zum Umsetzen verschiedener Merkmale des bereitgestellten Gegenstands dar. Spezifische Beispiele von Komponenten und Anordnungen sind nachfolgend beschrieben, um die vorliegende Offenbarung zu vereinfachen. Dies sind selbstverständlich nur Beispiele und nicht als Einschränkung auszulegen. Zum Beispiel kann die Bildung eines ersten Merkmals über oder auf einem zweiten Merkmal in der folgenden Beschreibung Ausführungsformen umfassen, in welchen das erste Merkmal und das zweite Merkmal in direktem Kontakt miteinander gebildet sind, und kann ebenfalls Ausführungsformen umfassen, in welchen zusätzliche Merkmale zwischen dem ersten Merkmal und dem zweiten Merkmal gebildet sein können, sodass das erste Merkmal und das zweite Merkmal nicht in direktem Kontakt miteinander sein können. Darüber hinaus kann die vorliegende Offenbarung Bezugsziffern und/oder -Zeichen in den verschiedenen Beispielen wiederholen. Diese Wiederholung dient dem Zweck der Vereinfachung und Klarheit, und schreibt für sich selbst keine Beziehung zwischen den verschiedenen erörterten Ausführungsformen und/oder Konfigurationen vor.
  • Die in dieser Patentschrift verwendeten Begriffe weisen im Allgemeinen ihre gewöhnlichen Bedeutungen im Fachgebiet und im spezifischen Kontext, in welchem jeder der Begriffe verwendet ist, auf. Die Verwendung von Beispielen in dieser Patentschrift, unter anderem von Beispielen beliebiger, hierin erörterter Begriffe, dient nur der Veranschaulichung und schränkt den Umfang und die Bedeutung dieser Offenbarung oder irgendwelcher beispielhafter Begriffe in keiner Weise ein. Des Weiteren ist die vorliegende Offenbarung nicht auf die verschiedenen, in dieser Patentschrift dargelegten Ausführungsformen beschränkt.
  • Obwohl die Begriffe „erste/r/s“, „zweite/r/s“ etc. hierin verwendet sein können, um verschiedene Elemente zu beschreiben, versteht sich, dass diese Elemente durch diese Begriffe nicht eingeschränkt werden. Die Begriffe werden dazu verwendet, ein Element von einem anderen zu unterscheiden. Zum Beispiel kann ein erstes Element als ein zweites Element, und ebenso ein zweites Element als ein erstes Element bezeichnet werden, ohne vom Umfang der Ausführungsformen abzuweichen. Wie hierin verwendet umfasst der Begriff „und/oder“ beliebige und sämtliche Kombinationen eines oder mehrerer der dazu aufgelisteten Elemente.
  • Wie hierin verwendet sind die Begriffe „umfassend“, „einschließlich“, „aufweisend“, „enthaltend“, „beinhaltend“ und dergleichen als offen bzw. nicht eingeschränkt auszulegen, d.h. sie bedeuten (unter anderem) aufweisend, aber nicht beschränkt auf.
  • Bezugnahmen in dieser gesamten Patentschrift auf „Ausführungsform“, „eine Ausführungsform“ oder „einige/manche Ausführungsformen“ bedeuten, dass ein bestimmtes Merkmal, eine bestimmte Struktur, eine bestimmte Umsetzung oder eine bestimmte Eigenschaft, welche in Zusammenhang mit der/den Ausführungsform(en) beschrieben ist, in mindestens einer Ausführungsform der vorliegenden Offenbarung enthalten ist. Somit beziehen sich die Vorkommen der Phrasen „in einer Ausführungsform“, „in der Ausführungsform“ oder „in einigen/manchen Ausführungsformen“ an verschiedenen Stellen innerhalb dieser gesamten Patentschrift nicht unbedingt alle auf dieselbe Ausführungsform. Darüber hinaus können die besonderen Merkmale, Strukturen, Umsetzungen oder Eigenschaften in jeglicher geeigneten Art und Weise in einer oder mehreren Ausführungsformen kombiniert werden oder sein.
  • Halbleitertechnologien mit kleineren Merkmalsgrößen führen zu verstärkten Interaktionen zwischen Halbleiterfertigung und Design. Zum Beispiel können bei der Herstellung eines Transistors die Fertigungsabweichungen eine Verschiebung einiger kritischer Leistungsindizes, wie zum Beispiel parasitärer Widerstand, Zeitsteuerung, Störanfälligkeit/Rauschen und Zuverlässigkeit, verursachen. Verschiebt sich der parasitäre Widerstand des Transistors im Einklang mit den Fertigungsabweichungen, wird sich ein Betriebsstrom, welcher durch den Transistor fließt, dramatisch verändern. Einige Ausführungsformen in dieser Offenbarung weisen einen Source-Widerstand, welcher zwischen einen Source-Anschluss eines Transistors und einen Masseanschluss geschaltet ist, auf, und der Source-Widerstand kann dazu verwendet werden, eine Veränderung des Betriebsstroms hervorgerufen durch Veränderungen des Transistors zu unterdrücken oder zu reduzieren.
  • 1 ist ein beispielhaftes Layout-Diagramm einer Halbleitervorrichtung im Einklang mit verschiedenen Ausführungsformen der vorliegenden Offenbarung. Wie veranschaulichend in 1 gezeigt, weist die Halbleitervorrichtung 100 eine Transistorgruppe 120 (aufweisend Transistoren T1, T2, T3... Tn), einen Widerstand 140 und eine Last 160 auf. In einigen Ausführungsformen ist n eine positive Ganzzahl größer oder gleich 3. Die Anzahl der Transistoren T1~Tn in der Halbleitervorrichtung 100 in 1 ist zur Veranschaulichung angegeben. Verschiedene Anzahlen von Transistoren T1~Tn sind im betrachteten Umfang der vorliegenden Offenbarung eingeschlossen.
  • Beispiele für die Transistoren T1~Tn umfassen, sind jedoch nicht beschränkt auf, Metalloxid-Halbleiter-Feldeffekttransistoren (MOSFET), komplementäre Metalloxid-Halbleiter-Transistoren (CMOS-Transistoren), Bipolartransistoren (BJT), Hochspannungstransistoren, Hochfrequenztransistoren, p-Kanal- und/oder n-Kanal-Feldeffekttransistoren (PFET/NFET) etc., FinFET oder planare MOS-Transistoren mit erhöhter Source/Drain. Die Transistoren Ti~Tn, welche in 1 zur Veranschaulichung gezeigt sind, sind zum Zweck der Veranschaulichung die Metalloxid-Halbleiter-Feldeffekttransistoren (MOSFET). Die Finnen können durch irgendein geeignetes Verfahren strukturiert werden. Zum Beispiel können die Finnen unter Verwendung eines oder mehrerer lithografischer Prozesse umfassend Doppelstrukturierungs- oder Mehrfachstrukturierungsprozesse strukturiert werden. Im Allgemeinen kombinieren Doppelstrukturierungs- und Mehrfachstrukturierungsprozesse Fotolithografie und selbstausrichtende Prozesse, wodurch sie die Schaffung von Strukturen ermöglichen, welche zum Beispiel Abstände aufweisen, die kleiner sind als jene, die unter Verwendung eines einzigen, direkten Fotolithografieprozesses erreichbar wären. In einer Ausführungsform wird zum Beispiel eine Opferschicht über einem Substrat gebildet und unter Verwendung eines Fotolithografieprozesses strukturiert. Abstandselemente werden zusammen mit der strukturierten Opferschicht unter Verwendung eines selbstausrichtenden Prozesses gebildet. Dann wird die Opferschicht entfernt, und die verbleibenden Abstandselemente können dazu verwendet werden, die Finnen zu strukturieren.
  • Wie in 1 zur Veranschaulichung gezeigt, sind die Transistoren T1, T2, T3... Tn in der Transistorgruppe 120 zwischen einem Stromanschluss PS und einem Masseanschluss GND in Serie geschaltet. Zum Beispiel ist ein Source-Anschluss S des Transistors T1 über den Widerstand 140 mit dem Masseanschluss GND verbunden; ein Drain-Anschluss D des Transistors T1 ist mit einem Source-Anschluss D des Transistors T2 verbunden; ein Drain-Anschluss D des Transistors T2 ist mit einem Source-Anschluss D des Transistors T3 verbunden; ein Drain-Anschluss D des Transistors T3 ist mit einem Source-Anschluss D eines nächsten Transistors (in 1 nicht gezeigt) verbunden, und so weiter. Am anderen Ende der in Serie geschalteten Transistoren T1~Tn ist ein Drain-Anschluss D des Transistors Tn über die Last 160 mit dem Stromanschluss PS verbunden.
  • Wie in 1 zur Veranschaulichung gezeigt, sind Gate-Anschlüsse der Transistoren T1~Tn durch einen ersten Metall-Interconnect MIC1 miteinander verbunden. Die Gate-Anschlüsse der Transistoren T1~Tn in der Transistorgruppe 120 sind als ein gestapelter Gate-Anschluss Gst1 kombiniert. Die in Serie geschalteten Transistoren T1~Tn in der Transistorgruppe 120 werden gemeinsam durch einen Spannungspegel am gestapelten Gate Gst1 ein- oder ausgeschaltet. Daher können die Transistoren T1~Tn in der Transistorgruppe 120 als ein äquivalenter Transistor wirken. Der erste Metall-Interconnect MIC1 ist in einer der Metallschichten, wie zum Beispiel der ersten Metallschicht (M1), der zweiten Metallschicht (M2), der dritten Metallschicht (M3), der vierten Metallschicht (M4), der fünften Metallschicht (M5) oder dergleichen, welche über die Transistorgruppe 120 gelegt sind, angeordnet.
  • In einigen Ausführungsformen weist jeder der Transistoren T1~Tn in der Transistorgruppe 120 dieselbe Größe oder ungefähr dieselben Größe auf. In einigen Ausführungsformen weist jeder der Transistoren T1~Tn in der Transistorgruppe 120 im Einklang mit einem Fertigungsprozessstandard eine Gate-Länge in einem Bereich von ungefähr 1 Mindest-Gate-Längeneinheit bis ungefähr 5 Mindest-Gate-Längeneinheiten auf. Falls jeder der Transistoren T1~Tn in der Transistorgruppe 120 eine Gate-Länge von mehr als 5 Mindest-Gate-Längeneinheiten aufweist, wird eine von der Transistorgruppe 120 eingenommene Gesamtgröße zu groß.
  • Wie in 1 zur Veranschaulichung gezeigt, ist der Widerstand 140 zwischen die Transistorgruppe 120 und den Masseanschluss GND geschaltet. Insbesondere ist ein erstes Ende des Widerstands 140 durch einen zweiten Metall-Interconnect MIC2 mit einem Source-Anschluss des Transistors T1 verbunden, und ein zweites Ende des Widerstands 140 ist durch einen dritten Metall-Interconnect MIC3 mit dem Masseanschluss GND verbunden. Der zweite Metall-Interconnect MIC2 und der dritte Metall-Interconnect MIC3 sind auf mindestens einer der Metallschichten, wie zum Beispiel der ersten Metallschicht (M1), der zweiten Metallschicht (M2), der dritten Metallschicht (M3), der vierten Metallschicht (M4), der fünften Metallschicht (M5) oder dergleichen, welche über die Transistorgruppe 120 gelegt sind, angeordnet.
  • 2 ist ein Diagramm in der Draufsicht, welches eine Struktur der Transistorgruppe 120 und des Widerstands 140 in der Halbleitervorrichtung 100 im Einklang mit einigen Ausführungsformen zeigt. In Bezug auf die Ausführungsformen von 1 sind dieselben Elemente in 2 zum einfacheren Verständnis mit denselben Bezugsziffern bezeichnet.
  • Zur Vereinfachung sind drei Transistoren T1, T2 und T3 der Transistorgruppe 120 in 2 markiert. Wie Ausführungsformen in 2 zur Veranschaulichung zeigen, sind die Transistoren T1 und T2 auf einem zusammenhängenden aktiven Bereich 121 nebeneinander umgesetzt, und die Transistoren T2 und T3 sind auf dem zusammenhängenden aktiven Bereich 121 nebeneinander umgesetzt. Desgleichen können andere Transistoren (z.B. Tn) der Transistorgruppe 120 auf eine ähnliche Weise umgesetzt sein.
  • 3 ist ein Diagramm in der Schnittansicht entlang der Linie „A-A“ der Transistorgruppe 120 in 2 gemäß einigen Ausführungsformen der vorliegenden Offenbarung. In Bezug auf die Ausführungsformen von 1 und 2 sind ähnliche Elemente in 3 zum besseren Verständnis mit denselben Bezugsziffern gekennzeichnet. Wie in 3 zur Veranschaulichung gezeigt, weist die Transistorgruppe 120 Source-/Drain-Bereiche (S/D) angeordnet im zusammenhängenden aktiven Bereich 121 und Gate-Elektroden (G) angeordnet auf einer oberen Fläche des zusammenhängenden aktiven Bereichs 121 auf. Jede der Gate-Elektroden (G) ist über einem Kanal 122 zwischen zwei benachbarten Source-/Drain-Bereiche (S/D) angeordnet.
  • In einigen Ausführungsformen sind die Gate-Elektroden (G) der Transistoren in der Transistorgruppe 120 durch dotierte Polysilizium-Gates oder Metall-Gates mit hoher Dielektrizitätskonstante (HiK-Metall-Gates) umgesetzt. In einigen Ausführungsformen beträgt eine Gate-Strukturdichte jedes der dotierten Polysilizium-Gates oder HiK-Metall-Gates ungefähr 5 % bis ungefähr 30 %. Falls die Gate-Strukturdichte weniger als 5 % beträgt, ist eine Flächennutzungseffizienz bei der Platzierung der Gate-Struktur niedrig, und dieselbe Gate-Struktur nimmt eine größere Fläche ein. Falls die Gate-Strukturdichte höher als 30 % ist, sind zwei benachbarte Gate-Strukturen zu nahe beieinander angeordnet, und diese beiden Gate-Strukturen könnten Interferenzprobleme aufweisen. In einigen Ausführungsformen sind sämtliche Bereiche/Objekte der Transistoren in der Transistorgruppe 120 derart begrenzt, dass sie eine Toleranzlücke der Dichte von ungefähr 1 % bis ungefähr 15 % innerhalb eines Such-/Prüffensters von ungefähr 2 µm bis 10 µm im Quadrat aufweisen. Die Toleranzlücke der Dichte und die Größe des Such-/Prüffensters hängen vom Herstellungsprozess der Halbleitervorrichtung 100 ab. Falls die Größe des Such-/Prüffensters kleiner als 2 µm ist, nimmt die Prüfung der Halbleitervorrichtung 100 sehr viel Zeit in Anspruch. Falls die Größe des Such-/Prüffensters größer als 10 µm ist, kann ein Durchschnittseffekt auftreten (zum Beispiel können ein zu dichter Block und ein zu wenig dichter Block kombiniert werden, sodass sie zusammen als qualifizierte Blöcke erkannt werden), und das Such-/Prüffenster kann zu viele Polygone oder Blöcke enthalten.
  • In einigen Ausführungsformen weist jeder der Transistoren T1~Tn in der Transistorgruppe 120 in 1 eine Gate-Länge L (d.h. die Gate-Länge L ist gleich einer Länge eines Kanals 122, der in 3 gezeigt ist), und der durch die Transistorgruppe 120 in 1 gebildete äquivalente Transistor kann eine äquivalente Gate-Länge gleich n*L aufweisen. Mit anderen Worten sind die Transistoren T1~Tn in der Transistorgruppe 120 kombiniert/gestapelt, um den äquivalenten Transistor mit einer äquivalenten Gate-Länge n*L zu bilden, welche n Mal so lange ist, wie die Gate-Länge L jedes der Transistoren T1~Tn. In einigen Fällen erfordert ein Transistor mit einer langen Gate-Länge (z.B. n*L) Steuersignale mit einem relativ hohen Spannungspegel. In den Ausführungsformen, welche in 1 gezeigt sind, kann jeder der Transistoren T1~Tn mit der Gate-Länge L durch einen relativ niedrigen Spannungspegel gesteuert werden (verglichen mit einem Transistor mit der langen Gate-Länge).
  • Der Widerstand 140 ist über der Transistorgruppe 120 angeordnet. Der Widerstand 140 weist mindestens ein Stück Dünnschichtwiderstände auf. Wie bei in 2 zur Veranschaulichung gezeigten Ausführungsformen weist der Widerstand 140 drei Stück Dünnschichtwiderstände 140a, 140b und 140c auf. Die Anzahl der Dünnschichtwiderstände 140a~140c im Widerstand 140 in 2 dient dem Zweck der Veranschaulichung. Verschiedene Anzahlen der Dünnschichtwiderstände 140a~140c sind im betrachteten Umfang der vorliegenden Offenbarung eingeschlossen. Jeder der Dünnschichtwiderstände 140a~140c ist ein Dünnschichtwiderstandsmaterial gebildet über der Transistorgruppe 120. In einigen Ausführungsformen kann jeder der Dünnschichtwiderstände 140a~140c ein Titannitrid-Dünnschichtwiderstand (TiN-Dünnschichtwiderstand) sein, und die Titannitrid-Dünnschichtwiderstände (TiN-Dünnschichtwiderstände) können in einem hochintegrierten-Prozess (VLSI-Prozess) mit geringer Abweichung und/oder hoher Genauigkeit gefertigt werden. In anderen Ausführungsformen können die Dünnschichtwiderstände 140a~140c aus anderen Schichtwiderstandsmaterialien, wie zum Beispiel Nickel-Chrom (Ni-Cr) oder anderen Widerstandsmaterialien, gebildet sein.
  • 4A, 4B, 4C und 4D sind Diagramme in der Schnittansicht entlang der Linie „B-B“ der Transistorgruppe 120 und der Dünnschichtwiderstände 140a~140b des Widerstands 140 in 2 gemäß einigen Ausführungsformen der vorliegenden Offenbarung. In Bezug auf die Ausführungsformen von 1 und 2 sind ähnliche Elemente in 4A bis 4D zum einfacheren Verständnis mit denselben Bezugsziffern gekennzeichnet.
  • Wie in 4A bis 4D zur Veranschaulichung gezeigt, gibt es k verschiedene Schichten von Metallschichten ML1, ML2, ML3,... und MLk, welche über die Transistorgruppe 120 gelegt sind. Es ist festzustellen, dass k eine positive Ganzzahl ist. Verschiedene Anzahlen von Metallschichten sind im betrachteten Umfang der vorliegenden Offenbarung eingeschlossen. Der erste Metall-Interconnect MIC1, der zweite Metall-Interconnect MIC2 und der dritte Metall-Interconnect MIC3 in 1 sind auf mindestens einer der Metallschichten ML1, ML2, ML3,... und MLk, welche in 4A bis 4D gezeigt sind, angeordnet.
  • Wie zur Veranschaulichung in 4A bis 4D gezeigt, gibt es eine oberste Metallschicht TML und eine Bondpad-Schicht APL angeordnet über den Metallschichten ML1~MLk. In einigen Ausführungsformen ist die oberste Metallschicht TML über die Oberseite der Metallschicht MLk gelegt, um die darunterliegenden Metallschichten zu schützen. Die Bondpad-Schicht APL ist über die obersten Metallschicht TML gelegt. In einigen Ausführungsformen wird die Bondpad-Schicht APL zum Verkleben oder Verbinden mit einem Verbindungsstift (in den Figuren nicht gezeigt) außerhalb der Halbleitervorrichtung 100 benützt.
  • Wie in Ausführungsformen in 4A zur Veranschaulichung gezeigt, sind die Dünnschichtwiderstände 140a~140b des Widerstands 140 über die Transistorgruppe 120 gelegt und zwischen der ersten Metallschicht ML1 und der zweiten Metallschicht ML2 angeordnet.
  • Wie in anderen Ausführungsformen zur Veranschaulichung in 4B gezeigt, sind die Dünnschichtwiderstände 140a~140b des Widerstands 140 über die Transistorgruppe 120 gelegt und zwischen der zweiten Metallschicht ML2 und der dritten Metallschicht ML3 angeordnet.
  • Desgleichen sind die Dünnschichtwiderstände 140a~140bdes Widerstands 140 zwischen zwei benachbarten Schichten der Metallschichten ML1-MLk angeordnet. Verschiedene Positionen des Widerstand 140 sind im betrachteten Umfang der vorliegenden Offenbarung eingeschlossen.
  • Wie in anderen Ausführungsformen, welche in 4C zur Veranschaulichung gezeigt sind, sind die Dünnschichtwiderstände 140a~140b des Widerstands 140 über die Transistorgruppe 120 gelegt und zwischen der k-ten Metallschicht MLk und der obersten Metallschicht TML angeordnet.
  • Wie in anderen Ausführungsformen, welche zur Veranschaulichung in 4D gezeigt sind, sind die Dünnschichtwiderstände 140a~140b des Widerstands 140 über die Transistorgruppe 120 gelegt und zwischen der obersten Metallschicht TML und der Bondpad-Schicht APL angeordnet.
  • Mit anderen Worten können die über die Transistorgruppe 120 gelegten Dünnschichtwiderstände des Widerstands 140 zwischen zwei beliebigen benachbarten Schichten ausgewählt aus den Metallschichten ML1-MLk, der obersten Metallschicht TML und der Bondpad-Schicht APL angeordnet sein.
  • Wie zur Veranschaulichung in 2 gezeigt, sind die Transistoren in der Transistorgruppe 120 in einem ersten Bereich A1 umgesetzt. Der erste Metall-Interconnect MIC1, der zweite Metall-Interconnect MIC2 und der Metall-Interconnect MIC3 in 1 sind in einem zweiten Bereich A2 in 2 umgesetzt. Die Dünnschichtwiderstände 140a~140c des Widerstands 140 sind in einem dritten Bereich A3 in 2 umgesetzt. In einigen Ausführungsformen, wie zur Veranschaulichung in 2 gezeigt, kann eine Größe des zweiten Bereichs A2 gleich einer Größe des ersten Bereichs A1 sein, und eine Größe des dritten Bereichs A3 kann kleiner sein, als die Größen des ersten Bereichs A1 und des zweiten Bereichs A2. Falls der dritte Bereich A3, in welchem der Widerstand 140 angeordnet ist, größer ist als der erste Bereich A1 der Transistorgruppe 120, wird der Widerstand 140 andere aktive Komponenten (in den Figuren nicht gezeigt), welche in der Nähe angeordnet sind, beeinträchtigen. Wie in 2 und 4A bis 4D gezeigt, sind die Dünnschichtwiderstände 140 derart über der Transistorgruppe 120 angeordnet, dass der Widerstand 140 auf einem Layout der Halbleitervorrichtung keine zusätzliche Fläche außerhalb des ersten Bereichs A1 (zum Aufnehmen der Transistorgruppe 120) belegt. Der dritte Bereich A3 zum Aufnehmen des Widerstands 140 überlappt sich vollständig mit dem ersten Bereich A1 zum Aufnehmen der Transistorgruppe 120. Mit anderen Worten kann das Bilden des über die Transistorgruppe 120 gelegten Widerstands 140 einen Verbrauch von Flächenressourcen im Layout-Entwurf verringern.
  • Beim chemisch-mechanischen Planarisierungsprozess (CMP-Prozess) ist die Strukturdichte ein kritischer Faktor zum Erreichen der Flachheit und Eigenschaften für eine Schicht selbst sowie andere Schichten über dieser. In einigen Ausführungsformen ist der Bereich A3 des Widerstands 140 kleiner als der oder vom Bereich A2 der Metall-Interconnects MIC1~MIC3 umschlossen, und auch der Bereich A2 ist kleiner als der oder vom ersten Bereich A1 der Transistorgruppe 120 umschlossen, sodass eine Flachheit der Strukturdichte unterer Schichten eine Flachheit der Strukturdichte oberer Schichten sicherstellen kann. Ansonsten werden die unterschiedlichen Strukturdichten auf der Transistorschicht, welche der Transistorgruppe 120 entsprechen, unterschiedliche Dicken auf der Transistorschicht verursachen; unterschiedliche Strukturdichten auf den Metallschichten, welche den Metall-Interconnects MIC1~MIC3 entsprechen, werden unterschiedliche Dichten auf den Metallschichten verursachen; und unterschiedliche Strukturdichten auf der Widerstandsschicht, welche dem Widerstand 140 entspricht, werden unterschiedliche Dicken auf der Widerstandsschicht erzeugen. Falls der Widerstand 140 über dem Bereich A2 oder dem Bereich A3 mit unterschiedlichen Strukturdichten und unterschiedlichen Dicken umgesetzt ist, kann die Höhe der Widerstandsschicht nicht konstant sein, und der Widerstand des Widerstands 140 kann aufgrund der ungleichen Dicken der beiden Bereiche A2 und A3 variieren.
  • 5A ist ein Diagramm in der Draufsicht, welches Metall-Interconnects im zweiten Bereich A2 in 2 gemäß einigen Ausführungsformen zeigt. In Bezug auf die Ausführungsformen von 2 sind ähnliche Elemente in 5A zum besseren Verständnis mit denselben Bezugsziffern gekennzeichnet.
  • Wie in 5A zur Veranschaulichung gezeigt, weist der zweite Bereich A2 einen aktiven Bereich aA2 und einen inaktiven Bereich dA2 auf. Der inaktive Bereich dA2 ist rund um vier Begrenzungskanten des zweiten Bereichs A2 angeordnet und umgibt den aktiven Bereich aA2. Mehrere Metall-Interconnects (darunter aktive Metall-Interconnects aMIC und Dummy-Metall-Interconnects dMIC) sind im zweiten Bereich A2 gebildet. Wie in 5A zur Veranschaulichung gezeigt, sind Metall-Interconnects im aktiven Bereich aA2 die aktiven Metall-Interconnects aMIC. Die aktiven Metall-Interconnects aMIC in 5A werden dazu benützt, den ersten Metall-Interconnect MIC1 (zum Verbinden der Gate-Anschlüsse der Transistoren T1~Tn in 1 miteinander), den zweiten Metall-Interconnect MIC2 (zum Verbinden des Source-Anschlusses des Transistors T1 mit dem Widerstand 140 in 1) und der dritte Metall-Interconnect MIC3 (zum Verbinden des Widerstands 140 mit dem Masseanschluss GND in 1) gemäß den in 1 gezeigten Ausführungsformen umzusetzen. Die Dummy-Metall-Interconnects dMIC, welche mindestens zu einem Teil im inaktiven Bereich dA2 angeordnet sind, werden nicht dazu benutzt, den ersten Metall-Interconnect MIC1, den zweiten Metall-Interconnect MIC2 oder den dritten Metall-Interconnect MIC3 in 1 zu bilden. In einigen Ausführungsformen sind die Dummy-Metall-Interconnects dMIC umgesetzt, um die Flachheit auf der Schicht, auf welcher die Metall-Interconnects angeordnet sind, sicherzustellen.
  • In den Ausführungsformen, welche zur Veranschaulichung in 5A gezeigt sind, sind die aktiven Metall-Interconnects aMIC und die Dummy-Metall-Interconnects dMIC entlang einer horizontalen Richtung angeordnet. In einigen Ausführungsformen beträgt eine Breite jedes der aktiven Metall-Interconnects aMIC und der Dummy-Metall-Interconnects dMIC ungefähr 1 minimale Linienbreiteneinheit bis ungefähr 2 minimale Linienbreiteneinheiten gemäß einem Fertigungsprozessstandard. Aufgrund moderner Metall-/Interconnect-Prozesse werden Metallrouten mit minimaler Merkmalsbreite (z.B. 1 oder 2 minimale Linienbreiteneinheiten) bessere Eigenschaften, wie zum Beispiel niedrigere Widerstände auf den Metallrouten oder geringere Abweichungen von Widerständen auf den Metallrouten, aufweisen. In einigen Ausführungsformen beträgt eine Metalldichte jedes der aktiven Metall-Interconnects aMIC und der Dummy-Metall-Interconnects dMIC ungefähr 15 % bis ungefähr 50 %. Aufgrund moderner Metall-/Interconnect-Prozesse werden die zuvor genannten Metalldichten der aktiven Metall-Interconnects aMIC und der Dummy-Metall-Interconnects dMIC bessere Eigenschaften, wie zum Beispiel niedrigere Widerstände auf den Metall-Interconnects und geringere Abweichungen auf den Metall-Interconnects, herbeiführen. In einigen Ausführungsformen sind sämtliche Objekte der aktiven Metall-Interconnects aMIC und der Dummy-Metall-Interconnects dMIC derart begrenzt, dass sie eine Toleranzlücke von ungefähr 1 % bis ungefähr 15 % innerhalb eines Such-/Prüffensters aufweisen. In einigen Ausführungsform kann eine Größe des Such-/Prüffensters zum Beispiel ungefähr 2 µm bis 10 µm im Quadrat betragen. Beim chemisch-mechanischen Planarisierungsprozess (CMP-Prozess) ist die Strukturdichte ein kritischer Faktor zum Erreichen der Flachheit und von Eigenschaften für eine Schicht selbst sowie andere Schichten über dieser. Falls die Größe des Such-/Prüffensters kleiner als 2 µm ist, kostet es sehr viel Zeit, die Halbleitervorrichtung 100 zu prüfen. Falls die Größe des Such-/Prüffensters größer als 10 µm ist, kann ein Durchschnittseffekt auftreten (zum Beispiel können ein zu dichter Block und ein zu wenig dichter Block kombiniert werden, sodass sie qualifizierte Blöcke sind), und das Such-/Prüffenster kann zu viele Polygone oder Blöcke enthalten. Falls die Toleranzlücke derart gestaltet ist, dass sie mehr als 15 % beträgt, wird die Flachheit der Schichten aktiver Metall-Interconnects aMIC und der Dummy-Metall-Interconnects dMIC mangelhaft sein. Eine mangelhafte Flachheit auf diesen Schichten wird eine schlechte Gleichmäßigkeit der Metall-Interconnects und eine Abweichung der Widerstände der Metall-Interconnects nach sich ziehen.
  • 5B ist ein Diagramm in der Draufsicht, welches Metall-Interconnects im zweiten Bereich A2 in 2 im Einklang mit einigen Ausführungsformen zeigt. In Bezug auf die Ausführungsformen von 2 sind ähnliche Elemente in 5B zum besseren Verständnis mit denselben Bezugsziffern gekennzeichnet.
  • Wie in 5B zur Veranschaulichung gezeigt, weist der zweite Bereich A2 einen aktiven Bereich aA2 und einen inaktiven Bereich dA2 auf. Die aktiven Metall-Interconnects aMIC sind im aktiven Bereich aA2 angeordnet und die Dummy-Metall-Interconnects dMIC sind mindestens zu einem Teil im inaktiven Bereich dA2 angeordnet. In den Ausführungsformen von 5B sind die aktiven Metall-Interconnects aMIC und die Dummy-Metall-Interconnects dMIC entlang einer vertikalen Richtung angeordnet.
  • 6A ist ein Diagramm in der Draufsicht, welches Dünnschichtwiderstände der Widerstände im dritten Bereich A3 in 2 im Einklang mit einigen Ausführungsformen zeigt. In Bezug auf die Ausführungsformen von 2 sind ähnliche Elemente in 6A zum besseren Verständnis mit denselben Bezugsziffern gekennzeichnet.
  • Wie in 6A zur Veranschaulichung gezeigt, weist der dritte Bereich A3 einen aktiven Bereich aA3 und einen inaktiven Bereich dA3 auf. Der inaktive Bereich dA3 ist rund um vier Begrenzungskanten des zweiten Bereichs A3 angeordnet und umgibt den aktiven Bereich aA3. Es gibt mehrere Dünnschichtwiderstände (darunter aktive Dünnschichtwiderstände ai40 und Dummy-Dünnschichtwiderstände d140) gebildet im dritten Bereich A3. Wie in 5A zur Veranschaulichung gezeigt, sind Dünnschichtwiderstände im aktiven Bereich aA3 die aktiven Dünnschichtwiderstände a140. Die aktiven Dünnschichtwiderstände ai40 in 6A werden dazu benützt, den Widerstand 140 gemäß den in 1 gezeigten Ausführungsformen umzusetzen. Die Dummy-Dünnschichtwiderstände d140, welche mindestens zu einem Teil im inaktiven Bereich dA3 angeordnet sind, werden nicht dazu benützt, den Widerstand 140 in 1 zu bilden. In einigen Ausführungsformen sind die Dummy-Dünnschichtwiderstände d140 umgesetzt worden, um die Flachheit auf der Schicht, auf welcher die Dünnschichtwiderstände angeordnet sind, sicherzustellen.
  • In den Ausführungsformen, welche zur Veranschaulichung in 5A gezeigt sind, sind die aktiven Dünnschichtwiderstände ai40 und die Dummy-Dünnschichtwiderstände d140 entlang einer horizontalen Richtung angeordnet. In einigen Ausführungsformen, welche zur Veranschaulichung in 6A gezeigt sind, sind sämtliche der aktiven Dünnschichtwiderstände ai40 mit einer identischen Größe gebildet, sodass jeder einzelne der aktiven Dünnschichtwiderstände ai40 einen gleichförmigen Widerstand bereitstellen kann.
  • 6B ist ein Diagramm in der Draufsicht, welches Dünnschichtwiderstände der Widerstände im dritten Bereich A3 in 2 im Einklang mit einigen Ausführungsformen zeigt. In Bezug auf die Ausführungsformen von 2 sind ähnliche Elemente in 6B zum besseren Verständnis mit denselben Bezugsziffern gekennzeichnet.
  • Wie in 6B zur Veranschaulichung gezeigt, weist der dritte Bereich A3 einen aktiven Bereich aA3 und einen inaktiven Bereich dA3 auf. Die aktiven Dünnschichtwiderstände ai40 sind im aktiven Bereich aA3 angeordnet, und die Dummy-Dünnschichtwiderstände d140 sind mindestens zu einem Teil im inaktiven Bereich dA3 angeordnet. In den Ausführungsformen von 6B sind die aktiven Dünnschichtwiderstände ai40 und die Dummy-Dünnschichtwiderstände d140 entlang einer vertikalen Richtung angeordnet.
  • Wie in 1 zur Veranschaulichung gezeigt, ist der Widerstand 140 zwischen der Transistorgruppe 120 und dem Masseanschluss GND angeordnet. Es wird angenommen, dass zwischen der Transistorgruppe 120 und dem Masseanschluss GND kein Widerstand 140 angeordnet ist, sodass eine Eingangs-/Ausgangs-Systemspannung (IO-Systemspannung) Vmax (zwischen dem Stromanschluss PW und dem Masseanschluss GND) an der Last 180 und der Transistorgruppe 120 anliegt. Bei dieser Annahme ohne den Widerstand 140 während einer Einschaltphase oder Anlaufphase wird eine Gate-Vorspannung (Vgs) des Transistors To dramatisch bis zur Eingangs-/Ausgangs-Systemspannung (IO-Systemspannung) Vmax ansteigen, und wird einen überschießenden Strom über die Last 160 und die Transistorgruppe 120 erzeugen. Wie in 1 zur Veranschaulichung gezeigt, ist zwischen der Transistorgruppe 120 und dem Masseanschluss GND der Widerstand 140 angeordnet. In Ausführungsformen, welche in 1 gezeigt sind, wird der Widerstand 140, wenn der überschießende Strom über den Widerstand fließt, einen Stromwiderstandsabfall (IR-Abfall) bewirken, welcher eine in 1 gezeigte Spannungsdifferenz Vres derart ausgleicht, dass die Gate-Vorspannung (Vgs) des Transistors To rasch abfällt und dann zu einer stabilen Spannung zurückkehrt, welche gleich einer oder geringer als eine Kernbetriebsspannung Vcore ist. In diesem Fall ist der Widerstand 140 in der Lage, eine Vorspannungstemperaturinstabilitätsbeanspruchung (BTI-Beanspruchung) des Transistors T0 zu unterdrücken. Die Spannungsdifferenz Vres ist gleich dem Spannungsabfall am/über den Widerstand 140. Die Eingangs-/Ausgangs-Systemspannung (IO-Systemspannung) Vmax ist die Maximalspannung für den Betrieb von Schaltungen oder die Maximalversorgungsspannung von Schaltungen. Die Kernbetriebsspannung Vcore ist gleich der Versorgungsspannung von Schaltungen, wenn die „Kernvorrichtung“ oder „Dünnoxidschicht“-Vorrichtung für eine Schaltung verwendet wird. Wenn ein Strom (I) durch den Widerstand 140 (R) und eine Kernschaltung (in welcher die Kernbetriebsspannung Vcore anliegt) fließt, ist die Spannungsdifferenz Vres (d.h. der Spannungsabfall am Widerstand 140) gleich I*R. Wenn sich die Kernbetriebsspannung Vcore verringert, neigt daher der Strom (I) dazu, sich entsprechend zu erhöhen, und die Spannungsdifferenz Vres wird sich demgemäß erhöhen (Vres=I*R), um die Verringerung der Kernbetriebsspannung Vcore zu kompensieren. Daher kann in einigen Ausführungsformen eine Spannungsdifferenz Vres zugewiesen werden, welche sich Abweichungen der Eingangs-/Ausgangs-Systemspannung (IO-Systemspannung) Vmax oder der Kernbetriebsspannung Vcore derart anpasst oder diese kompensiert, dass die Last 160 und die Transistorgruppe 120 bei einer stabilen Spannung arbeiten können.
  • 7 ist ein beispielhaftes Layout-Diagramm einer Halbleitervorrichtung im Einklang mit verschiedenen Ausführungsformen der vorliegenden Offenbarung. Wie in 7 zur Veranschaulichung gezeigt, weist die Halbleitervorrichtung 200 eine erste Transistorgruppe 220a und eine zweite Transistorgruppe 220b, einen ersten Widerstand 240a, einen zweiten Widerstand 240b, eine Last 260 und einen Spannungsgenerator 280 auf.
  • Sowohl die erste Transistorgruppe 220a als auch die zweite Transistorgruppe 220b weist jeweils n Transistoren T1~Tn auf. Mit anderen Worten weist die erste Transistorgruppe 220a n Transistoren T1~Tn und die zweite Transistorgruppe 220b weitere n Transistoren T1~Tn auf. In einigen Ausführungsformen ist n eine positive Ganzzahl größer oder gleich 3. Die Anzahl der Transistoren T1~Tn in der Halbleitervorrichtung 200 in 7 ist zur Veranschaulichung angegeben. Verschiedene Anzahlen von Transistoren T1~Tn sind im betrachteten Umfang der vorliegenden Offenbarung eingeschlossen. Hinsichtlich der Einzelheiten sowohl in der ersten Transistorgruppe 220a als auch in der zweiten Transistorgruppe 220b kann auf die Transistorgruppe 120 offenbart in Ausführungsformen, welche in 1, 2, 3, 4A bis 4D und 5A bis 5B gezeigt sind, verwiesen werden.
  • Beispiele für die Transistoren T1~Tn umfassen, sind jedoch nicht beschränkt auf, Metalloxid-Halbleiter-Feldeffekttransistoren (MOSFET), komplementäre Metalloxid-Halbleiter-Transistoren (CMOS-Transistoren), Bipolartransistoren (BJT), Hochspannungstransistoren, Hochfrequenztransistoren, p-Kanal- und/oder n-Kanal-Feldeffekttransistoren (PFET/NFET) etc., FinFET oder planare MOS-Transistoren mit erhöhter Source/Drain. Die Transistoren T1~Tn, welche in 7 zur Veranschaulichung gezeigt sind, sind zum Zweck der Veranschaulichung die Metalloxid-Halbleiter-Feldeffekttransistoren (MOSFET).
  • Die Transistoren T1~Tn in der ersten Transistorgruppe 220a sind zwischen einem ersten Stromanschluss PW1 und einem ersten Masseanschluss GND1 in Serie geschaltet. Gate-Anschlüsse der Transistoren T1~Tn in der ersten Transistorgruppe 220a sind durch einen ersten Metall-Interconnect MIC1 miteinander verbunden. Die Gate-Anschlüsse der Transistoren T1~Tn in der ersten Transistorgruppe 220a sind als ein gestapelter Gate-Anschluss Gst1 kombiniert. Wie in 7 zur Veranschaulichung gezeigt, ist der gestapelte Gateanschluss Gst1 durch den Stromgenerator 280 auch mit dem ersten Stromanschluss PW1 verbunden. Die in Serie geschalteten Transistoren T1~Tn in der ersten Transistorgruppe 220a werden gemeinsam durch einen Spannungspegel am gestapelten Gate Gst1 ein- oder ausgeschaltet. Daher können die Transistoren T1~Tn in der ersten Transistorgruppe 220a als ein äquivalenter Transistor wirken. Der erste Metall-Interconnect MIC1 ist in einer der Metallschichten, wie zum Beispiel der ersten Metallschicht (M1), der zweiten Metallschicht (M2), der dritten Metallschicht (M3), der vierten Metallschicht (M4), der fünften Metallschicht (M5) oder dergleichen, welche über der Transistorgruppe 220a angeordnet sind, angeordnet.
  • In einigen Ausführungsformen weist jeder der Transistoren T1~Tn in der ersten Transistorgruppe 220a dieselbe Größe oder ungefähr dieselben Größe auf. In einigen Ausführungsformen weist jeder der Transistoren T1~Tn in der ersten Transistorgruppe 220a im Einklang mit einem Fertigungsprozessstandard eine Gate-Länge in einem Bereich von ungefähr 1 Mindest-Gate-Längeneinheit bis ungefähr 5 Mindest-Gate-Längeneinheiten auf. Falls jeder der Transistoren T1~Tn in der ersten Transistorgruppe 220a eine Gate-Länge von mehr als 5 Mindest-Gate-Längeneinheiten aufweist, wird eine von der ersten Transistorgruppe 220a eingenommene Gesamtgröße zu groß.
  • Wie in 7 zur Veranschaulichung gezeigt, ist der erste Widerstand 240a zwischen die erste Transistorgruppe 220a und den ersten Masseanschluss GND1 geschaltet. Insbesondere ist ein erstes Ende des ersten Widerstands 240a durch einen zweiten Metall-Interconnect MIC2 mit einem Source-Anschluss des Transistors T1 in der ersten Transistorgruppe 220a verbunden, und ein zweites Ende des ersten Widerstands 240a ist durch einen dritten Metall-Interconnect MIC3 mit dem ersten Masseanschluss GND1 verbunden. Der zweite Metall-Interconnect MIC2 und der dritte Metall-Interconnect MIC3 sind auf mindestens einer der Metallschichten, wie zum Beispiel der ersten Metallschicht (M1), der zweiten Metallschicht (M2), der dritten Metallschicht (M3), der vierten Metallschicht (M4), der fünften Metallschicht (M5) oder dergleichen, welche über die erste Transistorgruppe 220a gelegt sind, angeordnet.
  • Die Transistoren T1~Tn in der zweiten Transistorgruppe 220b sind zwischen einem zweiten Stromanschluss PW2 und einem zweiten Masseanschluss GND2 in Serie geschaltet. Gate-Anschlüsse der Transistoren T1~Tn in der zweiten Transistorgruppe 220b sind durch einen vierten Metall-Interconnect MIC4 miteinander verbunden. Die Gate-Anschlüsse der Transistoren T1~Tn in der zweiten Transistorgruppe 220b sind als ein gestapelter Gate-Anschluss Gst2 kombiniert. Der gestapelte Gate-Anschluss Gst2 ist mit dem gestapelten Gate-Anschluss Gst1 der ersten Transistorgruppe 220a verbunden. Die in Serie geschalteten Transistoren T1~Tn in der zweiten Transistorgruppe 120b werden gemeinsam durch einen Spannungspegel am gestapelten Gate Gst2 ein- oder ausgeschaltet. Daher können die Transistoren T1~Tn in der zweiten Transistorgruppe 120b als ein äquivalenter Transistor wirken. Der vierte Metall-Interconnect MIC4 ist in einer der Metallschichten, wie zum Beispiel der ersten Metallschicht (M1), der zweiten Metallschicht (M2), der dritten Metallschicht (M3), der vierten Metallschicht (M4), der fünften Metallschicht (M5) oder dergleichen, welche über die zweite Transistorgruppe 220b gelegt sind, angeordnet.
  • In einigen Ausführungsformen weist jeder der Transistoren T1~Tn in der zweiten Transistorgruppe 120b dieselbe Größe oder ungefähr dieselbe Größe auf.
  • Wie in 7 zur Veranschaulichung gezeigt, ist der zweite Widerstand 240b zwischen die zweite Transistorgruppe 120b und den zweiten Masseanschluss GND2 geschaltet. Insbesondere ist ein erstes Ende des zweiten Widerstands 240b durch einen fünften Metall-Interconnect MIC5 mit einem Source-Anschluss des Transistors T1 in der zweiten Transistorgruppe 220b verbunden, und ein zweites Ende des zweiten Widerstands 240b ist durch einen sechsten Metall-Interconnect MIC6 mit dem zweiten Masseanschluss GND2 verbunden. Der fünfte Metall-Interconnect MIC5 und der sechste Metall-Interconnect MIC6 sind auf mindestens einer der Metallschichten, wie zum Beispiel der ersten Metallschicht (M1), der zweiten Metallschicht (M2), der dritten Metallschicht (M3), der vierten Metallschicht (M4), der fünften Metallschicht (M5) oder dergleichen, welche über die zweite Transistorgruppe 220b gelegt sind, angeordnet. Hinsichtlich der Anordnungen des vierten Metall-Interconnects MIC4, des fünften Metall-Interconnects MIC5 und des sechsten Metall-Interconnects MIC6 kann auf den ersten Metall-Interconnect MIC1 bis zum dritten Metall-Interconnect MIC3, welche in 2, 4A bis 4D und 5A bis 5B gezeigt sind, verwiesen werden.
  • Der erste Widerstand 240a ist über die erste Transistorgruppe 220a gelegt. Der erste Widerstand 240a ist zwischen die erste Transistorgruppe 220a und den ersten Masseanschluss GND1 geschaltet. Hinsichtlich der Einzelheiten der Umsetzung des ersten Widerstands 240a kann auf den Widerstand 140, welcher in 1, 2, 4A bis 4D und 6A bis 6B gezeigt ist, verwiesen werden.
  • Der zweite Widerstand 240b ist über die zweite Transistorgruppe 220b gelegt. Der zweite Widerstand 240b ist zwischen die zweite Transistorgruppe 220b und den zweiten Masseanschluss GND2 geschaltet. Hinsichtlich der Einzelheiten der Umsetzung des zweiten Widerstands 240b kann auch auf den Widerstand 140, welcher in 1, 2, 4A bis 4D und 6A bis 6B gezeigt ist, verwiesen werden.
  • Wie in 7 zur Veranschaulichung gezeigt, ist eine Stromquelle 280 zwischen den ersten Stromanschluss PW1 und die erste Transistorgruppe 220a geschaltet. Der gestapelte Gate-Anschluss Gst1 und der gestapelte Gate-Anschluss Gst2 sind gemeinsam mit der Stromquelle 280 verbunden. In einigen Ausführungsformen bilden die erste Transistorgruppe 220a und die zweite Transistorgruppe 220b gemeinsam einen Stromspiegel. Die Stromquelle 280 erzeugt einen Eingangsstrom I1 zur ersten Transistorgruppe 220a im Stromspiegel, und der Stromspiegel wird einen Ausgangsstrom I2 erzeugen, welcher durch die zweite Transistorgruppe 220b und die Last 260 fließt.
  • In einem Idealfall, in welchem die Transistoren T1~Tn in der ersten Transistorgruppe 220a im Stromspiegel derart gefertigt werden, dass sie dieselben Merkmale (z.B. Größen, Gate-Längen, Breiten, Schwellwertspannungen, Dotierungsdichten) wie die Transistoren T1~Tn in der zweiten Transistorgruppe 220b im Stromspiegel aufweisen, wird der Ausgangsstrom I2 mit dem Eingangsstrom I1 identisch sein. Falls die Transistoren T1~Tn in der ersten Transistorgruppe 220a nicht mit den Transistoren T1~Tn in der zweiten Transistorgruppe 220b übereinstimmen, wird dies eine Stromnichtübereinstimmung zwischen dem Eingangsstrom I1 und dem Ausgangsstrom I2 verursachen.
  • Es wird angenommen, dass zwischen der ersten Transistorgruppe 120a und dem ersten Masseanschluss GND1 kein Widerstand angeordnet ist, und dass zwischen der zweiten Transistorgruppe 120b und dem zweiten Masseanschluss GND2 kein Widerstand angeordnet ist, sodass der Ausgangsstrom I2 mit der Stromnichtübereinstimmung durch die Last 260 und die zweite Transistorgruppe 220b fließen wird. Wenn die Transistoren T1~Tn in der ersten Transistorgruppe 220a und die Transistoren T1~Tn in der zweiten Transistorgruppe 220b alle eingeschaltet (z.B. leitfähig) sind, wird der Ausgangsstrom I2 ein starker Strom sein, sodass die Stromnichtübereinstimmung entsprechend groß sein wird. Wie in 7 zur Veranschaulichung gezeigt, sind der erste Widerstand 240a und der zweite Widerstand 240b in der Lage, den Eingangsstrom I1 und den Ausgangsstrom I2 zu begrenzen und somit die Nichtübereinstimmung zwischen dem Eingangsstrom I1 und dem Ausgangsstrom I2 zu unterdrücken, wenn die erste Transistorgruppe 220a und die Transistoren T1~Tn in der zweiten Transistorgruppe 220b alle eingeschaltet sind.
  • 8 ist ein Ablaufdiagramm, welches ein Verfahren 300 zum Herstellen einer Halbleitervorrichtung im Einklang mit einigen Ausführungsformen zeigt. Um das Verständnis des Ablaufdiagramms zu unterstützen, werden die Vorgänge in 8 unter Bezugnahme auf 7 beschrieben.
  • Vorgang S310 in 8 wird ausgeführt, um durch Schalten der Transistoren T1~Tn in der ersten Transistorgruppe 220a in Serie zwischen dem ersten Stromanschluss PW1 und dem ersten Masseanschluss GND1 und Verbinden der Gate-Anschlüsse der Transistoren T1~Tn in der ersten Transistorgruppe 220a zusammen mit dem ersten Metall-Interconnect MIC1 einen ersten äquivalenten Transistor (z.B. die erste Transistorgruppe 220a in 7) zu bilden, wie in 7 gezeigt.
  • Vorgang S320 in 8 wird ausgeführt, um durch Schalten der Transistoren T1~Tn in der zweiten Transistorgruppe 220b in Serie zwischen dem zweiten Stromanschluss PW2 und dem zweiten Masseanschluss GND2 und Verbinden der Gate-Anschlüsse der Transistoren T1~Tn in der zweiten Transistorgruppe 220b zusammen mit dem vierten Metall-Interconnect MIC4 einen zweiten äquivalenten Transistor (z.B. die zweite Transistorgruppe 220b in 7) zu bilden, wie in 7 gezeigt.
  • Vorgang S330 in 8 wird ausgeführt, um einen ersten Widerstand 240a über dem ersten äquivalenten Transistor (z.B. der ersten Transistorgruppe 220a) zu bilden. Der erste Widerstand 240a ist zwischen den ersten äquivalenten Transistor (z.B. der ersten Transistorgruppe 220a) und den ersten Masseanschluss GND1 geschaltet.
  • Vorgang S340 in 8 wird ausgeführt, um einen zweiten Widerstand 240b über dem zweiten äquivalenten Transistor (z.B. der zweiten Transistorgruppe 220b) zu bilden. Der zweite Widerstand 240b ist zwischen den zweiten äquivalenten Transistor (z.B. der zweiten Transistorgruppe 220b) und den zweiten Masseanschluss GND2 geschaltet.
  • In einigen Ausführungsformen weisen der erste Widerstand 240a und der zweite Widerstand 240b jeweils mindestens ein Stück Dünnschichtwiderstände auf. Hinsichtlich der Dünnschichtwiderstände kann auf die Dünnschichtwiderstände 140a, 140b und 140c in Ausführungsformen, welche in 2 zur Veranschaulichung gezeigt sind, verwiesen werden. In einigen Ausführungsformen kann jeder der Dünnschichtwiderstände ein Titannitrid-Dünnschichtwiderstand (TiN-Dünnschichtwiderstand) sein, und die Titannitrid-Dünnschichtwiderstände (TiN-Dünnschichtwiderstände) werden in einem hochintegrierten-Prozess (VLSI-Prozess) mit geringer Abweichung und/oder hoher Genauigkeit hergestellt. In anderen Ausführungsformen können die Dünnschichtwiderstände 140a~140c aus anderen Schichtwiderstandsmaterialien, wie zum Beispiel Nickel-Chrom (Ni-Cr) oder anderen Widerstandsmaterialien, gebildet sein.
  • Die zweite Metall-Interconnect MIC2 wird gebildet, um einen Source-Anschluss eines der Transistoren T1 in der ersten Transistorgruppe 220a mit einem ersten Ende des ersten Widerstands 240a zu verbinden. Der dritte Metall-Interconnect MIC3 wird gebildet, um ein zweites Ende des ersten Widerstands 240a mit dem ersten Masseanschluss GND1 zu verbinden.
  • Der fünfte Metall-Interconnect MIC5 wird gebildet, um einen Source-Anschluss eines der Transistoren T1 in der zweiten Transistorgruppe 220b mit einem ersten Ende des zweiten Widerstands 240b zu verbinden. Der sechste Metall-Interconnect MIC6 wird gebildet, um ein zweites Ende des zweiten Widerstands 240b mit dem zweiten Masseanschluss GND2 zu verbinden.
  • Das Verfahren 300 in 8 wird dazu benützt, einen Stromspiegel wie in 7 gezeigt herzustellen. Der Stromspiegel weist Dünnschichtwiderstände angeordnet zwischen Source-Anschlüssen und Masseanschlüssen auf. Die Dünnschichtwiderstände sind hilfreich dabei, eine Stromnichtübereinstimmung zwischen einem Eingangsstrom und einem Ausgangsstrom des Stromspiegels zu unterdrücken.
  • In einigen Ausführungsformen kann der Stromspiegel in der Halbleitervorrichtung 200, welcher in 7 gezeigt ist und durch das in 8 gezeigte Verfahren 300 gebildet worden ist, in einem Digital-Analog-Wandler (DAC), einer phasenstarren Schleifenschaltung, einer Speicherschnittstellenschaltung, einer Hochgeschwindigkeitsschnittstelle (z.B. einer USB-Typ C-Schnittstelle), einem Wärmesensor, einem Spannungsregler oder irgendeiner Analogschaltung, welche eine konstante Stromquelle benötigt, benutzt werden.
  • Die Dünnschichtwiderstände des ersten Widerstands 240a und des zweiten Widerstands 240b sind über der ersten Transistorgruppe 220a und der zweiten Transistorgruppe 220b derart angeordnet, dass die Dünnschichtwiderstände des ersten Widerstands 240a und des zweiten Widerstands 240b keine zusätzliche Fläche außerhalb der Fläche zum Aufnehmen der Transistorgruppen 220a und 220b auf einem Layout der Halbleitervorrichtung einnehmen. Der Bereich zum Aufnehmen des ersten Widerstands 240a und des zweiten Widerstands 240b liegt zur Gänze innerhalb des Bereichs zum Aufnehmen der Transistorgruppe 120. Mit anderen Worten kann das Bilden des Widerstands 140, welcher über die erste Transistorgruppe 220a und die zweite Transistorgruppe 220b gelegt ist, einen Verbrauch von Flächenressourcen im Layout-Entwurf verringern.
  • In Anwendungen des Digital-Analog-Wandlers (DAC) ist es erforderlich, dass die Stromspiegel angeordnet im Digital-Analog-Wandler (DAC) ein niedriges Niveau von Stromnichtübereinstimmung aufweisen, um die Präzision des Digital-Analog-Wandlers (DAC) sicherzustellen. Um dasselbe Niveau an Stromnichtübereinstimmung zu erzielen, falls der Stromspiegel durch einen einzigen Transistor großer Größe als die erste Transistorgruppe 220a und einen weiteren Transistor großer Größe als die zweite Transistorgruppe 220b umgesetzt wird, werden diese beiden Transistoren eine viel größere Fläche einnehmen. Da jeder der Transistoren T1~Tn in der Halbleitervorrichtung 200, welche in 7 gezeigt ist, deutlich kleiner ist, kann die Halbleitervorrichtung 200 mit den gestapelten/kombinierten Transistoren T1~Tn verglichen mit der Umsetzung der ersten Transistorgruppe 220a und der zweiten Transistorgruppe 220b mit zwei Transistoren großer Größe eine Verringerung der Layout-Fläche bei 16-Nanometer-Technologieknoten um ungefähr 75 % aufweisen. Bei 3-Nanometer- oder 5-Nanometer-Technologieknoten können die gestapelten Transistoren T1~Tn in der Halbleitervorrichtung 200 sogar noch kleiner sein, sodass die Halbleitervorrichtung 200 in Ausführungsformen, welche in 7 gezeigt sind, mit den gestapelten Transistoren T1~Tn noch mehr Layout-Fläche einsparen.
  • In einer Ausführungsform weist ein Halbleiterbauelement Transistoren und einen Widerstand auf. Die Transistoren sind zwischen einem Stromanschluss und einem Masseanschluss in Serie geschaltet, und Gate-Anschlüsse der Transistoren sind miteinander verbunden. Der Widerstand ist über den Transistoren angeordnet, und der Widerstand ist zwischen die Transistoren und den Masseanschluss geschaltet.
  • In einigen Ausführungsformen weist das Halbleiterbauelement ferner einen ersten Metall-Interconnect auf. Der erste Metall-Interconnect verbindet die Gate-Anschlüsse der Transistoren miteinander.
  • In einigen Ausführungsformen weist das Halbleiterbauelement ferner einen zweiten Metall-Interconnect und einen dritten Metall-Interconnect auf. Der zweite Metall-Interconnect verbindet einen Source-Anschluss eines der Transistoren mit einem ersten Ende des Widerstands. Der dritte Metall-Interconnect verbindet ein zweites Ende des Widerstands mit dem Masseanschluss.
  • In einigen Ausführungsformen werden der erste Metall-Interconnect, der zweite Metall-Interconnect und der dritte Metall-Interconnect durch eine Mehrzahl von Metall-Interconnect-Schichten, welche über die Transistoren gelegt sind, umgesetzt.
  • In einigen Ausführungsformen ist der Widerstand an einer Schicht zwischen zwei der Metall-Interconnect-Schichten umgesetzt.
  • In einigen Ausführungsformen ist der Widerstand an einer Schicht zwischen einer obersten der Metall-Interconnect-Schichten und einer obersten Metallschicht umgesetzt.
  • In einigen Ausführungsformen ist der Widerstand an einer Schicht zwischen einer obersten Metallschicht und einer Bondpad-Schicht umgesetzt.
  • In einigen Ausführungsformen sind die Transistoren innerhalb eines ersten Bereichs gebildet, und der Widerstand ist in einem zweiten Bereich, welcher sich mit dem ersten Bereich überlappt, gebildet.
  • In einigen Ausführungsformen ist der zweite Bereich kleiner als der erste Bereich.
  • In einigen Ausführungsformen weist der Widerstand einen Titannitrid-Dünnschichtwiderstand auf.
  • In einigen Ausführungsformen weist eine Halbleitervorrichtung eine erste Gruppe von Transistoren, eine zweite Gruppe von Transistoren, einen ersten Widerstand und einen zweiten Widerstand auf. Transistoren in der ersten Gruppe sind zwischen einem ersten Stromanschluss und einem ersten Masseanschluss in Serie geschaltet, und Gate-Anschlüsse der Transistoren in der ersten Gruppe sind miteinander verbunden. Transistoren in der zweiten Gruppe sind zwischen einem zweiten Stromanschluss und einem zweiten Masseanschluss in Serie geschaltet. Gate-Anschlüsse der Transistoren in der zweiten Gruppe werden miteinander verbunden. Gate-Anschlüsse der Transistoren in der zweiten Gruppe sind mit den Gate-Anschlüssen der Transistoren in der ersten Gruppe verbunden. Der erste Widerstand ist über die erste Gruppe der ersten Transistoren gelegt. Der erste Widerstand ist zwischen die erste Gruppe der ersten Transistoren und den ersten Masseanschluss geschaltet. Der zweite Widerstand ist über die zweite Gruppe der zweiten Transistoren gelegt. Der zweite Widerstand ist zwischen die zweite Gruppe der zweiten Transistoren und den zweiten Masseanschluss geschaltet.
  • In einigen Ausführungsformen sind die Gate-Anschlüsse der ersten Transistoren mit einem Drain-Anschluss eines ersten Transistors der Transistoren, welche in der ersten Gruppe in Serie geschaltet sind, verbunden.
  • In einigen Ausführungsformen weist das Halbleiterbauelement ferner einen ersten Metall-Interconnect, einen zweiten Metall-Interconnect und einen dritten Metall-Interconnect auf. Der erste Metall-Interconnect verbindet die Gate-Anschlüsse der Transistoren in der ersten Gruppe miteinander. Der zweite Metall-Interconnect verbindet einen Source-Anschluss eines der Transistoren in der ersten Gruppe mit einem ersten Ende des ersten Widerstands. Der dritte Metall-Interconnect verbindet ein zweites Ende des ersten Widerstands mit dem ersten Masseanschluss.
  • In einigen Ausführungsformen weist das Halbleiterbauelement ferner einen vierten Metall-Interconnect, einen fünften Metall-Interconnect und einen sechsten Metall-Interconnect auf. Der vierte Metall-Interconnect verbindet die Gate-Anschlüsse der Transistoren in der zweiten Gruppe miteinander. Der fünfte Metall-Interconnect verbindet einen Source-Anschluss eines der Transistoren in der zweiten Gruppe mit einem ersten Ende des zweiten Widerstands. Der sechste Metall-Interconnect verbindet ein zweites Ende des zweiten Widerstands mit dem zweiten Masseanschluss.
  • In einigen Ausführungsformen sind die Transistoren in der ersten Gruppe und die Transistoren in der zweiten Gruppe innerhalb eines ersten Bereichs gebildet, wobei der erste Widerstand und der zweite Widerstand in einem zweiten Bereich gebildet sind, der sich mit dem ersten Bereich überlappt.
  • In einigen Ausführungsformen ist der zweite Bereich kleiner als der erste Bereich.
  • In einigen Ausführungsformen umfassen der erste Widerstand und der zweite Widerstand Titannitrid-Dünnschichtwiderstände.
  • In einigen Ausführungsformen umfasst ein Verfahren die folgenden Vorgänge: Ein erster äquivalenter Transistor wird gebildet, indem eine Mehrzahl erster Transistoren zwischen einem ersten Stromanschluss und einem ersten Masseanschluss in Serie geschaltet werden und Gate-Anschlüsse der ersten Transistoren miteinander verbunden werden. Ein zweiter äquivalenter Transistor wird gebildet, indem eine Mehrzahl zweiter Transistoren zwischen einem zweiten Stromanschluss und einem zweiten Masseanschluss in Serie geschaltet werden und Gate-Anschlüsse der zweiten Transistoren miteinander verbunden werden. Ein erster Widerstand wird über dem ersten äquivalenten Transistor gebildet. Der erste Widerstand ist zwischen den ersten äquivalenten Transistor und den ersten Masseanschluss geschaltet. Ein zweiter Widerstand wird über dem zweiten äquivalenten Transistor gebildet. Der zweite Widerstand ist zwischen den zweiten äquivalenten Transistor und den zweiten Masseanschluss geschaltet.
  • In einigen Ausführungsformen umfasst das Verfahren ferner die folgenden Vorgänge. Der erste Metall-Interconnect wird gebildet, um die Gate-Anschlüsse der Transistoren im ersten äquivalenten Transistor miteinander zu verbinden. Der zweite Metall-Interconnect wird gebildet, um einen Source-Anschluss eines der Transistoren im ersten äquivalenten Transistor mit einem ersten Ende des ersten Widerstands zu verbinden. Ein dritter Metall-Interconnect wird gebildet, um ein zweites Ende des ersten Widerstands mit dem ersten Masseanschluss zu verbinden.
  • In einigen Ausführungsformen umfasst das Verfahren ferner die folgenden Vorgänge. Ein vierter Metall-Interconnect wird gebildet, um die Gate-Anschlüsse der Transistoren im zweiten äquivalenten Transistor miteinander zu verbinden. Ein fünfter Metall-Interconnect wird gebildet, um einen Source-Anschluss eines der Transistoren im zweiten äquivalenten Transistor mit einem ersten Ende des zweiten Widerstands zu verbinden. Ein sechster Metall-Interconnect wird gebildet, um ein zweites Ende des zweiten Widerstands mit dem zweiten Masseanschluss zu verbinden.
  • Das Vorstehende beschreibt Merkmale mehrerer Ausführungsformen, sodass Fachleute die Aspekte der vorliegenden Offenbarung besser verstehen können. Fachleute sollten erkennen, dass sie die vorliegende Offenbarung problemlos als eine Grundlage für das Entwerfen oder Modifizieren anderer Prozesse und Strukturen zum Erreichen derselben Zwecke und/oder Erlangen derselben Vorteile der hierein vorgestellten Ausführungsformen verwenden können. Fachleute sollten ferner realisieren, dass solche äquivalenten Konstruktionen nicht vom Gedanken und Umfang der vorliegenden Offenbarung abweichen, und dass sie verschiedenste Änderungen, Ersetzungen und Neugestaltungen vornehmen können, ohne vom Gedanken und Umfang der vorliegenden Offenbarung abzuweichen.
  • ZITATE ENTHALTEN IN DER BESCHREIBUNG
  • Diese Liste der vom Anmelder aufgeführten Dokumente wurde automatisiert erzeugt und ist ausschließlich zur besseren Information des Lesers aufgenommen. Die Liste ist nicht Bestandteil der deutschen Patent- bzw. Gebrauchsmusteranmeldung. Das DPMA übernimmt keinerlei Haftung für etwaige Fehler oder Auslassungen.
  • Zitierte Patentliteratur
    • US 62812181 [0001]

Claims (20)

  1. Halbleitervorrichtung aufweisend: eine Mehrzahl von Transistoren, welche zwischen einem Stromanschluss und einem Masseanschluss in Serie geschaltet sind, wobei Gate-Anschlüsse der Transistoren miteinander verbunden sind; und einen Widerstand, welcher über die Transistoren gelegt ist, wobei der Widerstand zwischen die Transistoren und den Masseanschluss geschaltet ist.
  2. Halbleitervorrichtung nach Anspruch 1, ferner aufweisend: einen ersten Metall-Interconnect, wobei der erste Metall-Interconnect die Gate-Anschlüsse der Transistoren miteinander verbindet.
  3. Halbleitervorrichtung nach Anspruch 2, ferner aufweisend: einen zweiten Metall-Interconnect, wobei der zweite Metall-Interconnect einen Source-Anschluss eines der Transistoren mit einem ersten Ende des Widerstands verbindet; und einen dritten Metall-Interconnect, wobei der dritte Metall-Interconnect ein zweites Ende des Widerstands mit dem Masseanschluss verbindet.
  4. Halbleitervorrichtung nach Anspruch 3, wobei der erste Metall-Interconnect, der zweite Metall-Interconnect und der dritte Metall-Interconnect durch eine Mehrzahl von Metall-Interconnect-Schichten, welche über die Transistoren gelegt sind, umgesetzt sind.
  5. Halbleitervorrichtung nach Anspruch 4, wobei der Widerstand an einer Schicht zwischen zwei der Metall-Interconnect-Schichten umgesetzt ist.
  6. Halbleitervorrichtung nach Anspruch 4, wobei der Widerstand an einer Schicht zwischen einer obersten der Metall-Interconnect-Schichten und einer obersten Metallschicht umgesetzt ist.
  7. Halbleitervorrichtung nach Anspruch 4, wobei der Widerstand an einer Schicht zwischen einer obersten Metallschicht und einer Bondpad-Schicht umgesetzt ist.
  8. Halbleitervorrichtung nach einem der vorstehenden Ansprüche, wobei die Transistoren innerhalb eines ersten Bereichs gebildet sind und der Widerstand in einem zweiten Bereich gebildet ist, der sich mit dem ersten Bereich überlappt.
  9. Halbleitervorrichtung nach Anspruch 8, wobei der zweite Bereich kleiner ist als der erste Bereich.
  10. Halbleitervorrichtung nach irgendeinem der vorstehenden Ansprüche, wobei der Widerstand einen Titannitrid-Dünnschichtwiderstand umfasst.
  11. Halbleitervorrichtung aufweisend: eine erste Gruppe von Transistoren, welche zwischen einem ersten Stromanschluss und einem ersten Masseanschluss in Serie geschaltet ist, wobei Gate-Anschlüsse der Transistoren in der ersten Gruppe miteinander verbunden sind; eine zweite Gruppe von Transistoren, welche zwischen einem zweiten Stromanschluss und einem zweiten Masseanschluss in Serie geschaltet sind, wobei Gate-Anschlüsse der Transistoren in der zweiten Gruppe miteinander verbunden sind und mit den Gate-Anschlüssen der Transistoren in der ersten Gruppe verbunden sind; einen ersten Widerstand, welcher über die ersten Gruppe der ersten Transistoren gelegt ist, wobei der erste Widerstand zwischen die erste Gruppe der ersten Transistoren und den ersten Masseanschluss geschaltet ist; und einen zweiten Widerstand, welcher über die zweite Gruppe der zweiten Transistoren gelegt ist, wobei der zweite Widerstand zwischen die zweite Gruppe der zweiten Transistoren und den ersten Masseanschluss geschaltet ist.
  12. Halbleitervorrichtung nach Anspruch 11, wobei die Gate-Anschlüsse der ersten Transistoren mit einem Drain-Anschluss eines ersten Transistors der Transistoren, welche in der ersten Gruppe in Serie geschaltet sind, verbunden sind.
  13. Halbleitervorrichtung nach Anspruch 11 oder 12, ferner aufweisend: einen ersten Metall-Interconnect, wobei der erste Metall-Interconnect die Gate-Anschlüsse der Transistoren in der ersten Gruppe miteinander verbindet; einen zweiten Metall-Interconnect, wobei der zweite Metall-Interconnect einen Source-Anschluss eines der Transistoren in der ersten Gruppe mit einem ersten Ende des ersten Widerstands verbindet; und einen dritten Metall-Interconnect, wobei der dritte Metall-Interconnect ein zweites Ende des ersten Widerstands mit dem ersten Masseanschluss verbindet.
  14. Halbleitervorrichtung nach Anspruch 13, ferner aufweisend: einen vierten Metall-Interconnect, wobei der vierte Metall-Interconnect die Gate-Anschlüsse der Transistoren in der zweiten Gruppe miteinander verbindet; einen fünften Metall-Interconnect, wobei der fünfte Metall-Interconnect einen Source-Anschluss eines der Transistoren in der zweiten Gruppe mit einem ersten Ende des zweiten Widerstands verbindet; und einen sechsten Metall-Interconnect, wobei der sechste Metall-Interconnect ein zweites Ende des zweiten Widerstands mit dem zweiten Masseanschluss verbindet.
  15. Halbleitervorrichtung nach irgendeinem der vorstehenden Ansprüche 11 bis 14, wobei die Transistoren in der ersten Gruppe und die Transistoren in der zweiten Gruppe innerhalb eines ersten Bereichs gebildet sind und der erste Widerstand und der zweite Widerstand in einem zweiten Bereich gebildet sind, der sich mit dem ersten Bereich überlappt.
  16. Halbleitervorrichtung nach Anspruch 15, wobei der zweite Bereich kleiner ist als der erste Bereich.
  17. Halbleitervorrichtung nach irgendeinem der vorstehenden Ansprüche 11 bis 16, wobei der erste Widerstand und der zweite Widerstand Titannitrid-Dünnschichtwiderstände umfassen.
  18. Verfahren, umfassend: Bilden eines ersten äquivalenten Transistors, indem eine Mehrzahl erster Transistoren zwischen einem ersten Stromanschluss und einem ersten Masseanschluss in Serie geschaltet werden und Gate-Anschlüsse der ersten Transistoren miteinander verbunden werden; Bilden eines zweiten äquivalenten Transistors, indem eine Mehrzahl zweiter Transistoren zwischen einem zweiten Stromanschluss und einem zweiten Masseanschluss in Serie geschaltet werden und Gate-Anschlüsse der zweiten Transistoren miteinander verbunden werden; Bilden eines ersten Widerstands über dem ersten äquivalenten Transistor, wobei der erste Widerstand zwischen den ersten äquivalenten Transistor und den ersten Masseanschluss geschaltet wird; und Bilden eines zweiten Widerstands über dem zweiten äquivalenten Transistor, wobei der zweite Widerstand zwischen den zweiten äquivalenten Transistor und den zweiten Masseanschluss geschaltet ist.
  19. Verfahren nach Anspruch 18, ferner umfassend: Bilden eines ersten Metall-Interconnects, wobei der erste Metall-Interconnect die Gate-Anschlüsse der Transistoren im ersten äquivalenten Transistor miteinander verbindet; Bilden eines zweiten Metall-Interconnects, wobei der zweite Metall-Interconnect einen Source-Anschluss eines der Transistoren im ersten äquivalenten Transistor mit einem ersten Ende des ersten Widerstands verbindet; und Bilden eines dritten Metall-Interconnects, wobei der dritte Metall-Interconnect ein zweites Ende des ersten Widerstands mit dem ersten Masseanschluss verbindet.
  20. Verfahren nach Anspruch 19, ferner umfassend: Bilden eines vierten Metall-Interconnects, wobei der vierte Metall-Interconnect die Gate-Anschlüsse der Transistoren im zweiten äquivalenten Transistor miteinander verbindet; Bilden eines fünften Metall-Interconnects, wobei der fünfte Metall-Interconnect einen Source-Anschluss eines der Transistoren im zweiten äquivalenten Transistor mit einem ersten Ende des zweiten Widerstands verbindet; und Bilden eines sechsten Metall-Interconnects, wobei der sechste Metall-Interconnect ein zweites Ende des zweiten Widerstands mit dem zweiten Masseanschluss verbindet.
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