DE2637808C2

DE2637808C2 - Schaltungsanordnung zur Kompensation der herstellungsbedingten Sollwert-Abweichungen von integrierten Halbleiterschaltungen

Info

Publication number: DE2637808C2
Application number: DE2637808A
Authority: DE
Inventors: Robert Joseph de Reston Virginia Filippi
Original assignee: International Business Machines Corp
Current assignee: International Business Machines Corp
Priority date: 1975-09-04
Filing date: 1976-08-21
Publication date: 1985-07-18
Also published as: US4016434A; FR2323272B1; GB1540118A; DE2637808A1; JPS5232255A; FR2323272A1; JPS566735B2

Description

Die Erfindung betrifft eine Schaltungsanordnung nach dem Oberbegriff des Anspruchs 1, d;e aus der US-PS 36 09 414 bekannt ist.

Beim Entwurf von hochintegrierten (LSI-)FET-Schaltkreisen werden die Nominalwerte für die Abmessungen der Lastelemente eines jeden Schaltkreises so ausgewählt, daß eine vorbestimmte maximal zulässige Verlustleistung auch bei herstellungsmäßig bedingten Parameter-Änderungen, wie Änderungen der Schwellenspannung, des Übertragungsleitwertes (Steilheit), der topologischen Abmessungen usw, nicht überschritten wird. Die minimalen Abmessungen der aktiven Bauelemente werden dabei so gewählt, daß die Schaltkreise trotz der Prozeßparameterschwankungen auch im ungünstigen Fall noch eine ausreichende Spannungsverstärkung sowie Störimmunität aufweisen. Größere Parametervariationen führen zu größeren aktiven Schaltungselementen, die wiederum eine höhere Belastung für die sie treibenden Schaltungen bedeuten, wobei die Ausbreitungsgeschwindigkeit im Schaltkreis abnimmt. Die nominelle Leistungsfähigkeit wird im ungünstigen Fall der Parametervariationen in einem Maße niedriger sein, das mit der Toleranz der Prozeß- und Umgebungsparameter wächst.

so Eine zumindest teilweise Lösung der genannten Probleme bei der Kompensation von Prozeßparameterschwankungen bei der Herstellung von integrierten Halbleiterschaltungen ist in der US-Patentschrift 36 09 414 beschrieben. Darin ist ein auf der integrierten Schaltung befindlicher Schaltkreis beschrieben, der Prozeßparameter dadurch kompensiert, daß die Substratspannung der integrierten Schaltung gesteuert und so die resultierende Schwellenspannung der Feldeffekttransistoren variiert wird. Diese Anordnung weist nun den Nachteil auf, daß die Kompensation auf alle Schallkreise auf dem Halbleiterplättchen (Chip) angewandt wird, wobei natürlich eine selektive Kompensation einzelner Schaltkreise, beispielsweise vom AnreicherungS'/Verarmungstyp unmöglich ist. Ein zusätzliches Problem besteht darin, daß bei N-Kanal-Feldeffekttransistoren, die durch Steuerung der Substratspannung kompensiert werden, hohe Schwellenspannungen durch niedrige Substratvorspannungen kompensiert werden. Diese niedrigen Substratvorspannungen bewirken jedoch eine Erhöhung der Sperrschichtkapazität, wodurch eine weitere Leistungsverminderung der Schaltkreise auftritt. Bei niedrigen Substratvorspannungen kann außerdem die Wahscheinlichkeit der Entstehung von parasitäten Transistoren infolge Oberflächeninversion vergrößert werden.

Es ist demnach Aufgabe der Erfindung, den Einfluß von Prozeßparameterschwankungen auf die L':istungscharaktcrislika einer hochinicgrierten Halbleiterschaltung mit mindcs:ens zwei in Reihe geschalteten Fclclcf-

bf> fekttransistorcn, von denen zumindest einer als Lastclcment dient, durch Steuerung des Gate-Potentials dieses Lastclcmcntcs zu kompensieren. Irn einzelnen sollen insbesondere Änderungen der .Schwellcnspunnung von Feldeffekttransistoren, des Übcrtragungslcitwcrtcs. der Gate-Breite sowie der aktiven Kanallänge, und des Difftisionswiderstandcs der in der Schaltung verwcndcrcn Feldeffekttransistoren ausgercgclt b/.w. ausgeglichen

werden. Weiterhin sollen Schwankungen der Drain-Vcrsorgungsspannung der Feldeffekttransistoren kompensiert werden. Schließlich sollen auch unterschiedliche Gate-Längen von Last-FET ausgeglichen werden.

Die zur Lösung dieser Aufgabe bei einer Schaltungsanordnung nach dem Oberbegriff des Anspruchs 1 wesentlichen Merkmale der Erfindung sind aus dem kennzeichnenden Teil des Anspruchs 1 ersichtlich.

Die Erfindung wird im folgenden anhand von Ausführungsbeispielen unter Zuhilfenahme der Zeichnungen näher erläutert Es zeigt

F i g. 1 ein schematisches Schaltbild der kompensierenden Sensorschaltung:

Fig.2a eins Erläuterung der Arbeitsweise der Schaltung von Fig. 1 für den Fall der Nominalwerte der Prozeßparameter;

Fig.2b die zu Fig.2a entsprechenden Verhältnisse zur Kompensation einer gegenüber dem Nominalwert erhöhten Drain-Spannung;

F i g. 2c die Verhältnisse bei der Kompensation eines erhöhten Gate-Breiten-zu-Längenverhältnisses;

F i g. 2d die Verhältnisse bei der Kompensation eines erhöhten Obertragungsleitwertes und

F i g. 2e die Verhältnisse beim Betrieb der in F i g. 1 dargestellten Schaltung bei der Kompensation einer gegenüber dem Nominalwert verringerten Schwellenspannung.

Wie bereits erwähnt wurde, soll die vorliegende Kompensationsschaltung Parameterändemng durch Regelung der Gate-Spannung der Lasttransistoren von Funktionsschaltungen auf dem Halbleiterchip kompensieren. Der primäre Effekt eines Anstiegs der Gate-Spannung (Vu;) am Lasttransistor ist ein Ansteigen des durch letzteren fließenden Stromes. Die hier beschriebene Kompensationsschaltung gleicht hersteilun^smäßig bedingte Parameterschwankungen aus, die den Laststrorn erhöhen, ändern eine entsprechend reduzierte Gate-Spannung erzeugt wird und umgekehrt.

In Fi g. 1 ist schematisch das Schaltbild der Kompensationsschaltung gezeigt; bei den Feldeffekttransistoren soll es sich jeweils um solche vom Anreicherungstyp handeln. Die Kompensationsschaltung besteht aus einem ersten FET 7*1, dessen Drain-Anschluß an eine Drain-Betriebsspannung Von dessen Source mit einem ersten Schaltungsknoten und dessen Gate mit dem Ausgangsknoten für die kompensierende Last-Gate-Spannung Vlg verbunden ist

Ein zweiter FET 72 ist bezüglich seines Drain-Anschlusses mit der Source von 71, bezüglich seiner Source mit einem diffundierten Widerstand /?» der seinerseits mit einem anderen Anschluß auf Massenotential liegt sowie bezüglich seines Gates mit der Drain-Spannung Vbo verbunden. Der Transistor 71 besteht aus fünf parallel angeordneten FET-Elementen TIa-TIe, die jeweils eine minimale Gate-Breite aufweisen, wodurch die herstellungsmäßig bedingten Schwankungen hinsichtlich der Gate-Breite bei den die jeweilige Schaltungsfunktion leistenden Feldeffekttransistoren erfaßt werden können. Der Transistor T2 ist mit einer minimalen Gate-Länge ausgelegt wodurch die herstellungsmäßig bedingten Änderungen in der Gate-Länge der betreffenden Schaltungselemente erfaßbar sind.

Ein dritter FET 73 ist hinsichtlich seines Drain-Anschlusses mit dem Vtc-Schaltungsknoten und mit seinem Gate mit dem ersten Schaltungsknoten zwischen 71 und T2 verbunden. 73 stellt einen lnverterverstärker dar. Ein weiterer FET 74 ist mit seinem Drain-Anschluß mit der Source von 73, mit seiner Source mit Massepoiential und mit seinem Gate mit der Drain-Spannung Voo verbunden. Der Vtc-Schaltungsknoten ist über einen Präzisionswiderstand R !,der ggf. außerhalb des Chips vorgesehen sein kann, mit einer + 12-V-Spannungsquelle verbunden.

Dadurch, daß das Gate von 74 an die Spannungsquel'c für Von angeschlossen ist, kann in außerordentlich vorteilhafter Weise für den lnverterverstärker mit einem einzigen Bauelement in Form des Transistors 73 ausgekommen werden, wodurch der Aufbau einer gegenüber vergleichbaren bisher verfügbaren Schaltungen erheblich vereinfachten und damit verbesserten Kompensationsschaltungen ermöglicht isi.

Das Breite-zu-Längeverhältnis\im folgenden W/L-Verhältnis) des Gates beträgt für Ti etwa 3, für 72 etwa 7, für TZ etwa 100 und für T4 etwa 5. Der Präzisionswiderstand R 1 beträgt etwa 1000 Ohm mit einer Toleranz von ungefähr ±1%. R 1 ist außerhalb des Ha!bleiter-Chips angeordnet. Alle übrigen Schaltungselemente der Kompensationsschaltung sind auf demselben Halbleiter-Chip zusammen mit der zu kompensierenden Halbleiterschaltung untergebracht.

Fig. I zeigt weiterhin als Beispiel für einen Funktionsschaltkreis 10, dem die Ausgangsspannung V/.o der Kompensationsschaltung zugeführt wird, die aus dem Last-FET 75 und dem Schalt-FET 75 und dem Schalt-FET T6 gebildete, an sich bekannte Nutzschaltung. Es ist ersichtlich, daß die Kompensationsspannung V/.c dem Gate des Last-FET T5 zugeführt wird. Mit 14 ist beispielsweise ein logischer Eingang und mit 12 der zugehörige Signalausgang bezeichnet.

Bei der Kompensationsschaltung von Fi g. 1 kann eine bestimmte Kombination von Bauelemeiitgrößen bzw. -abmessungen die folgende sein. Das jeweilige W/L·Verhältnis beträgt für Ti 3,04, für T2 7,1, für Γ3 100 und für 74 5,24. Ro ist ein diffundierter Widerstand auf dem Chip und weist einen Wert von 1,33 kfi ± 5% auf. Beim Widerstand R 1 kann es sich um einen diskreten Widerstand von 10 k ± 2-Zo handeln. Wieder ist festzuhalten, daß die Kompensationsschaltung auf demselben Halbleitersubstrat wie die zu kompensierende Schaltung ausgebildet sein soll.

Wirkungsweise

Die primäre Auswirkung einer erhöhten Lasi-Gate-Spanniing (Vn) besteht in einem erhöhten Strom durch das Lastelcmcnt. Demzufolge sollen mittels der Kompensationsschaltung enuprechend Fig. 1 Ausgangsspannungsänderungcn erzeugt werden, deren Vorzeichen entgegengesetzt zur Korrekturspannung Vu; ist, die zur Kompensation der hcrstellungsbcdingtcn Parameicriinderungen entsprechend dem in Tabelle 1 gezeigten Zusammenhang erforderlich ist. Die hinsichtlich der Kompensationsschaltung für den Fall der Nominalwerte der Elemeniparamctcr gellenden Verhältnisse sind in F i g. 2a illustriert.

Tabelle 1	26	zur Optimierung	37 808	/mt minimalen	erzeugte
Parameter	desülcichstrom-	/mt minimalen	Verlustleistung	Gatespannung
	vcrh.1llnis.scs	Ver/.ftgcrung		Vn;
	+		+	+
Schwellenspannung Vt	—	+	—	—
Steilheit	_	_	_	—
Breite W		_
Lasttransistor	—		O	—
Länge L		_
Schalttransistor	-		O	—
Widerstand Rn	etwas +	O	—	—
Drain-Spannung V_tw	O	O	O	O
Länge L		O
Last transistor	O		O	O
Breite W		O
Schalttransistor

Während die Zeichen » + « und »—« selbsterklärend sind, soll das Zeichen »O« die Unabhängigkeit des jeweiligen Parameters von der Änderung der Einflußgröße ausdrücken.

1. Variation des Diffusionswiderstandes

Vergrößerte parasitäre Diffusion in den Source- und Drain-Zonen der aktiven Elemente wie des Schalttransistors Γ6 bewirken eine Anhebung der unteren Spannungspegcl. wenn sie nicht durch Erniedrigung des in der Schaltung fließenden Gleichstromes infolge reduzierter Gate-Sp^nung Vlc kompensiert werden. Solche verminderten Widerstände sind manchmal Anzeichen für überdimensionierte Diffusionen und vergrößerte Kapazität, wie das nocu im Zusammenhang mit der Variation der Kanallängen beschrieben werden wird. Demzufolge erfolgt eine Kompensation dieses Einflusses durch Erhöhung der Gate-Spannung Vu;.

Die Aufgabe der in Fig. 1 gezeigten Schaltung besteht darin, Ausgangsspannungsänderungen zu erzeugen, deren Vorzeichen entgegengesetzt zur für die Kompensation erforderlichen Korrekturspannung Vn; ist, wie das aus der Tabelle 1 für diese sowie die übrigen Parameterabweichungen hervorgeht. Für den hier betrachteten Fall gilt, daß bei einer Abnahme des Diffusionswiderstandes auf dem Chip der Wert von Rn ebenfalls abnimmt.

Dadurch wird der Spannungsabfall über Ro geringer und damit gleichermaßen die Spannung an der Source von 7"2. Das hai wiederum zur Folge, daß die Spännung Ve sn der Source von 7" J, die gleichbedeutend ;st rrüt der Gate-Spannung von T3, absinkt, so daß Γ3 weniger stark leitet, was zu einer Anhebung Vi c. führt.

2. Variation der Drain-Spannungsversorgung

Bei einem Schaltungsentwurf mit einer linearen Last haben Drain-Spannungsänderungen nur einen kleinen

Einfluß auf die Gleichspannungspegel oder die Wechselspannungsleistung. Andererseits ist die Verlustleistung direkt proportional zur Drain-Spannung. Daher ist es wünschenswert, eine erhöhte Drain-Spannung durch Erniedrigung der Gate-Spannung Vlg und Verkleinerung des Stromes durch den jeweiligen Lasttransistor und damit der Schaltkreisleistung zu kompensieren.

Wenn im vorliegenden Fall die Drain-Spannung von z. B. nominal +5 V ansteigt, werden die mit ihren Gates daran angeschlossenen Transistoren 72 und Γ 4 stärker leitend. Dadurch wird ein erhöhter Stromfluß durch T1 und 72 sowie durch Ti und T4 bewirkt, was mit einer Absenkung der Spannung V,.₍; einhergeht. Diese Verhältnisse sind in F i g. 2b illustriert.

3. Variation der Gate-Dimensionen
a) Gate-Länge des Last-FET, Gate-Breite des Schalt-FET

Da die nominellen Werte dieser Dimensionen normalerweise viel größer als ihre entsprechenden Abweichungen sind, ist es nicht notwendig, diese Variationen auszugleichen. Solche Entwürfe, bei denen die Nominalwerte dieser Parameter nicht um Größenordnungen größer als ihre Abweichungen sind, können in Entwürfe mit diesen Eigenschaften umgeändert werden, indem jeder «kurze« Lasttransistor durch einen »langen« Lasttransistor mit zwei oder mehr parallelen Kanälen mit Minimalbreite ersetzt wird. Dadurch erhält man das gleiche effektive W/L-Verhältnis. In ähnlicher Weise können schmale aktive Elemente in hintereinandergeschaltete Streifen von Minimallänge, jedoch nicht minimaler Breite umgeändert werden.

b) Variation der Länge L des Schalt-FET

Aktive oder Eingangs- bzw. Schalt-FET wie T6 werden üblicherweise mit minimaler Kanallänge ausgelegt und sind daher gegenüber Kanaliängcnändcrungen empfindlicher. Große Kanallängcn bedeuten geringere Ströme und geringere Leistungsfähigkeit hinsichtlich der .Schaltzcil, da weniger Strom zur Aufladung der parasitären Kapazitäten zur Verfügung steht. Infolgedessen ist es wünschenswert, den in der Schaltung fließen-

den Strom in dem Falle zur ordentlichen Ausrcgclung durch Anhebung der Spannung Vu; zu erhöhen.

Kurze Kanallängen bedeuten demgegenüber erhöhte Ströme, was sich auf der anderen Seite in einer erhöhten Verlustleistung niederschlägt. Zu kurze Kanäle mit dermaßen erhöhter Verlustleistung werden demnach kompensiert, indem man die Konektur-Gate-Spannung zur Herabsetzung der (Auflade)-Ströme absenkt. Auf die angegebene Schaltung übertragen bedeutet das, daß mit einer Abnahme der Kanallängenwerte L die W/L-Verhältnisse sich im Sinne einer Stromflußzunahme in den Transistoren 71 und 72 und damit einer Spannungszunaiiv.ie an den Source-Anschlüssen und letztlich einer Zunahme des Spannungsabfalls über den Widerstand Ro niederschlagen. Dadurch wird ein erhöhter Stromfluß in 73 und 74 bewirkt, so daß Vlc. wie in Fig.2c illustriert, abnimmt

c) Variation der Gate-Breite .

Änderungen in der(Gate)-Breite der Bauelemente werden durch Abweichungen bei der Maskierung, Belichtung und beim Ätzen bewirkt. Diese Änderungen sind beim Last-FET 75 wegen der kleineren nominellen Gate-Breite viel bedeutsamer als bei den anderen aktiven oder Schalt-FETs. Gegenüber dem Nominalwert vergrößerte Gate-Breiten aar Lasttransistoren bewirken erhöhte Leistungsaufnahme und eine Anhebung der unteren Potentialpegel; sie werden demnach durch niedrigere Last-Gate-Spannungcn ausgeglichen. Kleine Last-Gate-Breiten erniedrigen den Ladestrom und soiiicn zur Äuireehierhaiiung konstanter Leisiüngsfähigkeii durch erhöhte Gate-Spannung V_{1 (1} ausgeglichen werden.

Auf den vorliegenden Fall übertragen bedeutet das, daß mit einer Zunahme der Gate-Breite Wdie W/L-Verhältnisse im Sinne einer Stromzunahme durch Tl und 72 ebenfalls zunehmen, worauf infolge des erhöhten Spannungsabfalls über Ro auch die Source-Spannungen an Π und 72 ansteigen. Das hat seinerseits einen erhöhten Stromfluß in 73 und 74 zur Folge, wodurch entsprechend F i g. 2c die Spannung Vur, abgesenkt wird.

4. Variation der Übertragungsleitwerte (Steilheit)

Ein Anwachsen der Steilheit bewirkt einen vergrößerten Stromfluß in einer linearen Lastschaltung 10. Dies resultiert in erhöhter Verlustleistung und angehobenen unteren Potentialpegeln (wegen vergrößertem Stromfluß in parasitären Source-Wiederständen). Die Lösung für das Verlustleistungs- als auch das Gleichstrom-Entwurfsprobleme besteht in der Kompensation der erhöhten Steilheit mit verminderter Gate-Spannung Vlg am Lasttransistor. Eine Verminderung der Steilheit bewirkt, daß weniger Strom für die Ladung der Kapazitäten am Knotenpunkt 12 zur Verfügung steht Dies kann durch eine Erhöhung der Gate-Spannung Vi.c am Lasttransistor kompensiert werden.

Im vorliegenden Fall sinken mit verringerter Steilheit die Ströme in allen vier Transistoren 71 bis 74. Dadurch verringert sich auch der Strom durch den IO lcfl Lastwiderstand R I₁ so daß V_Lo ansteigt.

5. Variation der Sch wellenspannung

Liegen die Schwellenspannungswerte niedriger als geplant, so werden die aktiven Schaltungselemente empfindlicher gegenüber hohen unteren Pegelwerten an den sie treibenden Schaltkreisausgängen. Außerdem wer- den die unteren Pegel selbst nach oben tendieren, da niedrige Schwellenspannungen (Vt) einen größeren Strom bewirken und daher die Spannung in den Drain-Diffusionen fällt. Demzufolge ist es wünschenswert, den durch den Lasttransistor fließenden Strom zu erniedrigen, indem Vlc herabgesetzt wird. Dadurch wird auch bei niedrigen Schwellenspannungen eine hohe Unempfindlichkeit gegenüber Gleichspannungsstörungen erreicht. Da niedrige Schwellenspannungen Vt größere Ströme bewirken, ist es zur Erzielung nahezu konstanter Ströme und minimaler Änderung der Verlustleistung wünschenswert, diese niedrigen Schwellenspannungen mittels niedriger Gate-Spannung V₁₀ zu kompensieren. Da bei hohen Schwellenspannungen weniger Strom für die Umladung der Kapazitäten am (Ausgangs-)Knoten 12 zur Verfügung steht, ist es wünschenswert, höhere Schwellenspannungen als normale mittels hoher Gate-Spannungen Vlc zu kompensieren, um die Variation des kapazitiven Ladestroms und daher der Schaltverzögerung 7u minimalisieren. Hohe Schwellenspannungen sind machmal Anzeichen einer hohen Substratdotierung und demzufolge hoher Diffusionskapazität. Daher ist es erforderlich, diese höheren Kapazitäten mit höheren Ladeströmen durch höhere Gate-Spannungen V,_G zu kompensieren.

Im vorliegenden Fall nehmen die Ströme in allen vier Transistoren 71 bis 74 mit abnehmenden Schwellenspannungen Vt zu. Dieser erhöhte Strom durch 73 und 74 fließt über den 10 kH Lastwiderstand R 1 und senkt die Spannung Vlg entsprechend den Verhältnissen in F i g. 2e ab.

Es ist offensichtlich, daß verschiedene Schaltungsentwürfe unterschiedliche Empfindlichkeiten im Bezug auf die Variation eines einzelnen Parameters aufweisen. So sind beispielsweise Schaltkreise, die unter Verwendung von Ionenimplantation hergestellte Lasitransistoren (entsprechend 75) vom Verarmungstyp aufweisen, empfindlich gegenüber den Implantationscharakleristika; gleichzeitig können sie weniger sensitiv gegenüber Varia- tionen der Gate-Breite des Lasuransistors sein als Schaltungen vom Anreicherungstyp. Demzufolge können zwei Kompensationsnetzwerke vorgesehen sein, die auf dem gleichen Lastschaltungen vom Anreicherungs- und vom Verarmungslyp regeln. Gerade dies ist ein besonderer Vorteil der beschriebenen Kondensatoren gegenüber dem Stand der Technik, bei denen das Substratpotential als Steuerparameter benutzt wurde und die daher auf eine einzige Kompensationsschaltung pro Substrat, d. h. pro Halbleiterchip beschränkt waren.

Zusammengefaßt leistet die vorstehend beschriebene Erfindung eine Kompensation für die meisten Parameterabweichungen, die während der Fabrikation einer integrierten Halbleiterschaltung auftreten. Die Verwendung dieser Kompensationsschaltung erlaubt den Entwurf von in großem Maßstab integrierten Schaltungen mit

Feldeffekttransistoren, deren nominelle Leistung näher an der unter ungünstigsten Bedingungen crzielbaren liegt, die kleinere aktive Schaltungselemente verwenden und deren Signalverzögcrungen näher am geplanten Nominalwert liegen. Die Kompensationsschaltung ist gleichstromstabil und erfordert keine weiteren Verbindungen bzw. Anschlüsse auf dem Halbleiterchip, die über den üblichen Last-, Drain- und Masscanschluß hinausgehen, jedenfalls in der Ausführung als Anreicherungstyp. Durch ihre Verwendung wird keine Substratspannungsänderung hervorgerufen, wie es bei Benutzung der im Stande der Technik beschriebenen Schaltungen erfolgt, wobei durch ungewünschte Inversionserscheinungen Leckströme oder Änderungen der Diffusionskapazitäten auftreten können.

Hierzu 2 Blatt Zeichnungen

Claims

Patentansprüche:

1. Schaltungsanordnung zur Kompensation der herstellungsbedingten Sollwert-Abweichung von integrierten Halbleiterschaltungen mit mindestens zwei in Reihe geschalteten Feldeffekttransistoren, von denen zumindest ein Transistor als Lasttransistor arbeitet, dessen Gate-Potential gesteuert wird, gekennzeichnet

durch einen ersten, mehrere Teil-Feldeffekttransistor-Sirukturen mit minimaler Gate-Breite aufweisenden Feldeffekttransistor (Tl), dessen Source-Anschluß mit einem ersten Schaltungsknotcn (Vb), dessen Drain-Anschluß mit einer ersten Betriebsspannung (V_nD) ^u"d dessen Gate-Anschluß mit einem, an das Gate dös Lasttransistors geführten Ausgangsknoten (Vu;) verbunden ist.

ίο durch einen zweiten Feldeffekttransistor (T2), dessen Drain-Anschluß mit dem ersten Schaltungsknoten (Vb), dessen Source-Anschluß über einen Source-Widerstand (Rd) mit einer Bezugsspannung, vorzugsweise Massepotential, und dessen Gate-Anschluß mit der ersten Betriebsspannung (V_Dn) verbunden ist, wobei der zweite Feldeffekttransistor (T2) mit einem Gate minimaler Länge ausgestattet ist,
durch einen dritten, als Inverterverstärker zwischen dem ersten Schaltungsknoten (Vo) und dem Ausgangsknoten (Vu;) geschalteten Feldeffekttransistor (T3), dessen Drain-Anschluß mit dem Ausgangsknoten (Vte) und dessen Gate-Anschluß mit dem ersten Schaltungsknoten (Vb) verbunden ist,

durch einen vierten Feldeffekttransistor (T4). dessen Drain-Anschluß mit dem Source-Anschluß des dritten Feldeffekttransistor (T3) verbunden ist, dessen Source-Anschluß auf dem Potential der Bezugsspannung liegt und Jessen Gate-Anschluß an die erste Betriebsspannung (Vdd) angeschlossen ist, und

durch einen zwischen dem Ausgangsknoten (Vuj) und einer im Vergleich zur ersten Betriebsspannung (Vdd) relativ hohen zweiten Betriebsspannung geschalteten Präzisionswiderstand (R I)-

2. Schaltungsanordnung nach Anspruch 1, dadurch gekennzeichnet, daß das Verhältnis Gate-Breite Wzu Gate-Länge L für den ersten Feldeffekttransistor Ti) etwa 3 und für den zweiten Feldeffekttransistor (T2) etwa 7 beträgt

3. Schaltungsanordnung each einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, daß das Verhältnis Gate-Breite W zu Gate-Länge L für den dritten Feldeffekttransistor (T3) etwa 100 und für den vierten Feldeffekttransistor (T4) etwa 5 beträgt.

4. Schaltungsanordnung nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, daß der Präzisionswiderstand (R i) einen Wert von ungefähr 10 lcO± 1 % hat.

5. Schahungsanordnung nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, daß der erste Feldeffekttransistor (Tl) aus fünf Teil-Feldeffektlransistor-Strukiuren besteht

6. Schaltungsanordnung nach einem der vohergehenden Ansprüche, dadurch gekennzeichnet, daß der Source-Widerstand (Ro) als I? ifusionswiderstand ausgeführt ist.