DE2637808A1

DE2637808A1 - Kompensationsschaltung

Info

Publication number: DE2637808A1
Application number: DE19762637808
Authority: DE
Inventors: Robert Joseph De Filippi
Original assignee: International Business Machines Corp
Current assignee: International Business Machines Corp
Priority date: 1975-09-04
Filing date: 1976-08-21
Publication date: 1977-03-10
Also published as: US4016434A; FR2323272A1; FR2323272B1; GB1540118A; DE2637808C2; JPS566735B2; JPS5232255A

Description

,Die Erfindung betrifft eine elektrische Schaltungsanordnung zur Kompensation der herstellungsbedingten Sollwert-Abweichungen von integrierten Halbleiterschaltungen mit mindestens zwei in Reihe geschalteten Transistoren, insbesondere Feldeffekttransistoren _f von denen zumindest ein Transistor als Lasttransistor arbeitet, ;Sie liegt somit auf dem Gebiet der Steuer- und Stabilisierungstechniken, mittels derer bei der Auslegung von Halbleiterschaltungen über eine negative Rückkopplung die Einstellung des Arbeitspünktes der zu kompensierenden Transistorschaltungen vorgenommen wird. Bei Schaltungen der oben genannten Art wird im allgemeinen das Gate-Potential des Lasttransistors zur Durchführung der Kompensationswirkung gesteuert bzw, korrigiert.

Beim Entwurf von hochintegrierten (LSI-)FET-Schaltkreisen werden jdie Nominalwerte für die Abmessungen der Lastelemente eines jeden !Schaltkreises so ausgewählt, daß eine vorbestimmte maximal zuläsjsige Verlustleistung auch bei herstellungsmäßig bedingten Parameter-Änderungen, wie Änderungen der Schwellenspannung, des frbertragungsleitwertes (Steilheit) , der topologischen Abmessungen ;usw., nicht überschritten wird. Die minimalen Abmessungen der aktiven Bauelemente werden dabei so ausgewählt, daß die Schaltkreise trotz der Prozeßparameterschwankungen auch im ungünstigen iFall noch eine ausreichende Spannungsverstärkung sowie Störimmunität aufweisen. Größere Parametervariationen führen zu größeren

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aktiven Schaltungselementen, die wiederum eine höhere Belastung, für die sie treibenden Schaltungen bedeuten, wobei die Ausbrei- ;tungsgeschwindigkeit im Schaltkreis abnimmt. Die nominelle Leistungsfähigkeit wird im ungünstigen Fall der Parametervariationen in einem Maße niedriger sein, das mit der Toleranz der Prozeß- und Umgebungsparameter wächst. :

Eine zumindest teilweise Lösung der genannten Probleme bei der Kompensation von Prozeßparameterschwankungen bei der Herstellung !von integrierten Halbleiterschaltungen ist in der US-Patentschrift. 3 609 414 beschrieben. Darin ist ein auf der integrierten Schaltung befindlicher Schaltkreis beschrieben, der Prozeßparameter dadurch kompensiert, daß die Substratspannung der integrierten Schaltung gesteuert und so die resultierende Schwellenspannung der Feldeffekttransistoren variiert wird« Diese Anordnung weist, nun den ^! Nachteil auf, daß die Kompensation auf alle Schaltkreise auf dem Halbleiterplättchen (Chip) angewandt wird, wobei natürlich eine selektive Kompensation einzelner Schaltkreise, beispielsweise vom Anreicherungs-/Verarmungstyp unmöglich ist. Ein zusätzliches Problem besteht darin, daß bei N-Kanal Feldeffekttransistoren, die durch Steuerung der Substratspannung kompensiert werden, hohe Schwellenspannungen durch niedrige Substratvorspannungen kompen-■siert werden. Diese niedrigen Substratvorspannungen bewirken i j jedoch eine Erhöhung der Sperrschichtkapazität, wodurch eine ; !weitere Leistungsverminderung der Schaltkreise auftritt. Bei ■ (niedrigen Substratvorspannungen kann außerdem die Wahrschein- !lichkeit der Entstehung von parasitären Transistoren infolge |

j I

iOberflächeninversion vergrößert werden. j

!Es ist demnach Aufgabe der Erfindung, den Einfluß von Prozeßpara- f

meterschwankungen auf die Leistungscharakteristika einer hochinte-| ι ί

jgrierten Halbleiterschaltung zu kompensieren. Nach weiteren Ge- ' 'Sichtspunkten in diesem Zusammenhang sollen insbesondere Änderungen der Schwellenspannung von Feldeffekttransistoren, des Über-* j tragungsleitwertes, der Gate-Breite sowie der aktiven Kanallänge, j und des Diffusionswiderstandes der in der Schaltung verwendeten ;

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■Feldeffekttransistoren ausgeregelt bzw. ausgeglichen v/erden. Eine weitere Aufgabe besteht darin, Variationen in der Drain-Versor- ;gungsspannung für die Feldeffekttransistoren zu kompensieren.

Schließlich sollen auch unterschiedliche Gate-Längen von LastiFET ausgeglichen werden.

tDie zur Lösung dieser Aufgaben bei einer Schaltungsanordnung der I oben genannten Art wesentlichen Merkmale der Erfindung sind aus ι den Patentansprüchen ersichtlich. Zusammengefaßt sieht die Er- !findung in der Kompensationsschaltung zur Bildung der Gate-Spanjnung für den oder die Last-FET einen ersten FET vor, der aus mehreren parallel angeordneten Teil-FET-Strukturen mit jeweils minimaler Gate-Breite besteht, dessen Source mit einem ersten Schal-'tungsknoten, dessen Gate mit dem Ausgangsknotenpunkt und dessen Drain mit einer zugehörigen Spannungsquelle verbunden ist. Mit dem genannten ersten Schaltungsknotenpunkt ist der Drain-Anschluß eines FET verbunden, dessen Source über einen Diffusionswiderstand an Masse und dessen Gate auf Drain-Potential liegt. Bei diesem zweiten FET handelt es sich um einen FET mit minimaler

Gate-Länge, Ein dritter als Inverter zwischen dem ersten Schaltungsknoten und dem Ausgangsknoten wirkender Transistor ist mit seinem Drain-Anschluß an den Ausgangsknoten und mit seinem Gate an den ersten Schaltungsknoten angeschlossen. Schließlich ist ein vierter FET bezüglich seines Drain-Anschlusses mit der Source des dritten FET, bezüglich seiner Source mit Massepotential sowie mit seinem Gate zusammen mit dem Gate des zweiten FET an das Drain-Potential angeschlossen.

[Die Erfindung wird im folgenden anhand von Ausführungsbeispielen unter Zuhilfenahme der Zeichnungen näher erläutert.

Es zeigen:

Fig. 1 ein schematisches Schaltbild der kompensierenden

Sensorschaltung;

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Fig. 2a eine Erläuterung der Arbeitsweise der Schaltung

von Fig. 1 für den Fall der Nominalwerte der Prozeßparameter;

Fig. 2b die zu Fig. 2a entsprechenden Verhältnisse zur

Kompensation einer gegenüber dem Nominalwert erhöhten Drain-Spannung;

Fig. 2c die Verhältnisse bei der Kompensation eines

erhöhten Gate-Breiten-zu Längenverhältnisses;

Fig. 2d die Verhältnisse bei der Kompensation eines

erhöhten übertragungsleitwertes und

Fig, 2e die Verhältnisse beim Betrieb der in Fig, 1 dargestellten Schaltung bei der Kompensation einer gegenüber dem Nominalwert verringerten Schwellenspannung .

Wie bereits erwähnt wurde, soll die vorliegende Kompensationsschaltung Parameteränderung durch Regelung der Gate-Spannung der Lasttransistoren von Funktionsschaltungen auf dem Halbleiterchip kompensieren. Der primäre Effekt eines Anstiegs der Gate-Spannung (V-_G) am Lasttransistor ist ein Ansteigen des durch letzteren fließenden Stromes. Die hier beschrieben Kompensationsschaltung gleicht herstellungsmäßig bedingte ParameterSchwankungen aus, die den Laststrom erhöhen, indem eine entsprechend reduzierte Gate-Spannung erzeugt wird und umgekehrt.

In Fig.1 ist schematisch das Schaltbild der Kompensationsschaltung gezeigt; bei den Feldeffekttransistoren soll es sich jeweils um solche vom Anreicherungstyp handeln. Die Kompensationsschaltung besteht aus einem ersten FET T1, dessen Drain-Anschluß an eine Drain-Betriebsspannung V, dessen Source mit einem ersten Schaltungsknoten und dessen Gate mit dem Ausgangsknoten für die kompen-

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sierende Last-Gate-Spannung V_LG verbunden ist.

Ein zweiter FET T2 ist bezüglich, seines Drain-Anschlusses mit der Source von T1, bezüglich seiner Source mit einem diffundierten Widerstand R_n, der seinerseits mit einem anderen Anschluß auf Massepotential liegt, sowie bezüglich seines Gates mit der Drain-Spannung V_nn verbunden» Der Transistor Tl besteht aus fünf parallel angeordneten FET-Elernenten, die jeweils eine minimale Gate-Breite aufweisen, wodurch die herstellungsmäßig bedingten Schwankungen hinsichtlich der Gate-Breite bei den die jeweilige Schaltungsfunktion leistenden Feldeffekttransistoren erfaßt werden können. Der Transistor T2 ist mit einer minimalen Gate-Länge ausgelegt f wodurch die herstellungsmäßig bedingten Änderung in der Gate-Länge der betreffenden Schaltungselemente erfaßbar sind,

Ein dritter FET T3 ist hinsichtlich seines Drain-Anschlusses mit dem V_LG~Schaltungsknoten und mit seinem Gate mit dem ersten Schal-¹-tungsknoten zwischen T1 und T2 verbunden, T3 stellt einen Inverterverstärker dar. Ein weiterer FET T4 ist mit seinem Drain-Anschluß mit der Source von T3, mit seiner Source mit Massepotential und mit seinem Gate mit der Drain-Spannung ν__η verbunden. Der V_Lf,~ Schaltungsknoten ist über einen Präzisionwiderstand R1, der ggf. außerhalb des Chips vorgesehen sein kann, mit einer +12 V Spannungsquelle verbunden.

Dadurch, daß das Gate von T4 an die Spannungsquelle für V _D angeschlossen ist, kann in außerordentlich vorteilhafter Weise für den Jnverterverstärker mit einem einzigen Bauelement in Form des Transistors T3 ausgekommen werden, wodurch der Aufbau einer gegenüber Vergleichbaren bisher verfügbaren Schaltungen erheblich vereinfachten und damit verbesserten Kompensationsschaltung ermöglicht ist.

Das Breite-zu-Längeverhältnis (im folgenden W/L-Verhältnis) des Gates beträgt für Tl etwa 3, für T2 etwa 7, für T3 etwa 100 und

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—· 5 **

für T4 etwa 5. Der Präzisionswiderstand R1 beträgt etwa 1000 Ohm mit einer Toleranz von ungefähr + 1 %. R1 ist außerhalb des Halbleiter-Chips angeordnet. Alle übrigen Schaltungselemente der Kompensationsschaltung sind auf demselben Halbleiter-Chip zusammen mit der zu kompensierenden Halbleiterschaltung untergebracht.

Fig. 1 zeigt weiterhin als Beispiel für einen Funktionsschaltkreis 10, dem die Ausgangsspannung der Kompensationsschaltung V_ zugeführt wird, die aus dem Last-FET T5 und dem Schalt-FET T6 gebildete, an sich bekannte Nutzschaltung. Es ist ersichtlich, daß die Konipens ati ons spannung V_LG dem Gate des Last-FET T5 zugeführt wird. Mit 14 ist beispielsweise ein logischer Eingang und mit 12 der zugehörige Signalausgang bezeichnet.

Bei der Kompensationsschaltung von Fig, 1 kann eine bestimmte Kombination von Bauelementgrößen bzw, -abmessungen die folgende sein. Das jeweilige W/L-Verhältnis beträgt für T1 3,04, für T2 7,1, für T3 100 und für T4 5,24. Rp ist ein diffundierter Widerstand auf dem Chip und weist einen Wert von 1,33 kß + 25 % auf. Beim Widerstand R1 kann es sich um einen diskreten Widerstand von 10 k + 2 % handeln. Wieder ist festzuhalten, daß die Kompensationsschaltung auf demselben Halbleitersubstrat wie die zu kompensierende Schaltung ausgebildet sein soll.

Wirkungsweise

Die primäre Auswirkung einer erhöhten Last-Gate-Spannung (V₁. „)

~ lila

besteht in einem erhöhten Strom durch das Lastelement. Demzufolge sollen mittels der Kompensationsschaltung entsprechend Fig. 1 Ausgangsspannungsänderungen erzeugt werden, deren Vorzeichen entgegengesetzt zur Korrekturspannung V_LG ist, die zur Kompensation der herstellungsbedingten Parameteränderungen entsprechend dem in Tabelle 1 gezeigten Zusammenhang erforderlich ist, Die hinsichtlich der Kompensationsschaltung für den Fall der Nominalwerte der Elementparameter geltenden Verhältnisse sind in

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Fig, 2a illustriert.

TABELLE

Parameter

zur Optimierung des zur mini-Gleichstrom- malen Ververhältnisses zögerung

zur minimalen Verlustlei
stung

erzeugte Gatespannung

V.

LG

Schwellenspg, Vt	+	+
Steilheit	-	-
Breite W Lasttransistor	_
Länge L Schalttransistor		„
Widerstand EL·	-	0
Drain-Spg. V	etwas +	0
Länge L Lasttransistor	0	0
Breite W Schalttransistor	0	0

O	—
O	O
O	O
O

Während die Zeichen "+" und "-" selbsterklärend sind_f soll das Zeichen "O" die Unabhängigkeit des jeweiligen Parameters von der Änderung der Einflußgröße ausdrücken.

1.Variation des Diffusionswiderstandes

Vergrößerte parasitäre Diffusion in den Source- und Drain-Zonen der aktiven Elemente wie des Schalttransistors T6 bewirken eine Anhebung der unteren Spannungspegel, wenn sie nicht durch Erniedrigung des in der Schaltung fließenden Gleichstromes infolge reduzierter Gate-Spannung V_LG kompensiert werden. Solche verminderten Widerstände sind manchmal Anzeichen für überdimensionierte Diffusionen und vergrößerte Kapazität, wie das noch im Zusammenhang mit der Variation der Kanallängen beschrieben werden wird. Demzufolge erfolgt eine Kompensation dieses Einflusses durch Er-

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höhung der Gate-Spannung V

Die Aufgabe der in Fig. 1 gezeigten Schaltung besteht darin, Ausgangsspannungsänderungen zu erzeugen, deren Vorzeichen entgegengesetzt zur für die Kompensation erforderlichen Korrekturspannung V ist, wie das aus der Tabelle 1 für diese sowie die übrigen Parameterabweichungen hervorgeht. Für den hier betrachteten Fall gilt, daß bei einer Abnahme des Diffusionswiderstandes auf dem Chip der Wert von R ebenfalls abnimmt. Dadurch wird der Spannungsabfall über R geringer und damit gleichermaßen die Spannung an der Source von T2. Das hat wiederum zur Folge, daß die Spannung an der Source von T1, die gleichbedeutend ist mit der Gate-Spannung von T3,absinkt, so daß T3 weniger stark leitet, was zu einer Anhebung V_LG führt.

2.Variation der Drain-SpannungsVersorgung

Eei einem Schaltungsentwurf mit einer linearen Last haben Drain-Spannungsänderungen nur kleinen Einfluß auf die Gleichspannungspegel oder die Wechselspannungsleistung. Andererseits ist die Verlustleistung direkt proportional zur Drain-Spannung. Daher ist es wünschenswert, eine erhöhte Drain-Spannung durch Erniedrigung der Gate-Spannung V_T_. und Verkleinerung des Stromes durch

Jj Vj

den jeweiligen Lasttransistor und damit der Schaltkreisleistung zu kompensieren.

Wenn im vorliegenden Fall die Drain-Spannung von z.B. nominal +5 V ansteigt, werden die mit ihren Gates daran angeschlossenen Transistoren T2 und T4 stärker leitend. Dadurch wird ein erhöhter Stromfluß durch T1 und T2 sowie durch T3 und T4 bewirkt, was mit einer Absenkung der Spannung Vj-, einhergeht. Diese Verhältnisse sind in Fig. 2b illustriert.

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3.Variation der Gate-Dimensionen

a) Gate-Länge des Last-FET, Gate-Breite des Schalt-FET

Da die nominellen Werte dieser Dimensionen normalerweise viel größer als ihre entsprechenden Abweichungen sind, ist es nicht notwendig, diese Variationen auszugleichen. Solche Entwürfe, bei denen die Nominalwerte dieser Parameter nicht um Größenordnungen größer als ihre Abweichungen sind, können in Entwürfe mit diesen Eigenschaften umgeändert werden, indem jeder "kurze" Lasttransistor durch einen "langen" Lasttransistor mit zwei oder mehr parallelen Kanälen mit Minimalbreite ersetzt wird. Dadurch erhält man das gleiche effektive W/L-Verhältnis. In ähnlicher Weise können schmale aktive Elemente in hintereinandergeschaltete Streifen von Minimallänge_f jedoch nicht minimaler Breite umgeändert werden.

b, Variation der Länge L des Schalt-FET

Aktive oder Eingangs- bzw, Schalt-FET wie T6 werden üblicherweise mit minimaler Kanallänge ausgelegt und sind daher gegenüber Kanallängenänderungen empfindlicher. Große Kanallängen bedeuten geringere Ströme und geringere Leistungsfähigkeit hinsichtlich der Schaltzeit, da weniger Strom zur Aufladung der parasitären Kapazitäten zur Verfügung steht. Infolgedessen ist es wünschenswert, den in der Schaltung fließenden Strom in dem Falle zur ordentlichen Ausregelung durch Anhebung der Spannung V_T„ zu

JLjCj

erhöhen.

Kurze Kanallängen bedeuten demgegenüber erhöhte Ströme, was sich auf der anderen Seite in einer erhöhten Verlustleistung niederschlägt. Zu kurze Kanäle mit dermaßen erhöhter Verlustleistung werden demnach kompensiert, indem man die Korrektur-Gate-Spannung zur Herabsetzung der (Auflade)-Ströme absenkt. Auf die angegebene Schaltung übertragen bedeutet das, daß mit einer Abnahme der Kanallängenwerte L die W/L-Verhältnisse sich

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im Sinne einer Stroraflußzunähme in den Transistoren T1 und T2 und damit einer Spannungszunähme an den Source-Anschlüssen und letztlich einer Zunahme des Spannungsabfalls über den Kiderstand R niederschlagen. Dadurch wird ein erhöhter Stromfluß in T3 und T4 bewirkt, so daß V₁.,,, wie in Fia. 2c illustriert, abnimmt.

c. Variation der Gate-Breite

änderungen in der (Gate)-Breite der Bauelemente werden durch Abweichungen bei der Maskierung, Belichtung und beim Ätzen bewirkt. Diese Änderungen sind beim Last-FET T5 wegen der kleineren nominellen Gate-Breite viel bedeutsamer als bei den anderen aktiven oder Schalt-FETs. Gegenüber dem Nominalwert vergrößerte Gate-Braiten der Lasttransistoren bewirken erhöhte Leistungsaufnahme und eine Anhebung der unteren Potentialpegel; sie werden demnach durch niedrigere Last-Gate-Spannungen ausgeglichen. Kleine Last-Gate-Breiten erniedrigen den Ladestrom und sollten zur Äufrechterhaltung konstanter Leistungsfähigkeit durch erhöhte Gate-Spannung Vj. _G ausgeglichen werden.

Auf den vorliegenden Fall übertragen bedeutet das, daß mit einer Zunahme der Gate-Breite W die W/L-Verhältnisse im Sinne einer Stromzunahme durch T1 und T2 ebenfalls zunehmen, worauf infolge des erhöhten Spannungsabfalls über R auch die Source-Spannungen an T1 und T2 ansteigen. Das hat seinerseits einen erhöhten Stromfluß in T3 und T4 zur Folge, wodurch entsprechend Fig. 2c die Spannung V₁_ abgesenkt wird.

4.Variation der ubertragungsleitwertes (Steilheit)

Ein Anwachsen der Steilheit bewirkt einen vergrößerten Stromfluß in einer linearen Lastschaltung 10. Dies resultiert in erhöhter Verlustleistung und angehobenen unteren Potentialpegeln (wegen vergrößertem Stromfluß in parasitären Source-Wiederständen) Die Lösung für das Verlustleistungs- als auch das Gleichstrom-Ent-

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wurfsprobeim besteht in der Kompensation der erhöhten Steilheit mit verminderter Gate-Spannung V_LG am Lasttransistor. Eine Verminderung der Steilheit bewirkt, daß weniger Strom für die Ladung der Kapazitäten am Knotenpunkt 12 zur Verfügung steht. Dies kann durch eine Erhöhung der Gate-Spannung V_T_. am Lasttransistor kompensiert werden.

Im vorliegenden Fall sinken mit verringerter Steilheit die Ströme in allen vier Transistoren T1 bis T4. Dadurch verringert sich auch der Strom durch den 10 kß Lastwiderstand R1. so daß V_T_ ansteigt.

5.Variation der Schwellenspannung

Liegen die Schwellenspannungswerte niedriger als geplant, so werden die aktiven Schaltungselemente empfindlicher gegenüber hohen unteren Pegelwerten an den sie treibenden Schaltkreisausgängen. Außerdem werden die unteren Pegel selbst nach oben tendieren, da niedrige Schwellenspannungen (Vt) einen größeren Strom bewirken und daher die Spannung in den Drain-Diffusionen fällt. Demzufolge ist es wünschenswert, den durch den Lasttransistor fließenden Strom zu erniedrigen, indem V₁.„ herabgesetzt wird. Dadurch wird auch bei niedrigen Schwellenspannungen eine hohe Unempfindlichkeit gegenüber Gleichspannungsstörungen erreicht. Da niedrige Schwellenspannungen Vt größere Ströme bewirken, ist es zur Erzielung nahezu konstanter Ströme und minimaler Änderung der Verlustleistung wünschenswert, diese niedrigen Schwellenspannungen mittels niedriger Gate-Spannung V _ zu kompensieren. Da bei hohen Schwellenspannungen weniger Strom für die Umladung der Kapazitäten am (Ausgangs-)Knoten 12 zur Verfügung steht, ist es wünschenswert, höhere Schwellenspannungen als normal mittels hoher Gate-Spannungen V_LG zu kompensieren, um die Variation des kapazitiven Ladestroms und daher der Schaltverzögerung zu minimalisieren. Hohe Schwellenspannungen sind manchmal Anzeichen einer hohen Substratdotierung und demzufolge hoher Diffusionskapazität. Daher ist es erforderlich, diese höheren Kapazitäten mit höheren

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Ladeströmen durch höhere Gate-Spannungen V _G zu kompensieren.

Im vorliegenden Fall nehmen die Ströme in allen vier Transistoren I T1 bis T4 mit abnehmenden Schwellenspannungen Vt zu. Dieser erhöhte Strom durch T3 und T4 fließt über den 10 kß Lastwiderstand R1 und senkt die Spannung V_LG entsprechend den Verhältnissen in ' Fig. 2e ab.

Es ist offensichtlich, daß verschiedene Schaltungsentwürfe unterschiedliche Empfindlichkeiten im Bezug auf die Variation eines einzelnen Parameters aufweisen. So sind beispielsweise Schaltkreis^, die unter Verwendung von Ionenimplantation hergestellte Lasttransistoren (entsprechend T5) vom Verarmungstyp aufweisen, empfindlich) gegenüber den Implantationscharakteristika; gleichzeitig können j sie weniger sensitiv gegenüber Variationen der Gate-Breite des ' Lasttransistors sein als Schaltungen vom Anreicherungstyp. Dem- ; zufolge können zwei Kompensationsnetzwerke vorgesehen sein, die auf dem gleichen Chip Lastschaltungen vom Anreicherungs- und vom Verarmungstyp regeln. Gerade dies ist ein besonderer Vorteil der beschriebenen Kompensatoren gegenüber dem Stand der Technik, bei denen das Substratpotential als Steuerparameter benutzt wurde und die daher auf eine einzige Kompensationsschaltung pro Substrat, d.h. pro Halbleiterchip beschränkt waren.

Zusammengefaßt leistet die vorstehend beschriebene Erfindung eine Kompensation für die meisten Parameterabweichungen, die während der Fabrikation einer integrierten Halbleiterschaltung auftreten. Die Verwendung dieser Kompensationsschaltung erlaubt den Entwurf ι von in großem Maßstab integrierten Schaltungen mit Feldeffekttran- < sistoren, deren nominelle Leistung näher an der unter ungünstigsten Bedingungen erzielbaren liegt, die kleinere aktive Schaltungselemente verwenden und deren Signalverzögerungen näher am geplanten Nominalwert liegen. Die Kompensationsschaltung ist gleichetromsta-

bil und erfordert keine weiteren Verbindungen bzw. Anschlüsse auf dem Halb leiter chip, die über den üblichen Last-, Drain- und Massearj-

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Schluß hinausgehen, jedenfalls in der Ausführung als Anreicherungstyp. Durch ihre Verwendung wird keine Substratspannungsänderung hervorgerufen, wie es bei Benutzung der im Stande der Technik beschriebenen Schaltungen erfolgt, wobei durch ungewünschte Inversionserscheinungen Leckströme oder Änderungen der Diffusionskapazitäten auftreten können.

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Claims

PATEHTANSPRÜCHE

Elektrische Schaltungsanordnung zur Kompensation der herstellungsbedingten Sollwert-Abweichungen von integrierten Halbleiterschaltungen mit mindestens zwei in Reihe geschalteten Transistoren, insbesondere Feldeffekttransistoren, von denen zumindest ein Transistor als Lasttransistor arbeitet, gekennzeichnet durch einen ersten, mehrere Teil-FET-Strukturen mit minimaler Gate-Breite aufweisenden Feldeffekttransistor_f dessen Source-Anschluß mit einem ersten Schaltungsknoten_f dessen Drain mit einer Betriebsspannungsquelle und dessen Gate mit dem Ausgangsknoten verbunden ist, durch einen zweiten Feldeffekttransistor _r dessen Drain-Anschluß mit dem ersten Schaltungsknoten_f dessen Source-Anschluß über einen Widerstand mit einer Bezugsspannung, vorzugsweise Massepotential, und desse'n Gate mit der genannten Betriebsspannung verbunden ist, wobei der zweite Feldeffekttransistor mit einem Gate minimaler Länge ausgestattet ist, durch einen dritten als Inverterverstärker zwischen den ersten Schaltungsknoten und den Ausgangsknoten eingeschalteten Feldeffekttransistor, dessen Drain mit dem Ausgangsknoten und dessen Gate mit dem ersten Schaltungsknoten verbunden ist, sowie durch einen vierten Feldeffekttransistor _s dessen Drain-Anschluß mit dem Source-Anschluß des dritten FET verbunden ist, dessen Source-Anschluß auf dem Bezugsspannungspotential, vorzugsweise Massepotential liegt, und dessen Gate an die Betriebsspannung angeschlossen ist.
2. Schaltungsanordnung nach Anspruch 1, dadurch gekennzeichnet, daß das W/L-Verhältnis für den ersten Transistor etwa 3 und für den zweiten Transistor etwa 7 beträgt.
3. Schaltungsanordnung nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, daß das W/L-Verhältnis für den dritten Transistor etwa 100 und für den vierten Transistor etwa 5 beträgt.

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4. Schaltungsanordnung nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, daß zv/ischen den Ausgangsknoten und eine v/eitere relativ hohe Betriebsspannungsquelle ein Prazisionswiderstand von ungefähr 10 kti + 1 % eingeschaltet ist.
5. Schaltungsanordnung nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, daß der erste FET aus fünf Teil-FET-Strukturen mit minimaler Gate-Breite besteht.
6. Schaltungsanordnung nach einem der vorhergehenden Ansprüche,j dadurch gekennzeichnet, daß der in die Source-Zuleitung des zweiten Feldeffekttransistors eingeschaltete Widerstand als Diffusionswiderstand ausgeführt ist.

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