DE102019213961A1

DE102019213961A1 - Substratvorspannungsgeneratorschaltungsstruktur im gesamten negativen und positiven Bereich

Info

Publication number: DE102019213961A1
Application number: DE102019213961.2A
Authority: DE
Inventors: Arif A. Siddiqi; Juhan Kim; Mahbub Rashed
Original assignee: GlobalFoundries Inc
Current assignee: GlobalFoundries US Inc
Priority date: 2018-10-15
Filing date: 2019-09-13
Publication date: 2020-04-16
Also published as: US20200117226A1; TWI718666B; US10678287B2; TW202022524A

Abstract

Ausführungsformen der Erfindung stellen eine Schaltungsstruktur zum Erzeugen einer Vollbereichsvorspannung bereit, umfassend: einen Logiksteuerknoten; erste und zweite Spannungsgeneratoren, die mit dem Logiksteuerknoten gekoppelt sind, wobei die ersten und zweiten Spannungsgeneratoren konfiguriert sind, um eine positive Spannungsausgabe an einem positiven Spannungsknoten und eine negative Spannungsausgabe an einem negativen Spannungsknoten zu erzeugen; erste und zweite Multiplexerzellen, die mit dem Logiksteuerknoten gekoppelt sind und die so konfiguriert sind, dass sie den vom ersten oder zweiten positiven Spannungsknoten empfangenen positiven Spannungspegel und den vom ersten oder zweiten negativen Spannungsknoten empfangenen negativen Spannungspegel multiplexen, um eine gemultiplexte Ausgabe bereitzustellen; und einen Ausgangsknoten, der mit jeder der ersten Multiplexerzelle und der zweiten Multiplexerzelle gekoppelt ist und der ausgebildet ist, um die gemultiplexte Ausgabe zu empfangen, um einen Vorspannungsbereich für mindestens einen Transistor mit einem Substratgate-Anschluss bereitzustellen.

Description

TECHNISCHES GEBIET
Ausführungsformen der Erfindung beziehen sich allgemein auf ein Bereitstellen eines Substratvorspannungsgenerators, der positive und negative Spannungen im gesamten Bereich durch einen einzigen Ausgangsknoten bereitstellen kann, was Substratgate-Anschlüsse für Transistoren derart erlaubt, dass diese gleichzeitig mit einer Substratvorspannung in Vorwärts- und Rückwärtsrichtung betrieben werden.
HINTERGRUND
Transistoren stellen für die Implementierung digitaler und analoger Schaltungsentwürfe wichtige Komponenten dar. Im Allgemeinen weist ein MOS-Transistor vier elektrische Anschlüsse auf: Source, Drain, Gate und das Substratgate, auch als Body-Anschluss bekannt. Im Zuge der Fortschritte in der Elektronikforschung wurden Anstrengungen unternommen, um eine Technik für Leistung, Leistung und Fläche (Power, Performance and Area, PPA) zu implementieren, bei der die physische Fläche und der Stromverbrauch eines Designs reduziert werden, während Leistungsspezifikationen wie Geschwindigkeit oder Frequenz von Operationen beibehalten oder verbessert werden. Infolgedessen wird verstärkt Wert daraufgelegt, die Kanallänge eines MOS-Transistors zu verringern, was zur Verbesserung der PPA des Entwurfs beiträgt. Eine andere Möglichkeit zur Verbesserung der PPA besteht darin, eine Spannung an den Substratgate-Anschluss des Transistors anzulegen.
Die Schwellenspannung ist als die minimale Spannungsdifferenz definiert, die zwischen dem Gate- und dem Source-Anschluss eines Transistors benötigt wird, damit ein elektrischer Strom durch den Drain-Source-Kanal fließen kann. Mit anderen Worten, wenn die Gate-Source-Spannung größer oder gleich der Schwellenspannung ist, wird der Transistor als eingeschaltet (aktiviert) bezeichnet und Strom beginnt durch den Kanal zu fließen. Wenn die Gate-Source-Spannung unter die Schwellenspannung abfällt, wird der Transistor ausgeschaltet (deaktiviert) und im Idealfall kann durch den Kanal kein Strom fließen. Es kann jedoch ein gewisser Leck- oder Standby-Strom fließen, selbst wenn der Transistor ausgeschaltet ist, und dies kann in den meisten Fällen als unerwünschter Zustand angesehen werden. Es ist bekannt, dass sich jede Änderung der Schwellenspannung auf die PPA der Transistorvorrichtung auswirkt. Wenn beispielsweise die Schwellenspannung kleiner wird, kann der Transistor mit einer geringeren Gate-Source-Spannung arbeiten, was zur Verringerung des Energieverbrauchs beitragen kann. Das Verringern der Schwellenspannung hilft auch beim Erhöhen der Ansteuerungsstärke und Frequenz des Betriebs des Transistors, was zu einer kleineren Transistorvorrichtung führen kann. Alternativ kann ein Erhöhen der Schwellenspannung dabei helfen, den Leckstrom oder Standby-Strom im inaktiven oder ausgeschalteten Modus zu verringern.
Der Wert der Schwellenspannung hängt von mehreren Faktoren ab. Einer der Faktoren, der den Wert der Schwellenspannung verringern oder erhöhen kann, ist der Spannungsbetrag, der an den Substratgate-Anschluss angelegt wird. Die Art von Aktion, bei der die Schwellenspannung durch Anlegen einer Substratvorspannung verringert wird, wird als Substratvorspannung in Vorwärtsrichtung (forward back-biasing, FBB) bezeichnet. Umgekehrt wird die Art der Aktion, die bewirkt, dass die Schwellenspannung durch Anlegen einer Substratvorspannung ansteigt, als Substratvorspannung in Rückwärtsrichtung (reverse back-biassing, RBB) bezeichnet. Transistoren mit einem Substratgate-Anschluss umfassen Silizium-auf-Isolator (SOI) -Transistoren, wie beispielsweise vollständig verarmte SOI-Transistoren (FD-SOI-Transistoren), planare Bulk-Transistoren, FinFet-Transistoren, Nanosheet-Transistoren und vertikale Transistoren, um nur einige zu nennen. FD-SOI-Transistoren sind für solche Anwendungen aufgrund der Möglichkeit des Anlegens einer Substratvorspannung im gesamten Bereich (sowohl positiv als auch negativ) gut geeignet. Dies liegt an der Tatsache, dass für einen FD-SOI-Transistor der maximale obere Bereich der Vorspannung in Vorwärts- und Rückwärtsrichtung nur durch die Durchbruchspannung der in Sperrrichtung vorgespannten parasitären Substratdioden begrenzt wird. Dieser Bereich kann wenigstens ungefähr das 2-4-fache der maximalen Nennversorgungsspannung erreichen, bei der die Transistorvorrichtung normalerweise arbeiten kann. Diese maximale Obergrenze ist viel höher als bei vielen anderen MOS-Transistortypen, z. B. planaren Bulk- oder FinFet-Transistoren, da deren oberer Bereich eingeschränkt ist, um zu verhindern, dass ihre in Sperrrichtung vorgespannten parasitären (Source- oder Drain-) Diffusionsschichtdioden in Durchlassrichtung vorgespannt werden. Infolgedessen kann die mögliche Schwankung der Schwellenspannung beim FD-SOI-Transistortyp im Vergleich zu den anderen Typen von MOS-Transistorvorrichtungen viel höher sein. Diese Änderung der Schwellenspannung ist dabei wünschenswert und kann in einigen extremen Fällen dazu führen, dass der Schwellenspannungswert zu Null wird oder sich verdoppelt. Bei den meisten Substratgate-Vorspannungsanwendungen kann jedoch ein kleinerer Substratgate-Vorspannungsbereich erforderlich sein, der deutlich unter der maximal zulässigen Obergrenze liegt, z. B. kann ein Substratgate-Vorspannungsbereich von etwa -1,8 V bis etwa 1,8 V für die meisten Anwendungen ausreichen. Derzeit existieren verschiedene Ansätze, die versuchen, Transistoren mit den erforderlichen Spannungen zu versorgen und Transistoren mit Substratgates richtig vorzuspannen.
ZUSAMMENFASSUNG
Ein erster Aspekt der vorliegenden Erfindung stellt eine Schaltungsstruktur zum Erzeugen einer Vollbereichsvorspannung bereit, wobei die Schaltungsstruktur umfasst: einen Logiksteuerknoten; einen ersten Spannungsgenerator und einen zweiten Spannungsgenerator, die mit dem Logiksteuerknoten gekoppelt sind, wobei der erste Spannungsgenerator konfiguriert ist, um eine positive Spannungsausgabe an einem ersten positiven Spannungsknoten und eine negative Spannungsausgabe an einem ersten negativen Spannungsknoten zu erzeugen, wobei der zweite Spannungsgenerator zum Erzeugen einer positiven Spannungsausgabe an einem zweiten positiven Spannungsknoten und einer negativen Spannungsausgabe an einem zweiten negativen Spannungsknoten ausgebildet ist; eine erste Multiplexerzelle und eine zweite Multiplexerzelle, die mit dem Logiksteuerknoten verbunden sind, wobei die erste und die zweite Multiplexerzelle so konfiguriert sind, dass sie den vom ersten oder zweiten positiven Spannungsknoten empfangenen positiven Spannungspegel und den vom ersten oder zweiten positiven Spannungsknoten empfangenen negativen Spannungspegel multiplexen, um eine gemultiplexte Ausgabe bereitzustellen; einen Ausgangsknoten, der mit der ersten Multiplexerzelle gekoppelt ist und der zum Empfang der gemultiplexten Ausgabe ausgebildet ist, um einen Vorspannungsbereich für mindestens einen Transistor mit einem Substratgate-Anschluss bereitzustellen; einen Ausgangsknoten, der mit der zweiten Multiplexerzelle gekoppelt ist und der zum Empfang der gemultiplexten Ausgabe ausgebildet ist, um einen Vorspannungsbereich für mindestens einen Transistor mit einem Substratgate-Anschluss bereitzustellen; und einen Digital-Analog-Umsetzer (DAC), der mit dem Logiksteuerknoten gekoppelt ist und der zur logischen Steuerung der ersten und zweiten Spannungsgeneratoren und der ersten und zweiten Multiplexerzellen ausgebildet ist, um den Vorspannungsbereich zu erzeugen.
Ein zweiter Aspekt der vorliegenden Erfindung stellt ein Verfahren zum Erzeugen einer Vollbereichsvorspannung bereit, umfassend: ein Erzeugen einer positiven Spannung und einer negativen Spannung von einem ersten Spannungsgenerator und einem zweiten Spannungsgenerator, wobei der erste Spannungsgenerator und der zweite Spannungsgenerator jeweils mit einem Logiksteuerknoten, einem positiven Spannungsknoten und einem negativen Spannungsknoten gekoppelt sind; ein Verwenden von ersten und zweiten Multiplexerzellen, die mit dem Logiksteuerknoten gekoppelt sind, wobei die vom positiven Spannungsknoten erhältliche positive Spannung und die vom negativen Spannungsknoten erhältliche negative Spannung gemultiplext werden, um eine gemultiplexte Ausgabe zu erzeugen; ein Koppeln eines Ausgangsknotens an die erste Multiplexerzelle, um die gemultiplexte Ausgabe zur Bereitstellung des Vorspannungsbereichs für wenigstens einen Transistor mit einem Substratgate-Anschluss zu empfangen; ein Koppeln eines Ausgangsknotens an die zweite Multiplexerzelle, um die gemultiplexte Ausgabe zur Bereitstellung des Vorspannungsbereichs für wenigstens einen Transistor mit einem Substratgate-Anschluss zu empfangen; und ein logisches Steuern der ersten und zweiten Spannungsgeneratoren und der ersten und zweiten Multiplexerzellen mit einem Digital-Analog-Umsetzer (DAC), der mit dem Logiksteuerknoten zur Erzeugung des Vorspannungsbereichs gekoppelt ist.
Ein dritter Aspekt der vorliegenden Erfindung stellt eine Schaltungsstruktur zum Erzeugen einer Vollbereichsvorspannung bereit, wobei die Schaltungsstruktur umfasst: einen Logiksteuerknoten; einen ersten Spannungsgenerator und einen zweiten Spannungsgenerator, die mit dem Logiksteuerknoten gekoppelt sind, wobei der erste Spannungsgenerator ausgebildet ist, um eine positive Spannungsausgabe an einem ersten positiven Spannungsknoten und eine negative Spannungsausgabe an einem ersten negativen Spannungsknoten zu erzeugen, wobei der zweite Spannungsgenerator ausgebildet ist, um eine positive Spannungsausgabe an einem zweiten positiven Spannungsknoten und eine negative Spannungsausgabe an einem zweiten negativen Spannungsknoten zu erzeugen; eine erste Multiplexerzelle und eine zweite Multiplexerzelle, die mit dem Logiksteuerknoten verbunden sind, wobei die erste und die zweite Multiplexerzelle so ausgebildet sind, dass sie den von dem ersten oder zweiten positiven Spannungsknoten empfangenen positiven Spannungspegel und den von dem ersten oder zweiten negativen Spannungsknoten empfangenen negativen Spannungspegel multiplexen, um eine gemultiplexte Ausgabe bereitzustellen; einen ersten Ausgangsknoten, der mit den ersten und zweiten Multiplexerzellen verbunden ist und der zum Empfangen der gemultiplexten Ausgabe ausgebildet ist, um den Vorspannungsbereich für mindestens einen Transistor mit einem Substratgate-Anschluss bereitzustellen; einen zweiten Ausgangsknoten, der mit den ersten und zweiten Multiplexerzellen verbunden ist und der zum Empfangen der gemultiplexten Ausgabe ausgebildet ist, um den Vorspannungsbereich für mindestens einen Transistor mit einem Substratgate-Anschluss bereitzustellen; und einen Logiksteuerungs-Digital-Analog-Umsetzer (DAC), der mit dem Logiksteuerknoten gekoppelt ist und der zur logischen Steuerung des ersten Spannungsgenerators, des zweiten Spannungsgenerators, der ersten Multiplexerzelle und der zweiten Multiplexerzelle ausgebildet ist, um den Vorspannungsbereich an jeweils dem ersten Ausgangsknoten und dem zweiten Ausgangsknoten zu erzeugen.
KURZE BESCHREIBUNG DER ZEICHNUNGEN
Diese und andere Merkmale dieser Erfindung sind aus der folgenden detaillierten Beschreibung der verschiedenen Aspekte der Erfindung in Verbindung mit den beigefügten Zeichnungen, die verschiedene Ausführungsformen der Erfindung darstellen, leichter verständlich und in denen:

1 eine schematische Ansicht einer Ausführungsform einer Halbbereichs-Substratgate-Vorspannungsgeneratorschaltungsstruktur gemäß Ausführungsformen zeigt.
2 eine schematische Ansicht einer Multiplexerzellenschaltungsstruktur zeigt, die ausgebildet ist, um eine positive und negative Spannung zu einer einzelnen Spannungsausgabe gemäß Ausführungsformen zu multiplexen.
3 eine schematische Ansicht der Multiplexerzellenschaltungsstruktur von 2 zeigt, die zum Multiplexen einer negativen Spannung zu der Spannungsausgabe gemäß Ausführungsformen ausgebildet ist.
4 eine schematische Ansicht der Multiplexerzellenschaltungsstruktur von 2 zeigt, die zum Multiplexen einer positiven Spannung zu der Spannungsausgabe gemäß Ausführungsformen ausgebildet ist.
5 eine schematische Ansicht eines Halbbereichs-Spannungsgenerators zeigt, der ausgebildet ist, um eine positive und negative Spannung für eine Multiplexerzelle gemäß Ausführungsformen zu erzeugen.
6 eine schematische Ansicht einer Vollbereichs-Substratgate-Vorspannungsgenerator-Schaltungsstruktur gemäß Ausführungsformen zeigt.
7 eine Querschnittsansicht einer vollständig verarmten SOI-Transistorstruktur (FD-SOI-Transistorstruktur) mit einem Substratgate-Bereich unter einer vergrabenen Oxidschicht (BOX-Schicht) gemäß Ausführungsformen der Erfindung zeigt.

Es wird angemerkt, dass die Zeichnungen der Erfindung nicht notwendigerweise maßstabsgetreu sind. Die Zeichnungen sollen nur typische Aspekte der Erfindung darstellen und sollten daher nicht als den Umfang der Erfindung einschränkend angesehen werden. In den Zeichnungen stehen gleiche Nummern für gleiche Elemente zwischen den Zeichnungen.
DETAILLIERTE BESCHREIBUNG
In der folgenden Beschreibung wird auf die beigefügten Zeichnungen Bezug genommen, die einen Teil davon bilden und in denen zur Veranschaulichung spezifische beispielhafte Ausführungsformen gezeigt sind, in denen die vorliegende Lehre praktiziert werden kann. Diese Ausführungsformen werden in ausreichendem Detail beschrieben, um es dem Fachmann zu ermöglichen, die vorliegende Lehre zu praktizieren, und es versteht sich, dass andere Ausführungsformen verwendet werden können und dass Änderungen vorgenommen werden können, ohne vom Umfang der vorliegenden Lehre abzuweichen. Die folgende Beschreibung dient daher lediglich der Veranschaulichung.
Die folgende Beschreibung beschreibt verschiedene Ausführungsformen, die sich auf Substratgate-Vorspannungsgeneratorschaltungsstrukturen beziehen, die zum Erzeugen von Substratgate-Vorspannungen verwendet werden. Solche Substratgate-Vorspannungen können beispielsweise im Bereich von etwa -1,8 V bis etwa 1,8 V liegen und können zur Vorspannung von Transistoren mit Substratgate-Anschlüssen, wie beispielsweise vollständig verarmten Silizium-auf-Isolator-Transistoren (FD-SOI-Transistoren), verwendet werden. Während in der gesamten Erfindung speziell auf FD-SOI-Transistoren Bezug genommen wird, versteht es sich, dass andere Transistoren, die konfiguriert sind, um einen Substratgate-Anschluss zum Einstellen der Schwellenspannung bereitzustellen, wie FinFet-Transistoren, planare Bulk-Transistoren, Nanosheet-Transistoren, vertikale Transistoren, und/oder eine oder mehrere andere derzeit bekannte oder später entwickelte Transistorstrukturen, verwendet werden können, obwohl der Bereich der Substratgate-Vorspannung begrenzt sein kann.
7 zeigt eine Querschnittsansicht einer vollständig verarmten SOI-Transistorstruktur (FD-SOI-Transistorstruktur) 700 mit einem Substratgate-Bereich unter einer vergrabenen Oxidschicht (BOX-Schicht) gemäß Ausführungsformen der Erfindung. Der FD-SOI-Transistor 700 kann mit strukturellen Merkmalen zum Reduzieren des elektrischen Widerstands und der Kapazität über den Source- und Drainknoten S, D ausgebildet sein. Der FD-SOI-Transistor 700 und Komponenten davon können auf und in einem Substrat 702 gebildet sein. Ein Substratgate-Bereich 704, alternativ als Wannenbereich mit Dotierung vom n-Typ oder p-Typ, des Substrats 702 kann bei der Abscheidung mit einer oder mehreren Dotierungsverbindungen in situ implantiert oder gebildet werden, um die elektrischen Eigenschaften zu ändern. Eine vergrabene Isolatorschicht 706, die im Stand der Technik auch als „vergrabene Oxid-“ oder „BOX“ -Schicht bekannt ist, trennt den Substratgate-Bereich 704 des Substrats 702 von den Source/Drain- und Kanalgebieten 708, 710 des FD-SOI-Transistors 700.
Die Source/Drain-Gebiete 708 und das Kanalgebiet 710 können einen Source-Anschluss 712 des FD-SOI-Transistors 700 mit einem Drain-Anschluss 714 des FD-SOI-Transistors 700 elektrisch koppeln, wenn sich der Transistor in einem Ein-Zustand befindet. Über dem Kanalgebiet 710 kann ein Gatestapel 716 angeordnet sein, so dass eine Spannung des Gateknotens G die elektrische Leitfähigkeit zwischen den Source- und Drain-Anschlüssen 712, 714 durch die Source-/Drain-Gebiete 708 und das Kanalgebiet 710 steuert. Darüber hinaus können die verschiedenen Bereiche des FD-SOI-Transistors 700 elektrisch und physikalisch von Teilen anderer Transistoren getrennt werden.
Der Substratgate-Bereich 704 kann über Substratgate-Anschlüsse 720 innerhalb des Substrats 702 elektrisch mit dem Substratgate-Knoten BG gekoppelt sein, um die Eigenschaften des Transistors 700, z. B. die Leitfähigkeit zwischen den Source- und Drain-Anschlüssen 712, 714 durch die Source/Drain-Gebiete 708 und das Kanalgebiet 710, weiter zu beeinflussen Ein Anlegen eines elektrischen Potentials an die Substratgate-Anschlüsse 720 am Substratgate-Knoten BG ändert die Schwellenspannung des Transistors 700.
Während die meisten Transistoren einen Gate-Anschluss, einen Source-Anschluss, einen Drain-Anschluss und einen Kanal aufweisen, haben FD-SOI-Transistoren eine wie oben beschriebene vergrabene Oxidschicht, die als ultradünne Isolatorschicht wirkt, und einen sehr dünnen Siliziumfilm anstelle eines herkömmlichen Transistorkanals bereitstellt. Die Verwendung eines sehr dünnen Siliziumfilms macht die herkömmliche Kanaldotierung überflüssig und erhöht die Gleichmäßigkeit zwischen FD-SOI-Bauelementen. Die vergrabene Oxidschicht verringert die parasitäre Kapazität zwischen den Source- und Drain-Anschlüssen, begrenzt jedoch auch den Strom, so dass er für ein NMOS-Bauelement nur von Drain zu Source oder für ein PMOS-Bauelement nur von Source zu Drain fließt, was zur Verringerung des Leckstroms beitragen kann. Während herkömmliche Transistoren nur durch an Gate-Anschlüsse angelegte Spannungen gesteuert werden können, können FD-SOI-Transistoren auch durch Anlegen einer Spannung an einen Substratgate-Anschluss gesteuert werden. Der Substratgate-Anschluss wird gebildet, wenn eine Spannung an das Substrat unterhalb der Transistorvorrichtung und der vergrabenen Oxidschicht angelegt wird. Eine Substratgate-Vorspannung kann verwendet werden, um die Schwellenspannung des Transistors einzustellen. Die Schwellenspannung ist definiert als die minimale Spannung, die zwischen Gate und Source benötigt wird, um den Transistor zu aktivieren oder einzuschalten. FD-SOI-Transistoren und andere Transistoren mit Substratgate-Anschlüssen können mindestens drei Betriebsarten aufweisen: eine Substratgate-Vorspannung in Rückwärtsrichtung (reverse back-gate biasing, RBB); einen normalen Betrieb; und eine Substratgate-Vorspannung in Vorwärtsrichtung (forward back-gate biasing, FBB). Im normalen Betriebs ist der Substratgate-Anschluss im Falle eines NMOS-Bauelements im Allgemeinen mit der niedrigsten verfügbaren Spannung oder dem NMOS-Source-Anschluss verbunden. Im Fall eines PMOS-Bauelements ist der Substratgate-Anschluss jedoch im Allgemeinen mit der positivsten Spannung, bei der das Bauelement arbeiten darf, oder mit dem PMOS-Source-Anschluss verbunden. Im normalen Betrieb wird die Schwellenspannung nicht durch äußere Umstände geändert und der Transistorbetrieb wird durch die Spannungen an den Gate-, Drain- und Source-Anschlüssen vollständig bestimmt.
Im RBB wird die Schwellenspannung infolge der angelegten Substratgate-Spannung erhöht und der Kanal wird weniger leitend, was zu einer geringeren Menge an Strom führt, der durch den Transistor fließt. Um den Leitfähigkeitsverlust auszugleichen, muss die Gate-Spannung erhöht werden, damit ein Strom durch den Kanal fließen kann. Diese Erhöhung der Schwellenspannung erhöht effektiv den Betrag der zum Betreiben des Transistors erforderlichen Gate-Spannung, die durch Änderung der Vorspannung in Rückwärtsrichtung extern gesteuert werden kann.
Während des FBB wird die Schwellenspannung infolge der angelegten Substratgate-Spannung verringert. Dies führt dazu, dass der Kanal leitfähiger wird und zum Einschalten eine viel kleinere Gate-Spannung benötigt wird, die auch durch Änderung der Substratgate-Spannung extern gesteuert werden kann. Andere Transistoren mit Body- oder Substratgate-Anschlüssen können die Substratgate-Vorspannung verwenden, um die Schwellenspannung zu senken oder zu erhöhen, sind jedoch in der Höhe der am Substratgate akzeptierten Vorspannung begrenzt. Somit können FD-SOI-Transistoren und andere ähnliche Transistorvorrichtungen nicht nur am Gate mit sehr niedrigen Spannungen arbeiten, sondern können auch im normalen Betrieb, FBB oder RBB, arbeiten, indem einfach die Substratgate-Vorspannung des Transistors variiert wird. Transistorvorrichtungen, die diese Funktionalität bereitstellen können, können eine Vielzahl unterschiedlicher Schaltungsanwendungen bieten. Die folgende Ausführungsform sieht eine Schaltungsstruktur vor, die konfiguriert ist, um Vorspannungen „im gesamten Bereich“ zu erzeugen, der beispielsweise von ungefähr -1,8 V bis 1,8 V reicht, und zwar an einem einzelnen Ausgang, um eine Substratgate-Vorspannung von Transistorvorrichtungen, die einen Substratgate-Anschluss aufweisen, in Vorwärts- und Rückwärtsrichtung bereitzustellen. Die folgenden Ausführungsformen sehen ferner die Feinabstimmung von Schwellenspannungspegeln innerhalb des FBB- und RBB-Betriebs vor.
Mit Bezug auf 1 ist eine erste Ausführungsform gezeigt, die eine Halbbereichs-Vorspannungsschaltungsstruktur 100 zum Erzeugen einer Halbbereichs-Vorspannung zeigt. Die Schaltungsstruktur 100 zeigt allgemein eine Struktur, die konfiguriert ist, um einen Substratgate-Vorspannungsbereich von ungefähr -1,8 V bis 0 V oder ungefähr 0 V bis 1,8 V an einem Ausgangsknoten 120 zu erzeugen. Ein erster Spannungsgenerator 102, der mit einem Logiksteuerknoten 104 gekoppelt ist, kann ausgebildet sein, um sowohl positive als auch negative Spannungen zu erzeugen. Die positiven und negativen Spannungen werden vom ersten Spannungsgenerator 102 unabhängig voneinander entsprechend an einen positiven Spannungsknoten 106 und einen negativen Spannungsknoten 108 angelegt.
1 zeigt auch eine Multiplexerzelle 110. Die Multiplexerzelle 110 kann einen Steuereingang 111 umfassen, der mit dem Logiksteuerknoten 104 verbunden ist, und kann einen ersten Eingang 112, der mit dem positiven Spannungsknoten 106 verbunden ist, und einen zweiten Eingang 114 aufweisen, der mit dem negativen Spannungsknoten 108 verbunden ist. Die Multiplexerzelle 110 ist ausgebildet, um die positiven und negativen Spannungen, die über den ersten und zweiten Eingang 112, 114 empfangen werden, zu multiplexen, um eine Ausgangsspannung am Ausgangsknoten 120 zu ergeben. Der Spannungspegel am Ausgangsknoten 120 kann im Bereich von ungefähr -1,8 V bis 0 V oder ungefähr 0 V bis 1,8V oder einem beliebigen Spannungsbereich dazwischenliegen. Der Ausgangsknoten 120 kann ein einzelner Ausgabe-Pin sein, der zum Vorspannen von Schaltungsstrukturen mit mindestens einem Substratgate-Anschluss verwendet wird. Die Multiplexerzelle 110 und der erste Spannungsgenerator 102 können ferner über den Steuerknoten 104 mit einem Digital-Analog-Umsetzer (DAC) 116 gekoppelt sein. Der DAC 116 empfängt eine Adresseneingabe 118 und ist ausgebildet, um eine Logiksteuerausgabe für den ersten Spannungsgenerator bereitzustellen. Die positiven und negativen Spannungen an den positiven und negativen Spannungsknoten 106, 108 werden monoton aktualisiert, um den gewünschten halben Spannungsbereich bereitzustellen. Der Begriff Monotonie bezieht sich auf DAC-Eigenschaften, bei denen der Analogausgang, in dieser Situation die Spannung, entweder zunimmt oder gleichbleibt, jedoch niemals abnimmt.
Mit Bezug auf 2 ist eine schematische Ansicht der Multiplexerzelle 110 gezeigt. Gemäß der Beschreibung oben ist die Multiplexerzelle 110 ausgebildet, um positive und negative Spannungen an einem einzelnen Ausgangsknoten 120 zu multiplexen.
Die Multiplexerzelle 110 umfasst eine erste Übertragungsgatevorrichtung 300 und eine zweite Übertragungsgatevorrichtung 302. Die erste Übertragungsgatevorrichtung 300 umfasst einen p-Kanaltransistor MP1 und einen n-Kanaltransistor MN1. Die zweite Übertragungsgatevorrichtung 302 umfasst einen p-Kanaltransistor MP2 und einen n-Kanaltransistor MN2.
Der P-Kanaltransistor MP1 der ersten Übertragungsgatevorrichtung 300 umfasst einen Gate-Anschluss 306a, einen Drain-Anschluss 308a und einen Source-Anschluss 310a. Der P-Kanaltransistor MP2 der zweiten Übertragungsgatevorrichtung 302 umfasst einen Gate-Anschluss 306b, einen Drain-Anschluss 308b und einen Source-Anschluss 310b.
Jede der ersten und zweiten Übertragungsgatevorrichtungen 300, 302 umfasst ferner einen n-Kanaltransistor MN1 und MN2. Der n-Kanaltransistor MN1 der ersten Übertragungsgatevorrichtung 300 umfasst einen Gate-Anschluss 314a, einen Drain-Anschluss 316a und einen Source-Anschluss 318a, während der n-Kanaltransistor MN2 der zweiten Übertragungsgatevorrichtung 302 einen Gate-Anschluss 314b, einen Drain-Anschluss 316b und einen Source-Anschluss 318b umfasst. Es ist anzumerken, dass die Drain- und Source-Anschlüsse eines MOS-Transistors (z. B. MN1, MN2, MP1, MP2 usw.) lediglich repräsentativ sind und leicht untereinander ausgetauscht werden können, ohne dass die Funktionalität der Übertragungsgatevorrichtung verloren geht.
Gemäß Ausführungsformen sind der n-Kanaltransistor MN1 und der p-Kanaltransistor MP1 der ersten Übertragungsgatevorrichtung 300 und der n-Kanaltransistor MN2 und die p-Kanaltransistoren MP2 der zweiten Übertragungsgatevorrichtung 302 über Source an den Ausgangsknoten 120 gekoppelt. Ferner sind der n-Kanaltransistor MN1 und der p-Kanaltransistor MP1 der ersten Übertragungsgatevorrichtung 300 über Drain mit dem ersten Eingang 112 gekoppelt, während der n-Kanaltransistor MN2 und der p-Kanaltransistor MP2 der zweiten Übertragungsgatevorrichtung 302 über Drain mit dem zweiten Eingang 114 gekoppelt sind. Der p-Kanaltransistor MP1 der ersten Übertragungsgatevorrichtung 300 und der n-Kanaltransistor MN2 der zweiten Übertragungsgatevorrichtung 302 sind über Gate mit einem Kopplungsknoten 322 gekoppelt. Der n-Kanaltransistor MN1 der ersten Übertragungsgatevorrichtung 300 und der p-Kanaltransistor MP2 der zweiten Übertragungsgatevorrichtung 302sind über Gate mit einem Kopplungsknoten 330 gekoppelt.
Die Multiplexerzelle 110 aus 2 umfasst ferner einen p-Kanal-Radialtransistor MPC mit einem Gate-Anschluss 326a, einem Source-Anschluss 328a und einem Drain-Anschluss 330a, und einen n-Kanal-Radialtransistor MNC mit einem Gate-Anschluss 326b, einem Source-Anschluss 328b und einem Drain-Anschluss 330b. Der Drain-Anschluss 330a des p-Kanaltransistors MPC ist mit dem Gate-Anschluss 314a des n-Kanaltransistors MN1 der ersten Übertragungsgatevorrichtung 300 verbunden. Der Drain-Anschluss 330b des n-Kanaltransistors MNC ist mit dem Gate-Anschluss 306b des p-Kanaltransistors MP2 der zweiten Übertragungsgatevorrichtung 302 verbunden. Der Gate-Anschluss 326a des p-Kanaltransistors MPC und der Gate-Anschluss 326b des n-Kanaltransistors MNC sind mit dem Kopplungsknoten 322 verbunden. Der Drain-Anschluss 330a des p-Kanaltransistors MPC und der Drain-Anschluss 330b des n-Kanaltransistors MNC sind mit dem Kopplungsknoten 330 gekoppelt. Der Kopplungsknoten 322 kann auch mit VSS gekoppelt sein (z. B. Masseanschluss bei 0 V).
Eine negative Ladungspumpe kann verwendet werden, um eine negative Spannung zur Bereitstellung von negativen Logiksteuersignalen für den DAC 116 zu erzeugen. Die negative Ladungspumpe kann sich in der Multiplexerzelle 110 befinden oder kann sich in anderen Schaltungskomponenten befinden, einschließlich, aber nicht beschränkend auf, Schaltungsstrukturen wie ein Vorspannungsgenerator oder DAC 116.
Die Multiplexerzelle 110, die in 2 dargestellt ist (in Verbindung mit 1 beschrieben), ist vorgesehen, um sicherzustellen, dass keine der ersten und zweiten Übertragungsgatevorrichtungen 300, 302 während des Schaltungsbetriebs eine Spannungsdifferenz von mehr als 1,8 V an einem Transistoranschluss aufweist. Dies kann beispielsweise erreicht werden, indem der Kopplungsknoten 322 mit dem Gate 326a des p-Kanaltransistors MPC und dem Gate 326b des n-Kanaltransistors MNC verbunden und diese Elemente weiter mit VSS gekoppelt werden. Dies stellt die Zuverlässigkeit und den störungsfreien Betrieb der Multiplexerzelle 110 sicher. Störungen können auftreten, wenn ein Transistor einer Spannung ausgesetzt wird, die den festgelegten maximalen Spannungswert des Transistors um einen bestimmten Betrag überschreitet, was möglicherweise Probleme mit der Zuverlässigkeit und der Alterung der Vorrichtung verursacht. In einigen extremen Fällen kann die angelegte Spannung die Durchbruchspannung des Transistors überschreiten. Solche hohen Spannungen können dazu führen, dass ein Strom durch die Isolatormaterialien des Transistors fließt, wodurch sie elektrisch leitend werden und möglicherweise den Transistor dauerhaft beschädigen.
Wie oben ausgeführt, wird die Multiplexerzelle 110 durch den DAC 116 über den Logiksteuerknoten 104 gesteuert. Abhängig von dem Adresseneingang 118 stellt der DAC 116 ein Steuersignal (z. B. Auswahlsignal) für den Logiksteuerknoten 104 bereit, das einen hohen oder niedrigen Logikpegel aufweist. In einem Beispiel stellt der hohe Logikpegel eine Spannung von ungefähr 1,8 V dar und der niedrige Logikpegel stellt eine Spannung von ungefähr 0 V dar. In einem anderen Beispiel stellt der hohe Logikpegel eine Spannung von ungefähr 0 V dar und der niedrige Logikpegel stellt eine Spannung von ungefähr -1,8 V dar. Diese Logikpegel steuern den Betrieb des ersten Spannungsgenerators 102 und der Multiplexerzelle 110 innerhalb der Halbbereichs-Vorspannungsschaltungsstruktur 100.
In normalen Logikoperationen werden p-Kanaltransistoren aktiviert/eingeschaltet, wenn sie auf einen niedrigen Logikpegel geschaltet werden, und deaktiviert/ausgeschaltet, wenn sie auf einen hohen Spannungs-/Logikpegel geschaltet werden. Alternativ werden n-Kanaltransistoren aktiviert/eingeschaltet, wenn sie auf einen hohen Spannungspegel/Logikpegel geschaltet werden, und werden deaktiviert/ausgeschaltet, wenn sie auf einen niedrigen Logikpegel geschaltet werden. Insofern führt die Multiplexerzelle 110 in Abhängigkeit davon, ob das vom DAC 116 an den Logiksteuerknoten 104 gelieferte Steuersignal hoch oder niedrig ist, zwei verschiedene Operationen aus.
Der zweite Betrieb der Multiplexerzelle 110, die in 3 dargestellt ist, tritt auf, wenn eine negative Spannung, beispielsweise im Bereich von 0 V bis -1,8 V, am Ausgangsknoten 120 erwünscht ist. In diesem Fall erzeugt der DAC 116 ein freigebendes Logiksteuersignal von -1,8 V am MUX 110, das über eine Spannungspegelverschiebungs-Umwandlungsschaltung an dem Source-Anschluss 328a des p-Kanaltransistors MPC und dem Source-Anschluss 328b des n-Kanaltransistors MNC bereitgestellt wird. Dieses freigebende Logiksteuersignal von -1,8 V am Logiksteuerknoten 104 wird auch dem ersten Spannungsgenerator 102 (1) zugeführt. In Reaktion auf dieses Steuersignal erzeugt der erste Spannungsgenerator 102 eine Spannung von ungefähr 0 V am Eingang 112 der Multiplexerzelle 110 und eine Spannung von ungefähr 0 V bis -1,8 V am zweiten Eingang 114 der Multiplexerzelle 110.
Der Kopplungsknoten 322 ist physikalisch mit einer Spannung von ungefähr 0 V (VSS) verbunden, die an das Gate 306a des p-Kanaltransistors MP1 der ersten Übertragungsgatevorrichtung 300 und an das Gate 314b des n-Kanaltransistors MN2 der zweiten Übertragungsgatevorrichtung 302 angelegt wird. Während eine Spannung von 0 V wohl niedrig ist, wird sie als hoher Logikpegel angesehen, wenn der effektive Spannungspegel für diesen Betriebsmodus etwa -1,8 V bis etwa 0 V beträgt. In ähnlicher Weise wird -1,8 V als niedriger Logikpegel für diesen Betriebsmodus angesehen. Infolgedessen wird der n-Kanaltransistor MN2 der zweiten Übertragungsgatevorrichtung 302 aktiviert und der p-Kanaltransistor MP1 der ersten Übertragungsgatevorrichtung 300 wird deaktiviert. Die Spannung am Kopplungsknoten 322 ist auch mit dem Gate 326a des p-Kanaltransistors MPC (deaktivierender MPC) und mit dem Gate 326b des n-Kanaltransistors MNC (aktivierender MNC) gekoppelt. Infolgedessen wird der Kopplungsknoten 330 auf-1,8 V heruntergezogen, was an das Gate 314a des n-Kanaltransistors MN1 und das Gate 306b des p-Kanaltransistors MP2 angelegt wird. Zusammenfassend sind, wie in 3 dargestellt ist, der n-Kanaltransistor MNC und der n-Kanaltransistor MN2 und der p-Kanaltransistor MP2 der zweiten Übertragungsgatevorrichtung 302 aktiviert, während der p-Kanaltransistor MPC und der n-Kanaltransistor MN1 und der p-Kanaltransistor MP1 der ersten Übertragungsgatevorrichtung 300 deaktiviert sind (in 3 gestrichelt dargestellt), wodurch die erste Übertragungsgatevorrichtung 300 deaktiviert wird. Eine negative Spannung im Bereich von etwa 0 V bis -1,8 V wird somit von dem zweiten Eingang 114 über die zweite Übertragungsgatevorrichtung 302 an dem Knoten 120 der Multiplexerzelle 110 angelegt.
Der zweite Betrieb der Multiplexerzelle 110, die in 1 dargestellt ist, erfolgt, wenn eine positive Spannung in einem Bereich von 0 V bis 1,8 V am Ausgangsknoten 120 erwünscht ist. In diesem Fall erzeugt der DAC 116 ein aktivierendes Logiksteuersignal von 1,8 V am MUX 110, das über eine Spannungspegelverschiebungsumwandlungsschaltung an den Source-Anschluss 328a des p-Kanaltransistors MPC und an den Source-Anschluss 328b des n-Kanaltransistors MNC angelegt wird. Dieses aktivierende Logiksteuersignal von 1,8 V am Steuerknoten 104 wird auch an den ersten Spannungsgenerator 102 (1) angelegt. In Reaktion auf dieses Steuersignal erzeugt der erste Spannungsgenerator 102 eine Spannung von ungefähr 0 V bis 1,8 V am Eingang 112 der Multiplexerzelle 110 und eine Spannung von ungefähr 0 V am zweiten Eingang 114 der Multiplexerzelle 110.
Da der Kopplungsknoten 322 mit einer Spannung von ungefähr 0 V (VSS) verbunden ist, wird diese Spannung an das Gate 306a des p-Kanaltransistors MP1 der ersten Übertragungsgatevorrichtung 300 und an das Gate 314b des n-Kanaltransistors MN2 der zweiten Übertragungsgatevorrichtung 302 angelegt. In diesem Fall wird die Spannung VSS (0 V) am Kopplungsknoten 322 als ein niedriger Logikpegel angesehen, wenn der effektive Spannungspegel für diesen Betriebsmodus ungefähr 0 V bis ungefähr 1,8 V beträgt. Außerdem wird 1,8 V für diesen Betriebsmodus als hoher Logikpegel angesehen. Infolgedessen ist der n-Kanaltransistor MN2 der zweiten Übertragungsgatevorrichtung 302 deaktiviert und der p-Kanaltransistor MP1 der ersten Übertragungsgatevorrichtung 300 ist aktiviert. Die Spannung am Kopplungsknoten 322 ist auch mit dem Gate 326a des p-Kanaltransistors MPC (aktivierender MPC) und mit dem Gate 326b des n-Kanaltransistors MNC (deaktivierender MNC) gekoppelt. Infolgedessen wird der Kopplungsknoten 330 auf ungefähr 1,8 V hochgezogen, was an das Gate 314a des n-Kanaltransistors MN1 und das Gate 306b des p-Kanaltransistors MP2 angelegt wird. Zusammenfassend werden nun der n-Kanaltransistor MNC und der n-Kanaltransistor MN2 und der p-Kanaltransistor MP2 der zweiten Übertragungsgatevorrichtung 302 deaktiviert, wodurch die zweite Übertragungsgatevorrichtung 302 (in 4 gestrichelt dargestellt) deaktiviert wird, während der p-Kanaltransistor MPC und der n-Kanaltransistor MN1 und der p-Kanaltransistor MP1 der ersten Übertragungsgatevorrichtung 300 aktiviert sind. Eine positive Spannung im Bereich von ungefähr 0 V bis 1,8 V wird somit vom ersten Eingang 112 über die erste Übertragungsgatevorrichtung 300 an den Ausgangsknoten 120 der Multiplexerzelle 110 angelegt.
Der erste Betrieb und der zweite Betrieb der Multiplexerzelle 110 ermöglichen es, über ein Substratgate gesteuerte Transistoren, wie beispielsweise FD-SOI-Transistoren, mit jeder spezifischen Spannung im Bereich von -1,8 V bis 1,8 V präzise zu steuern. Außerdem steuern der erste und der zweite Betrieb der Multiplexerzelle 110, ob die mit einem Substratgate vorgespannten Transistoren FBB, RBB oder im Normalbetrieb am Ausgangsknoten 120 arbeiten. Gemäß der Erläuterung oben beträgt der maximale Spannungspegel über einem Transistoranschluss etwa 1,8 V, was in dieser Ausführungsform auch den Versorgungsspannungspegel VDDH darstellt (siehe 5), wodurch sich unter allen Bedingungen ein störungsfreier Betrieb ergibt.
Mit Bezug auf 5 ist eine schematische Ansicht des ersten Spannungsgenerators 102 gemäß Ausführungsformen gezeigt. Der erste Spannungsgenerator 102 umfasst einen positiven Spannungsgenerator 400 zum Erzeugen einer positiven Spannung am positiven Spannungsknoten 106 und einen negativen Spannungsgenerator 402 zum Erzeugen einer negativen Spannung am negativen Spannungsknoten 108. Der positive Spannungsgenerator 400 umfasst ferner einen Spannungs-DAC 404, der mit einem Puffer 406 gekoppelt ist, während der negative Spannungsgenerator 402 ferner einen Spannungs-DAC 408 umfasst, der mit einem Puffer 410 gekoppelt ist. Die Spannungs-DACs 404, 408 können einen 3-Bit-DAC, 4-Bit-DAC, 5-Bit-DAC usw. oder irgendeinen anderen geeigneten DAC umfassen, der eine gewünschte Spannung erzeugen kann. Der Puffer 406 und der Puffer 410 können beispielsweise unter Verwendung eines Einheitsverstärkungspuffers oder eines beliebigen anderen geeigneten Puffers implementiert werden.
Die Spannung DAC 404 des positiven Spannungsgenerators 400 und der Spannungs-DAC 408 des negativen Spannungsgenerators 408 sind jeweils mit dem Logiksteuerknoten 104 verbunden. Der Puffer 406 des positiven Spannungsgenerators 400 wird an den positiven Spannungsknoten 106 ausgegeben, wobei ermöglicht wird, dass die erzeugte positive Spannung über den ersten Eingang 112 in die Multiplexerzelle 110 eintreten kann. Der Puffer 410 des negativen Spannungsgenerators 402 wird an den negativen Spannungsknoten 108 ausgegeben, wobei ferner ermöglicht wird, dass die erzeugte negative Spannung über den zweiten Eingang 114 in die Multiplexerzelle 110 gelangt. Im Gegensatz zum positiven Spannungsgenerator 400 kann der negative Spannungsgenerator 402 ferner eine negative Ladungspumpe 412 umfassen, die mit dem Spannungs-DAC 408 und dem Puffer 410 gekoppelt ist. Das Hinzufügen der negativen Ladungspumpe 412 zum negativen Spannungsgenerator 402 ermöglicht dem negativen Spannungsgenerator 402, die erforderliche negative Spannung bei Bedarf bereitzustellen. Der positive Spannungsgenerator 400 und der negative Spannungsgenerator 402 können jeweils zwei Spannungsversorgungen verwenden: eine Kernspannungsversorgung VDD und eine Leistungsversorgung VDDH mit höherer Spannung. Die Kernspannungsversorgung VDD kann eine Steuerung der inneren Logik unterstützen, die den positiven und negativen Spannungsgeneratoren 400, 402 zugeordnet ist. Alternativ stellt die Leistungsversorgung VDDH mit höherer Spannung die anfängliche Spannungsquelle dar, die von den positiven und negativen Spannungsgeneratoren 400, 402 verwendet wird, um positive und negative Spannungen zu erzeugen. In einer anderen Ausführungsform kann die Leistungsversorgung VDDH mit höherer Spannung intern unter Verwendung einer positiven Ladungspumpe (nicht gezeigt) erzeugt werden, was dazu führt, dass die Kernspannungsversorgung VDD die einzige externe Spannungsquelle ist.
Im Betrieb der Schaltung können der positive Spannungsgenerator 400 und der negative Spannungsgenerator 402 gleichzeitig positive und negative Spannungen am ersten und zweiten Eingang 112, 114 der Multiplexerzelle 110 erzeugen. Abhängig von einer Adresseneingabe 118 (1), die am 116 bereitgestellt wird, kann der DAC 116 über den Logiksteuerknoten 104 logisch steuern, ob der Spannungsgenerator 400 und der negative Spannungsregler 402 beide aktiviert sind oder ob einer von dem positiven Spannungsgenerator 400 und dem negativen Spannungsgenerator 402 aktiviert und der andere deaktiviert ist. Dieser Betrieb ermöglicht, dass nur positive oder negative Spannungen erzeugt werden, wenn dies gewünscht wird. Dieser Betrieb kann den Stromverbrauch verringern und den Wirkungsgrad der Schaltung erhöhen.
Mit Bezug auf 6 ist eine schematische Ansicht einer Vollbereich-Substratgate-Vorspannungsgenerator-Schaltungsstruktur 500 gemäß Ausführungsformen gezeigt. Die Schaltungsstruktur 500 umfasst einen Multiplexer 502, einen ersten Spannungsgenerator 102 und einen zweiten Spannungsgenerator 506, die alle mit dem Logiksteuerknoten 104 gekoppelt sind. Der zweite Spannungsgenerator 506 kann dieselbe Konfiguration wie der erste Spannungsgenerator 102 aufweisen oder kann irgendeine andere Konfiguration aufweisen, die zur Erzeugung der hier beschriebenen Spannungen geeignet ist. Der erste Spannungsgenerator 102 ist konfiguriert, um positive und negative Spannungen an den entsprechenden positiven und negativen Spannungsknoten 106, 108 zu erzeugen. In ähnlicher Weise ist der zweite Spannungsgenerator 506 ausgebildet, um positive und negative Spannungen entsprechend an den positiven und negativen Spannungsknoten 508, 510 zu erzeugen.
Der Multiplexer 502 umfasst mindestens eine erste Multiplexerzelle 110a und eine zweite Multiplexerzelle 110b, die jeweils die gleiche Konfiguration und Struktur wie die Multiplexerzelle 110 aufweisen. Die erste Multiplexerzelle 110a und die zweite Multiplexerzelle 110b können miteinander gekoppelt sein oder separate, unterschiedliche Schaltungsstrukturen aufweisen. Die erste Multiplexerzelle 110a und die zweite Multiplexerzelle 110b sind ebenfalls jeweils mit dem Logiksteuerknoten 104 gekoppelt. Die Multiplexerzelle 110a kann ausgebildet sein, um eine positive Spannung vom positiven Spannungsknoten 106 über den ersten Eingang 112a und eine negative Spannung vom negativen Spannungsknoten 108 über den zweiten Eingang zu empfangen 114a. Die Multiplexerzelle 110b kann konfiguriert sein, um eine positive Spannung vom positiven Spannungsknoten 508 über den ersten Eingang 112b und eine negative Spannung vom negativen Spannungsknoten 510 über den zweiten Eingang 114b zu empfangen. Die Multiplexerzellen 110a und 110b erfüllen die gleiche Funktion wie oben in Bezug auf die Multiplexerzelle 110 erörtert. Die Multiplexerzelle 110a kann die ersten und zweiten Eingänge 112a, 114a multiplexen, um eine einzige Ausgabe am ersten Ausgangsknoten 120a zu ergeben, während die Multiplexerzelle 110b die ersten und zweite Eingänge 112b, 114b multiplexen kann, um eine einzelne Ausgabe am zweiten Ausgangsknoten 120b zu ergeben.
In einer anderen Ausführungsform kann die Multiplexerzelle 110a den ersten Eingang 112a der Multiplexerzelle 110a und den zweiten Eingang 114b der Multiplexerzelle 110b multiplexen. In ähnlicher Weise kann in einer anderen Ausführungsform die Multiplexerzelle 110a auch den zweiten Eingang 114a der Multiplexerzelle 110a und den ersten Eingang 112b der Multiplexerzelle 110b multiplexen. In wieder einer anderen Ausführungsform kann die Multiplexerzelle 110b den ersten Eingang 112a der Multiplexerzelle 110a und den zweiten Eingang 114b der Multiplexerzelle 110b multiplexen. In ähnlicher Weise kann die Multiplexerzelle 110b in einer anderen Ausführungsform auch den zweiten Eingang 114a der Multiplexerzelle 110a und den ersten Eingang 112b der Multiplexerzelle 110b multiplexen. Gemäß den Erläuterungen hierin ist der DAC 116 ausgebildet, um den ersten Spannungsgenerator 102, den zweiten Spannungsgenerator 506 und die Multiplexerzellen 110a, 110b des Multiplexers 502 basierend auf der Adresseneingabe 118 zum DAC 116 logisch zu steuern.
Während die in 6 gezeigte Ausführungsform einen vollen Bereich von Substratgate-Vorspannungen im Bereich von etwa -1,8 V bis etwa 1,8 V ermöglicht, kann dies bei der Arbeit mit unterschiedlichen Substratpolaritäten zu potenziellen Problemen führen. Wie oben unter Bezugnahme auf FD-SOI-Transistoren erörtert, wird die Substratgate-Vorspannung an das Substrat des FD-SOI-Transistors angelegt. Solche Substrate können unterschiedliche Polaritäten aufweisen, die ihre elektrischen Eigenschaften und die Funktionsweise des Transistors ändern können, insbesondere welche Spannungen zu FBB und RBB führen. Als solches stellt die Vollbereich-Substratgate-Vorspannungsgenerator-Schaltungsstruktur 500 einen ersten Ausgangsknoten 120a von der Multiplexerzelle 110a bereit, der ausgebildet ist, um einen Vollbereich von Vorspannungen im Bereich von ungefähr -1,8 V bis ungefähr 1,8 V für Vorrichtungen bereitzustellen, die nicht nur einen Substratgate-Anschluss aufweisen, sondern auch Bauelemente mit p-Wannen- oder n-Wannen-Substraten. Die Vollbereich-Substratgate-Vorspannungsgenerator-Schaltungsstruktur 500 stellt ferner einen zweiten Ausgangsknoten 120b der Multiplexerzelle 110b bereit, der ausgebildet ist, um einen vollen Bereich von Vorspannungen im Bereich von ungefähr -1,8 V bis ungefähr 1,8 V für Vorrichtungen bereitzustellen, die nicht nur einen Substratgate-Anschluss aufweisen, sondern auch Vorrichtungen mit p- oder n-Wannen-Substraten. Somit kann die Vollbereich-Substratgate-Vorspannungsgenerator-Schaltungsstruktur 500 eine beliebige Substratgate-Vorspannung bereitstellen, die für jeden Transistortyp benötigt wird, unabhängig von den internen Komponenten der Transistoren. Beispielsweise kann der Ausgangsknoten 120a verwendet werden, um an NMOS-Transistorvorrichtungen eine Substratvorspannung anzulegen, und der Ausgangsknoten 120b kann verwendet werden, um gleichzeitig an PMOS-Transistorvorrichtungen eine Substratvorspannung anzulegen. Es sei angemerkt, dass beide Ausgangsknoten 120a und 120b im obigen Beispiel ohne jeglichen Funktionsverlust vertauscht werden können. Diese Ausführungsformen können die Nützlichkeit von Schaltungsstrukturen unter Verwendung von Substratgate-Transistoren wie FD-SOI erhöhen. Gemäß der obigen Diskussion ermöglicht das Bereitstellen eines einzelnen Ausgangs, der ausgebildet ist, um einen Bereich von Substratgate-Vorspannungen zu erzeugen, der von ungefähr -1,8 V bis 1,8 V reicht, ein gleichzeitiges Vorspannen von Transistoren, um entweder in FBB, im Normalbetrieb oder in RBB zu arbeiten. Jeder Vorgang bietet eindeutige Vorteile und schnellere und energieeffizientere Schaltungsstrukturen.
Die folgende Beschreibung beschreibt verschiedene Ausführungsformen einer Schaltungsstruktur, die in einer Spannungsteilertopologie verwendet wird. Eine ungefähre Sprache, wie sie hierin in der gesamten Beschreibung und den Ansprüchen verwendet wird, kann angewendet werden, um jede quantitative Darstellung zu modifizieren, die zulässig variieren könnte, ohne zu einer Änderung der Grundfunktion zu führen, auf die sie sich bezieht. Dementsprechend ist ein Wert, der durch einen oder mehrere Begriffe wie „ungefähr“, „etwa“ und „wesentlich“ geändert wurde, nicht auf den genau angegebenen Wert zu beschränken. Zumindest in einigen Fällen kann die Näherungssprache der Genauigkeit eines Instruments zum Messen des Werts entsprechen. Hier und in der gesamten Beschreibung und den Ansprüchen können Bereichsbeschränkungen kombiniert und/oder ausgetauscht werden, wobei solche Bereiche identifiziert werden und alle Unterbereiche darin umfassen, sofern der Kontext oder die Sprache nichts anderes angeben. „Ungefähr“, bezogen auf einen bestimmten Wert eines Bereichs, gilt für beide Werte und kann, sofern nicht anders angegeben, +/- 10% des angegebenen Wertes (der angegebenen Werte) anzeigen.
Die Beschreibungen der verschiedenen Ausführungsformen der vorliegenden Erfindung erfolgte zum Zweck der Veranschaulichung und soll jedoch nicht erschöpfend oder auf die offenbarten Ausführungsformen beschränkt sein. Für den Fachmann sind viele Modifikationen und Variationen ersichtlich, ohne vom Umfang und Geist der beschriebenen Ausführungsformen abzuweichen. Die hier verwendete Terminologie wurde gewählt, um die Prinzipien der Ausführungsformen, die praktische Anwendung oder die technische Verbesserung der auf dem Markt befindlichen Technologien am besten zu erläutern oder um anderen Fachleuten das Verständnis der hier offenbarten Ausführungsformen zu ermöglichen.

Claims

Schaltungsstruktur zum Erzeugen eines Vorspannungsbereichs, wobei die Schaltungsstruktur umfasst: einen Logiksteuerknoten; einen ersten Spannungsgenerator und einen zweiten Spannungsgenerator, die mit dem Logiksteuerknoten gekoppelt sind, wobei der erste Spannungsgenerator zum Erzeugen einer positiven Spannungsausgabe an einem ersten positiven Spannungsknoten und einer negativen Spannungsausgabe an einem ersten negativen Spannungsknoten ausgebildet ist, wobei der zweite Spannungsgenerator zum Erzeugen einer positiven Spannungsausgabe an einem zweiten positiven Spannungsknoten und einer negativen Spannungsausgabe an einem zweiten negativen Spannungsknoten ausgebildet ist; eine erste Multiplexerzelle und eine zweite Multiplexerzelle, die mit dem Logiksteuerknoten verbunden sind, wobei die erste und zweite Multiplexerzelle so ausgebildet sind, dass sie den von dem ersten oder zweiten positiven Spannungsknoten empfangenen positiven Spannungspegel und den von dem ersten oder zweiten negativen Spannungsknoten empfangenen negativen Spannungspegel multiplexen, um eine gemultiplexte Ausgabe bereitzustellen; einen Ausgangsknoten, der mit der ersten Multiplexerzelle gekoppelt ist und der zum Empfangen der gemultiplexte Ausgabe ausgebildet ist, um einen Vorspannungsbereich für mindestens einen Transistor mit einem Substratgate-Anschluss bereitzustellen; einen Ausgangsknoten, der mit der zweiten Multiplexerzelle gekoppelt ist und der zum Empfangen der gemultiplexte Ausgabe ausgebildet ist, um einen Vorspannungsbereich für mindestens einen Transistor mit einem Substratgate-Anschluss bereitzustellen; und einen Digital-Analog-Umsetzer (DAC), der mit dem Logiksteuerknoten gekoppelt ist und der zur logischen Steuerung der ersten und zweiten Spannungsgeneratoren und der ersten und zweiten Multiplexerzellen ausgebildet ist, um den Vorspannungsbereich zu erzeugen.
Struktur nach Anspruch 1, wobei die ersten und zweiten Multiplexerzellen jeweils ferner umfassen: eine erste Übertragungsgatevorrichtung und eine zweite Übertragungsgatevorrichtung, wobei jede der ersten und zweiten Übertragungsgatevorrichtungen umfasst: einen p-Kanaltransistor mit einem Gate, einem Drain und einem Source; einen n-Kanaltransistor mit einem Gate, einem Drain und einem Source, wobei der n-Kanaltransistor und der p-Kanaltransistor über Source mit dem Ausgangsknoten und über Drain mit einem Eingangsknoten gekoppelt sind; wobei der p-Kanaltransistor der ersten Übertragungsgatevorrichtung und der n-Kanaltransistor der zweiten Übertragungsgatevorrichtung über Gate mit einem Kopplungsknoten gekoppelt sind; und wobei der Drainknoten der ersten Übertragungsgatevorrichtung mit dem ersten Eingang gekoppelt ist und der Drainknoten der zweiten Übertragungsgatevorrichtung mit dem zweiten Eingang gekoppelt ist.
Struktur nach Anspruch 2, wobei die ersten und zweiten Multiplexerzellen jeweils ferner einen ersten und zweiten Radialtransistor umfassen, wobei jeder der ersten und zweiten Radialtransistoren ein Gate, ein Source und ein Drain aufweist, wobei das Drain des ersten Radialtransistors mit dem Gate des n-Kanaltransistors der ersten Übertragungsgatevorrichtung verbunden ist und wobei das Drain des zweiten Radialtransistors mit dem Gate des p-Kanaltransistors der zweiten Übertragungsgatevorrichtung verbunden ist und das Source des ersten Radialtransistors und das Source des zweiten Radialtransistors mit dem Logiksteuerknoten verbunden sind.
Struktur nach Anspruch 3, wobei jedes der Gates der ersten und zweiten Radialtransistoren mit dem Kopplungsknoten gekoppelt ist.
Struktur nach Anspruch 2, wobei der Kopplungsknoten mit einer Nullspannungsversorgung oder einem VSS (Masse) -Pin gekoppelt ist.
Struktur nach Anspruch 2, wobei die ersten und zweiten Multiplexerzellentransistorvorrichtungen ohne Störung arbeiten und wobei die maximale Spannungsdifferenz über den Transistoranschlüssen eine höhere Versorgungsspannung von etwa 1,8 V nicht überschreitet.
Struktur nach Anspruch 1, wobei die ersten und zweiten Spannungsgeneratoren ferner jeweils einen positiven Spannungsgenerator zum Erzeugen einer positiven Spannung und einen negativen Spannungsgenerator zum Erzeugen einer negativen Spannung umfassen.
Struktur nach Anspruch 7, wobei jeder der positiven und negativen Spannungsgeneratoren einen DAC aufweist, der mit einem Puffer gekoppelt ist, wobei jeder der DACs mit dem Logiksteuerknoten gekoppelt ist und jeder der Puffer entsprechend mit den positiven und negativen Spannungsknoten gekoppelt ist.
Struktur nach Anspruch 8, wobei der negative Spannungsgenerator ferner eine mit dem DAC des negativen Spannungsgenerators gekoppelte negative Spannungsladungspumpe umfasst.
Struktur nach Anspruch 1, wobei die Vorspannung ferner einen Substratgate-Vorspannungsbereich in Vorwärtsrichtung und einen Substratgate-Vorspannungsbereich in Rückwärtsrichtung für den mindestens einen Transistor mit dem Substratgate-Anschluss umfasst.
Verfahren zum Erzeugen eines Vorspannungsbereichs, wobei das Verfahren umfasst: ein Erzeugen einer positiven Spannung und einer negativen Spannung durch erste und zweite Spannungsgeneratoren, wobei die ersten und zweiten Spannungsgeneratoren jeweils mit einem Logiksteuerknoten, einem positiven Spannungsknoten und einem negativen Spannungsknoten gekoppelt sind; ein Verwenden von ersten und zweiten Multiplexerzellen, die mit dem Logiksteuerknoten gekoppelt sind, die die vom positiven Spannungsknoten erhältliche positive Spannung und die vom negativen Spannungsknoten erhältliche negative Spannung multiplexen, um eine gemultiplexte Ausgabe zu erzeugen; ein Koppeln eines Ausgangsknotens an die erste Multiplexerzelle zum Empfang der gemultiplexten Ausgabe, um den Vorspannungsbereich für mindestens einen Transistor mit einem Substratgate-Anschluss bereitzustellen; ein Koppeln eines Ausgangsknotens an die zweite Multiplexerzelle zum Empfang der gemultiplexten Ausgabe, um den Vorspannungsbereich für mindestens einen Transistor mit einem Substratgate-Anschluss bereitzustellen; und ein logisches Steuern der ersten und zweiten Spannungsgeneratoren und der ersten und zweiten Multiplexerzellen mit einem Digital-Analog-Umsetzer (DAC), der mit dem Logiksteuerknoten gekoppelt ist, um den Vorspannungsbereich zu erzeugen.
Verfahren nach Anspruch 11, wobei die ersten und zweiten Multiplexerzellen ferner umfassen: eine erste Übertragungsgatevorrichtung und eine zweite Übertragungsgatevorrichtung, wobei jede der ersten und zweiten Übertragungsgatevorrichtungen umfasst: einen p-Kanaltransistor mit einem Gate, einem Drain und einem Source; einen n-Kanaltransistor mit einem Gate, einem Drain und einem Source, wobei der n-Kanaltransistor und der p-Kanaltransistor über Source mit dem Ausgangsknoten verbunden sind und über Drain mit einem Eingangsknoten gekoppelt sind; wobei der p-Kanaltransistor der ersten Übertragungsgatevorrichtung und der n-Kanaltransistor der zweiten Übertragungsgatevorrichtung über Gate mit einem Kopplungsknoten gekoppelt sind; und wobei der Drainknoten der ersten Übertragungsgatevorrichtung mit dem ersten Eingang gekoppelt ist und der Drainknoten der zweiten Übertragungsgatevorrichtung mit dem zweiten Eingang gekoppelt ist.
Verfahren nach Anspruch 12, wobei die ersten und zweiten Multiplexerzellen ferner jeweils einen ersten und einen zweiten Radialtransistor aufweisen, wobei der erste und zweite Radialtransistor jeweils ein Gate, ein Source und ein Drain aufweisen, wobei das Drain des ersten Radialtransistors mit dem Gate des n-Kanaltransistors der ersten Übertragungsgatevorrichtung gekoppelt ist, und wobei das Drain des zweiten Radialtransistors mit dem Gate des p-Kanaltransistors der zweiten Übertragungsgatevorrichtung gekoppelt ist und das Source des ersten Radialtransistors und das Source des zweiten Radialtransistors mit dem Logiksteuerknoten verbunden sind.
Verfahren nach Anspruch 13, wobei jedes der Gates des ersten und zweiten Radialtransistors mit dem Kopplungsknoten gekoppelt ist, der mit einer Nullspannungsquelle oder einem VSS (Masse) -Pin verbunden ist.
Verfahren nach Anspruch 12, wobei die ersten und zweiten Multiplexerzellentransistorvorrichtungen ohne Störung arbeiten und wobei die maximale Spannungsdifferenz über den Transistoranschlüssen eine höhere Versorgungsspannung von etwa 1,8 V nicht überschreitet.
Verfahren nach Anspruch 12, wobei ein Eingang der ersten oder zweiten Übertragungsgatevorrichtung, die nicht vom DAC und Logiksteuerknoten ausgewählt wird, mit der Spannung VSS (0 V) logisch verbunden wird, um einen störungsfreien Betrieb sicherzustellen.
Verfahren nach Anspruch 11, wobei der DAC ferner eine Adresseneingabe umfasst, wobei die Adresseneingabe bestimmt, ob der erste oder zweite Spannungsgenerator entweder eine positive Spannung oder eine negative Spannung erzeugt, und wobei die Adresseneingabe des DAC ferner bestimmt, ob der Multiplexer am Ausgangsknoten eine positive Spannung oder eine negative Spannung erzeugt.
Verfahren nach Anspruch 11, wobei die Vorspannung ferner einen Substratgate-Vorspannungsbereich in Vorwärtsrichtung und einen Substratgate-Vorspannungsbereich in Rückwärtsrichtung für den wenigstens einen Transistor mit dem Substratgate-Anschluss umfasst.
Schaltungsstruktur zum Erzeugen eines Vorspannungsbereichs, wobei die Schaltungsstruktur umfasst: einen Logiksteuerknoten; einen ersten Spannungsgenerator und einen zweiten Spannungsgenerator, die mit dem Logiksteuerknoten gekoppelt sind, wobei der erste Spannungsgenerator ausgebildet ist, um eine positive Spannungsausgabe an einem ersten positiven Spannungsknoten und eine negative Spannungsausgabe an einem ersten negativen Spannungsknoten zu erzeugen, wobei der zweite Spannungsgenerator ausgebildet ist, um eine positive Spannungsausgabe an einem zweiten positiven Spannungsknoten und eine negative Spannungsausgabe an einem zweiten negativen Spannungsknoten zu erzeugen; eine erste Multiplexerzelle und eine zweite Multiplexerzelle, die mit dem Logiksteuerknoten verbunden sind, wobei die ersten und zweiten Multiplexerzellen so ausgebildet sind, dass sie den von dem ersten oder zweiten positiven Spannungsknoten empfangenen positiven Spannungspegel und den von dem ersten oder zweiten negativen Spannungsknoten empfangenen negativen Spannungspegel multiplexen, um eine gemultiplexte Ausgabe bereitzustellen; einen ersten Ausgangsknoten, der mit der ersten und der zweiten Multiplexerzelle verbunden ist und der zum Empfang der gemultiplexten Ausgabe ausgebildet ist, um den Vorspannungsbereich für mindestens einen Transistor mit einem Substratgate-Anschluss bereitzustellen; einen zweiten Ausgangsknoten, der mit der ersten und der zweiten Multiplexerzelle verbunden ist und der zum Empfang der gemultiplexten Ausgabe ausgebildet ist, um den Vorspannungsbereich für mindestens einen Transistor mit einem Substratgate-Anschluss bereitzustellen; und einen Logiksteuerungs-Digital-Analog-Umsetzer (DAC), der mit dem Logiksteuerknoten gekoppelt ist und der zur Logiksteuerung des ersten Spannungsgenerators, des zweiten Spannungsgenerators, der ersten Multiplexerzelle und der zweiten Multiplexerzelle ausgebildet ist, um den Vorspannungsbereich an jeweils dem ersten Ausgangsknoten und dem zweiten Ausgangsknoten zu erzeugen.
Struktur nach Anspruch 19, wobei die Vorspannung ferner einen Substratgate-Vorspannungsbereich in Vorwärtsrichtung und einen Substratgate-Vorspannungsbereich in Rückwärtsrichtung für den mindestens einen Transistor mit dem Substratgate-Anschluss umfasst.