DE60025067T2

DE60025067T2 - Cmos Halbleiter integrierte Schaltung

Info

Publication number: DE60025067T2
Application number: DE60025067T
Authority: DE
Inventors: Heiji Ikoma-gun Ikoma; Yoshitsugu Osaka-shi Inagaki; Hiroyuki Konishi; Koji Oka; Akira Matsuzawa
Original assignee: Matsushita Electric Industrial Co Ltd
Current assignee: Panasonic Corp
Priority date: 1999-05-06
Filing date: 2000-05-03
Publication date: 2006-06-22
Anticipated expiration: 2020-05-04
Also published as: CN1273437A; EP1050968B1; CN1173405C; TW465045B; EP1050968A1; KR20000077151A; US6310492B1; KR100626931B1; DE60025067D1

Description

HINTERGRUND DER ERFINDUNG
Die vorliegende Erfindung betrifft, wie sie im unabhängigen Anspruch definiert ist, eine integrierte Halbleiter-Schaltung mit einem Feldeffekttransistor (FET).
Eine niedrige Leistungsaufnahme ist bei integrierten Halbleiter-Schaltungen erforderlich geworden. Insbesondere für den Fall von portablen Geräten, die mit Batterien betrieben werden, hat es starke Nachfragen für die Verringerung der Leistungsaufnahme von integrierten Halbleiter-Schaltungen zum Gebrauch in solchen portablen Geräten gegeben, da ihre Batteriekapazität begrenzt ist.
Das US Patent Nr. 5.644.266 (erteilt am 1. Juli 1997) und die PCT Publikation Nr. WO97/32399 (veröffentlicht am 4. September 1997) offenbaren jeweils eine Technik, die in der Lage ist, zu bewirken, dass die Spannung der Back-Gate-Elektrode eines MOS (Metalloxidhalbleiter) FET variiert, mit dem Ziel, die Schwellspannung des FET zu steuern. Aufgrund dieser Techniken des Stands der Technik ist es möglich, schnelle, wenig Energie verbrauchende FETs zur Verfügung zu stellen.
Vor kurzem ist es auf dem Gebiet der integrierten Halbleiter-Schaltung vom CMOS-Typ (komplementäre Metalloxidhalbleiter) möglich geworden, mit dem Fortschritt der Ultraminiaturisierungs-Verfahrenstechnik, ein Doppel-Gate-Verfahren einzusetzen, in dem P-Typ Polysilizium als das Gate-Elektroden-Material für P-Kanal-FETs verwendet wird, und N-Typ Polysilizium als das Gate-Elektroden-Material für N-Kanal-FETs verwendet wird. P-Typ Polysilizium ist z.B. ein mit Bor (B) dotiertes Polysilizium, das die Eigenschaften eines P-Typ Halbleiters zeigt.
H. Ushizaka et al. berichten in ihrer Veröffentlichung mit dem Titel „The Process Dependence on Positive Bias Temperature Aging Instability of p⁺(B) Polysilicon-Gate MOS Devices", IEEE Transactions on Electron Devices, Vol. 40, Nr. 5, S. 932–937, Mai 1993, dass ein P-Kanal-FET mit einer P-Typ Polysilizium Gate-Elektrode eine beträchtliche Degradation der elektrischen Eigenschaften auf Grund des Einflusses von thermischer Spannung zur Alterungszeit aufwies. Wenn thermische Spannung bei einer P-Typ Polysilizium Gate-Elektrode auftritt, an die eine positive Vorspannung angelegt ist, wird in einer solchen Gate-Elektrode die Bindung eines Bor-Ions (B^–) und eines Wasserstoff Ions (H⁺) aufgebrochen und infolgedessen wandert das Wasserstoff-Ion, das eine positive elektrische Aufladung hat, durch den Einfluss eines elektrischen Feldes durch die Vorspannung zur der Grenzeschicht zwischen einer Gate-Dioxidschicht (SiO₂) und ei nem Silizium-Substrat (Si). Ein solcher Mechanismus ist als Ursache für die Degradation der Eigenschaften, z.B. den Abfall der Schwellspannung eines P-Kanal-FET, angesehen worden. Weiterhin berichteten H. Ushizaka et al., dass die Eigenschaften des P-Kanal-FET durch N₂ Gasausglühen verbessert wurden.
W. W. Abadeer et al. bestätigten die Richtigkeit eines solchen N₂ Gasausglühens in ihrer Veröffentlichung mit dem Titel „Long-Term Bias Temperature Reliability of P+ Polysilizium FET Devices", IEEE Transactions on Electron Devices, Vol. 42, Nr. 2, S. 360–362, Februar 1995.
Abgesehen von der oben genannten gibt es in einer integrierten Halbleiter-Schaltung, in welcher ein analoger Schaltkreisbereich und ein digitaler Schaltkreisbereich in einer gemischten Art und Weise angeordnet sind, eine Situation, die es erlaubt, die Funktion des digitalen Schaltkreisbereichs zu stoppen, während der analoge Schaltkreisbereich in Betrieb bleibt. Unter einer solchen Bedingung, dass die Spannungsversorgung für den digitalen Schaltkreisbereich abgeschaltet wird, um die Ausgangsspannung der Spannungsversorgung auf das Nullniveau herunterzuziehen, verringert dieses die Leistungsaufnahme in der integrierten Halbleiter-Schaltung in einem beträchtlichen Umfang. Jedoch erzeugt der Einsatz eines Doppel-Gate-Prozesses einige Probleme. Angenommen, dass z.B. eine Source-Elektrode eines P-Kanal-FET in dem digitalen Schaltkreisbereich mit einer Spannungsversorgung verbunden wird, und dass eine Back-Gate-Elektrode des P-Kanal-FET direkt mit der zuvor genannten Source-Elektrode verbunden wird. In diesem Fall wird, wenn die Spannungsversorgung abgeschaltet wird, die Spannung von sowohl der Source- als auch der Back-Gate-Elektrode des P-Kanal-FET das Nullniveau. Als Folge davon tritt der P-Kanal-FET in einen Zustand ein, in dem er nicht als Transistor wirkt. Wenn in einem solchen Zustand eine positive Spannung kontinuierlich an die Gate-Elektrode des P-Kanal-FET vom analogen Schaltkreisbereich gelegt wird, erzeugt dieses das Problem, dass der P-Kanal-FET einer Degradation der elektrischen Eigenschaften durch den zuvor genannten Mechanismus unterworfen wird, und er folglich nicht in der Lage ist, seine ursprünglichen elektrischen Eigenschaften wiederzugewinnen. Selbst wenn das vorangehende N2-Gas-Ausglühen bei einem Schritt der Herstellung integrierter Halbleiterschaltungen durchgeführt wird, tritt das gleiche Problem auf.
In einem Differenzverstärker ist es möglich, eine Verringerung der Leistungsaufnahme zu erzielen, indem ein Stromquellentransistor zum Betreiben eines Paares von Eingangstransistoren abgeschaltet wird. Wenn jedoch ein Doppel-Gate-Prozess eingesetzt wird, taucht das gleiche oben erwähnte Problem aus dem Grund auf, dass es wahrscheinlich ist, dass in einem Zustand, in dem die Spannung sowohl von der Source- als auch von der Back-Gate-Elektrode eines P-Kanal-FET, der einen des Paares von Ein gangstransistoren bildet, das Nullniveau wird, positive Spannung kontinuierlich an die Gate-Elektrode des P-Kanal-FET angelegt wird.
Das Dokument JP 09 172362 A offenbart eine integrierte Halbleiter-Schaltung, die einen P-Kanal-FET enthält, der eine Drain-Elektrode, eine Source-Elektrode, eine Gate-Elektrode, die aus einem P-Typ Halbleitermaterial ausgebildet ist, umfasst, und der so aufgebaut ist, dass in einem Normalbetriebsmodus eine bestimmte Spannung von einer Spannungsversorgung an die genannte Source-Elektrode angelegt wird, und eine andere Spannung, die ein Eingangssignal repräsentiert, mittels einer Gate-Spannungs-Steuerschaltung an die Gate-Elektrode angelegt wird. Wenn die Gate-Spannungs-Steuerschaltung einen Gate-Steuerbetrieb stoppt und einen AUS-Zustand ohne einen darin fließenden Strom erreicht, damit die Leistungsaufnahme im HalbleiterSchaltkreis verringert wird, wird der P-Kanal-FET auf einen AN-Zustand eingestellt. Um den Strom, der den P-Kanal-FET im ausgeschalteten Modus durchfließt, zu verringern, offenbart das Dokument JP 09 172362 weiterhin eine Ausführungsform worin der P-Kanal-FET in zwei Transistoren aufgeteilt ist.
ZUSAMMENFASSUNG DER ERFINDUNG
Dementsprechend ist es ein Ziel der vorliegenden Erfindung, einen P-Kanal-FET mit einer Gate-Elektrode vom P-Typ-Halbleiter durch das Entwickeln eines Schaltungsaufbaus in einer integrierten Halbleiter-Schaltung, die einen niedrigen Leistungsaufnahme-Modus hat, vor Degradation zu schützen.
Um dieses Ziel zu erreichen, stellt die vorliegende Erfindung eine integrierte Halbleiter-Schaltung zur Verfügung, welche den folgenden Aufbau einsetzt. Genauer gesagt enthält die integrierte Halbleiter-Schaltung der vorliegenden Erfindung einen P-Kanal-FET, der eine Drain-Elektrode, eine Source-Elektrode, eine Gate-Elektrode, die aus einem P-Typ-Halbleitermaterial ausgebildet ist, und eine Back-Gate-Elektrode umfasst, und der so aufgebaut ist, dass in einem Normalbetriebsmodus (a) eine bestimmte Spannung von einer Spannungsversorgung an der Source-Elektrode bereitgestellt wird und (b) eine anderere Spannung, die repräsentativ für ein Eingangssignal ist, an der Gate-Elektrode bereitgestellt wird, worin die integrierte Halbleiter-Schaltung weiterhin ein Steuermittel umfasst, welches auf ein Steuersignal reagiert, das ausgegeben wird, wenn die Leistungsaufnahme in der integrierten Halbleiter-Schaltung verringert wird, um wenigstens eine der Spannungen der Gate-Elektrode und der Back-Gate-Elektrode zu steuern, damit verhindert wird, dass die Spannung der Gate-Elektrode die Spannung der Back- Gate-Elektrode übersteigt, um den P-Kanal-FET, der sich in einem Zustand befindet, in dem er nicht als Transistor wirkt, vor Degradation zu schützen. Als Ergebnis der Einführung einer solchen Anordnung, bleibt selbst wenn ein Wasserstoffion mit einer positiven elektrischen Ladung in der Gate-Elektrode auf Grund des Einflusses von thermischen Spannungen erzeugt wird, das Wasserstoff-Ion innerhalb der Gate-Elektrode, wodurch verhindert wird, dass der P-Kanal-FET der Degradation der Eigenschaften unterworfen wird.
Gemäß einer Ausführungsform der vorliegenden Erfindung wird in einem Modus mit niedriger Leistungsaufnahme, in dem die Spannung der Back-Gate-Elektrode des P-Kanal-FET das Bezugsspannungsniveau (= 0 V) wird, in Reaktion auf das Steuersignal die Spannung der Gate-Elektrode des P-Kanal-FET auf das nicht-positive Spannungsniveau festgelegt (zum Beispiel 0 V).
Gemäß einer anderen Ausführungsform der vorliegenden Erfindung wird in Reaktion auf das Steuersignal die Spannung der Back-Gate-Elektrode des P-Kanal-FET auf eine positive Spannung festgelegt, die nicht niedriger als die Spannung der Gate-Elektrode des P-Kanal-FET ist. Es ist anzumerken, dass diese Ausführungsform der vorliegenden Erfindung sich dadurch sehr von den vorherigen Techniken des Stands der Technik (d.h. US Pat. Nr. 5,644,266 und PCT Veröffentlichung Nr. WO 97/32399) unterscheidet, dass die Spannung der Back-Gate-Elektrode des P-Kanal-FET, der sich in einem Zustand befindet, in dem er nicht als Transistor wirkt, einer Steuerung unterworfen wird.
Weiterhin wird gemäß noch einer anderen Ausführungsform der vorliegenden Erfindung in Reaktion auf das Steuersignal eine Steuerung so durchgeführt, dass kein Potentialunterschied zwischen der Gate- und der Back-Gate-Elektrode des P-Kanal-FET erzeugt wird.
KURZBESCHREIBUNG DER ZEICHNUNGEN
1 ist ein Schaltdiagramm, das ein Beispiel für die Anordnung einer integrierten Halbleiter-Schaltung gemäß der vorliegenden Erfindung darstellt.
2 ist ein Schaltdiagramm, das ein anderes Beispiel für die Anordnung einer integrierten Halbleiter-Schaltung gemäß der vorliegenden Erfindung darstellt.
3–13 sind Schaltdiagramme, die andere Beispiele für Anordnungen von integrierten Halbleiter-Schaltungen gemäß der vorliegenden Erfindung darstellen.
AUSFÜHRLICHE BESCHREIBUNG DER ERFINDUNG
Im Folgenden werden Ausführungsformen der vorliegenden Erfindung beschrieben, wobei Bezug auf die 1–13 genommen wird. 1–5 zeigen Beispiele für die Anwendung der vorliegenden Erfindung auf integrierte Halbleiter-Schaltungen, die einen CMOS Inverter umfassen. 6–13 zeigen andererseits Beispiele für die Anwendung der vorliegenden Erfindung auf integrierte Halbleiter-Schaltungen, die einen CMOS Differenzverstärker umfassen.
Die integrierten Halbleiter-Schaltungen der 1–5, in denen ein analoger Schaltkreisbereich und ein digitaler Schaltkreisbereich in einer gemischten Weise angeordnet sind, werden unter Verwendung eines Doppel-Gate-Prozesses hergestellt und haben einen Normalbetriebsmodus und einen Modus mit niedriger Leistungsaufnahme. Die Spannungsversorgungen für den analogen Schaltkreisbereich sind AVDD und AVSS, und in jedem dieser zwei Modi ist AVDD = 3,3 V und AVSS = 0 V. Andererseits, sind die Spannungsversorgungen für den digitalen Schaltkreisbereich VDD und VSS. Im Normalbetriebsmodus ist VDD = 1,8 V und VSS = 0 V. Im Modus mit niedriger Leistungsaufnahme ist VDD = VSS = 0 V. Mit anderen Worten, die Hoch-Spannungsversorgung AVDD ist eine Spannungsversorgung, die selbst im Modus mit niedriger Leistungsaufnahme nicht abgeschaltet wird, während andererseits die Niedrig-Spannungsversorgung VDD eine Spannungsversorgung ist, die im Modus mit niedriger Leistungsaufnahme abgeschaltet wird, und infolgedessen wird deren Ausgangsspannung das Nullniveau.
Die integrierte Halbleiter-Schaltung der 1 hat einen CMOS-Inverter 10. Der CMOS-Inverter 10 umfasst einen P-Kanal-FET 11 und einen N-Kanal-FET 12. Der P-Kanal-FET 11 hat eine Drain-Elektrode D, eine Source-Elektrode S, eine Gate-Elektrode G, die aus P-Typ-Polysilizium ausgebildet ist, und eine Back-Gate-Elektrode BG. Der N-Kanal-FET 12 hat eine Drain-Elektrode, eine Source-Elektrode, eine Gate-Elektrode, die aus N-Typ-Polysilizium ausgebildet ist, und eine Back-Gate-Elektrode. Die Gate-Elektrode G des P-Kanal-FET 11 und die Gate-Elektrode des N-Kanal-FET 12 sind miteinander verbunden und bilden einen Eingangsanschluss, um daran eine Gate-Spannung VG aufzunehmen. Die Drain-Elektrode D des P-Kanal-FET 11 und die Drain-Elektrode des N-Kanal-FET 12 sind miteinander verbunden und bilden einen Ausgangsanschluss, um daran ein Ausgangssignal (OUT) durch einen Puffer 6 zur Verfügung zu stellen. Die Source-Elektrode S des P-Kanal-FET 11 ist mit VDD verbunden, und zusätzlich ist die Back-Gate-Elektrode BG des P-Kanal-FET 11 direkt mit der Source-Elektrode S verbunden. Die Source-Elektrode des N-Kanal-FET 12 ist mit VSS verbunden, und zusätzlich ist die Back-Gate-Elektrode des N-Kanal-FET 12 direkt mit der zuvor genannten Source-Elektrode verbunden. Der Puffer 6 ist sowohl mit VDD als auch mit VSS verbunden.
Die integrierte Halbleiter-Schaltung der 1 hat weiterhin eine Erfassungsschaltung 5 für die Energieversorgungsspannung (PSV) und einen NOR Schaltkreis 20 mit zwei Eingängen und einem einzigen Ausgang. Die PSV-Erfassungsschaltung 5 ist eine Erfassungsschaltung, die einen Zustand ermittelt (VDD = 0 V), in dem die Spannungsversorgung der digitalen Schaltkreisbereiche 6 und 10 abgeschaltet wird, um ein Steuersignal (CONT) Signal an sein logisches „H"-Niveau auszugeben, das durch einen Komparator gebildet wird, um den Vergleich der Spannung der Energieversorgung VDD mit einer Bezugsspannung VREF zu bilden. Genauer gesagt, wenn z.B. VDD = VREF ist, dann ist CONT = „L" = 0 V, und wenn VDD < VREF ist, dann ist CONT = „H" = 3,3 V, worin VREF 0,9 V ist. Einer der zwei Eingänge der NOR-Schaltung 20 ist mit einem Eingangssignal (IN) verbunden, und der andere Eingang davon wird mit dem CONT-Signal verbunden. Der Ausgang der NOR-Schaltung 20 wird mit der Gate-Elektrode G des P-Kanal-FET 11 als auch mit der Gate-Elektrode des N-Kanal-FET 12 verbunden. Der NOR Schaltkreis 20 besteht aus ersten und zweiten P-Kanal-FETs 21 und 22 und ersten und zweiten N-Kanal-FETs 23 und 24. Die Gate-Elektroden des ersten P-Kanal-FET 21 und des ersten N-Kanal-FET 23 sind miteinander verbunden, um einen Eingangsanschluss zu bilden, an dem das IN-Signal empfangen wird. Die Gate-Elektroden des zweiten P-Kanal-FET 22 und des zweiten N-Kanal-FET 24 sind miteinander verbunden, um einen Eingangsanschluss zu bilden, an dem das CONT-Signal empfangen wird. Die Drain-Elektroden des ersten P-Kanal-FET 21 und des ersten und zweiten N-Kanal-FETs 23 und 24 bilden zusammen einen Ausgangsanschluss, an welchem VG an dem CMOS Inverter 10 bereitgestellt wird. Eine Source-Elektrode des zweiten P-Kanal-FET 22 ist mit AVDD verbunden, und zusätzlich ist eine Back-Gate-Elektrode des zweiten P-Kanal-FET 22 in direkter Verbindung mit der zuvor genannten Source-Elektrode. Eine Source-Elektrode des ersten P-Kanal-FET 21 ist mit einer Drain-Elektrode des zweiten P-Kanal-FET 22 verbunden, und eine Back-Gate-Elektrode des ersten P-Kanal-FET 21 ist mit AVDD verbunden. Eine Source-Elektrode des ersten N-Kanal-FET 23 ist mit AVSS verbunden, und zusätzlich ist eine Back-Gate-Elektrode des ersten N-Kanal-FET 23 in direkter Verbindung mit der zuvor genannten Source-Elektrode. Eine Source-Elektrode des zweiten N-Kanal-FET 24 ist mit AVSS verbunden, und zusätzlich ist eine Back-Gate-Elektrode des zweiten N-Kanal-FET 24 in direkter Verbindung mit der zuvor genannten Source-Elektrode.
Gemäß der integrierten Halbleiter-Schaltung nach 1 ist CONT = „L", weil im Normalbetriebsmodus VDD = 1,8 V ist. Dementsprechend hält der zweite P-Kanal-FET 22 seinen AN-Zustand, und der zweite N-Kanal-FET 24 hält sein AUS-Zustand, wobei der NOR-Schaltkreis 20 als ein Inverter wirkt, um dem CMOS-Inverter 10 die Spannung VG eines Signals zuzuführen, das durch Invertierung des logischen Niveaus des IN-Signals erhalten wird. Das „H"-Niveau von VG ist 3,3 V und dessen „L"-Niveau ist 0 V. Der CMOS Inverter 10 und der Puffer 6 stellen ein Signal bereit, das durch Invertierung des logischen Niveaus von VG als das OUT-Signal erhalten wird. Das „H"-Niveau des OUT-Signals ist 1,8 V und dessen „L"-Niveau ist 0 V.
Im Modus mit niedriger Leistungsaufnahme der integrierten Halbleiter-Schaltung nach 1 stoppen beide, sowohl der CMOS Inverter 10 als auch der Puffers 6 ihre Funktion, da VDD = 0 V. Ein solcher Zustand ist ein Zustand, in dem weder der P-Kanal-FET 11 noch der N-Kanal-FET 12 als Transistor wirken. Unterdessen bestimmt, da VDD = 0 V ist, die PSV Erfassungsschaltung 5 das CONT-Signal zum „H"-Niveau. Infolgedessen hält der zweite P-Kanal-FET 22 seinen AUS-Zustand, und der zweite N-Kanal-FET 24 hält sein AN-Zustand. Mit anderen Worten, der zweite N-Kanal-FET 24, der zwischen der Gate-Elektrode G des P-Kanal-FET 11 und AVSS (= 0 V) angeordnet ist, wirkt als Schalter, der so betrieben werden kann, dass er in Reaktion auf das CONT-Signal, welches als „H"-Niveau bestimmt wurde, in seinen geschlossenen Zustand eintritt, und er legt unabhängig vom logischen Niveau des IN-Signals VG auf das Bezugs-Spannungsniveau (= 0 V) fest. Als Ergebnis einer solchen Anordnung wird, selbst wenn ein Wasserstoff-Ion mit einer positiven elektrischen Ladung in der Gate-Elektrode G des P-Kanal-FET 11 auf Grund des Einflusses von thermischer Spannung erzeugt wird, das Wasserstoff-Ion in der Gate-Elektrode G bleiben, wodurch verhindert wird, dass der P-Kanal-FET 11 einer Degradation der Eigenschaften erleidet.
In der integrierten Halbleiter-Schaltung der 2, ist der NOR-Schaltkreis 20 der 1 durch einen CMOS Inverter 15 ersetzt, und zwischen dem CMOS Inverter 15 und dem CMOS Inverter 10 sind ein Herunterzieh-Schalter (pull-down switch) 30, der aus einem N-Kanal-FET besteht, und ein Eingangsschalter 31 der CMOS-Struktur angeordnet. Der CMOS Inverter 15 besteht aus einem P-Kanal-FET 16 und aus einem N-Kanal-FET 17. Die Gate-Elektroden des P-Kanal-FET 16 und des N-Kanal-FET 17 sind miteinander verbunden, um einen Eingangsanschluss zu bilden, an dem das IN-Signal aufgenommen wird. Die Drain-Elektroden des P-Kanal-FET 16 und des N-Kanal-FET 17 sind miteinander verbunden, um einen Ausgangsanschluss zu bilden, an dem ein invertiertes Eingangssignal (XIN) für den Eingangsschalter 31 bereitgestellt ist, das durch Invertierung des logischen Niveaus des IN-Signals erhalten wird. Eine Source-Elektrode des P-Kanal-FET 16 ist mit AVDD verbunden, und eine Source-Elektrode des N-Kanal-FET 17 ist mit AVSS verbunden. Der Herunterzieh-Schalter 30 ist zwischen der Gate-Elektrode des P-Kanal-FET 11 im CMOS Inverter 10 und AVSS (= 0 V) angeordnet, und Kanal-FET 11 im CMOS Inverter 10 und AVSS (= 0 V) angeordnet, und tritt in Reaktion auf das CONT-Signal, welches durch die PSV Erfassungsschaltung 5 im Modus mit niedrigen Leistungsaufnahme zum „H"-Niveau bestimmt wurde, in seinen geschlossenen Zustand ein, wodurch VG auf das Vergleichsspannungsniveau (= 0 V) festgelegt wird. Zwischen dem XIN Signal und VG angeordnet, wird der Eingangsschalter 31 so ausgebildet, dass er in Reaktion auf das CONT-Signal, das zum Niveau „H" bestimmt ist, in seinen geöffneten Zustand eintritt. Ein Inverter 32 ist angeordnet, um an der Gate-Elektrode eines N-Kanal-FET, der einen Teil des Eingangsschalters 31 bildet, das invertierte CONT-Signal bereitzustellen. Auch bei der integrierten Halbleiter-Schaltung der 2 ist es möglich, zu verhindern, dass der P-Kanal-FET 11 eine Degradation der Eigenschaften erleidet, wie im Fall der 1. Weiterhin kann in jeder der Konfigurationen nach 1 und 2, im Modus mit niedrigen Leistungsaufnahme VG auf das negative Spannungsniveau festgelegt werden.
In der integrierten Halbleiter-Schaltung der 3 sind die CMOS Inverter 15 und 10 in direkter Verbindung miteinander, worin die Source-Elektrode des P-Kanal-FET 11 im CMOS Inverter 10, der in der letzteren Stufe gelegen ist, mit VDD verbunden ist, und dessen Back-Gate-Elektrode mit AVDD verbunden ist. Hier sind die PSV Erfassungsschaltung 5, der Herunterzieh-Schalter 30, der Eingangsschalter 31 und der Inverter 32 alle nicht notwendig. Im Modus mit niedriger Leistungsaufnahme der integrierten Halbleiter-Schaltung nach 3 ist, obwohl die Spannung der Source-Elektrode des P-Kanal-FET 11 auf 0 V abfällt, die Spannung seiner Back-Gate-Elektrode auf AVDD (= 3,3 V) festgelegt. Andererseits variiert die Spannung VG der Gate-Elektrode des P-Kanal-FET 11, weil der CMOS Inverter 15 nicht nur im Normalbetriebsmodus, sondern auch im Modus mit niedrigen Leistungsaufnahme wirkt. Das „H"-Niveau von VG ist 3,3 V und deren „L"-Niveau ist 0 V. Mit anderen Worten, die Spannung der Back-Gate-Elektrode des P-Kanal-FET 11 wird nie unterhalb von der Spannung VG der Gate-Elektrode des P-Kanal-FET 11 fallen. Dementsprechend ist es auch in der integrierten Halbleiter-Schaltung der 3 möglich, zu verhindern, dass der P-Kanal-FET 11 eine Degradation der Eigenschaften erleidet. Weiterhin ist die Konfiguration nach 3 wirksam, wenn der Unterschied zwischen AVDD und VDD im Normalbetriebsmodus klein ist.
In der integrierten Halbleiter-Schaltung der 4 ist ein Ausschalter 40 zwischen der Back-Gate- und der Source-Elektrode des P-Kanal-FET 11 der 3 angeordnet, und ein Hochzieh-Schalter (pull-up switch) 41 ist zwischen der Back-Gate-Elektrode des P-Kanal-FET 11 und AVDD angeordnet. Diese Schalter 40 und 41 bestehen jeweils aus einem P-Kanal-FET, und ihre jeweiligen Back-Gate-Elektroden werden mit AVDD verbunden. Der Ausschalter 40 tritt in Reaktion auf das CONT-Signal in seinen geöffneten Zustand ein, das in dem Modus mit niedrigen Leistungsaufnahme durch die PSV Erfassungsschaltung 5 zum Niveau „N" bestimmt ist. Der Hochzieh-Schalter 41 ist so ausgebildet, dass er in Reaktion auf das CONT-Signal, das zum Niveau von „N" bestimmt ist, in seinen geschlossenen Zustand eintritt. Ein Inverter 42 wird angeordnet, um der Gate-Elektrode eines P-Kanal-FET, der den Hochzieh-Schalter 41 bildet, das invertierte CONT-Signal zuzuführen. Auch in der integrierten Halbleiter-Schaltung der 4, wird verhindert, dass der P-Kanal-FET 11 eine Degradation der Eigenschaften erleidet, weil die Spannung der Back-Gate-Elektrode des P-Kanal-FET 11 im Modus mit niedriger Leistungsaufnahme auf AVDD (= 3,3 V) festgelegt ist.
Bei der integrierten Halbleiter-Schaltung der 5, ist keine Verbindung zwischen der Back-Gate-Elektrode des P-Kanal-FET 11 und AVDD hergestellt, ein Ausschalter 50 ist zwischen der Back-Gate- und der Source-Elektrode des P-Kanal-FET 11 angeordnet, und ein Ausgleichsschalter 51 ist zwischen der Gate- und der Back-Gate-Elektrode des P-Kanal-FET 11 angeordnet. Der Ausschalter 50 besteht aus einem P-Kanal-FET und der Ausgleichsschalter 51 hat eine CMOS Struktur. Der Ausschalter 50 tritt in Reaktion auf das CONT-Signal in seinen geöffneten Zustand ein, das durch die PSV Erfassungsschaltung 5 im Modus mit niedriger Leistungsaufnahme zum Niveau „H" bestimmt ist. Der Ausgleichsschalter 51 ist so ausgestaltet, dass er in Reaktion auf das CONT-Signal, das zum Niveau „H" bestimmt ist, in seinen geschlossenen Zustand eintritt. Ein Inverter 52 ist angeordnet, um an die Gate-Elektrode eines P-Kanal-FET, der einen Teil des Ausgleichsschalters 51 bildet, das invertierte CONT-Signal zuzuführen. Bei der integrierten Halbleiter-Schaltung der 5, ist die Anordnung derart, dass eine Steuerung durchgeführt wird, um keine Potenzialdifferenz zwischen der Gate- und der Back-Gate-Elektrode des P-Kanal-FET 11 im Modus mit niedrigen Leistungsaufnahme zu verursachen, wodurch verhindert wird, dass der P-Kanal-FET 11 eine Degradation der Eigenschaften erleidet.
Weiterhin wird die PSV Erfassungsschaltung 5 nicht notwendigerweise durch den zuvor genannten Komparator gebildet. Alternativ dazu kann die PSV Erfassungsschaltung 5 durch ein anderes Schaltkreismittel, wie einem Inverter oder dergleichen, gebildet werden. Es kann eine Anordnung gebildet werden, in der das CONT-Signal außerhalb der integrierten Halbleiter-Schaltung angelegt wird.
Jede der integrierten Halbleiter-Schaltungen der 6–13 wird mit einem Doppel-Gate-Prozess gefertigt und hat einen Normalbetriebsmodus und einen Modus mit niedrigen Leistungsaufnahme. Die Spannungsversorgungen sind AVDD und AVSS, unabhängig davon, ob sie in den Zeichnungen „spezifiziert" sind oder nicht, und in jedem dieser zwei Modi ist AVDD = 3,3 V und AVSS = 0 V. Mit anderen Worten ist AVDD eine Span nungsversorgung, die sogar im Modus mit niedrigen Leistungsaufnahme nicht abgeschaltet wird. Hier ist angenommen, dass im Modus mit niedriger Leistungsaufnahme ein Steuer- (XCONT) Signal zum Niveau „L" bestimmt wird. Im Normalbetriebsmodus ist einerseits XCONT = „H" = 3,3 V. Im Modus mit niedriger Leistungsaufnahme ist andererseits XCONT = „L" = 0 V.
Die integrierte Halbleiter-Schaltung der 6 ist mit einem CMOS Differenzverstärker 2 versehen. Der CMOS Differenzverstärker 2 ist im Wesentlichen aus ersten bis dritten P-Kanal-FETs 60–62 und ersten und zweiten N-Kanal-FETs 63 und 64 aufgebaut. Die drei P-Kanal-FETs 60–62 haben jeweils eine Drain-Elektrode, eine Source-Elektrode, eine Gate-Elektrode aus P-Typ Polysilizium und eine Back-Gate-Elektrode. Die zwei N-Kanal-FETs 63 und 64 haben jeweils eine Drain-Elektrode, eine Source-Elektrode, eine Gate-Elektrode aus N-Typ Polysilizium und eine Back-Gate-Elektrode. Der erste P-Kanal-FET 60 wirkt im Normalbetriebsmodus als ein Stromquellentransistor und im Modus mit niedriger Leistungsaufnahme als ein Leistungsreduzier-Schalter, wobei seine Source- und Back-Gate-Elektroden in Verbindung mit AVDD sind. Die zweiten und dritten P-Kanal-FETs 61 und 62 konstituieren ein Paar von Differenz-Eingangstransistoren. Der zweite P-Kanal-FET 61 ist ein Eingangstransistor, der angeordnet ist, um an seiner Gate-Elektrode ein positives Eingangssignal (INP) aufzunehmen, während der dritte P-Kanal-FET 62 ein Eingangstransistor ist, der angeordnet ist, um an seiner Gate-Elektrode ein negatives Eingangssignal (INM) aufzunehmen. Die Source- und die Back-Gate-Elektroden des zweiten P-Kanal-FET 61 und die Source- und Back-Gate-Elektroden des dritten P-Kanal-FET 62 sind direkt miteinander verbunden, und zusätzlich sind diese Elektroden weiterhin mit einer Drain-Elektrode des ersten P-Kanal-FET 60 verbunden. Die ersten und zweiten N-Kanal-FETs 63 und 64 konstituieren einen Spiegel-Stromschaltkreis. Die Gate-Elektroden des ersten und zweiten N-Kanal-FETs 63 und 64 sind miteinander verbunden, und zusätzlich sind diese Elektroden mit einer Drain-Elektrode des zweiten N-Kanal-FET 64 sowie mit einer Drain-Elektrode des dritten P-Kanal-FET 62 verbunden. Die Drain-Elektroden des zweiten P-Kanal-FET 61 und des ersten N-Kanal-FET 63 sind miteinander verbunden, um einen Ausgangsanschluss zu bilden, an dem ein Ausgangs (AOUT) Signal zugeführt wird. Eine Source-Elektrode des ersten N-Kanal-FET 63 ist mit AVSS verbunden, und zusätzlich ist eine Back-Gate-Elektrode des ersten N-Kanal-FET 63 in direkter Verbindung mit der zuvor genannten Source-Elektrode. Ebenso ist eine Source-Elektrode des zweiten N-Kanal-FET 64 mit AVSS verbunden, und zusätzlich ist eine Back-Gate-Elektrode des zweiten N-Kanal-FET 64 in direkter Verbindung mit der zuvor genannten Source-Elektrode.
Der CMOS Differenzverstärker 2 nach 6 enthält weiterhin einen Vorspannungs-Schaltkreis 65, ein Modussteuerschalter 70, Herunterzieh-Schalter 71 und 72, Eingangsschalter 73 und 74 und einen Inverter 75. Der Vorspannungs-Schaltkreis 65 wird angeordnet, um eine ausreichende Vorspannung an die Gate-Elektrode des ersten P-Kanal-FET 60 anzulegen, der im Normalbetriebsmodus als Stromquellentransistor arbeitet. Der Modussteuerschalter 70, der aus einem P-Kanal-FET besteht, tritt in Reaktion auf das XCONT Signal, das im Modus mit niedriger Leistungsaufnahme zum Niveau „L" bestimmt ist, in seinen geschlossenen Zustand ein, wodurch die Spannung der Gate-Elektrode des ersten P-Kanal-FET 60 hochgezogen wird, so dass der erste P-Kanal-FET 60 abschaltet. in diesem Fall tritt der erste P-Kanal-FET 60, der zwischen der Source-Elektrode von jedem der zweiten und dritten P-Kanal-FETs 61 und 62 und AVDD angeordnet ist, in Reaktion auf das XCONT Signal, das zum Niveau „L" bestimmt ist, in seinen geöffneten Zustand ein, wodurch er als Leistungsreduzier-Schalter wirkt, um die Leistungsaufnahme im CMOS Differenzverstärker 2 zu verringern. Der Herunterzieh-Schalter 71, welcher aus einem N-Kanal-FET besteht, der zwischen der Gate-Elektrode des zweiten P-Kanal-FET 61 und AVSS (= 0 V) angeordnet ist, tritt in Reaktion auf das XCONT Signal, das zum Niveau „L" bestimmt ist, in den Modus mit niedriger Leistungsaufnahme in seinen geschlossenen Zustand ein, wodurch die Spannung der Gate-Elektrode des zweiten P-Kanal-FET 61 auf das Bezugs-Spannungsniveau (= 0 V) festgelegt wird. Der andere Herunterzieh-Schalter 72, welcher aus einem N-Kanal-FET besteht, der zwischen der Gate-Elektrode des dritten P-Kanal-FET 62 und AVSS (= 0 V) angeordnet ist, tritt in Reaktion auf das XCONT Signal, das zum Niveau „L" bestimmt ist, in seinen geschlossenen Zustand ein, wodurch die Spannung der Gate-Elektrode des dritten P-Kanal-FET 62 auf das Bezugs-Spannungsniveau (= 0 V) festlegt wird. Der Eingangsschalter 73, der zwischen dem INP Signal und der Gate-Elektrode des zweiten P-Kanal-FET 61 angeordnet ist, ist ein CMOS, der so aufgebaut ist, dass er in Reaktion auf das XCONT Signal, das zum Niveau „L" bestimmt ist, in seinen geöffneten Zustand eintritt. Der andere Eingangsschalter 74, der zwischen dem INM Signal und der Gate-Elektrode des dritten P-Kanal-FET 62 angeordnet ist, ist ein CMOS, der so aufgebaut ist, dass er in Reaktion auf das XCONT Signal, das zum Niveau „L" bestimmt ist, in seinen geöffneten Zustand eintritt. Der Inverter 75 wird angeordnet, um aus dem XCONT Signal das invertierte Signal zur AN/AUS-Steuerung der Schalter 71–74 zu erzeugen.
Gemäß der integrierten Halbleiter-Schaltung nach 6 sind, weil im Normalbetriebsmodus XCONT = „H" ist, der Modussteuerschalter 70 und die Herunterzieh-Schalter 71 und 72 in ihrem geöffneten Zustand, und beide Eingangsschalter 73 und 74 sind in ihrem geschlossenen Zustand. Dabei arbeitet der erste P-Kanal-FET 60 bei Empfang einer Vorspannung, die vom Vorspannungs-Schaltkreis 65 zugeführt wird, als Stromquellentransistor zum Betreiben der zweiten und dritten P-Kanal-FETs 61 und 62. Dieses ermöglicht es dementsprechend dem CMOS Differenzverstärker 2, der aus den zweiten und dritten P-Kanal-FETs 61 und 62 und den ersten und zweiten N-Kanal-FETs 63 und 64 gebildet wird, das AOUT Signal entsprechend dem Potenzialunterschied zwischen dem INP Signal und dem INM Signal zur Verfügung zu stellen.
Im Modus mit niedrigen Leistungsaufnahme der integrierten Halbleiter-Schaltung der 6, tritt der Modussteuerschalter 70 in Reaktion auf das XCONT Signal, das zum Niveau „L" bestimmt ist, in seinen geschlossenen Zustand ein, und als Ergebnis davon schaltet der erste P-Kanal-FET (als Stromquellentransistor/Leistungsreduzier-Schalter) 60 ab, um die Funktion des CMOS Differenzverstärker 2 zu stoppen. Dieser Zustand ist ein Zustand, in dem weder der zweite P-Kanal-FET 61 noch der dritte P-Kanal-FET 62 als Transistor wirken.
Es sei hier angenommen, dass selbst im Modus mit niedrigen Leistungsaufnahme, in dem der erste P-Kanal-FET 60 abschaltet, die Herunterzieh-Schalter 71 und 72 noch in ihrem geöffneten Zustand verbleiben und die Eingangsschalter 73 und 74 noch in ihrem geschlossenen Zustand verbleiben. Außerdem sei hier angenommen, dass das Spannungsniveau des INP Signals auf AVDD (= 3,3 V) festgelegt ist, und dass das Spannungsniveau des INM Signals auf AVSS (= 0 V) festgelegt ist. In dieser Situation wird die Spannung von sowohl der Source- als auch der Back-Gate-Elektrode des zweiten P-Kanal-FET 61 durch den dritten P-Kanal-FET 62 und den zweiten N-Kanal-FET 64 auf AVSS (= 0 V) heruntergezogen. Indessen wird das INP Signal auf einem positiven Spannungsniveau (= 3,3 V) kontinuierlich an die Gate-Elektrode des zweiten P-Kanal-FET 61 angelegt. Dieses erzeugt dementsprechend das Problem, dass die elektrischen Eigenschaften des zweiten P-Kanal-FET 61 auf Grund des vorangehenden Mechanismus degradieren und nicht zu den ursprünglichen elektrischen Eigenschaften zurückkehren werden. Im Fall, dass das INM Signal auf ein positives Spannungsniveau festgelegt ist, wird das Problem der Degradation der Eigenschaften des dritten P-Kanal-FET 62 auftreten.
Jedoch treten im Modus mit niedriger Leistungsaufnahme der integrierten Halbleiter-Schaltung nach 6 in Reaktion auf das XCONT Signal, das zum Niveau „L" bestimmt ist, die Herunterzieh-Schalter 71 und 72 ihren geschlossenen Zustand ein, und gleichzeitig treten die Eingangsschalter 73 und 74 in ihren geöffneten Zustand ein. Dementsprechend ist die Spannung von jeder der Gate-Elektroden der zweiten und dritten P-Kanal-FETs 61 und 62 auf das Grund-Spannungsniveau (= 0 V) festgelegt, unabhängig vom Spannungsniveau der INP und INM Signale, und als Resultat davon wird verhindert, dass die zweiten und dritten P-Kanal-FETs 61 und 62 eine Degradation der Eigenschaften erleiden. Weiterhin kann eine Anordnung gebildet werden, in der die Spannung der Gate-Elektrode von jedem der zweiten und dritten P-Kanal-FETs 61 und 62 im Modus mit niedrigen Leistungsaufnahme auf ein negatives Spannungsniveau festgelegt ist.
In der integrierten Halbleiter-Schaltung der 7 sind Ausschalter 81 und 82 und Ausgleichsschalter 83 und 84 anstelle der Herunterzieh-Schalter 71 und 72 und der Eingangsschalter 73 und 74 vorgesehen, die in 6 gezeigt sind. Der Ausschalter 81 ist ein CMOS Schalter, der zwischen der Back-Gate- und der Source-Elektrode des zweiten P-Kanal-FET 61 angeordnet ist, während der andere Ausschalter 82 ein CMOS Schalter ist, der zwischen der Back-Gate- und der Source-Elektrode des dritten P-Kanal-FET 62 angeordnet ist. Beide dieser Ausschalter 81 und 82 treten in Reaktion auf das XCONT Signal, das im Modus mit niedrigen Leistungsaufnahme zum Niveau „L" bestimmt ist, in ihren geöffneten Zustand ein. Der Ausgleichsschalter 83 ist ein CMOS Schalter, der zwischen der Gate- und der Back-Gate-Elektrode des zweiten P-Kanal-FET 61 angeordnet ist, während der andere Ausgleichsschalter 84 ein CMOS Schalter ist, der zwischen der Gate- und der Back-Gate-Elektrode des dritten P-Kanal-FET 62 angeordnet ist. Beide dieser zwei Ausgleichsschalter 83 und 84 treten in Reaktion auf das XCONT Signal, das zum Niveau „L" bestimmt ist, in ihren geschlossenen Zustand ein. Ein Inverter 85 ist vorgesehen, um aus dem XCONT Signal das invertierte Signal zur AN/AUS-Steuerung der Schalter 81–84 zu erzeugen. In der integrierten Halbleiter-Schaltung der 7, wird die Steuerung so durchgeführt, dass kein Unterschied bezüglich des Potentials zwischen den Gate- und den Back-Gate-Elektroden von jedem der zweiten und dritten P-Kanal-FETs 61 und 62 erzeugt wird, und zwar im Modus mit niedriger Leistungsaufnahme, in dem der erste P-Kanal-FET 60 abschaltet, wodurch es ermöglicht wird, dass die zweiten und dritten P-Kanal-FETs 61 und 62 keine Degradation der Eigenschaften erleiden.
Bei der integrierten Halbleiter-Schaltung der 8 ist eine Änderung in der Lage des Ausschalters 82 der 7 durchgeführt worden. Mit anderen Worten, in Bezug auf 8 ist der Ausschalter 82 zwischen der Back-Gate-Elektrode des zweiten P-Kanal-FET 61 und der Back-Gate-Elektrode des dritten P-Kanal-FET 62 angeordnet dargestellt. In der integrierten Halbleiter-Schaltung von 8 ist es wie im Fall von 7 auch möglich, zu verhindern, dass die zweiten und dritten P-Kanal-FETs 61 und 62 eine Degradation der Eigenschaften erleiden.
Bei der integrierten Halbleiter-Schaltung der 9, sind ein Ausschalter 90 und ein Hochzieh-Schalter 91 anstelle der in 6 gezeigten Herunterzieh-Schalter 71 und 72 und der Eingangsschalter 73 und 74 vorgesehen. Der Ausschalter 90 ist ein Schalter mit CMOS-Struktur, der zwischen einem Anschlussknoten (im folgenden als der erste Kno ten bezeichnet) der Back-Gate-Elektrode des zweiten P-Kanal-FET 61 und der Back-Gate-Elektrode des dritten P-Kanal-FET 62 und einem Anschlussknoten (im folgenden als der zweite Knoten bezeichnet) der Drain-Elektrode des ersten P-Kanal-FET 60 der Source-Elektrode des zweiten P-Kanal-FET 61 und der Source-Elektrode des dritten P-Kanal-FET 62 angeordnet ist. Der Ausschalter 90 tritt in Reaktion auf das XCONT Signal, das im Modus mit niedrigen Leistungsaufnahme zum Niveau „L" bestimmt ist, in seinen geöffneten Zustand ein. Der Hochzieh-Schalter 91 besteht aus einem P-Kanal-FET, der zwischen dem ersten Knoten und AVDD (= 3,3 V) angeordnet ist, und ist so ausgestaltet, dass er in Reaktion auf das XCONT Signal, das zum Niveau „L" bestimmt ist, in seinen geschlossenen Zustand eintritt. Ein Inverter 92 ist vorgesehen, um aus dem XCONT Signal sein invertiertes Signal zur AN/AUS-Steuerung des Ausschalters 90 zu erzeugen. Da auch in der integrierten Halbleiter-Schaltung der 9 die Spannung der Back-Gate-Elektrode von jedem der zweiten und dritten P-Kanal-FETs 61 und 62 im Modus mit niedrigen Leistungsaufnahme auf AVDD (= 3,3 V) festgelegt ist, macht es dies möglich, zu verhindern, dass die zweiten und dritten P-Kanal-FETs 61 und 62 eine Degradation der Eigenschaften erleiden.
Die Anordnung der 9 stellt eine Erleichterung für den Chipentwurf zur Verfügung, weil auf Grund einer solchen Anordnung die zweiten und dritten P-Kanal-FETs 61 und 62 mit großen Abmessungen in unmittelbarer Nähe zueinander angeordnet werden können und eine Mehrzahl von FETs mit kleinen Abmessungen, die den Ausschalter 90 und den Hochzieh-Schalter 91 bilden, in der Nähe der zweiten und dritten P-Kanal-FETs 61 und 62 angeordnet werden können.
Bei der integrierten Halbleiter-Schaltung der 10 sind die ersten und zweiten Knoten in direkter Verbindung miteinander, und Stromausschalter 93 und 94 sind anstatt des Ausschalters 90 vorgesehen. Der Stromausschalter 93 besteht aus einem N-Kanal-FET, der zwischen der Drain-Elektrode des zweiten P-Kanal-FET 61 und der Drain-Elektrode des ersten N-Kanal-FET 63 angeordnet ist. Der Stromausschalter 93 tritt in Reaktion auf das XCONT Signal, das im Modus mit niedriger Leistungsaufnahme zum Niveau „L" bestimmt ist, in seinen geöffneten Zustand ein. Der andere Stromausschalter 94 besteht aus einem N-Kanal-FET, der zwischen der Drain-Elektrode des dritten P-Kanal-FET 62 und der Drain-Elektrode des zweiten N-Kanal-FET 64 angeordnet ist. Der Stromausschalter 94 tritt in Reaktion auf das XCONT Signal, das zum Niveau „L" bestimmt ist, in seinen geöffneten Zustand ein.
Weil im Normalbetriebsmodus XCONT = „H" ist, treten gemäß der integrierten Halbleiter-Schaltung der 10 sowohl der Modussteuerschalter 70 als auch der Hochzieh-Schalter 91 in ihren geöffneten Zustand ein, während beide Stromausschalter 93 und 94 ihren geschlossenen Zustand eintreten. Dabei sind der CMOS Differenzverstärker 2, welcher aus dem zweiten und dritte P-Kanal-FETs 61 und 62 und dem ersten und zweiten N-Kanal-FETs 63 und 64 gebildet wird, in der Lage, das AOUT Signal entsprechend dem Potentialunterschied zwischen dem INP Signal und dem INM Signal zur Verfügung zu stellen.
Im Modus mit niedriger Leistungsaufnahme der integrierte Halbleiter-Schaltung der 10, tritt der Modussteuerschalter 70 in Reaktion auf das XCONT Signal, das zum Niveau „L" bestimmt ist, in seinen geschlossenen Zustand ein, und als Ergebnis davon schaltet der erste P-Kanal-FET (wie der Stromquellentransistor/Leistungsreduzier-Schalter) 60 ab, um den Betrieb des CMOS Differenzverstärkers 2 zu beenden. Dieser Zustand ist ein Zustand, in dem weder der zweite P-Kanal-FET 61 noch der dritte P-Kanal-FET 62 als Transistor arbeitet. Unterdessen tritt der Hochzieh-Schalter 91 in seinen geschlossenen Zustand ein, wodurch die Spannung sowohl von der Back-Gate- als auch von der Source-Elektrode des zweiten P-Kanal-FET 61 und die Spannung sowohl von der Back-Gate- als auch von der Source-Elektrode des dritten P-Kanal-FET 62 (d.h. die Spannung des ersten Knotens und die Spannung des zweiten Knotens) auf AVDD (= 3,3 V) erhöht werden. Wenn jedoch die Stromausschalter 93 und 94 noch in ihrem geschlossenen Zustand bleiben, dann fließen Drain-Ströme durch den zweiten und dritten P-Kanal-FET 61 und 62, und als Ergebnis davon werden sowohl die Spannung des ersten als auch des zweiten Knotens heruntergezogen. Um damit umzugehen, ist die integrierte Halbleiter-Schaltung der 10 so aufgebaut, dass die Stromausschalter 93 und 94 in Reaktion auf das XCONT Signal, das zum Niveau „L" bestimmt ist, in den geöffneten Zustand eintreten, um diese Drain-Ströme auszuschalten. Infolgedessen ist auch in der integrierten Halbleiter-Schaltung der 10 im Modus mit niedrigen Leistungsaufnahme die Spannung der Back-Gate-Elektrode von sowohl dem zweiten als auch von dem dritten P-Kanal-FET 61 und 62 auf AVDD (= 3,3 V) festgelegt, wodurch verhindert wird, dass diese zweiten und dritten P-Kanal-FETs 61 und 62 eine Degradation ihrer Eigenschaften erleiden.
Bei der integrierten Halbleiter-Schaltung der 11 sind ein einzelner Stromausschalter 95 und ein einzelner Modussteuerschalter 96 zur Aus-Steuerung des ersten und zweiten N-Kanal-FETs 63 und 64 anstelle der zwei Stromausschalter 93 und 94, wie in 10 gezeigt, zur Verfügung gestellt. Der Stromausschalter 95, der aus einem Schalter mit CMOS-Struktur besteht, der auf einem Verbindungsweg zwischen der Drain- und der Gate-Elektrode des zweiten N-Kanal-FET 64 angeordnet ist, tritt in Reaktion auf das XCONT Signal, das im Modus mit niedriger Leistungsaufnahme zum Niveau „L" bestimmt ist, in seinen geöffneten Zustand ein. Der Modussteuerschalter 96 besteht aus einem N-Kanal-FET und tritt in Reaktion auf das XCONT Signal, das zum Niveau „L" bestimmt ist, in seinen geschlossenen Zustand ein, wodurch die Spannung der Gate-Elektrode von jedem der ersten und zweiten N-Kanal-FETs 63 und 64 auf AVSS (= 0 V) heruntergezogen wird, um zu bewirken, dass die ersten und zweiten N-Kanal-FETs 63 und 64 abgeschaltet werden. Die ersten und zweiten N-Kanal-FETs 63 und 64 wirken in diesem Fall wie ein Stromausschalter, um die Drain-Ströme zu trennen, die in die zweiten und dritten P-Kanal-FETs 61 und 62 fließen würden. Ein Inverter 97 ist angeordnet, um aus dem XCONT Signal sein invertiertes Signal zur AN/AUS-Steuerung des Stromausschalters 95 und des Modussteuerschalters 96 zu erzeugen. Auch bei der integrierten Halbleiter-Schaltung der 11 wird verhindert, dass diese zweiten und dritten P-Kanal-FETs 61 und 62 eine Degradation der Eigenschaften erleiden, da die Spannung der Back-Gate-Elektrode von jedem der zweiten und dritten P-Kanal-FETs 61 und 62 im Modus mit niedrigen Leistungsaufnahme auf AVDD (= 3.3 V) festgelegt ist.
Bei der integrierten Halbleiter-Schaltung der 12, wird die Funktion des Hochzieh-Schalters 91, der in 10 gezeigt ist, durch den ersten P-Kanal-FET 60 übernommen, und die Leistungsreduzier-Funktion des ersten P-Kanal-FET 60 wird durch die Stromausschalter 93 und 94 übernommen. Es soll angemerkt werden, dass der erste P-Kanal-FET 60 im Normalbetriebsmodus als Stromquellentransistor arbeitet. In der integrierten Halbleiter-Schaltung der 12 wird eine Steuerung so ausgeführt, dass der erste P-Kanal-FET 60 in Reaktion auf das XCONT Signal, das im Modus mit niedrigen Leistungsaufnahme zum Niveau „L" bestimmt ist, leitet, wofür ein Modussteuerschalter 98 und ein Inverter 99 vorgesehen sind. Der Modussteuerschalter 98 besteht aus einem N-Kanal-FET, und er tritt in Reaktion auf das XCONT Signal, das zum Niveau „L" bestimmt ist, in seinen geschlossenen Zustand ein, wohingegen die Spannung der Gate-Elektrode des ersten P-Kanal-FET 60 auf AVSS (= 0 V) heruntergezogen wird, um zu bewirken, dass der erste P-Kanal-FET 60 vollständig leitet. Der erste P-Kanal-FET 60 arbeitet in diesem Fall als Hochzieh-Schalter, um die Spannung von sowohl der Source- als auch der Back-Gate-Elektrode des zweiten P-Kanal-FET 61, die in direkter Verbindung miteinander sind, und die Spannung von sowohl der Source- als auch der Back-Gate-Elektrode des dritten P-Kanal-FET 62, die in direkter Verbindung miteinander sind, auf AVDD (= 3.3 V) festzulegen. Unterdessen wirken die Stromausschalter 93 und 94, die in Reaktion auf das XCONT Signal, das zum Niveau „L" bestimmt ist, in ihren geöffneten Zustand eintreten, als ein Leistungsreduzier-Schalter, um die Leistungsaufnahme in dem CMOS Differenzverstärker 2 zu verringern. Auch in der integrierten Halbleiter-Schaltung der 12 wird verhindert, da die Spannung der Back-Gate-Elektrode von sowohl dem zweiten als auch dem dritten P-Kanal-FETs 61 und 62 im Modus mit niedriger Leis tungsaufnahme auf AVDD (= 3.3 V) festgelegt ist, dass diese zweiten und dritten P-Kanal-FETs 61 und 62 eine Degradation der Eigenschaften erleiden.
Bei der integrierten Halbleiter-Schaltung der 13, wird die Funktion des Hochzieh-Schalters 91, der in 11 gezeigt ist, durch den ersten P-Kanal-FET 60 übernommen, und die Leitungsverringerungs-Funktion des ersten P-Kanal-FET 60 wird durch den Stromausschalter 95 und die ersten und zweiten N-Kanal-FETs 63 und 64 übernommen. Es soll angemerkt werden, dass der erste P-Kanal-FET 60 im Normalbetriebsmodus als Stromquellentransistor arbeitet. Bei der integrierten Halbleiter-Schaltung der 13 wird die Steuerung so durchgeführt, dass der erste P-Kanal-FET 60 in Reaktion auf das XCONT Signal, das im Modus mit niedriger Leistungsaufnahme zum Niveau „L" bestimmt ist, leitet, wofür der Modussteuerschalter 98 bereitgestellt ist. Der Modussteuerschalter 98 besteht aus einem N-Kanal-FET und tritt in Reaktion auf das XCONT Signal, das zum Niveau „L" bestimmt ist, in seinen geschlossenen Zustand ein, wodurch die Spannung der Gate-Elektrode des ersten P-Kanal-FET 60 auf AVSS (= 0 V) heruntergezogen wird, womit bewirkt wird, dass der erste P-Kanal-FET 60 vollständig leitet. Der erste P-Kanal-FET 60 wirkt in diesem Fall als ein Hochzieh-Schalter zum Festlegen der Spannung von sowohl der Source- als auch der Back-Gate-Elektrode des zweiten P-Kanal-FET 61, die in direkter Verbindung miteinander sind, und der Spannung von sowohl der Source- als auch der Back-Gate-Elektrode des dritten P-Kanal-FET 62, die in direkter Verbindung miteinander sind, auf AVDD (= 3,3 V). Unterdessen wirken der Stromausschalter 95, der in Reaktion auf das XCONT Signal, das zum Niveau „L" bestimmt ist, in seinen geöffneten Zustand eintritt, und die ersten und zweiten N-Kanal-FETs 63 und 64, die in Reaktion auf das XCONT Signal, das zum Niveau „L" bestimmt ist, abschalten, als Leistungsreduzier-Schalter zum Verringern der Leistungsaufnahme im CMOS Differenzverstärker 2. Es soll angemerkt werden, dass die ersten und zweiten N-Kanal-FETs 63 und 64 im Normalbetriebsmodus als Spiegel-Stromschaltkreis wirken. Auch in der integrierten Halbleiter-Schaltung von 13 wird verhindert, da die Spannung der Back-Gate-Elektrode von sowohl dem zweiten als auch dem dritten P-Kanal-FET 61 und 62 im Modus mit niedrigen Leistungsaufnahme auf AVDD (= 3,3 V) festgelegt ist, dass diese zweiten und dritten P-Kanal-FETs 61 und 62 eine Degradation der Eigenschaften erleiden.
Weiterhin soll angemerkt werden, dass die vorliegende Erfindung auf integrierte Halbleiter-Schaltungen anwendbar ist, welche Funktionen aufweisen, die zu denen der vorangehenden Ausführungsformen verschieden sind, so lange sie einen Modus mit niedriger Leistungsaufnahme besitzen, und mit einem P-Kanal-FET versehen sind, dessen Gate-Elektrode aus einem P-Typ Halbleitermaterial ausgebildet ist.

Claims

Integrierte Halbleiter-Schaltung, die einen P-Kanal-Feldeffekttransistor (FET) (11, 61, 62) umfasst, der eine Drain-Elektrode, eine Source-Elektrode, eine Gate-Elektrode, die aus einem P-Typ Halbleitermaterial ausgebildet ist, und eine Back-Gate-Elektrode enthält, und die so ausgebildet ist, dass in einem Normalbetriebsmodus (a) eine bestimmte Spannung von einer Spannungsversorgung an der genannten Source-Elektrode bereitgestellt wird, und (b) eine weitere Spannung, die repräsentativ für ein Eingangssignal (IN, INP, INM) ist, an der genannten Gate-Elektrode bereitgestellt wird, worin die genannte integrierte Halbleiter-Schaltung weiterhin umfasst: ein Steuermittel (24, 30, 41, 51, 71, 72, 83, 84, 91), welches auf ein Steuersignal (CONT, XCONT) reagiert, das ausgegeben wird, wenn eine Leistungsaufnahme in der genannten integrierten Halbleiter-Schaltung verringert wird, dadurch gekennzeichnet, dass das genannte Steuermittel (24, 30, 41, 51, 71, 72, 83, 84, 91) geeignet ist, wenigstens eine von den Spannungen der genannten Gate-Elektrode und der genannten Back-Gate-Elektrode zu steuern, um zu verhindern, dass die genannte Spannung der Gate-Elektrode die genannte Spannung der Back-Gate-Elektrode übersteigt, um den genannten P-Kanal-FET (11, 61, 62), der sich in einem Zustand befindet, in dem er nicht als Transistor wirkt, vor Degradation zu schützen.
Integrierte Halbleiter-Schaltung nach Anspruch 1, worin die genannte Gate-Elektrode des genannten P-Kanal-FET (11, 61, 62) aus P-Typ-Polysilizium ausgebildet ist.
Integrierte Halbleiter-Schaltung nach Anspruch 1, worin der genannte P-Kanal-FET (11) ein Transistor ist, der einen Teil eines CMOS-Inverters (10) bildet.
Integrierte Halbleiter-Schaltung nach Anspruch 1, worin der genannte P-Kanal-FET (61, 62) ein Transistor ist, der einen von einem Paar von Eingangs-Transistoren in einem Differenzverstärker (2) bildet.
Integrierte Halbleiter-Schaltung nach Anspruch 1, worin die genannte Spannungsversorgung eine Spannungsversorgung (VDD) ist, die abgeschaltet wird, wenn eine Leistungsaufnahme in der genannten integrierten Halbleiter-Schaltung verringert wird, und dessen Ausgangsspannung dann das Nullniveau wird.
Integrierte Halbleiter-Schaltung nach Anspruch 5, die weiterhin eine Erfassungsschaltung (5) umfasst, um einen Zustand zu erfassen, in dem die genannte Spannungsversorgung abgeschaltet ist, um das genannte Steuersignal auszugeben.
Integrierte Halbleiter-Schaltung nach Anspruch 1, worin die genannte Spannungsversorgung eine Spannungsversorgung (AVDD) ist die selbst dann nicht abgeschaltet wird, wenn die Leistungsaufnahme in der genannten integrierten Halbleiter-Schaltung verringert wird; und worin die genannte integrierte Halbleiter-Schaltung weiterhin einen Schalter (60) umfasst, der zwischen der genannten Source-Elektrode des genannten P-Kanal-FET (61, 62) und der genannten Spannungsversorgung angeordnet ist, und der so ausgebildet ist, dass er in Reaktion auf das genannte ausgegebene Steuersignal (XCONT) in seinen geöffneten Zustand eintritt.
Integrierte Halbleiter-Schaltung nach Anspruch 1, worin das genannte Steuermittel Festlegungsmittel (24, 30, 71, 72) zum Festlegen der genannte Gate-Elektrodenspannung des genannten P-Kanal-FET (11, 61, 62) auf eine nicht-positive Spannung (AVSS) enthält.
Integrierte Halbleiter-Schaltung nach Anspruch 8, worin die genannte Back-Gate-Elektrode des genannten P-Kanal-FET (11, 61, 62) eine Elektrode ist, die in direkter Verbindung mit der genannten Source-Elektrode des genannten P-Kanal-FET ist.
Integrierte Halbleiter-Schaltung nach Anspruch 8, worin das genannte Festlegungsmittel einen Schalter (24, 30, 71, 72) hat, der zwischen der genannten Gate-Elektrode des genannten P-Kanal-FET (11, 61, 62) und der genannten nicht-positiven Spannung (AVSS) angeordnet ist, und der so ausgebildet ist, dass er in Reaktion auf das genannte ausgegebene Steuersignal (CONT, XCONT) in seinen geschlossenen Zustand eintritt.
Integrierte Halbleiter-Schaltung nach Anspruch 10, worin das genannte Festlegungsmittel weiterhin einen Schalter (31, 73, 74) hat, der zwischen dem genannten Eingangssignal (IN, INP, INM) und der genannten Gate-Elektrode des genannten P-Kanal-FET (11, 61, 62) angeordnet ist, und der so ausgebildet ist, dass er in Reaktion auf das genannte ausgegebene Steuersignal (CONT, XCONT) in seinen geöffneten Zustand eintritt.
Integrierte Halbleiter-Schaltung nach Anspruch 8, worin das genannte Festlegungsmittel eine NOR-Schaltung (20) mit zwei Eingängen und einem einzigen Ausgang umfasst; und worin einer der genannten zwei Eingänge der genannten NOR-Schaltung (20) mit dem genannten Eingangssignal (IN) verbunden ist, der andere der genannten zwei Eingänge der genannten NOR-Schaltung mit dem genannten Steuersignal (CONT) verbunden ist, und der genannte Ausgang der genannten NOR-Schaltung mit der genannten Gate-Elektrode des genannten P-Kanal-FET (11) verbunden ist.
Integrierte Halbleiter-Schaltung nach Anspruch 1, worin das genannte Steuermittel ein Festlegungsmittel (41, 91) zum Festlegen der Spannung der genannten Back-Gate-Elektrode des genannten P-Kanal-FET (11, 61, 62) auf eine positive Spannung (AVDD) umfasst, die nicht niedriger als die Spannung der genannten Gate-Elektrode des genannten P-Kanal-FET (11, 61, 62) ist.
Integrierte Halbleiter-Schaltung nach Anspruch 13, worin das genannte Festlegungsmittel umfasst: einen Schalter (40, 90), der zwischen den genannten Back-Gate- und Source-Elektroden des genannten P-Kanal-FET (11, 61, 62) angeordnet ist, und der so ausgebildet ist, dass in Reaktion auf das genannte ausgegebene Steuersignal in seinen geöffneten Zustand (CONT, XCONT) eintritt; und einen Schalter (41, 91), der zwischen der genannten Back-Gate-Elektrode des genannten P-Kanal-FET (11, 61, 62) und der genannten positiven Spannung angeordnet ist, und der so ausgebildet ist, dass er in Reaktion auf das genannte ausgegebene Steuersignal (CONT, XCONT) in seinen geschlossenen Zustand eintritt.
Integrierte Halbleiter-Schaltung nach Anspruch 13, worin die genannte Back-Gate-Elektrode des genannten P-Kanal-FET (61, 62) eine Elektrode ist, die in direkter Verbindung mit der genannten Source-Elektrode des genannten P-Kanal-FET ist; und worin das genannte Festlegungsmittel umfasst: einen Schalter (60), der zwischen der genannten Source-Elektrode des genannten P-Kanal-FET (61, 62) und der genannten Spannungsversorgung angeordnet ist, und der so ausgebildet ist, dass er in Reaktion auf das genannte ausgegebene Steuersignal (XCONT) in seinen geöffneten Zustand eintritt; und einen Schalter (91), der zwischen der genannten Back-Gate-Elektrode des genannten P-Kanal-FET (61, 62) und der genannten positiven Spannung angeordnet ist, und der so ausgebildet ist, dass er in Reaktion auf das genannte ausgegebene Steuersignal (XCONT) in seinen geschlossenen Zustand eintritt.
Integrierte Halbleiter-Schaltung nach Anspruch 15, weiterhin einen Schalter (93, 94) umfassend, der mit der genannte Drain-Elektrode des genannten P-Kanal-FET (61, 62) verbunden ist, und der so ausgebildet ist, dass er in Reaktion auf das genannte ausgegebene Steuersignal (XCONT) in seinen geöffneten Zustand eintritt.
Integrierte Halbleiter-Schaltung nach Anspruch 13, worin die genannte Back-Gate-Elektrode des genannten P-Kanal-FET (61, 62) eine Elektrode ist, die in direkter Verbindung mit der genannten Source-Elektrode des genannten P-Kanal-FET ist; und worin das genannte Festlegungsmittel einen Transistor (60) umfasst, der zwischen der genannten Source-Elektrode des genannten P-Kanal-FET (61, 62) und der genannten Spannungsversorgung angeordnet ist, und der so ausgebildet ist, dass er in Reaktion auf das genannte ausgegebene Steuersignal (XCONT) leitet.
Integrierte Halbleiter-Schaltung nach Anspruch 17, weiterhin einen Schalter (93, 94, 63, 64) umfassend, der mit der genannten Drain-Elektrode des genannten P-Kanal-FET (61, 62) verbunden ist, und der so ausgebildet ist, dass er in Reaktion auf das genannte ausgegebene Steuersignal (XCONT) in seinen geöffneten Zustand eintritt.
Integrierte Halbleiter-Schaltung nach Anspruch 1, worin das genannte Steuermittel ein Angleichmittel (51, 83, 84) zum Angleichen der Spannung der genannten Back-Gate-Elektrode des genannten P-Kanal-FET (11, 61, 62) mit der Spannung der genannten Gate-Elektrode des genannten P-Kanal-FET umfasst.
Integrierte Halbleiter-Schaltung nach Anspruch 19, worin das genannte Angleichsmittel umfasst: einen Schalter (50, 81, 82), der zwischen den genannten Back-Gate- und Source-Elektroden des genannten P-Kanal-FET (11, 61, 62) angeordnet ist, und der so ausgebildet ist, dass er in Reaktion auf das genannte ausgegebene Steuersignal (CONT, XCONT) in seinen geöffneten Zustand eintritt; und einen Schalter (51, 83, 84), der zwischen den genannten Gate- und Back-Gate-Elektroden des genannten P-Kanal-FET (11, 61, 62) angeordnet ist, und der so ausgebildet ist, dass er in Reaktion auf das genannte ausgegebene Steuersignal (CONT, XCONT) in seinen geschlossenen Zustand eintritt.