KR100626931B1 - 시모스 반도체 집적회로 - Google Patents

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고니시히로유키
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마츠시타 덴끼 산교 가부시키가이샤
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Abstract

본 발명은 반도체 집적회로의 소비전력 저감 모드에서 P채널 FET의 특성 열화를 방지하는 것이다.
소비전력의 저감을 위하여 디지털 회로부의 전원을 차단하고 이 전원의 출력전압을 0으로 한다. 디지털 회로부의 중의 듀얼 게이트 프로세스로 제조된 CMOS 인버터(10)는 P형 폴리실리콘으로 형성된 게이트 전극을 갖는 P채널 FET(11)를 갖는다. 이 P채널 FET(11)의 소스 전극은 상기 전원에 접속되며 또 이 소스 전극에 당해 P채널 FET(11)의 백 게이트 전극이 직결된다. 소비전력 저감 모드에서 상기 전원이 차단되면, P채널 FET(11)는 트랜지스터로서 기능하지 않는 상태가 되지만 동 모드에서의 당해 P채널 FET(11)의 특성 열화를 방지하도록, 당해 P채널 FET(11)의 게이트 전극 전압을 동 모드에서 0으로 고정시키기 위한 풀다운 스위치(24)를 설치한다.

Description

시모스 반도체 집적회로{CMOS SEMICONDUCTOR INTEGRATED CIRCUIT}
도 1은 본 발명에 관한 반도체 집적회로의 구성예를 나타내는 회로도.
도 2는 본 발명에 관한 반도체 집적회로의 다른 구성예를 나타내는 회로도.
도 3은 본 발명에 관한 반도체 집적회로의 또 다른 구성예를 나타내는 회로도.
도 4는 본 발명에 관한 반도체 집적회로의 또 다른 구성예를 나타내는 회로도.
도 5는 본 발명에 관한 반도체 집적회로의 또 다른 구성예를 나타내는 회로도.
도 6은 본 발명에 관한 반도체 집적회로의 또 다른 구성예를 나타내는 회로도.
도 7은 본 발명에 관한 반도체 집적회로의 또 다른 구성예를 나타내는 회로도.
도 8은 본 발명에 관한 반도체 집적회로의 또 다른 구성예를 나타내는 회로도.
도 9는 본 발명에 관한 반도체 집적회로의 또 다른 구성예를 나타내는 회로도.
도 10은 본 발명에 관한 반도체 집적회로의 또 다른 구성예를 나타내는 회로도.
도 11은 본 발명에 관한 반도체 집적회로의 또 다른 구성예를 나타내는 회로도.
도 12는 본 발명에 관한 반도체 집적회로의 또 다른 구성예를 나타내는 회로도.
도 13은 본 발명에 관한 반도체 집적회로의 또 다른 구성예를 나타내는 회로도.
* 도면의 주요 부분에 대한 부호의 설명 *
2 : CMOS 차동증폭기 5 : 전원 전압 검지회로
10, 15 : CMOS 인버터 11 : P채널 FET
12 : N채널 FET 20 : NOR회로
24, 30, 71, 72 : 풀다운 스위치
31, 73, 74 : 입력 스위치 40, 50, 81, 82, 90 : 컷아웃 스위치
41, 91 : 풀업 스위치 51, 83, 84 : 등화 스위치
60 : 전류원 트랜지스터(파워다운 스위치/풀업 스위치)
61, 62 : P채널 FET(입력 트랜지스터 쌍)
63, 64 : N채널 FET(전류 밀러회로)
70, 96, 98 : 모드 제어스위치
93, 94, 95 : 전류 차단 스위치
AVDD, AVSS : 고전압 전원 BG : 백 게이트 전극
CONT, XCONT : 제어신호 D : 드레인 전극
G : 게이트 전극 IN, INP, INM : 입력신호
OUT, AOUT : 출력신호 S : 소스 전극
VDD, VSS : 저전압 전원
본 발명은 전계효과 트랜지스터(field effect transistor : FET)를 구비한 반도체 집적회로에 관한 것이다.
반도체 집적회로의 소비전력 저감이 요구되고 있다. 특히 휴대기기에서는 전지 용량에 제한이 있으므로 당해 기기에 사용되는 반도체 집적회로의 저소비 전력화가 강력히 요구되고 있다.
미국특허 제 5,644,266호(발행일:1997년7월1일) 및 PCT 국제공개공보 WO97/32399호(공개일:1997년9월4일)는, MOS(metal oxide semiconductor)형 FET의 임계값 전압을 제어하도록 당해 FET의 백 게이트 전극의 전압을 변화시키는 기술을 각각 개시하였다. 이들 공지된 기술에 의하면 FET의 고속 동작과 소비전력의 저감을 달성할 수 있다.
최근의 CMOS(complementary metal oxide semiconductor)형 반도체 집적회로에서는 초미세 가공 기술의 진전에 따라 P채널 FET의 게이트 전극 재료로서 P형 폴 리실리콘을, N채널 FET의 게이트 전극 재료로서 N형 폴리실리콘을 각각 이용한 듀얼 게이트 프로세스의 채용이 가능해졌다. P형 폴리실리콘은 폴리실리콘에 예를 들어 붕소(B)가 도프된 것으로, P형 반도체의 성질을 나타낸다.
H.Ushizaka et al.,"The Process Dependence on Positive Bias Temperature Aging Instability of P＋(B) Polysilicon-Gate MOS Device", IEEE Transactions on Electron Device, Vol.40, No5, pp.932-937, May 1993은 P형 폴리실리콘으로 형성된 게이트 전극을 갖는 P채널 FET의 전기 특성이 에이징 시의 열 스트레스 영향으로 크게 열화되는 것을 보고하였다. P형 폴리실리콘 게이트 전극에 양 바이어스 전압이 인가된 상태에서 열 스트레스가 가해지면, 이 게이트 전극 중에서 붕소 이온(B-)과 수소 이온(H＋)의 결합이 끊어져, 양전하를 갖는 수소 이온이 바이어스 전압에 의한 전계의 영향으로 게이트 산화막(Sio2)과 실리콘(Si) 기판의 계면까지 이동한다. 이와 같은 메커니즘에 따라 P채널 FET의 임계값 전압의 저하 등, 특성 열화가 일어나는 것으로 생각되고 있다. 또 H.Ushizaka et al.는 질소(N2) 가스 중에서의 열처리에 의하여 당해 P채널 FET의 특성이 개선되는 것도 보고하였다.
W.W.Abadeer et al.,"Long-Term Bias Temperature Reliability of P＋ polysilicon FET Devices", IEEE Transactions on Electron Devices, VOL.42, pp.360-362, No.2, February 1995는, 상기 질소 가스 중에서의 열처리의 유효성을 추인하였다.
아날로그 회로부와 디지털 회로부를 혼합 탑재한 반도체 집적회로에 있어서, 아날로그 회로부를 동작시킨 채로 디지털 회로부의 기능을 정지시킬 수 있는 상황이 있다. 이 상황하에서는 디지털 회로부의 전원을 차단하여 이 전원의 출력 전압을 0으로 하면, 반도체 집적회로의 소비전력을 대폭 삭감시킬 수 있다. 그러나 듀얼 게이트 프로세스를 채용할 경우에는 문제가 생긴다. 예를 들어 디지털 회로부 중의 P채널 FET의 소스 전극이 전원에 접속되고 또 이 소스 전극에 당해 P채널 FET의 백 게이트 전극이 직결되어 있는 것으로 한다. 이 경우에는 당해 전원이 차단되면 당해 P채널 FET의 소스 전극 및 백 게이트 전극 각각의 전압이 0으로 되며, 당해 P채널 FET는 트랜지스터로서 기능하지 않는 상태가 된다. 이 상태에서 당해 P채널 FET의 게이트 전극에 아날로그 회로부로부터 양 전압이 계속 인가되면 상기 메커니즘에 따라 당해 P채널 FET의 전기 특성이 열화되고 원래의 특성으로 돌아가지 않게 된다는 문제가 생긴다. 반도체 집적회로의 제조 단계에서 상기 질소 가스 중에서의 열처리를 실시하더라도 이 문제는 발생한다.
차동증폭기에서는 입력 트랜지스터 쌍을 동작시키기 위한 전류원 트랜지스터를 오프시킴으로써 소비전력의 저감을 달성할 수 있다. 그러나 듀얼 게이트 프로세스를 채용할 경우에는 상기와 마찬가지 문제가 생긴다. 입력 트랜지스터 쌍의 한쪽을 구성하는 P채널 FET의 소스 전극 및 백 게이트 전극 각각의 전압이 0으로 된 상태에서 당해 P채널 FET의 게이트 전극으로 양 전압이 계속 인가될 수 있기 때문이다.
본 발명의 목적은 소비전력 저감 모드를 갖는 반도체 집적회로에 있어서, P형 반도체로 형성된 게이트 전극을 갖는 P채널 FET를, 회로구성 상의 방법에 따라서 열화로부터 보호하는 데에 있다.
상기 목적을 달성하기 위하여 본 발명은, 드레인 전극과, 소스 전극과, P형 반도체로 형성된 게이트 전극과, 백 게이트 전극을 가지며, 통상 동작시에는 전원으로부터 일정한 전압(certain voltage)이 상기 소스 전극으로, 입력신호를 나타내는 전압이 상기 게이트 전극으로 각각 공급되도록 구성된 P채널 FET를 구비한 반도체 집적회로에 있어서, 당해 반도체 집적회로의 소비전력이 저감될 때에 어써트되는 제어신호에 응답하고, 트랜지스터로서 기능하지 않는 상태의 상기 P채널 FET를 열화로부터 보호하기 위하여 상기 게이트 전극의 전압이 상기 백 게이트 전극의 전압보다 높아지지 않도록 상기 게이트 전극의 전압과 상기 백 게이트 전극의 전압 중 적어도 어느 한쪽을 제어하기 위한 제어수단을 추가로 구비한 구성을 채용한 것이다. 이로써 열 스트레스의 영향으로 상기 게이트 전극 중에 양 전하를 갖는 수소 이온이 생성되더라도 이 수소 이온은 당해 게이트 전극 중에 정류하는 결과, 당해 P채널 FET의 특성 열화가 방지된다.
한 실시예에 의하면 상기 P채널 FET의 백 게이트 전극의 전압이 접지 전압(＝0V)으로 되는 소비전력 저감 모드에서는 상기 제어신호에 응답하여 당해 P채널 FET의 게이트 전극의 전압이 양이 아닌 전압(예를 들어 0V)으로 고정된다.
다른 실시예에 의하면 상기 제어신호에 응답하여 상기 P채널 FET의 백 게이 트 전극의 전압이 당해 P채널 FET의 게이트 전극의 전압보다 낮지 않은 양 전압으로 고정된다. 여기서 이 실시예는 트랜지스터로서 기능하지 않는 상태인 P채널 FET의 백 게이트 전극의 전압을 제어하는 점에서 상기 미국특허 제 5,644,266호 및 PCT 국제공개공보 WO97/32399호의 공지 기술과 크게 다르다.
또 다른 실시예에 의하면 상기 제어신호에 응답하여 상기 P채널 FET의 게이트 전극과 백 게이트 전극 사이에 전위차를 발생시키지 않도록 제어된다.
상술한 목적 및 기타의 목적과 본 발명의 특징 및 이점은 첨부 도면과 관련한 다음의 상세한 설명을 통해 보다 분명해 질 것이다.
(제 1 실시예)
이하, 도 1~도 13을 참조하면서 본 발명의 실시예를 설명하기로 한다. 도 1~도 5는 CMOS 인버터를 갖는 반도체 집적회로에 본 발명을 적용한 예를 나타내고, 도 6~도 13은 CMOS 차동증폭기를 갖는 반도체 집적회로에 본 발명을 적용한 예를 각각 나타낸다.
도 1~도 5의 반도체 집적회로는 모두 아날로그 회로부와 디지털 회로부가 혼합 탑재되어 듀얼 게이트 프로세스로 제조되고, 통상 동작 모드와 소비전력 저감 모드를 갖는 것이다. 아날로그 회로부용 전원이 AVDD 및 AVSS로서, 양 모드 어느 쪽에서도 AVDD＝3.3V, AVSS＝0V이다. 디지털 회로부용 전원이 VDD 및 VSS로서, 통상 동작 모드에서는 VDD＝1.8V, VSS＝0V이고, 소비전력 저감 모드에서는 VDD＝VSS＝0V이다. 즉 고전압 전원(AVDD)은 소비전력 저감 모드에서도 차단되지 않는 전원이지만 저전압 전원(VDD)은 소비전력 저감 모드에서 차단되어 그 출력전압이 0으로 되는 전원이다.
도 1의 반도체 집적회로는 CMOS 인버터(10)를 구비한다. 이 CMOS 인버터(10)는 P채널 FET(11)와 N채널 FET(12)로 구성된다. P채널 FET(11)는 드레인 전극(D)과, 소스 전극(S)과, P형 폴리실리콘으로 형성된 게이트 전극(G)과, 백 게이트 전극(BG)을 갖는다. N채널 FET(12)는 드레인 전극과, 소스 전극과, N형 폴리실리콘으로 형성된 게이트 전극과, 백 게이트 전극을 갖는다. P채널 FET(11)의 게이트 전극(G)과 N채널 FET(12)의 게이트 전극은 서로 접속되어 게이트 전압(VG)을 수취하기 위한 입력 단자를 구성한다. P채널 FET(11)의 드레인 전극(D)과 N채널 FET(12)의 드레인 전극은 서로 접속되어 버퍼(6)를 통해서 출력(OUT)신호를 공급하기 위한 출력 단자를 구성한다. P채널 FET(11)의 소스 전극(S)은 VDD에 접속되고, 이 소스 전극(S)에 당해 P채널 FET(11)의 백 게이트 전극(BG)이 직결된다. N채널 FET(12)의 소스 전극은 VSS에 접속되고, 이 소스 전극에 당해 N채널 FET(12)의 백 게이트 전극이 직결된다. 여기서 버퍼(6)는 VDD 및 VSS에 접속된다.
도 1의 반도체 집적회로는 전원전압 검지회로(5)와, 2입력 및 1출력을 갖는 NOR회로(20)를 추가로 구비한다. 전원전압 검지회로(5)는 디지털 회로부(6, 10)의 전원 차단(VDD＝0V)을 검지하여 제어(CONT)신호를 논리 "H"레벨로 어써트하기 위한 검지회로로서, 전원전압(VDD)과 기준전압(VREF)을 비교하기 위한 비교기로 구성된다. 구체적으로 설명하면, VREF는 예를 들어 0.9V이며, VDD≥VREF이면 CONT＝"L"＝0V이고, VDD＜VREF이면 CONT＝"H"＝3.3V이다. NOR회로(20)의 2입력 중 1입력은 입력(IN)신호에, 다른 입력은 CONT신호에 접속되고, 출력은 상기 P채널 FET(11)의 게이트 전극(G) 및 상기 N채널 FET(12)의 게이트 전극에 각각 접속된다. 이 NOR회로(20)는 제 1 P채널 FET(21) 및 제 2 P채널 FET(22)와, 제 1 N채널 FET(23) 및 제 2 N채널 FET(24)로 구성된다. 제 1 P채널 FET(21)와 제 1 N채널 FET(23) 각각의 게이트 전극은 서로 접속되어 IN신호를 수신하기 위한 입력 단자를 구성한다. 제 2 P채널 FET(22)와 제 2 N채널 FET(24) 각각의 게이트 전극은 서로 접속되어 CONT신호를 수신하기 위한 입력 단자를 구성한다. 제 1 P채널 FET(21)의 드레인 전극과, 제 1 및 제 2 N채널 FET(23, 24) 각각의 드레인 전극은 COMS 인버터(10)에 VG를 공급하기 위한 출력단자를 구성한다. 제 2 P채널 FET(22)의 소스 전극은 AVDD에 접속되며 또 이 소스 전극에 당해 제 2 P채널 FET(22)의 백 게이트 전극이 직결된다. 제 1 P채널 FET(21)의 소스 전극은 제 2 P채널 FET(22)의 드레인 전극에 접속되고, 제 1 P채널 FET(21)의 백 게이트 전극은 AVDD에 접속된다. 제 1 N채널 FET(23)의 소스 전극은 AVSS에 접속되며 또 이 소스 전극에 당해 제 1 N채널 FET(23)의 백 게이트 전극이 직결된다. 그리고 제 2 N채널 FET(24)의 소스 전극은 AVSS에 접속되며 또 이 소스 전극에 당해 제 2 N채널 FET(24)의 백 게이트 전극이 직결된다.
도 1의 반도체 집적회로에 의하면 통상 동작 모드에서는 VDD＝1.8V이므로 CONT＝"L"이다. 따라서 제 2 P채널 FET(22)는 온 상태를 유지하고, 제 2 N채널 FET(24)는 오프 상태를 각각 유지한다. 이 때 NOR회로(20)는 IN신호의 논리 레벨을 반전시켜 얻어진 신호의 전압(VG)을 CMOS 인버터(10)에 공급하는 인버터로서 기능한다. VG의 "H"레벨은 3.3V이고 "L"레벨은 0V이다. CMOS 인버터(10) 및 버퍼(6)는 VG의 논리 레벨을 반전시켜 얻어진 신호를 OUT신호로서 출력한다. OUT신호 의 "H"레벨은 1.8V이고 "L"레벨은 0V이다.
도 1의 반도체 집적회로의 소비전력 저감 모드에서는 VDD＝0V이므로 CMOS 인버터(10) 및 버퍼(6)는 그 기능이 정지한다. 이 상태는 P채널 FET(11) 및 N채널 FET(12) 모두가 트랜지스터로서 기능하지 않는 상태이다. 한편 VDD＝0V이므로 전원전압 검지회로(5)는 CONT신호를 "H"로 어써트한다. 따라서 제 2 P채널 FET(22)는 오프 상태를 유지하고, 제 2 N채널 FET(24)는 온 상태를 각각 유지한다. 즉 P채널 FET(11)의 게이트 전극(G)과 AVSS(＝0V) 사이에 개재한 제 2 N채널 FET(24)는 "H"로 어써트된 CONT신호에 응답하여 폐쇄되는 스위치로서 기능하고, IN신호의 논리 레벨 여하에 상관없이 VG를 접지 전압(＝0V)으로 고정한다. 따라서 열 스트레스의 영향으로 P채널 FET(11)의 게이트 전극(G) 중에 양 전하를 갖는 수소 이온이 생성되더라도 이 수소 이온은 당해 게이트 전극(G) 중에 정류하는 결과, 당해 P채널 FET(11)의 특성 열화가 방지된다.
도 2의 반도체 집적회로에서는 도 1 중의 NOR회로(20)가 CMOS 인버터(15)로 치환되고, 당해 CMOS 인버터(15)와 상기 CMOS 인버터(10) 사이에 N채널 FET로 구성된 풀다운 스위치(30)와, CMOS구성의 입력 스위치(31)가 개재된다. CMOS 인버터(15)는 P채널 FET(16)와 N채널 FET(17)로 구성된다. P채널 FET(16)와 N채널 FET(17) 각각의 게이트 전극은 서로 접속되어, IN신호를 수신하기 위한 입력 단자를 구성한다. P채널 FET(16)와 N채널 FET(17) 각각의 드레인 전극은 서로 접속되어, IN신호의 논리 레벨을 반전시켜 얻어진 반전입력(XIN)신호를 입력 스위치(31) 에 공급하기 위한 출력 단자를 구성한다. P채널 FET(16)의 소스 전극은 AVDD에 접속되고, N채널 FET(17)의 소스 전극은 AVSS에 각각 접속된다. 풀다운 스위치(30)는 CMOS 인버터(10) 중의 P채널 FET(11) 게이트 전극과 AVSS(＝0V) 사이에 개재되고, 소비전력 저감 모드에서 전원전압 검지회로(5)에 의하여 "H"로 어써트된 CONT신호에 응답하여 폐쇄되고, VG를 접지 전압(＝0V)으로 고정한다. 입력 스위치(31)는 XIN신호와 VG 사이에 개재되고, "H"로 어써트된 CONT신호에 응답하여 개방되도록 구성된다. 인버터(32)는 입력 스위치(31)의 일부를 구성하는 N채널 FET의 게이트 전극에 반전CONT 신호를 공급하는 것이다. 도 2의 반도체 집적회로에서도 도 1의 경우와 마찬가지로 P채널 FET의 특성 열화를 방지할 수 있다. 여기서 도 1 및 도 2의 구성에 있어서, 소비전력 저감모드에서 VG를 음 전압으로 고정시키도록 하여도 된다.
도 3의 반도체 집적회로에서는 도 2 중의 양 CMOS 인버터(15, 10)가 서로 직결되고, 후단에 위치하는 CMOS 인버터(10) 중의 P채널 FET(11)의 소스 전극이 VDD에 접속되고 그 백 게이트 전극이 AVDD에 각각 접속된다. 여기서는 도 2 중의 전원전압 검지회로(5), 풀다운 스위치(30), 입력 스위치(31), 인버터(32)는 필요 없다. 도 3의 반도체 집적회로의 소비전력 저감 모드에서, P채널 FET(11) 소스 전극의 전압은 0V까지 떨어지지만 그 백 게이트 전극의 전압은 AVDD(＝3.3V)로 고정된다. 한편 CMOS 인버터(15)는 통상 동작 모드뿐만 아니라 소비전력 저감 모드에서도 동작하므로 P채널 FET(11) 게이트 전극의 전압(VG)은 변동한다. VG의 "H"레벨은 3.3V이고 "L"레벨은 0V이다. 즉 P채널 FET(11) 백 게이트 전극의 전압은 당해 P채널 FET(11)의 게이트 전극의 전압(VG)을 절대로 밑돌지 않는다. 따라서 도3의 반도체 집적회로에서도 P채널 FET(11)의 특성 열화를 방지할 수 있다. 여기서 도 3의 구성은 통상 동작 모드에 있어서 AVDD와 VDD 차이가 작은 경우에 유효하다.
도 4의 반도체 집적회로에서는 도 3 중 P채널 FET(11)의 백 게이트 전극과 소스 전극 사이에 컷아웃 스위치(40)가 개재되고 당해 P채널 FET(11)의 백 게이트 전극과 AVDD 사이에 풀업 스위치(41)가 각각 개재된다. 이들 스위치(40, 41)는 모드 P채널 FET로 구성되며, 그 각각의 백 게이트 전극은 AVDD에 접속된다. 컷아웃 스위치(40)는 소비전력 저감 모드에서 전원전압 검지회로(5)에 의하여 "H"로 어써트된 CONT신호에 응답하여 개방된다. 풀업 스위치(41)는 "H"로 어써트된 CONT신호에 응답하여 폐쇄되도록 구성된다. 인버터(42)는 풀업 스위치(41)를 구성하는 P채널 FET의 게이트 전극에 반전 CONT신호를 공급하는 것이다. 도 4의 반도체 집적회로에서도 소비전력 저감 모드에서 P채널 FET(11) 백 게이트 전극의 전압이 AVDD(＝3.3V)로 고정되므로 당해 P채널 FET(11)의 특성 열화를 방지할 수 있다.
도 5의 반도체 집적회로에서는 도 3 중 P채널 FET(11)의 백 게이트 전극과 AVDD의 접속이 없어지고, 당해 P채널 FET(11)의 백 게이트 전극과 소스 전극 사이에 컷아웃 스위치(50)가 개재되고, 당해 P채널 FET(11)의 게이트 전극과 백 게이트 전극 사이에 등화 스위치(51)가 각각 개재된다. 컷아웃 스위치(50)는 P채널 FET로 구성되며, 등화 스위치(51)는 CMOS 구성을 갖는다. 컷아웃 스위치(50)는 소비전력 저감 모드에서 전원전압 검지회로(5)에 의하여 "H"로 어써트된 CONT신호에 응답하여 개방된다. 등화 스위치(51)는 "H"로 어써트된 CONT신호에 응답하여 폐쇄되도록 구성된다. 인버터(52)는 등화 스위치(51)의 일부를 구성하는 P채널 FET의 게이트 전극에 반전 CONT신호를 공급하는 것이다. 도 5의 반도체 집적회로에서는 소비전력 저감 모드에서 P채널 FET(11)의 게이트 전극과 백 게이트 전극 사이에 전위차를 발생시키지 않도록 제어되므로 당해 P채널 FET(11)의 특성 열화를 방지할 수 있다.
여기서 전원전압 검지회로(5)는 상기 비교기에 한정되지 않고 인버터 등의 다른 회로수단으로도 구성할 수 있다. CONT신호를 반도체 집적회로의 외부로부터 부여하도록 하여도 된다.
도 6~도 13의 반도체 집적회로는 모두 듀얼 게이트 프로세스로 제조되며 또 통상 동작 모드와 소비전력 저감 모드를 갖는 것이다. 전원은 도 6~도 13 중의 명기, 불명기에 상관없이 AVDD 및 AVSS이고, 양쪽 모드에서 다 AVDD＝3.3V이고 AVSS＝0V이다. 즉 AVDD는 소비전력 저감 모드에서도 차단되지 않는 전원이다. 여기서, 소비전력 저감 모드에서 제어(XCONT)신호가 "L"로 어써트되는 것으로 한다. 통상 동작 모드에서는 XCONT＝"H"＝3.3V이고, 소비전력 저감 모드에서는 XCONT＝"L"＝0V이다.
도 6의 반도체 집적회로는 CMOS 차동증폭기(2)를 구비한다. 이 CMOS 차동증폭기(2)는 제 1 P채널 FET(60), 제 2 P채널 FET(61), 제 3 P채널 FET(62)와, 제 1 N채널 FET(63), 제 2 N채널 FET(64)를 기본 구성으로 한다. 당해 3개의 P채널 FET(60, 61, 62)는 각각 드레인 전극과, 소스 전극과, P형 폴리실리콘으로 형성된 게이트전극과, 백 게이트 전극을 갖는다. 당해 2개의 N채널 FET(63, 64)는 각각 드레인 전극과, 소스 전극과, N형 폴리실리콘으로 형성된 게이트전극과, 백 게이트 전극을 갖는다. 제 1 P채널 FET(60)는 통상 동작 모드에서는 전류원 트랜지스터로서 기능하고, 소비전력 저감 모드에서는 파워다운 스위치로서 각각 기능하는 것이며, 그 소스 전극 및 백 게이트 전극이 AVDD에 접속된다. 제 2 및 제 3 P채널 FET(61, 62)는 한 쌍의 차동입력 트랜지스터를 구성한다. 제 2 P채널 FET(61)는 양 입력(INP) 신호를, 제 3 P채널 FET(62)는 부 입력(INM) 신호를 각각의 게이트 전극으로 수신하기 위한 입력 트랜지스터이다. 제 2 P채널 FET(61)의 소스 전극 및 백 게이트 전극과 제 3 P채널 FET(62)의 소스 전극 및 백 게이트 전극은 서로 직결되면서 또 제 1 P채널 FET(60)의 드레인 전극에 접속된다. 제 1 및 제 2 N채널 FET(63, 64)는 전류 밀러회로를 구성한다. 이들 제 1 및 제 2 N채널 FET(63, 64) 각각의 게이트 전극은 서로 접속되면서 또 제 2 N채널 FET(64)의 드레인 전극 및 제 3 P채널 FET(62)의 드레인 전극에 접속된다. 제 2 P채널 FET(61)와 제 1 N채널 FET(63) 각각의 드레인 전극은 서로 접속되고 출력(AOUT)신호를 공급하기 위한 출력단자를 구성한다. 제 1 N채널 FET(63)의 소스 전극은 AVSS에 접속되면서 또 이 소스 전극에 당해 제 1 N채널 FET(63)의 백 게이트 전극이 직결된다. 마찬가지로 제 2 N채널 FET(64)의 소스 전극은 AVSS에 접속되면서 또 이 소스 전극에 당해 제 2 N채널 FET(64)의 백 게이트 전극이 직결된다.
도 6의 CMOS 차동증폭기(2)는 바이어스 회로(65)와 모드 제어 스위치(70)와 풀다운 스위치(72, 72)와 입력 스위치(73, 74)와 인버터(75)를 추가로 구비한다. 바이어스 회로(65)는 통상 동작 모드에서 전류원 트랜지스터로서 기능하는 제 1 P채널 FET(60)의 게이트 전극에 적정한 바이어스 전압을 공급하는 것이다. 모드 제 어 스위치(70)는 P채널 FET로 구성되고 소비전력 저감 모드에서 "L"로 어써트된 XCONT신호에 응답하여 폐쇄함으로써 제 1 P채널 FET(60)를 오프시키도록, 당해 제 1 P채널 FET(60) 게이트 전극의 전압을 AVDD로 올린다. 이 경우 제 2 및 제 3 P채널 FET(61, 62) 각각의 소스 전극과 AVDD 사이에 개재된 제 1 P채널 FET(60)는 "L"로 어써트된 XCONT신호에 응답하여 개방함으로써 CMOS 차동증폭기(2)의 소비전력을 저감시키기 위한 파워다운 스위치로서 기능한다. 풀다운 스위치(71)는 제 2 P채널 FET(61)의 게이트 전극과 AVSS(＝0V) 사이에 개재된 N채널 FET로 구성되고 소비전력 저감 모드에서 "L"로 어써트된 XCONT신호에 응답하여 폐쇄되고, 제 2 P채널 FET(61)의 게이트 전극 전압을 접지 전압(＝0V)으로 고정시킨다. 다른 풀다운 스위치(72)는 제 3 P채널 FET(62)의 게이트 전극과 AVSS(＝0V) 사이에 개재된 N채널 FET로 구성되고 "L"로 어써트된 XCONT신호에 응답하여 폐쇄되어 제 3 P채널 FET(62)의 게이트 전극 전압을 접지 전압(＝0V)으로 고정시킨다. 입력 스위치(73)는 INP신호와 제 2 P채널 FET(61)의 게이트 전극 사이에 개재되고 "L"로 어써트된 XCONT신호에 응답하여 개방되도록 CMOS로 구성된다. 다른 입력 스위치(74)는 INM신호와 제 3 P채널 FET(62)의 게이트 전극 사이에 개재되고 "L"로 어써트된 XCONT신호에 응답하여 개방되도록 CMOS 구성으로 된다. 인버터(75)는 스위치(71~74)의 온/오프 제어를 위하여 XCONT신호로부터 그 반전신호를 생성하는 것이다.
도 6의 반도체 집적회로에 의하면 통상 동작 모드에서는 XCONT＝"H"이므로 모드 제어 스위치(70) 및 풀다운 스위치(71, 72)는 모두 개방되며, 입력 스위치(73, 74)는 모두 폐쇄된다. 이 때 제 1 P채널 FET(60)는 바이어스 회로(65) 로부터 공급된 바이어스 전압을 받아, 제 2 및 제 3 P채널 FET(61, 62)를 동작시키기 위한 전류원 트랜지스터로서 기능한다. 따라서 제 2 및 제 3 P채널 FET(61, 62)와 제 1 및 제 2 N채널 FET(63, 64)로 구성된 CMOS 차동증폭기(2)는 INP신호와 INM신호간의 전위차에 대응한 AOUT신호를 공급할 수 있다.
도 6의 반도체 집적회로의 소비전력 저감 모드에서는 "L"로 어써트된 XCONT신호에 대응하여 모드 제어 스위치(70)가 폐쇄되는 결과, 제 1 P채널 FET(전류원 트랜지스터/파워다운 스위치)(60)가 오프하므로 CMOS 차동증폭기(2)는 그 기능을 정지한다. 이 상태는 제 2 및 제 3 P채널 FET(61, 62)가 모두 트랜지스터로서 기능하지 않는 상태이다.
여기서 제 1 P채널 FET(60)가 오프하는 소비전력 저감 모드에서도 풀다운 스위치(71, 72)가 여전히 개방되어 있으며, 입력 스위치(73, 74)가 여전히 폐쇄되어 있는 것으로 가정한다. 또 INP신호의 전압 레벨이 AVDD(＝3.3V)로, INM신호의 전압 레벨이 AVSS(＝0V)로 각각 고정되는 것으로 한다. 이 경우에는 제 2 P채널 FET(61)의 소스 전극 및 백 게이트 전극의 전압이 제 3 P채널 FET(62) 및 제 2 N채널 FET(64)를 통하여 AVSS(＝0V)로 내려진다. 한편 제 2 P채널 FET(61)의 게이트 전극에는 양 전압 레벨(＝3.3V)의 INP신호가 계속 부여된다. 따라서 상기 메커니즘에 의하여 당해 제 2 P채널 FET(61)의 전기 특성이 열화되어 원래의 특성으로 돌아가지 않게 된다는 문제가 생긴다. INM신호가 양 전압 레벨로 고정될 경우에는 제 3 P채널 FET(62)의 특성 열화 문제가 생긴다.
그러나 도 6의 반도체 집적회로의 소비전력 저감 모드에서는 "L"로 어써트된 XCONT신호에 응답하여 풀다운 스위치(71, 72)가 폐쇄되고 또 입력 스위치(73, 74)가 개방된다. 따라서 INP신호 및 INM신호의 전압 레벨 여하에 상관없이 제 2 및 제 3 P채널 FET(61, 62) 각각의 게이트 전극의 전압이 접지 전압(＝0V)으로 고정되는 결과, 이들 제 2 및 제 3 P채널 FET(61, 62)의 특성 열화가 방지된다. 여기서 제 2 및 제 3 P채널 FET(61, 62) 각각의 게이트 전극 전압을 소비전력 저감모드에서 음 전압으로 고정시키도록 하여도 된다.
도 7의 반도체 집적회로에서는 도 6 중의 풀다운 스위치(71, 72) 및 입력 스위치(73, 74) 대신 컷아웃 스위치(81, 82)와 등화 스위치(83, 84)가 설치된다. 컷아웃 스위치(81)는 제 2 P채널 FET(61)의 백 게이트 전극과 소스 전극 사이에 개재된 CMOS 스위치이고, 다른 컷아웃 스위치(82)는 제 3 P채널 FET(62)의 백 게이트 전극과 소스 전극 사이에 개재된 CMOS 스위치이며, 모두 소비전력 저감 모드에서 "L"로 어써트된 XCONT신호에 응답하여 개방된다. 등화 스위치(83)는 제 2 P채널 FET(61)의 게이트 전극과 백 게이트 전극 사이에 개재된 CMOS 스위치이고, 다른 등화 스위치(84)는 제 3 P채널 FET(62)의 게이트 전극과 백 게이트 전극 사이에 개재된 CMOS 스위치이며, 모두 "L"로 어써트된 XCONT신호에 응답하여 폐쇄되도록 구성된다. 인버터(85)는 스위치(81~84)의 온/오프 제어를 위하여 XCONT신호로부터 그 반전신호를 생성하는 것이다. 도 7의 반도체 집적회로에서는 제 1 P채널 FET(60)가 오프하는 소비전력 저감 모드에서 제 2 및 제 3 P채널 FET(61, 62) 각각의 게이트 전극과 백 게이트 전극간에 전위차를 발생시키지 않도록 제어되므로 이들 제 2 및 제 3 P채널 FET(61, 62)의 특성 열화를 방지할 수 있다.
도 8의 반도체 집적회로에서는 도 7 중의 컷아웃 스위치(82)의 위치가 변경되었다. 즉 도 8에서는 제 2 P채널 FET(61)의 백 게이트 전극과 제 3 P채널 FET(62)의 백 게이트 전극 사이에 컷아웃 스위치(82)가 개재된다. 도 8의 반도체 집적회로에서도 도 7의 경우와 마찬가지로 제 2 및 제 3 P채널 FET(61, 62)의 특성 열화를 방지할 수 있다.
도 9의 반도체 집적회로에서는 도 6 중의 풀다운 스위치(71, 72) 및 입력 스위치(73, 74) 대신 컷아웃 스위치(90)와 풀업 스위치(91)가 설치된다. 컷아웃 스위치(90)는 제 2 P채널 FET(61)의 백 게이트 전극과 제 3 P채널 FET(62)의 백 게이트 전극과의 접속 노드(제 1 노드)와, 제 1 P채널 FET(60)의 드레인 전극과 제 2 P채널 FET(61)의 소스 전극과 제 3 P채널 FET(62)의 소소 전극과의 접속 노드(제 2 노드) 사이에 개재된 CMOS 구성의 스위치이고, 소비전력 저감 모드에서 "L"로 어써트된 XCONT신호에 응답하여 개방된다. 풀업 스위치(91)는 상기 제 1 노드와 AVDD(＝3.3V) 사이에 개재된 P채널 FET로 구성되며, "L"로 어써트된 XCONT신호에 응답하여 폐쇄되도록 구성된다. 인버터(92)는 컷아웃 스위치(90)의 온/오프 제어를 위하여 XCONT신호로부터 그 반전신호를 생성하는 것이다. 도 9의 반도체 집적회로에서도 소비전력 저감 모드에서 제 2 및 제 3 P채널 FET(61, 62) 각각의 백 게이트 전극의 전압이 AVDD(＝3.3V)로 고정되므로 이들 제 2 및 제 3 P채널 FET(61, 62)의 특성 열화를 방지할 수 있다.
여기서 도 9의 구성에 의하면 큰 사이즈를 갖는 제 2 및 제 3 P채널 FET(61, 62)를 서로 근접 배치하고, 그 근방에 컷아웃 스위치(90) 및 풀업 스위치(91)를 구 성하는 작은 사이즈의 복수 FET를 배치할 수 있으므로 칩 배치상 좋은 조건이다.
도 10의 반도체 집적회로에서는 도 9 중의 제 1 노드와 제 2 노드가 직결되고, 컷아웃 스위치(90) 대신 전류 차단 스위치(93, 94)가 설치된다. 전류 차단 스위치(93)는 제 2 P채널 FET(61)의 드레인 전극과 제 1 N채널 FET(63)의 드레인 전극 사이에 개재된 N채널 FET로 구성되고, 소비전력 저감 모드에서 "L"로 어써트된 XCONT신호에 응답하여 개방된다. 다른 전류 차단 스위치(94)는 제 3 P채널 FET(62)의 드레인 전극과 제 2 N채널 FET(64)의 드레인 전극 사이에 개재된 N채널 FET로 구성되고 "L"로 어써트된 XCONT신호에 응답하여 개방된다.
도 10의 반도체 집적회로에 의하면 통상 동작 모드에서는 XCONT＝"H"이므로, 모드 제어 스위치(70) 및 풀업 스위치(91)는 모두 개방되어 있으며, 전류 차단 스위치(93, 94)는 모두 폐쇄되어 있다. 이 때 제 2 및 제 3 P채널 FET(61, 62)와 제 1 및 제 2 N채널 FET(63, 64)로 구성된 CMOS 차동증폭기(2)는 INP신호와 INM신호간의 전위차에 대응한 AOUT신호를 공급할 수 있다.
도 10의 반도체 집적회로의 소비전력 저감 모드에서는 "L"로 어써트된 XCONT신호에 대응하여 모드 제어 스위치(70)가 폐쇄되는 결과, 제 1 P채널 FET(전류원 트랜지스터/파워다운 스위치)(60)가 오프하므로, CMOS 차동증폭기(2)는 그 기능을 정지한다. 이 상태는 제 2 및 제 3 P채널 FET(61, 62)가 모두 트랜지스터로서 기능하지 않는 상태이다. 한편 풀업 스위치(91)가 폐쇄되므로 제 2 P채널 FET(61)의 백 게이트 전극 및 소스 전극 그리고 제 3 P채널 FET(62)의 백 게이트 전극 및 소스 전극의 전압, 즉 제 1 노드 및 제 2 노드의 전압이 모두 AVDD(＝3.3V)로 올려진 다. 단 전류 차단 스위치(93, 94)가 여전히 폐쇄된 상태이면 제 2 및 제 3 P채널 FET(61, 62)로 드레인 전류가 흐름으로써 제 1 노드 및 제 2 노드의 전압이 인하되어 버린다. 그래서 도 10의 반도체 집적회로는 이들 드레인 전류를 단절하도록, "L"로 어써트된 XCONT신호에 응답하여 전류 차단 스위치(93, 94)가 개방되도록 구성된다. 이 결과 도 10의 반도체 집적회로에서도 소비전력 저감 모드에서 제 2 및 제 3 P채널 FET(61, 62) 각각의 백 게이트 전극의 전압이 AVDD(＝3.3V)로 고정되므로, 이들 제 2 및 3 P채널 FET(61, 62) 특성 열화를 방지할 수 있다.
도 11의 반도체 집적회로에서는 도 10 중 2개의 전류 차단 스위치(93, 94) 대신, 1개의 전류 차단 스위치(95)와, 제 1 및 제 2 N채널 FET(63, 64)의 오프 제어를 위한 1개의 모드 제어 스위치(96)가 설치된다. 전류 차단 스위치(95)는 제 2 N채널 FET(64)의 드레인 전극과 게이트 전극 사이의 접속 경로상에 개재한 CMOS 구성의 스위치이며, 소비전력 저감 모드에서 "L"로 어써트된 XCONT신호에 응답하여 개방된다. 모드 제어 스위치(96)는 N채널 FET로 구성되고 "L"로 어써트된 XCONT신호에 응답하여 폐쇄됨으로써, 제 1 및 제 2 N채널 FET(63, 64)를 모두 오프시키도록, 당해 제 1 및 제 2 N채널 FET(63, 64) 각각의 게이트 전극의 전압을 AVSS(＝0V)로 인하시킨다. 이 경우의 제 1 및 제 2 N채널 FET(63, 64)는 제 2 및 제 3 P채널 FET(61, 62)로 흘러가는 드레인 전류를 단절시키기 위한 전류 차단 스위치로서 기능한다. 인버터(97)는 전류 차단 스위치(95) 및 모드 제어 스위치(96)의 온/오프 제어를 위하여 XCONT신호로부터 그 반전신호를 생성하는 것이다. 도 11의 반도체 집적회로에서도 소비전력 저감 모드에서 제 2 및 제 3 P채널 FET(61, 62) 각각의 백 게이트 전극의 전압이 AVDD(＝3.3V)로 고정되므로 이들 제 2 및 제 3 P채널 FET(61, 62)의 특성 열화를 방지할 수 있다.
도 12의 반도체 집적회로는 도 10 중의 풀업 스위치(91)의 기능을 제 1 P채널 FET(60)에, 당해 제 1 P채널 FET(60)의 파워다운 기능을 전류 차단 스위치(93, 94)에 각각 전담시킨 것이다. 여기서 제 1 P채널 FET(60)는 통상 동작 모드에서 전류원 트랜지스터로서 기능하는 것이다. 도 12의 반도체 집적회로에서는 소비전력 저감 모드에서 "L"로 어써트된 XCONT신호에 응답하여 제 1 P채널 FET(60)가 도통하도록 제어된다. 이를 위하여 모드 제어 스위치(98)와 인버터(99)가 설치된다. 모드 제어 스위치(98)는 N채널 FET로 구성되고 "L"로 어써트된 XCONT신호에 응답하여 폐쇄됨으로써, 제 1 P채널 FET(60)를 완전히 도통시키도록 당해 제 1 P채널 FET(60) 게이트 전극의 전압을 AVSS(＝0V)로 인하시킨다. 이 경우의 제 1 P채널 FET(60)는 서로 직결된 제 2 P채널 FET(61)의 소스 전극 및 백 게이트 전극의 전압과 제 3 P채널 FET(62)의 소스 전극 및 백 게이트 전극 각각의 전압을 AVDD(＝3.3V)로 고정시키기 위한 풀업 스위치로서 기능한다. 한편 "L"로 어써트된 XCONT신호에 응답하여 개방되는 전류 차단 스위치(93, 94)는 CMOS 차동증폭기(2)의 소비전력을 저감시키기 위한 파워다운 스위치로서 기능한다. 도 12의 반도체 집적회로에서도 소비전력 저감 모드에서 제 2 및 제 3 P채널 FET(61, 62) 각각의 백 게이트 전극의 전압이 AVDD(＝3.3V)로 고정되므로 이들 제 2 및 제 3 P채널 FET(61, 62)의 특성 열화를 방지할 수 있다.
도 13의 반도체 집적회로는 도 11 중의 풀업 스위치(91)의 기능을 제 1 P채 널 FET(60)에 맡기고, 당해 제 1 P채널 FET(60)의 파워다운 기능을 전류 차단 스위치(95)와 제 1 및 제 2 N채널 FET(63, 64)에 각각 맡긴 것이다. 여기서 제 1 P채널 FET(60)는 통상 동작 모드에서 전류원 트랜지스터로서 기능하는 것이다. 도 13의 반도체 집적회로에서는 소비전력 저감 모드에서 "L"로 어써트된 XCONT신호에 응답하여 제 1 P채널 FET(60)가 도통하도록 제어된다. 이를 위하여 모드 제어 스위치(98)가 설치된다. 모드 제어 스위치(98)는 N채널 FET로 구성되고, "L"로 어써트된 XCONT신호에 응답하여 폐쇄됨으로써 제 1 P채널 FET(60)를 완전히 도통시키도록 당해 제 1 P채널 FET(60) 게이트 전극의 전압을 AVSS(＝0V)로 인하시킨다. 이 경우의 제 1 P채널 FET(60)는 서로 직결된 제 2 P채널 FET(61)의 소스 전극 및 백 게이트 전극과, 제 3 P채널 FET(62)의 소스 전극 및 백 게이트 전극 각각의 전압을 AVDD(＝3.3V)로 고정시키기 위한 풀업 스위치로서 기능한다. 한편 "L"로 어써트된 XCONT신호에 응답하여 개방되는 전류 차단 스위치(95)와, "L"로 어써트된 XCONT신호에 응답하여 오프하는 제 1 및 제 2 N채널 FET(63, 64)는 CMOS 차동증폭기(2)의 소비전력을 저감시키기 위한 파워다운 스위치로서 기능한다. 여기서 제 1 및 제 2 N채널 FET(63, 64)는 통상 동작 모드에서 전류 밀러회로로서 기능하는 것이다. 도 13의 반도체 집적회로에서도 소비전력 저감 모드에서 제 2 및 제 3 P채널 FET(61, 62) 각각의 백 게이트 전극의 전압이 AVDD(＝3.3V)로 고정되므로 이들 제 2 및 제 3 P채널 FET(61, 62)의 특성 열화를 방지할 수 있다.
또 본 발명은 소비전력 저감 모드를 구비하며, P형 반도체로 형성된 게이트 전극을 갖는 P채널 FET를 구비한 반도체 집적회로이기만 하면 상기 각 예와는 다른 기능을 갖는 것에도 적용 가능하다.
이상 설명한 바와 같이 본 발명에 의하면 소비전력 저감 모드를 갖는 반도체 집적회로에 있어서, P채널 FET의 P형 반도체로 형성된 게이트 전극의 전압이 당해 P채널 FET의 백 게이트 전극의 전압보다 높아지지 않도록 상기 게이트 전극의 전압과 상기 백 게이트 전극의 전압 중 적어도 어느 한 쪽을 제어하는 것으로 하였으므로, 당해 P채널 FET의 특성 열화를 방지할 수 있고 또 나아가서는 당해 반도체 집적회로의 안정 동작을 보증할 수 있다.

Claims (20)

  1. 드레인 전극과, 소스 전극과, P형 반도체로 형성된 게이트 전극과, 백 게이트 전극을 가지며, 통상 동작시에는 전원으로부터 일정한 전압(certain voltage)이 상기 소스 전극으로, 입력신호를 나타내는 전압이 상기 게이트 전극으로 각각 공급되도록 구성된 P채널 전계효과 트랜지스터(FET)를 구비한 반도체 집적회로에 있어서,
    상기 반도체 집적회로의 소비전력이 저감될 때에 어써트되는 제어신호에 응답하고, 트랜지스터로서 기능하지 않는 상태의 상기 P채널 FET를 열화로부터 보호하기 위하여, 상기 게이트 전극의 전압이 상기 백 게이트 전극의 전압보다 높아지지 않도록 상기 게이트 전극의 전압과 상기 백 게이트 전극의 전압 중 적어도 어느 한쪽을 제어하기 위한 제어수단을 추가로 구비하는 것을 특징으로 하는 반도체 집적회로.
  2. 제 1항에 있어서,
    상기 P채널 FET의 게이트 전극은 P형 폴리실리콘으로 형성되는 것을 특징으로 하는 반도체 집적회로.
  3. 제 1항에 있어서,
    상기 P채널 FET는 CMOS 인버터의 일부를 구성하는 트랜지스터인 것을 특징으로 하는 반도체 집적회로.
  4. 제 1항에 있어서,
    상기 P채널 FET는 차동증폭기 중의 입력 트랜지스터쌍의 한 쪽이 되는 트랜지스터인 것을 특징으로 하는 반도체 집적회로.
  5. 제 1항에 있어서,
    상기 전원은 상기 반도체 집적회로의 소비전력이 저감될 때에 차단되어, 그 출력전압이 0으로 되는 전원인 것을 특징으로 하는 반도체 집적회로.
  6. 제 5항에 있어서,
    상기 전원의 차단을 검지하여 상기 제어신호를 어써트하기 위한 검지회로를 추가로 구비하는 것을 특징으로 하는 반도체 집적회로.
  7. 제 1항에 있어서,
    상기 전원은 상기 반도체 집적회로의 소비전력이 저감될 때에도 차단되지 않는 전원이며,
    상기 P채널 FET의 소스 전극과 상기 전원 사이에 개재되고 또 상기 어써트된 제어신호에 응답하여 개방되도록 구성된 스위치를 추가로 구비하는 것을 특징으로 하는 반도체 집적회로.
  8. 제 1항에 있어서,
    상기 제어수단은 상기 P채널 FET의 게이트 전극 전압을 양이 아닌 전압으로 고정시키기 위한 고정수단을 구비하는 것을 특징으로 하는 반도체 집적회로.
  9. 제 8항에 있어서,
    상기 P채널 FET의 백 게이트 전극은 당해 P채널 FET의 소스 전극으로 직결된 전극인 것을 특징으로 하는 반도체 집적회로.
  10. 제 8항에 있어서,
    상기 고정수단은 상기 P채널 FET의 게이트 전극과 상기 양이 아닌 전압 사이에 개재되고 또 상기 어써트된 제어신호에 응답하여 개방되도록 구성된 스위치를 추가로 구비하는 것을 특징으로 하는 반도체 집적회로.
  11. 제 10항에 있어서,
    상기 고정수단은 상기 입력신호와 상기 P채널 FET의 게이트 전극 사이에 개재되고 또 상기 어써트된 제어신호에 응답하여 개방되도록 구성된 스위치를 추가로 구비하는 것을 특징으로 하는 반도체 집적회로.
  12. 제 8항에 있어서,
    상기 고정수단은 2입력 및 1출력을 갖는 NOR회로를 구비하며,
    상기 NOR회로의 2입력 중 1입력은 상기 입력신호에, 상기 NOR회로의 다른 입력은 상기 제어신호에, 상기 NOR회로의 출력은 상기 P채널 FET의 게이트 전극에 각각 접속되는 것을 특징으로 하는 반도체 집적회로.
  13. 제 1항에 있어서,
    상기 제어수단은 상기 P채널 FET의 백 게이트 전극 전압을 당해 P채널 FET의 게이트 전극 전압보다 낮지 않은 양 전압으로 고정하기 위한 고정수단을 구비하는 것을 특징으로 하는 반도체 집적회로.
  14. 제 13항에 있어서,
    상기 고정수단은,
    상기 P채널 FET의 백 게이트 전극과 당해 P채널 FET의 소스 전극 사이에 개재되고 또 상기 어써트된 제어신호에 응답하여 개방되도록 구성된 스위치와,
    상기 P채널 FET의 백 게이트 전극과 상기 양 전압 사이에 개재되고 또 상기 어써트된 제어신호에 응답하여 폐쇄되도록 구성된 스위치를 구비하는 것을 특징으로 하는 반도체 집적회로.
  15. 제 13항에 있어서,
    상기 P채널 FET의 백 게이트 전극은 당해 P채널 FET의 소스 전극에 직결된 전극이며,
    상기 고정수단은,
    상기 P채널 FET의 소스 전극과 상기 전원 사이에 개재되고 또 상기 어써트된 제어신호에 응답하여 개방되도록 구성된 스위치와,
    상기 P채널 FET의 백 게이트 전극과 상기 양 전압 사이에 개재되고 또 상기 어써트된 제어신호에 응답하여 폐쇄되도록 구성된 스위치를 구비하는 것을 특징으로 하는 반도체 집적회로.
  16. 제 15항에 있어서,
    상기 P채널 FET의 드레인 전극에 접속되고 또 상기 어써트된 제어신호에 응답하여 개방되도록 구성된 스위치를 추가로 구비하는 것을 특징으로 하는 반도체 집적회로.
  17. 제 13항에 있어서,
    상기 P채널 FET의 백 게이트 전극은 당해 P채널 FET의 소스 전극에 직결된 전극이며,
    상기 고정수단은 상기 P채널 FET의 소스 전극과 상기 전원 사이에 개재되고 또 상기 어써트된 제어신호에 응답하여 도통하도록 구성된 트랜지스터를 구비하는 것을 특징으로 하는 반도체 집적회로.
  18. 제 17항에 있어서,
    상기 P채널 FET의 드레인 전극에 접속되고 또 상기 어써트된 제어신호에 응답하여 개방되도록 구성된 스위치를 추가로 구비하는 것을 특징으로 하는 반도체 집적회로.
  19. 제 1항에 있어서,
    상기 제어수단은,
    상기 P채널 FET의 백 게이트 전극 전압을 당해 P채널 FET의게이트 전극 전압과 같게 하기 위한 등화수단을 구비하는 것을 특징으로 하는 반도체 집적회로.
  20. 제 19항에 있어서,
    상기 등화수단은,
    상기 P채널 FET의 백 게이트 전극과 당해 P채널 FET의 소스 전극 사이에 개재되고 또 상기 어써트된 제어신호에 응답하여 개방되도록 구성된 스위치와,
    상기 P채널 FET의 게이트 전극과 당해 P채널 FET의 백 게이트 전극 사이에 개재되고 또 상기 어써트된 제어신호에 응답하여 폐쇄되도록 구성된 스위치를 추가로 구비하는 것을 특징으로 하는 반도체 집적회로.
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