CN1273437A - Cmos半导体集成电路 - Google Patents

Cmos半导体集成电路 Download PDF

Info

Publication number
CN1273437A
CN1273437A CN00107261A CN00107261A CN1273437A CN 1273437 A CN1273437 A CN 1273437A CN 00107261 A CN00107261 A CN 00107261A CN 00107261 A CN00107261 A CN 00107261A CN 1273437 A CN1273437 A CN 1273437A
Authority
CN
China
Prior art keywords
mentioned
effect transistor
peft
channel field
transistor
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN00107261A
Other languages
English (en)
Other versions
CN1173405C (zh
Inventor
生驹平治
稻垣善嗣
小西博之
冈浩二
松泽昭
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Panasonic Holdings Corp
Original Assignee
Matsushita Electric Industrial Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Matsushita Electric Industrial Co Ltd filed Critical Matsushita Electric Industrial Co Ltd
Publication of CN1273437A publication Critical patent/CN1273437A/zh
Application granted granted Critical
Publication of CN1173405C publication Critical patent/CN1173405C/zh
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/003—Modifications for increasing the reliability for protection
    • H03K19/00346—Modifications for eliminating interference or parasitic voltages or currents
    • H03K19/00361—Modifications for eliminating interference or parasitic voltages or currents in field effect transistor circuits
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/0008—Arrangements for reducing power consumption
    • H03K19/0016—Arrangements for reducing power consumption by using a control or a clock signal, e.g. in order to apply power supply
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/003—Modifications for increasing the reliability for protection
    • H03K19/00315—Modifications for increasing the reliability for protection in field-effect transistor circuits

Landscapes

  • Physics & Mathematics (AREA)
  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Computing Systems (AREA)
  • General Engineering & Computer Science (AREA)
  • Mathematical Physics (AREA)
  • Logic Circuits (AREA)
  • Semiconductor Integrated Circuits (AREA)
  • Thin Film Transistor (AREA)
  • Electronic Switches (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)

Abstract

数字电路部分中的通过双栅极加工工艺而制成的CMOS反相器,备有其栅极由P型多晶硅形成的P沟道场效应晶体管。该P沟道场效应晶体管的源极接在电源上,且该P沟道场效应晶体管的反向栅极直接接在该源极上。当在低功耗模式下上述电源被切断后,P沟道场效应晶体管便处于不起晶体管之作用的状态。为防止该P沟道场效应晶体管的特性在该模式下变坏,而设置了在该模式下,能将该P沟道场效应晶体管的栅极电压固定为0的下拉开关。

Description

CMOS半导体集成电路
本发明涉及内有场效应晶体管(FET：Field Effect Transistor)的半导体集成电路。
我们希望降低半导体集成电路所消耗的功率。特别是对电池容量有限的携带型机器，就更希望它里面所使用的半导体集成电路低功耗化了。
在美国专利第5644266号(发行日：1997年7月1日)及PCT国际公开公报WO97/32399号(公开日：1997年9月4日)中，分别记载着这样的技术，即通过改变金属氧化物半导体(MOS：Metal Oxide Semiconductor)型场效应晶体管的反向栅极电压，来控制该场效应晶体管的阈值电压。利用这些已被公认的技术，即可实现场效应晶体管的高速化和低功耗化。
最近几年，随着超细微加工技术的进一步发展，在互补型金属氧化物半导体(CMOS：Complementary Metal Oxide Semiconductor)型半导体集成电路中，可采用以P型多晶硅做P沟道场效应晶体管的栅极材料，以N型多晶硅做N沟道场效应晶体管的栅极材料的双栅极加工工艺了。例如，在多晶硅内掺杂上硼(B)后，它便成为P型多晶硅，显示的就是P型半导体的性质。
H.Ushizaka等人在他们的论文“The Process Dependence on PositiveBias Temperature Aging Instability of the P+ (B) Polysilicon-Gate MOSDevices”，IEEE Transactions on Electron Devices，Vol.40，No.5，pp.932-937，May 1993中，这样说：在进行时效试验(aging)时，其栅极是由P型多晶硅形成的P沟道场效应晶体管的电气特性会因此时的热应力的影响而变坏。若在P型多晶硅栅极上被施加了正向偏压的状态下再有热应力施来的话，硼离子(B-)和氢离子(H+)所成的键就会在这个栅极中断裂，带正电的氢离子便受由偏压而引起的电场的影响而移到栅极氧化膜(SiO2)和硅(Si)衬底之间的界面上。因此，一致认为：上述机理使P沟道场效应晶体管的特性变坏，如其阈值电压降低等。H.Ushizaka等人还报告说，若在氮气(N2)中进行回火处理，则该P沟道场效应晶体管的特性会得到改善。
W.W.Abadeer等人在论文“Long-Term Bias Temperature Reliabilityof P+ Polysilicon FET Devices”，IEEE Transactions on Electron Devices，Vol.42，No.2，pp.360-362，February 1995中，进一步证实了上述在氮气中进行回火处理的有效性。
在模拟电路部分和数字电路部分混载的半导体集成电路中存在着下述情况，即在让模拟电路部分工作的同时，可让数字电路部分停止工作。若此时切断数字电路部分的电源，而让该电源的输出电压为0，则半导体集成电路所消耗的功率就会大幅度地下降。然而在采用双栅极加工工艺时就出现问题了。例如，假设数字电路部分中的P沟道场效应晶体管的源极被接在电源上，且该P沟道场效应晶体管的反向栅极被直接接在该源极上。所存在的问题则是：若这时该电源被切断，则该P沟道场效应晶体管的源极及反向栅极的电压都成了0，该P沟道场效应晶体管便处于不起晶体管之作用的状态。若在该状态下，继续从模拟电路部分向该P沟道场效应晶体管的栅极施加正电压，则该P沟道场效应晶体管的特性会由于上述机理而遭破坏，且原有的特性得不到恢复。即使在半导体集成电路的制造过程中，能在上述氮气中进行回火处理，这个问题也是免不了要出现的。
在差动放大器中，若能使其中的驱动输入晶体管对的电流源晶体管截止，所消耗的功率就会下降。然而，若这时采用的是双栅极加工工艺，则仍会发生上述问题。因在输入晶体管对中之一，即P沟道场效应晶体管的源极和反向栅极的电压为0的状态下，有继续向该P沟道场效应晶体管的栅极施加正向电压的可能。
本发明的目的在于，在具有低功耗模式的半导体集成电路中，从电路结构上对其栅极是由P型半导体形成的P沟道场效应晶体管进行巧妙的安排，以保护它免遭破坏。
为达成上述目的，本发明中采用这样的结构，即在包括P沟道场效应晶体管的半导体集成电路中，再加上一控制手段。该晶体管中有漏极、源极、由P型半导体形成的栅极以及反向栅极，且在正常工作时，能将某一电压从电源加到上述源极上，还能将表示输入信号的电压加到上述栅极上。为保护上述处于不起晶体管之作用的状态下的P沟道场效应晶体管免遭破坏，上述控制手段能响应在该半导体集成电路的低功耗模式下被确定的控制信号，至少控制上述栅极电压和上述反向栅极电压二者中之一，以使上述栅极电压不高于上述反向栅极电压。有了这样的结构，即使由于热应力的影响在上述栅极中生成了带正电的氢离子，该氢离子也只会停留在该栅极中，结果该P沟道场效应晶体管的特性可免遭破坏。
第一种实施例为：在上述P沟道场效应晶体管的反向栅极电压为地电位(＝0V)的低功耗模式下，能响应上述控制信号来把该P沟道场效应晶体管的栅极电压固定为非正电压(例如，0V)。
第二种实施例为：能响应上述控制信号来把上述P沟道场效应晶体管的反向栅极电压固定为不低于该P沟道场效应晶体管的栅极电压的正电压。而且，它与上述美国专利第5644266号和PCT国际公开公报第WO97/32399号的最大区别为，能对处于不起晶体管之作用的状态下的P沟道场效应晶体管的反向栅极电压进行控制。
第三种实施例为：能响应上述控制信号对上述P沟道场效应晶体管的栅极和反向栅极进行控制，而使二者间无电位差。
图1示出的是本发明所涉及的一半导体集成电路的结构图。
图2、图3、图4、图5、图6、图7、图8、图9、图10、图11、图12及图13示出的是本发明所涉及的半导体集成电路的另一些结构图。
下面，参考图1～图13来说明本发明的实施例。图1～图5示出的是几个将本发明应用到上有CMOS反相器的半导体集成电路中的具体例子。图6～图13示出的是几个将本发明应用到上有CMOS差动放大器的半导体集成电路中的具体例子。
图1～图5所示的半导体集成电路，其上混载着模拟电路和数字电路这两部分，是利用双栅极加工工艺制出的，且有正常工作模式和低功耗模式。模拟电路部分所用的电源为AVDD和AVSS，在这两种模式下，都是AVDD＝3.3V，AVSS＝0V。数字电路部分所用的电源为VDD和VSS，在正常工作模式下，VDD＝1.8V，VSS＝0V；在低功耗模式下，VDD＝VSS＝0V。换句话说，高电压电源AVDD为一即使在低功耗模式下也不被切断的电源；低电压电源VDD为一在低功耗模式下被切断，其输出电压为零的电源。
图1所示的半导体集成电路中有一CMOS反相器10。该CMOS反相器10由P沟道场效应晶体管11和N沟道场效应晶体管12组成。P沟道场效应晶体管11中，有漏极D、源极S、由P型多晶硅形成的栅极G以及反向栅极BG。N沟道场效应晶体管12中，有漏极、源极、由N型多晶硅形成的栅极以及反向栅极。P沟道场效应晶体管11的栅极G和N沟道场效应晶体管12的栅极互连而构成输入端，接收栅极电压VG。P沟道场效应晶体管11的漏极D和N沟道场效应晶体管12的漏极互连而构成输出端，经由缓冲器6供出输出(OUT)信号。P沟道场效应晶体管11的源极S接在VDD上，该P沟道场效应晶体管11的反向栅极BG又直接接在该源极S上。N沟道场效应晶体管12的源极接在VSS上，该N沟道场效应晶体管12的反向栅极又直接接在该源极上。而且缓冲器6接在VDD和VSS上。
图1所示的半导体集成电路中还有一个电源电压检测电路5和一个2输入1输出的“或非”电路20。电源电压检测电路5一检测到数字电路部分(6和10)的电源已断(VDD＝0V)，就立即将控制(CONT)信号定为高电平，且由对电源电压VDD和基准电压VREF进行比较的比较器构成。具体说来，如VREF＝0.9V，若VDD＞＝VREF，则CONT＝“L”＝0V；若VDD＜VREF，则CONT＝“H”＝3.3V。“或非”电路20的两个输入中的一个接在输入(IN)信号上，另一个接在CONT信号上，它的输出接在上述P沟道场效应晶体管11的栅极G和上述N沟道场效应晶体管12的栅极上。该“或非”电路20由第1及第2个P沟道场效应晶体管21、22和第1及第2个N沟道场效应晶体管23、24构成。第1个P沟道场效应晶体管21和第1个N沟道场效应晶体管23的栅极互连而构成输入端，接收IN信号。第2个P沟道场效应晶体管22和第2个N沟道场效应晶体管24的栅极互连而构成输入端，接收CONT信号。第1个P沟道场效应晶体管21的漏极和第1及第2个N沟道场效应晶体管23、24的漏极一起构成输出端，将VG供到CMOS反相器10。第2个P沟道场效应晶体管22的源极接在AVDD上，且该第2个P沟道场效应晶体管22的反向栅极直接接在该源极上。第1个P沟道场效应晶体管21的源极接在第2个P沟道场效应晶体管22的漏极上，第1个P沟道场效应晶体管21的反向栅极接在AVDD上。第1个N沟道场效应晶体管23的源极接在AVSS上，且该第1个N沟道场效应晶体管23的反向栅极直接接在该源极上。第2个N沟道场效应晶体管24的源极接在AVSS上，且该第2个N沟道场效应晶体管24的反向栅极直接接在该源极上。
因在图1所示的半导体集成电路的正常工作模式下，VDD＝1.8V，故CONT＝“L”。这样，第2个P沟道场效应晶体管22处于导通状态，第2个N沟道场效应晶体管24则处于截止状态。此时，该“或非”电路20相当于一个反相器，即将IN信号的逻辑电平反相并将因此而获得的信号电压VG供向CMOS反相器10。VG的高电平为3.3V，低电平为0V。CMOS反相器10及缓冲器6，能将反相VG的逻辑电平而获得的信号输出来作OUT信号。OUT信号的高电平为1.8V，低电平为0V。
因在图1所示的半导体集成电路的低功耗模式下，VDD＝0V，故CMOS反相器10及缓冲器6就不能发挥它们的功能了。该状态是一P沟道场效应晶体管11和N沟道场效应晶体管12都处于不起晶体管之作用的状态。又，因VDD＝0V，故电源电压检测电路5便将CONT信号定为高电平。于是，第2个P沟道场效应晶体管22处于截止状态，第2个N沟道场效应晶体管24处于导通状态。换句话说，被插在P沟道场效应晶体管11的栅极G和AVSS(＝0V)之间的第2个N沟道场效应晶体管24，相当于一个能响应该已被定为高电平的CONT信号而关闭的开关。无论IN信号的逻辑电平如何，皆能将VG固定为地电位(＝0V)。因此，即使由于热应力的影响在P沟道场效应晶体管11的栅极G中生成了带正电的氢离子，该氢离子也只会停留在该栅极G中，结果该P沟道场效应晶体管11的特性可免遭破坏。
用CMOS反相器15来替换图1中的“或非”电路20，且在该CMOS反相器15和上述CMOS反相器10之间，插入由N沟道场效应晶体管构成的下拉开关(pull down switch)30和CMOS结构的输入开关(input switch)31，这样便构成了图2所示的半导体集成电路。CMOS反相器15由P沟道场效应晶体管16和N沟道场效应晶体管17构成。P沟道场效应晶体管16和N沟道场效应晶体管17的栅极互连而构成输入端，接收IN信号。P沟道场效应晶体管16和N沟道场效应晶体管17的漏极互连而构成输出端，将通过反相IN信号的逻辑电平而得到的反相输入(XIN)信号提供给输入开关31。P沟道场效应晶体管16的源极接在AVDD上，N沟道场效应晶体管17的源极接在AVSS上。下拉开关30，被插在CMOS反相器10中的P沟道场效应晶体管11的栅极和AVSS(＝0V)之间，在低功耗模式下，它能响应借助电源电压检测电路5而被定为高电平的CONT信号而关闭，从而将VG固定为地电位(＝0V)。输入开关31，被插在XIN信号和VG之间，这时它能响应被定为高电平的CONT信号而打开。反相器32，将反相CONT信号供给为输入开关31之一部分的N沟道场效应晶体管的栅极。利用图2所示的半导体集成电路，也能和利用图1所示的电路那样，使P沟道场效应晶体管11的特性免遭破坏。而且，在图1和图2所示的电路结构的低功耗模式下，还可以将VG固定为负电压。
将图2所示的二个CMOS反相器15、10直接相连，将后级的CMOS反相器10中的P沟道场效应晶体管11的源极接到VDD上，将它的反向栅极接到AVDD上，这样便构成了图3所示的半导体集成电路。这样图2中的电源电压检测电路5、下拉开关30、输入开关31以及反相器32也就用不着了。在图3所示的半导体集成电路的低功耗模式下，P沟道场效应晶体管11的源极电压会降到0V，其反向栅极电压被固定为AVDD(＝3.3V)。另一方面，CMOS反相器15不仅能在正常工作模式下工作，还能在低功耗模式下工作，故P沟道场效应晶体管11的栅极电压VG会有变动。VG的高电平为3.3V，低电平为0V。换句话说，P沟道场效应晶体管11的反向栅极电压绝对不会低于该P沟道场效应晶体管11的栅极电压VG。因此，若利用图3所示的半导体集成电路，P沟道场效应晶体管11的特性也能免遭破坏。而且，当在正常工作模式下AVDD和VDD之差很小时，图3这样的结构会非常有效。
在图3所示的P沟道场效应晶体管11的反向栅极和源极之间，插入切断开关(cut out switch)40，在该P沟道场效应晶体管11的反向栅极和AVDD之间，插入上拉开关(pull up switch)41，便构成了图4所示的半导体集成电路。开关40、41皆由P沟道场效应晶体管构成，且它们的反向栅极都接在AVDD上。在低功耗模式下，切断开关40响应借助电源电压检测电路5而被定为高电平的CONT信号而打开；上拉开关41响应被定为高电平的CONT信号而关闭。反相器42，将反相CONT信号供给为上拉开关41之一部分的P沟道场效应晶体管的栅极。因利用图4所示的半导体集成电路，也能在低功耗模式下将P沟道场效应晶体管11的反向栅极电压固定为AVDD(＝3.3V)，故该P沟道场效应晶体管11的特性可免遭破坏。
图3中的P沟道场效应晶体管11的反向栅极不再和AVDD相连，而是在该P沟道场效应晶体管11的反向栅极和源极之间插入切断开关50，在该P沟道场效应晶体管11的栅极和反向栅极之间插入均压开关51，便构成了图5所示的半导体集成电路。切断开关50由P沟道场效应晶体管构成；均压开关51为CMOS结构。在低功耗模式下，切断开关50响应借助电源电压检测电路5而被定为高电平的CONT信号而打开；均压开关51则响应被定为高电平的CONT信号而关闭。反相器52，将反相CONT信号供给为均压开关51之一部分的P沟道场效应晶体管的栅极。因利用图5所示的半导体集成电路，可在它的低功耗模式下控制P沟道场效应晶体管11的栅极和反向栅极而使二者间无电位差，故该P沟道场效应晶体管11的特性可免遭破坏。
值得一提的是，不仅可用上述比较器来作电源电压检测电路5，还可用反相器等其他电路元件来作。CONT信号也可由半导体集成电路的外部提供。
图6～图13所示的半导体集成电路，都是通过双栅极加工工艺而制出的且具有正常工作模式和低功耗模式。图中标出了也好，未标出也好，电源都是AVDD和AVSS。在这两个模式下，都是AVDD＝3.3V，AVSS＝0V。换句话说，AVDD为一即使在低功耗模式下也不会被切断的电源。这里，假设在低功耗模式下，控制(XCONT)信号被定为低电位。在正常工作模式下，XCONT＝“H”＝3.3V；而在低功耗模式下，XCONT＝“L”＝0V。
图6所示的半导体集成电路中，有一CMOS差动放大器2。该CMOS差动放大器2的基本构成部分为：第1、第2及第3个P沟道场效应晶体管60、61、62和第1及第2个N沟道场效应晶体管63、64。这三个P沟道场效应晶体管60、61、62中，都有漏极、源极、由P型多晶硅形成的栅极以及反向栅极；这二个N沟道场效应晶体管63、64中，都有漏极、源极、由N型多晶硅形成的栅极以及反向栅极。第1个P沟道场效应晶体管60在正常工作模式下起电流源晶体管的作用；在低功耗模式下，起功率降低开关(power down switch)的作用。其源极和反向栅极都接在AVDD上。第2及第3个P沟道场效应晶体管61、62构成了一对差动输入晶体管。第2个P沟道场效应晶体管61为一让其栅极接收正输入(INP)信号的输入晶体管；第3个P沟道场效应晶体管62为一让其栅极接收负输入(INM)信号的输入晶体管。第2个P沟道场效应晶体管61的源极和反向栅极直接与第3个P沟道场效应晶体管62的源极和反向栅极相连，且又与第1个P沟道场效应晶体管60的漏极相连。第1及第2个N沟道场效应晶体管63、64构成一电流镜电路。该第1及第2个N沟道场效应晶体管63、64的栅极相连，且又与该第2个N沟道场效应晶体管64的漏极和第3个P沟道场效应晶体管62的漏极相连。第2个P沟道场效应晶体管61和第1个N沟道场效应晶体管63的漏极互连而构成输出端，供出输出(AOUT)信号。第1个N沟道场效应晶体管63的源极接在AVSS上，且该第1个N沟道场效应晶体管63的反向栅极直接接在该源极上。同样，第2个N沟道场效应晶体管64的源极接在AVSS上，且该第2个N沟道场效应晶体管64的反向栅极直接接在该源极上。
图6所示的CMOS差动放大器2中，还有偏压电路65、模式控制开关70、下拉开关71和72、输入开关73和74以及反相器75。偏压电路65，将一适当的偏置电压提供给第1个P沟道场效应晶体管60的栅极，它在正常工作模式下起电流源晶体管的作用。模式控制开关70由P沟道场效应晶体管构成，且在低功耗模式下，响应被定为低电平的XCONT信号而关闭，从而该第1个P沟道场效应晶体管60的栅极电压提升到AVDD，以让第1个P沟道场效应晶体管60截止。这时，插在第2及第3个P沟道场效应晶体管61、62的源极和AVDD之间的第1个P沟道场效应晶体管60，会响应被定为低电平的XCONT信号而打开，起功率降低开关的作用，即降低CMOS差动放大器2的消耗功率。下拉开关71由插在第2个P沟道场效应晶体管61的栅极和AVSS(＝0V)之间的N沟道场效应晶体管构成，且能响应在低功耗模式下被定为低电平的XCONT信号而关闭，从而把第2个P沟道场效应晶体管61的栅极电压固定为地电位(＝0V)。另一个下拉开关72由被插在第3个P沟道场效应晶体管62的栅极和AVSS(＝0V)之间的N沟道场效应晶体管构成，且能响应被定为低电平的XCONT信号而关闭，从而将第3个P沟道场效应晶体管62的栅极电压固定为地电位(＝0V)。输入开关73为一CMOS结构，被插在INP信号和第2个P沟道场效应晶体管61的栅极之间，且能响应被定为低电平的XCONT信号而打开。另一个输入开关74也为一CMOS结构，被插在INM信号和第3个P沟道场效应晶体管62的栅极之间，且能响应被定为低电平的XCONT信号而打开。反相器75，为控制开关71～74的导通/截止而生成XCONT信号的反相信号。
若利用图6所示的半导体集成电路，则在正常工作模式下，XCONT＝“H”，所以模式控制开关70及下拉开关71、72皆开着，输入开关73、74皆关着。这时，第1个P沟道场效应晶体管60起电流源晶体管的作用，能够接收由偏压电路65供来的偏置电压而让第2及第3个P沟道场效应晶体管61、62工作。这样，由第2和第3个P沟道场效应晶体管61、62以及第1和第2个N沟道场效应晶体管63、64所构成的CMOS差动放大器2，便能供出数倍于INP信号和INM信号间的电位差的AOUT信号。
在图6所示的半导体集成电路的低功耗模式下，模式控制开关70响应被定为低电平的XCONT信号而关闭，结果第1个P沟道场效应晶体管(电流源晶体管/功率降低开关)60截止，CMOS差动放大器2也就不能发挥它的功能了。该状态为第2及第3个P沟道场效应晶体管61、62皆不起晶体管之作用的状态。
这里，我们假设在第1个P沟道场效应晶体管60截止的低功耗模式下，下拉开关71、72仍然开着，且输入开关73、74仍然关着。又假设INP信号的电压电平被固定为AVDD(＝3.3V)，INM信号的电压电平被固定为AVSS(＝0V)上。此时，第2个P沟道场效应晶体管61的源极及反向栅极的电压经过第3个P沟道场效应晶体管62及第2个N沟道场效应晶体管64后会降到AVSS(＝0V)。另一方面，继续将为正电压(＝3.3V)的INP信号加到第2个P沟道场效应晶体管61的栅极上。结果会出现：该第2个P沟道场效应晶体管61的电气特性由于上述机理而变坏，且原有特性得不到恢复这样的问题。若将INM信号固定为正电压电平，则会出现第3个P沟道场效应晶体管62的特性变坏这样的问题。
然而，在图6所示的半导体集成电路的低功耗模式下，下拉开关71、72会响应被定为低电平的XCONT信号而关闭，输入开关73、74会响应被定为低电平的XCONT信号而打开。于是，无论INP信号和INM信号的电压电平如何，第2及第3个P沟道场效应晶体管61、62的栅极电压皆被固定为地电位(＝0V)，结果，可防止第2及第3个P沟道场效应晶体管61、62的特性变坏。除此以外，在低功耗模式下，将第2及第3个P沟道场效应晶体管61、62的栅极电压固定为负电压也是可以的。
用切断开关81、82和均压开关83、84取代图6中的下拉开关71、72以及输入开关73、74，便构成了图7所示的半导体集成电路。切断开关81为一CMOS开关，被插在第2个P沟道场效应晶体管61的反向栅极和源极之间；另一个切断开关82也为一CMOS开关，被插在第3个P沟道场效应晶体管62的反向栅极和源极之间。且它们都能在低功耗模式下响应被定为低电平的XCONT信号而打开。均压开关83为一CMOS开关，被插在第2个P沟道场效应晶体管61的栅极和反向栅极之间；另一个均压开关84也为一CMOS开关，被插在第3个P沟道场效应晶体管62的栅极和反向栅极之间。且它们都能在低功耗模式下响应被定为低电平的XCONT信号而关闭。反相器85，为控制开关81～84的导通/截止而生成XCONT信号的反相信号。因若利用图7所示的半导体集成电路，则可在第1个P沟道场效应晶体管60截止的低功耗模式下，控制第2及第3个P沟道场效应晶体管61、62的栅极和反向栅极以使二者间无电位差。故第2及第3个P沟道场效应晶体管61、62的特性可免遭破坏。
将图7中的切断开关82的位置改变一下，便构成了图8所示的半导体集成电路。换句话说，图8中，将切断开关82插在第2个P沟道场效应晶体管61的反向栅极和第3个P沟道场效应晶体管62的反向栅极之间了。利用图8所示的半导体集成电路也能和利用图7所示的半导体集成电路那样，使第2及第3个P沟道场效应晶体管61、62的特性免遭破坏。
用切断开关90和上拉开关91来代替图6中的下拉开关71、72和输入开关73、74，即可构成图9所示的半导体集成电路。切断开关90，被插在第1个节点和第2个节点之间，且为CMOS结构，它能响应在低功耗模式下被定为低电平的XCONT信号而打开。第1个节点为第2个P沟道场效应晶体管61的反向栅极和第3个P沟道场效应晶体管62的反向栅极之间的连接点；第2个节点为第1个P沟道场效应晶体管60的漏极、第2个P沟道场效应晶体管61的源极以及第3个P沟道场效应晶体管62的源极这三者间的连接点。上拉开关91由被插在上述第1个节点和AVDD(＝3.3V)之间的P沟道场效应晶体管构成，且能响应被定为低电平的XCONT信号而关闭。反相器92，为控制切断开关90的导通/截止而生成XCONT信号的反相信号。因若利用图9所示的半导体集成电路，则在低功耗模式下第2及第3个P沟道场效应晶体管61、62的反向栅极电压皆被固定为AVDD(＝3.3V)，故第2及第3个P沟道场效应晶体管61、62的特性可免遭破坏。
而且，若利用图9所示的结构，可让尺寸较大的第2及第3个P沟道场效应晶体管61、62靠得很近；还可在它们旁边布置上多个构成切断开关90及上拉开关91的尺寸较小的场效应晶体管，这将有利于对芯片进行合理的布局。
将图9中的第1个节点和第2个节点直接连起来，并用电流切断开关93、94来代替切断开关90，便构成了图10所示的半导体集成电路。电流切断开关93由插在第2个P沟道场效应晶体管61的漏极和第1个N沟道场效应晶体管63的漏极间的N沟道场效应晶体管构成，且能响应在低功耗模式下被定为低电平的XCONT信号而打开。另一个电流切断开关94由插在第3个P沟道场效应晶体管62的漏极和第2个N沟道场效应晶体管64的漏极间的N沟道场效应晶体管构成，且能响应在低功耗模式下被定为低电平的XCONT信号而关闭。
因图10所示的半导体集成电路，在正常工作模式下XCONT＝“H”，故模式控制开关70以及上拉开关91都开着，电流切断开关93、94都关着。这时，由第2和第3个P沟道场效应晶体管61、62以及第1和第2个N沟道场效应晶体管63、64所构成的CMOS差动放大器2，能供出数倍于INP信号和INM信号间的电位差的AOUT信号。
在图10的半导体集成电路的低功耗模式下，模式控制开关70能响应被定为低电平的XCONT信号而关闭，致使第1个P沟道场效应晶体管(电流源晶体管/功率降低开关)60截止，CMOS差动放大器2也就不能发挥它的功能了。该状态为第2及第3个P沟道场效应晶体管61、62皆不起晶体管之作用的状态。另一方面，因上拉开关91关闭，故第2个P沟道场效应晶体管61的反向栅极和源极间的电压及第3个P沟道场效应晶体管62的反向栅极和源极间的电压，即第1及第2个节点的电压都被提升到了AVDD(＝3.3V)。值得一提的是，若电流切断开关93、94仍然关着，则第1及第2个节点上的电压将会因漏极电流流入第2及第3个P沟道场效应晶体管61、62而被降下来。因此，在图10所示的半导体集成电路中，为切断这些漏极电流，可让电流切断开关93、94响应被定为低电平的XCONT信号而打开。结果，若利用图10所示的半导体集成电路，则在低功耗模式下，第2及第3个P沟道场效应晶体管61、62的反向栅极电压也皆被固定为AVDD(＝3.3V)，故第2及第3个P沟道场效应晶体管61、62的特性可免遭破坏。
用一个电流切断开关95、一个控制第1及第2个N沟道场效应晶体管63、64何时截止的模式控制开关96，来替代图10中的二个电流切断开关93、94，便形成了图11所示的半导体集成电路。电流切断开关95是一具有CMOS结构的开关，它被插在第2个N沟道场效应晶体管64的漏极和栅极之间的连接路线上，且能响应在低功耗状态下被定为低电平的XCONT信号而打开。模式控制开关96由N沟道场效应晶体管构成，且能响应被定为低电平的XCONT信号而关闭，从而将该第1及第2个N沟道场效应晶体管63、64的栅极电压降到AVSS(＝0V)，最终使第1及第2个N沟道场效应晶体管63、64都截止。此时的第1及第2个N沟道场效应晶体管63、64相当于一个电流切断开关，即把要流入第2及第3个P沟道场效应晶体管61、62的漏极电流切断。反相器97，为控制电流切断开关95和模式控制开关96的导通/截止而生成XCONT信号的反相信号。若利用图11所示的半导体集成电路，则在低功耗模式下，第2及第3个P沟道场效应晶体管61、62的反向栅极电压也皆被固定为AVDD(＝3.3V)，故该第2及第3个P沟道场效应晶体管61、62的特性可免遭破坏。
用第1个P沟道场效应晶体管60来代替图10中的上拉开关91起作用，用电流切断开关93、94来代替该第1个P沟道场效应晶体管60起降低功耗的作用，便构成了图12所示的半导体集成电路。而且，在正常工作模式下，第1个P沟道场效应晶体管60起电流源晶体管的作用。若利用图12所示的半导体集成电路，则能响应在低功耗模式下被定为低电平的XCONT信号，对第1个P沟道场效应晶体管60进行控制并使它导通。模式控制开关98和反相器99正是为此而设置的。模式控制开关98由N沟道场效应晶体管构成，且能响应被定为低电平的XCONT信号而关闭，从而将该第P沟道场效应晶体管60的栅极电压降到AVSS(＝0V)，最终使该第1个P沟道场效应晶体管60完全导通。此时的第1个P沟道场效应晶体管60相当于一个上拉开关，即把直接连接在一起的、第2个P沟道场效应晶体管61的源极和反向栅极之间以及第3个P沟道场效应晶体管62的源极和反向栅极之间的电压都固定为AVDD(＝3.3V)。另一方面，能响应被定为低电平的XCONT信号而打开的电流切断开关93、94起功率降低开关的作用，而将CMOS差动放大器2的功耗降低。若利用图12所示的半导体集成电路，则在低功耗模式下，第2及第3个P沟道场效应晶体管61、62的反向栅极电压也皆被固定为AVDD(＝3.3V)，故该第2及第3个P沟道场效应晶体管61、62的特性可免遭破坏。
用第1个P沟道场效应晶体管60来代替图11中的上拉开关91起作用，用电流切断开关95、第1及第2个N沟道场效应晶体管63、64来代替该第1个P沟道场效应晶体管60而起降低功耗的作用，便构成了图13所示的半导体集成电路。而且，在正常工作模式下，第1个P沟道场效应晶体管60起电流源晶体管的作用。若利用图13所示的半导体集成电路，则能响应在低功耗模式下被定为低电平的XCONT信号，对第1个P沟道场效应晶体管60进行控制以使它导通。模式控制开关98正是为此而设置的。模式控制开关98由N沟道场效应晶体管构成，且能响应被定为低电平的XCONT信号而关闭，从而将该第1个P沟道场效应晶体管60的栅极电压降到AVSS(＝0V)，最终使第1个P沟道场效应晶体管60完全导通。此时的第1个P沟道场效应晶体管60相当于上拉开关，即把直接连接在一起的、第2个P沟道场效应晶体管61的源极和反向栅极之间以及第3个P沟道场效应晶体管62的源极和反向栅极之间的电压都固定为AVDD(＝3.3V)。另一方面，能响应被定为低电平的XCONT信号而打开的电流切断开关95和能响应被定为低电平的XCONT信号而截止的第1及第2个N沟道场效应晶体管63、64，起功率降低开关的作用，将CMOS差动放大器2的功耗降低。而且，在正常工作模式下，第1及第2个N沟道场效应晶体管63、64起电流镜电路的作用。若利用图13所示的半导体集成电路，则在低功耗模式下，第2及第3个P沟道场效应晶体管61、62的反向栅极电压也皆被固定为AVDD(＝3.3V)，故该第2及第3个P沟道场效应晶体管61、62的特性可免遭破坏。
值得一提的是，即使是一个功能异于上述各例的半导体集成电路，只要它具有低功耗模式，且备有其栅极是由P型半导体形成的P沟道场效应晶体管，就可应用本发明。

Claims (20)

1.一种半导体集成电路，其中：
该半导体集成电路备有P沟道场效应晶体管(FET)，该晶体管中有漏极、源极、由P型半导体形成的栅极以及反向栅极，且正常工作时能将某一电压从电源加到上述源极上，还能将表示输入信号的电压加到上述栅极上，
还备有一控制手段，它能响应在上述半导体集成电路的低功耗模式下被确定的控制信号，至少来控制上述栅极电压和上述反向栅极电压中之一，以使上述栅极电压不会高于上述反向栅极电压，从而保护处于不起晶体管之作用的状态的上述P沟道场效应晶体管免遭破坏。
2.根据权利要求1所述的半导体集成电路，其中：
上述P沟道场效应晶体管的栅极由P型多晶硅形成。
3.根据权利要求1所述的半导体集成电路，其中：
上述P沟道场效应晶体管为一晶体管，且是CMOS反相器的一个组成部分。
4.根据权利要求1所述的半导体集成电路，其中：
上述P沟道场效应晶体管为一晶体管，且是差动放大器中的输入晶体管对中的一个。
5.根据权利要求1所述的半导体集成电路，其中：
上述电源为一在上述半导体集成电路的低功耗模式下被切断，其输出电压为0的电源。
6.根据权利要求5所述的半导体集成电路，其中：
还备有一检测电路，它一检测到上述电源被切断，立即确定上述控制信号。
7.根据权利要求1所述的半导体集成电路，其中：
即使在上述半导体集成电路的低功耗模式下，上述电源也不会被切断；
还备有插在上述P沟道场效应晶体管的源极和上述电源之间，且能响应上述被确定的控制信号而打开的开关。
8.根据权利要求1所述的半导体集成电路，其中：
上述控制手段中，有一将上述P沟道场效应晶体管的栅极电压固定为非正电压的固定手段。
9.根据权利要求8所述的半导体集成电路，其中：
上述P沟道场效应晶体管的反向栅极是一被直接连接在该P沟道场效应晶体管的源极上的电极。
10.根据权利要求8所述的半导体集成电路，其中：
上述固定手段中，有一插在上述P沟道场效应晶体管的栅极和上述非正电压之间，且能响应上述被确定的控制信号而关闭的开关。
11.根据权利要求10所述的半导体集成电路，其中：
上述固定手段中，还有一插在上述输入信号和上述P沟道场效应晶体管的栅极之间，且能响应上述被确定的控制信号而打开的开关。
12.根据权利要求8所述的半导体集成电路，其中：
上述固定手段中，有一2输入1输出的“或非”电路；
上述“或非”电路的二个输入中的一个输入被连接在上述输入信号上，上述“或非”电路的另一个输入被连接在上述控制信号上，上述“或非”电路的输出被连接在上述P沟道场效应晶体管的栅极上。
13.根据权利要求1所述的半导体集成电路，其中：
上述控制手段中，有一能将上述P沟道场效应晶体管的反向栅极的电压固定为不低于该P沟道场效应晶体管的栅极电压的正电压的固定手段。
14.根据权利要求13述的半导体集成电路，其中：
上述固定手段中，有一插在上述P沟道场效应晶体管的反向栅极和该P沟道场效应晶体管的源极之间，且能响应上述被确定的控制信号而打开的开关；和一插在上述P沟道场效应晶体管的反向栅极和上述正电压之间，且能响应上述被确定的控制信号而关闭的开关。
15.根据权利要求13所述的半导体集成电路，其中：
上述P沟道场效应晶体管的反向栅极是一被直接连接在该P沟道场效应晶体管的源极上的电极；
上述固定手段中，有一插在上述P沟道场效应晶体管的源极和上述电源之间，且能响应上述被确定的控制信号而打开的开关；和
一插在上述P沟道场效应晶体管的反向栅极和上述正电压之间，且能响应上述被确定的控制信号而关闭的开关。
16.根据权利要求15所述的半导体集成电路，其中：
还备有一被连接在上述P沟道场效应晶体管的漏极上，且能响应上述被确定的控制信号而打开的开关。
17.根据权利要求13所述的半导体集成电路，其中：
上述P沟道场效应晶体管的反向栅极是一被直接连接在该P沟道场效应晶体管的源极上的电极；
上述固定手段中，有一插在上述P沟道场效应晶体管的源极和上述电源之间，且能响应上述被确定的控制信号而导通的晶体管。
18.根据权利要求17所述的半导体集成电路，其中：
还备有一被连接在上述P沟道场效应晶体管的漏极上，且能响应上述被确定的控制信号而打开的开关。
19.根据权利要求1所述的半导体集成电路，其中：
上述控制手段中，有一能使上述P沟道场效应晶体管的反向栅极电压和该P沟道场效应晶体管的栅极电压一样大的均压手段。
20.根据权利要求19所述的半导体集成电路，其中：
上述均压手段中，有一插在上述P沟道场效应晶体管的反向栅极和该P沟道场效应晶体管的源极之间，且能响应上述被确定的控制信号而打开的开关；和一插在上述P沟道场效应晶体管的栅极和该P沟道场效应晶体管的反向栅极之间，且能响应上述被确定的控制信号而关闭的开关。
CNB001072617A 1999-05-06 2000-04-30 互补型金属氧化物半导体的半导体集成电路 Expired - Fee Related CN1173405C (zh)

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
JP12578199 1999-05-06
JP125781/1999 1999-05-06
JP25524899 1999-09-09
JP255248/1999 1999-09-09

Publications (2)

Publication Number Publication Date
CN1273437A true CN1273437A (zh) 2000-11-15
CN1173405C CN1173405C (zh) 2004-10-27

Family

ID=26462109

Family Applications (1)

Application Number Title Priority Date Filing Date
CNB001072617A Expired - Fee Related CN1173405C (zh) 1999-05-06 2000-04-30 互补型金属氧化物半导体的半导体集成电路

Country Status (6)

Country Link
US (1) US6310492B1 (zh)
EP (1) EP1050968B1 (zh)
KR (1) KR100626931B1 (zh)
CN (1) CN1173405C (zh)
DE (1) DE60025067T2 (zh)
TW (1) TW465045B (zh)

Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN100345308C (zh) * 2003-08-12 2007-10-24 台湾积体电路制造股份有限公司 半导体元件及其制造方法
CN101257297B (zh) * 2006-12-08 2010-11-17 英飞凌科技股份公司 用于补偿场效应晶体管的非理想性的电路、方法和设备
CN101399269B (zh) * 2007-09-28 2010-12-08 台湾积体电路制造股份有限公司 混合金属全硅化栅
CN102783026A (zh) * 2010-03-17 2012-11-14 密克罗奇普技术公司 用于具有大动态范围的轨条对轨条比较器的偏移校准及精度磁滞
CN108667449A (zh) * 2017-03-27 2018-10-16 中芯国际集成电路制造(上海)有限公司 电子系统及其上、下电状态检测电路
CN109150148A (zh) * 2017-06-28 2019-01-04 华大半导体有限公司 低漏电流模拟开关电路

Families Citing this family (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3609003B2 (ja) * 2000-05-02 2005-01-12 シャープ株式会社 Ｃｍｏｓ半導体集積回路
US6940304B2 (en) * 2001-03-14 2005-09-06 Micron Technology, Inc. Adaptive threshold logic circuit
US6559704B1 (en) 2001-06-19 2003-05-06 Lsi Logic Corporation Inverting level shifter with start-up circuit
US6768339B2 (en) * 2002-07-12 2004-07-27 Lsi Logic Corporation Five volt tolerant input scheme using a switched CMOS pass gate
KR100521370B1 (ko) * 2003-01-13 2005-10-12 삼성전자주식회사 파워 검출부를 구비하여 누설 전류 경로를 차단하는 레벨쉬프터
US7679396B1 (en) 2004-07-07 2010-03-16 Kao Richard F C High speed integrated circuit
US7102380B2 (en) * 2004-07-07 2006-09-05 Kao Richard F C High speed integrated circuit
US7378896B2 (en) * 2005-05-13 2008-05-27 O2Micro International Ltd. Single pin for multiple functional control purposes
JP4638802B2 (ja) * 2005-10-27 2011-02-23 トヨタ自動車株式会社 離型剤又は鋳造方法
JP4772480B2 (ja) * 2005-11-30 2011-09-14 株式会社東芝 半導体集積装置
US7394291B2 (en) * 2005-12-26 2008-07-01 Stmicroelectronics Pvt. Ltd. High voltage tolerant output buffer
WO2008117247A2 (en) 2007-03-28 2008-10-02 Nxp B.V. Electronic device with a high voltage tolerant unit
US7583126B2 (en) * 2007-05-24 2009-09-01 Nvidia Corporation Apparatus and method for preventing current leakage when a low voltage domain is powered down
KR100894106B1 (ko) * 2008-03-17 2009-04-20 주식회사 하이닉스반도체 전원전압 레벨다운 회로
US9933477B2 (en) * 2014-03-28 2018-04-03 Intel Corporation Semiconductor chip having transistor degradation reversal mechanism
CN104716940B (zh) * 2014-12-30 2017-07-18 宁波大学 一种晶体管级低功耗cmos and/xor门电路
KR101689159B1 (ko) 2015-07-10 2016-12-23 울산과학기술원 3진수 논리회로
US10715115B2 (en) * 2018-09-28 2020-07-14 Qualcomm Incorporated Circuits and methods for preventing bias temperature instability
TWI730822B (zh) 2020-06-22 2021-06-11 瑞昱半導體股份有限公司 應用在多個電源域的電路

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5004936A (en) 1989-03-31 1991-04-02 Texas Instruments Incorporated Non-loading output driver circuit
JP3253389B2 (ja) * 1992-03-31 2002-02-04 株式会社東芝 半導体集積回路装置
US5338978A (en) * 1993-02-10 1994-08-16 National Semiconductor Corporation Full swing power down buffer circuit with multiple power supply isolation
US5341034A (en) * 1993-02-11 1994-08-23 Benchmarq Microelectronics, Inc. Backup battery power controller having channel regions of transistors being biased by power supply or battery
US5644266A (en) 1995-11-13 1997-07-01 Chen; Ming-Jer Dynamic threshold voltage scheme for low voltage CMOS inverter
JPH09172362A (ja) 1995-12-20 1997-06-30 Seiko Epson Corp 出力バッファ回路
WO1997032399A1 (fr) 1996-02-29 1997-09-04 Seiko Epson Corporation Dispositif de circuit integre a semi-conducteur
US5844425A (en) * 1996-07-19 1998-12-01 Quality Semiconductor, Inc. CMOS tristate output buffer with having overvoltage protection and increased stability against bus voltage variations
JP3732914B2 (ja) * 1997-02-28 2006-01-11 株式会社ルネサステクノロジ 半導体装置
KR100268923B1 (ko) * 1997-09-29 2000-10-16 김영환 반도체소자의이중게이트형성방법
US5926056A (en) * 1998-01-12 1999-07-20 Lucent Technologies Inc. Voltage tolerant output buffer

Cited By (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN100345308C (zh) * 2003-08-12 2007-10-24 台湾积体电路制造股份有限公司 半导体元件及其制造方法
CN101257297B (zh) * 2006-12-08 2010-11-17 英飞凌科技股份公司 用于补偿场效应晶体管的非理想性的电路、方法和设备
CN101399269B (zh) * 2007-09-28 2010-12-08 台湾积体电路制造股份有限公司 混合金属全硅化栅
CN102783026A (zh) * 2010-03-17 2012-11-14 密克罗奇普技术公司 用于具有大动态范围的轨条对轨条比较器的偏移校准及精度磁滞
CN102783026B (zh) * 2010-03-17 2016-03-09 密克罗奇普技术公司 一种轨条对轨条比较器
CN108667449A (zh) * 2017-03-27 2018-10-16 中芯国际集成电路制造(上海)有限公司 电子系统及其上、下电状态检测电路
CN109150148A (zh) * 2017-06-28 2019-01-04 华大半导体有限公司 低漏电流模拟开关电路

Also Published As

Publication number Publication date
KR100626931B1 (ko) 2006-09-20
EP1050968A1 (en) 2000-11-08
US6310492B1 (en) 2001-10-30
TW465045B (en) 2001-11-21
CN1173405C (zh) 2004-10-27
KR20000077151A (ko) 2000-12-26
EP1050968B1 (en) 2005-12-28
DE60025067T2 (de) 2006-06-22
DE60025067D1 (de) 2006-02-02

Similar Documents

Publication Publication Date Title
CN1173405C (zh) 互补型金属氧化物半导体的半导体集成电路
US5347179A (en) Inverting output driver circuit for reducing electron injection into the substrate
US7969191B2 (en) Low-swing CMOS input circuit
US20080204109A1 (en) High-performance level shifter
CN108604898B (zh) 实施缓冲晶体管的动态栅极偏置的输入/输出(i/o)驱动器
JPH05267603A (ja) 集積回路
WO1986007220A1 (en) Ttl to cmos input buffer
EP3269039B1 (en) Transistors configured for gate overbiasing and circuits therefrom
US6396306B2 (en) Regenerative tie-high tie-low cell
US4417162A (en) Tri-state logic buffer circuit
EP0746905B1 (en) A power semiconductor switch
US6278295B1 (en) Buffer with stable trip point
KR100266628B1 (ko) 입력버퍼 회로
CN1344436A (zh) 用于绝缘体上硅结构多米诺电路中双极性消除的方法与装置
US20030197544A1 (en) Method and structure for supply gated electronic components
US6271703B1 (en) Fast overvoltage protected pad input circuit
JPH1141082A (ja) 出力バッファ回路
US5406130A (en) Current driver with shutdown circuit
US20050225352A1 (en) Buffer/driver circuits
US20060261862A1 (en) Apparatus and method for preventing static current leakage when crossing from a low voltage domain to a high voltage domain
US7746146B2 (en) Junction field effect transistor input buffer level shifting circuit
JPH118928A (ja) 短絡防止回路
JP3382144B2 (ja) 半導体集積回路装置
JPS62125713A (ja) 半導体集積回路
JP3865408B2 (ja) バス導線及びバスインタフェース回路を具えている回路

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C14 Grant of patent or utility model
GR01 Patent grant
C17 Cessation of patent right
CF01 Termination of patent right due to non-payment of annual fee

Granted publication date: 20041027

Termination date: 20120430