JP2004282121A - 半導体集積回路及び差動増幅器 - Google Patents

Abstract

【課題】ＭＯＳＦＥＴで構成された差動増幅器の熱ストレスに起因したオフセット電圧の変動を防止する。
【解決手段】電流源トランジスタとして機能するＰチャンネルＭＯＳＦＥＴ１０と、差動入力トランジスタとして機能する１対のＰチャンネルＭＯＳＦＥＴ１１，１２と、カレントミラー回路として機能する１対のＮチャンネルＭＯＳＦＥＴ１３，１４とを備えた差動増幅器に、プルアップスイッチ２０と、入力スイッチ２１，２２と、プルダウンスイッチ２３，２４，２６，２７，２８とを設け、電流源トランジスタ１０がオフして当該差動増幅器を流れる電流が遮断される省電力モード時に、４個のＭＯＳＦＥＴ１１〜１４の各々のゲート端子、ソース端子、ドレイン端子、バックゲート端子の各電圧を全て同電圧に固定する。
【選択図】 図２

Description

【０００１】
【発明の属する技術分野】
本発明は、差動信号を受け取る少なくとも１対の電界効果トランジスタ（Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ：ＦＥＴ）を備えた半導体集積回路に関し、特にＭＯＳ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）型のＦＥＴで構成された差動増幅器に関するものである。
【０００２】
【従来の技術】
半導体集積回路中のアナログ回路の精度を決定する重要な要因として、その基本ブロックである差動増幅器のオフセット電圧がある。オフセット電圧の主原因は、差動増幅器を構成する入力トランジスタ対の閾値電圧等のトランジスタ特性のミスマッチにある。
【０００３】
トランジスタミスマッチは、トランジスタサイズを大きく設計することにより、ある程度は小さくすることができる。しかしながら、トランジスタミスマッチの量が経時的に変化すると、差動増幅器のオフセット電圧が変動し、アナログ回路の精度劣化が起こる。
【０００４】
さて、機器の消費電力を削減するために、通常モードから省電力モードへの切り替えが一般に行われている。省電力モードでは、半導体集積回路内にある基本回路の電流経路が遮断される。そのような省電力モード時に、ＭＯＳＦＥＴのゲート端子とバックゲート端子との間に電位差が生じた状態で熱ストレスが加わると、プラス電荷を帯びた可動イオンが生じ、それが電界の影響でゲート酸化膜とシリコン基板との界面に注入され、閾値電圧等のトランジスタ特性が変動してしまうという信頼性上の課題がある。変動量としては、ＮチャンネルＭＯＳＦＥＴよりも、むしろＰチャンネルＭＯＳＦＥＴで大きいことが知られている。
【０００５】
ＰチャンネルＭＯＳＦＥＴにおいて、ゲート電圧がバックゲート電圧よりも低い場合の特性の不安定性をＮＢＴＩ（Ｎｅｇａｔｉｖｅ Ｂｉａｓ Ｔｅｍｐｅｒａｔｕｒｅ Ｉｎｓｔａｂｉｌｉｔｙ）と呼び、ゲート電圧がバックゲート電圧よりも高い場合の特性の不安定性をＰＢＴＩ（Ｐｏｓｉｔｉｖｅ Ｂｉａｓ Ｔｅｍｐｅｒａｔｕｒｅ Ｉｎｓｔａｂｉｌｉｔｙ）と呼んでいる。従来、差動入力トランジスタとして機能する１対のＰチャンネルＭＯＳＦＥＴの各々のゲート電圧がそのバックゲート電圧よりも高くならないように制御することで、ＰＢＴＩ対策が採られてきた（特許文献１参照）。
【０００６】
【特許文献１】
特開２００１−１４８６２７号公報
【０００７】
【発明が解決しようとする課題】
ところが、ＭＯＳＦＥＴの特性変動は電界によるイオンの移動により生じるため、ゲート端子とバックゲート端子との間の電位差だけではなく、ゲート端子とソース端子との間、ゲート端子とドレイン端子との間、バックゲート端子とソース端子との間、バックゲート端子とドレイン端子との間にそれぞれ電位差がある場合にも起こると考えられる。したがって、上記従来のＰＢＴＩ対策では、ＰチャンネルＭＯＳＦＥＴ対の閾値電圧等の特性変動量に差異が生じるため、差動増幅器のオフセット電圧の経時変化が起こり、アナログ回路の精度を長年にわたって保証することができないという課題があった。
【０００８】
本発明の目的は、差動信号を受け取る少なくとも１対のＦＥＴを備えた半導体集積回路において省電力モード時に当該ＦＥＴ対の特性変動量の差異を抑制し、特にＭＯＳＦＥＴで構成された差動増幅器のオフセット電圧の変動を防止することにある。
【０００９】
【課題を解決するための手段】
上記課題を解決するために、本発明は、省電力モード時にＦＥＴ対のゲート端子同士、ソース端子同士、ドレイン端子同士、バックゲート端子同士の電圧をそれぞれ等しくするための手段を備えることとしたものである。これにより、熱ストレスに起因したＦＥＴ対の特性変動量の差異が抑制される。
【００１０】
また、省電力モード時にＦＥＴ対の各々の特性変動そのものを防止するためには、当該ＦＥＴ対の各々のゲート端子、ソース端子、ドレイン端子、バックゲート端子の各電圧を全て同じ電圧に固定する。
【００１１】
【発明の実施の形態】
以下、本発明の実施の形態について図面を用いて説明する。
【００１２】
図１〜図５は、いずれも本発明に係る半導体集積回路中の差動増幅器の構成例を示している。電源はＡＶＤＤ及びＡＶＳＳであって、例えば、通常モードと省電力モードとのいずれでもＡＶＤＤ＝３．３Ｖ（電源電圧）、ＡＶＳＳ＝０Ｖ（グランド電圧）である。つまり、ＡＶＤＤは省電力モードでも遮断されない電源である。
【００１３】
図１の差動増幅器は、第１、第２及び第３のＰチャンネルＭＯＳＦＥＴ１０，１１，１２と、第１及び第２のＮチャンネルＭＯＳＦＥＴ１３，１４とを基本構成としており、差動入力（ＩＮＰ，ＩＮＭ）信号を受け取り、出力（ＯＵＴ）信号を供給するものである。第１のＰチャンネルＭＯＳＦＥＴ１０は、通常モードでは電流源トランジスタとして、省電力モードではパワーダウンスイッチとしてそれぞれ機能するものであり、そのソース端子及びバックゲート端子がＡＶＤＤに接続されている。第２及び第３のＰチャンネルＭＯＳＦＥＴ１１，１２は、１対の差動入力トランジスタを構成している。第２のＰチャンネルＭＯＳＦＥＴ１１はＩＮＭ信号を、第３のＰチャンネルＭＯＳＦＥＴ１２はＩＮＰ信号を各々のゲート端子に受け取るための入力トランジスタである。第２のＰチャンネルＭＯＳＦＥＴ１１のソース端子及びバックゲート端子と、第３のＰチャンネルＭＯＳＦＥＴ１２のソース端子及びバックゲート端子とは互いに直結され、かつ更に第１のＰチャンネルＭＯＳＦＥＴ１０のドレイン端子に接続されている。第１及び第２のＮチャンネルＭＯＳＦＥＴ１３，１４は、カレントミラー回路を構成している。これら第１及び第２のＮチャンネルＭＯＳＦＥＴ１３，１４の各々のゲート端子は互いに接続され、かつ更に第２のＮチャンネルＭＯＳＦＥＴ１４のドレイン端子及び第３のＰチャンネルＭＯＳＦＥＴ１２のドレイン端子に接続されている。第２のＰチャンネルＭＯＳＦＥＴ１１及び第１のＮチャンネルＭＯＳＦＥＴ１３の各々のドレイン端子は互いに接続されて、出力（ＯＵＴ）端子を構成している。第１のＮチャンネルＭＯＳＦＥＴ１３のソース端子はＡＶＳＳに接続され、かつ該ソース端子に当該第１のＮチャンネルＭＯＳＦＥＴ１３のバックゲート端子が直結されている。同様に、第２のＮチャンネルＭＯＳＦＥＴ１４のソース端子はＡＶＳＳに接続され、かつ該ソース端子に当該第２のＮチャンネルＭＯＳＦＥＴ１４のバックゲート端子が直結されている。
【００１４】
図１の差動増幅器は、バイアス回路１５と、プルアップスイッチ２０と、２つの入力スイッチ２１，２２と、２つのプルダウンスイッチ２３，２４と、イコライズスイッチ２５とを更に備えている。バイアス回路１５は、通常モードで電流源トランジスタとして機能する第１のＰチャンネルＭＯＳＦＥＴ１０のゲート端子へ適正なバイアス電圧を供給するものである。プルアップスイッチ２０は、第１のＰチャンネルＭＯＳＦＥＴ１０のゲート端子とＡＶＤＤとの間に介在して、省電力モードで閉じるように制御される。このプルアップスイッチ２０が閉じることで、第１のＰチャンネルＭＯＳＦＥＴ１０をオフさせるように、当該第１のＰチャンネルＭＯＳＦＥＴ１０のゲート端子の電圧をＡＶＤＤに引き上げるのである。この場合、第２及び第３のＰチャンネルＭＯＳＦＥＴ１１，１２の各々のソース端子とＡＶＤＤとの間に介在した第１のＰチャンネルＭＯＳＦＥＴ１０は、省電力モードでオフすることにより、差動増幅器の消費電力を低減するためのパワーダウンスイッチとして機能する。一方の入力スイッチ２１はＩＮＭ信号と第２のＰチャンネルＭＯＳＦＥＴ１１のゲート端子との間に、他方の入力スイッチ２２はＩＮＰ信号と第３のＰチャンネルＭＯＳＦＥＴ１２のゲート端子との間にそれぞれ介在して、いずれも省電力モードで開くように制御される。一方のプルダウンスイッチ２３は第２のＰチャンネルＭＯＳＦＥＴ１１のゲート端子とＡＶＳＳとの間に、他方のプルダウンスイッチ２４は第３のＰチャンネルＭＯＳＦＥＴ１２のゲート端子とＡＶＳＳとの間にそれぞれ介在して、いずれも省電力モードで閉じるように制御される。省電力モードにおいてＩＮＰ信号の電圧レベルが例えばＡＶＤＤ（＝３．３Ｖ）であり、ＩＮＭ信号の電圧レベルが例えばＡＶＳＳ（＝０Ｖ）であるものとしても、同モードにおいて両入力スイッチ２１，２２が開いた状態で両プルダウンスイッチ２３，２４が閉じることで、第２及び第３のＰチャンネルＭＯＳＦＥＴ１１，１２の各々のゲート端子の電圧はいずれもグランド電圧（ＡＶＳＳ）に固定される。イコライズスイッチ２５は、省電力モードで閉じるように制御され、第１及び第２のＮチャンネルＭＯＳＦＥＴ１３，１４の各々のゲート端子、第２のＮチャンネルＭＯＳＦＥＴ１４のドレイン端子、並びに第３のＰチャンネルＭＯＳＦＥＴ１２のドレイン端子と、第２のＰチャンネルＭＯＳＦＥＴ１１及び第１のＮチャンネルＭＯＳＦＥＴ１３の各々のドレイン端子、並びにＯＵＴ端子とを互いに連結することにより、これらの端子の電圧を全て等しくするものである。
【００１５】
図１の差動増幅器によれば、通常モードではプルアップスイッチ２０、両プルダウンスイッチ２３，２４及びイコライズスイッチ２５はいずれも開いており、両入力スイッチ２１，２２はいずれも閉じている。このとき、第１のＰチャンネルＭＯＳＦＥＴ１０はバイアス回路１５から供給されたバイアス電圧を受けて、第２及び第３のＰチャンネルＭＯＳＦＥＴ１１，１２を動作させるための電流源トランジスタとして機能する。したがって、第２及び第３のＰチャンネルＭＯＳＦＥＴ１１，１２、並びに第１及び第２のＮチャンネルＭＯＳＦＥＴ１３，１４は、ＩＮＰ信号とＩＮＭ信号との間の電位差に応じたＯＵＴ信号を供給することができる。
【００１６】
省電力モードでは、プルアップスイッチ２０が閉じる結果、第１のＰチャンネルＭＯＳＦＥＴ１０がオフするので、第２及び第３のＰチャンネルＭＯＳＦＥＴ１１，１２を流れる電流が遮断されて、差動増幅器はその機能を停止する。この状態は、第２及び第３のＰチャンネルＭＯＳＦＥＴ１１，１２のいずれもがトランジスタとして機能しない状態である。しかも、省電力モードでは両入力スイッチ２１，２２が開き、両プルダウンスイッチ２３，２４が閉じる。したがって、ＩＮＰ信号及びＩＮＭ信号の電圧レベルの如何にかかわらず、第２及び第３のＰチャンネルＭＯＳＦＥＴ１１，１２の各々のゲート端子の電圧が同じ電圧（ＡＶＳＳ）に固定される。更に、省電力モードではイコライズスイッチ２５が閉じる。したがって、第２及び第３のＰチャンネルＭＯＳＦＥＴ１１，１２のゲート端子同士、ソース端子同士、ドレイン端子同士、バックゲート端子同士の電圧がそれぞれ等しくなり、また第１及び第２のＮチャンネルＭＯＳＦＥＴ１３，１４のゲート端子同士、ソース端子同士、ドレイン端子同士、バックゲート端子同士の電圧もそれぞれ等しくなる。この状態で熱ストレスが加わっても、第２及び第３のＰチャンネルＭＯＳＦＥＴ１１，１２の特性変動量の差異が抑制されるとともに、第１及び第２のＮチャンネルＭＯＳＦＥＴ１３，１４の特性変動量の差異も抑制される。その結果、図１の差動増幅器のオフセット電圧の変動が防止される。なお、第２及び第３のＰチャンネルＭＯＳＦＥＴ１１，１２の各々のゲート端子の電圧をグランド電圧以外の同電圧に固定するようにしてもよい。
【００１７】
図２の差動増幅器では、図１中のイコライズスイッチ２５に代えて、第１、第２及び第３のプルダウンスイッチ２６，２７，２８が設けられる。第１のプルダウンスイッチ２６は、省電力モード時に第２のＰチャンネルＭＯＳＦＥＴ１１のソース端子及びバックゲート端子、第３のＰチャンネルＭＯＳＦＥＴ１２のソース端子及びバックゲート端子、並びに第１のＰチャンネルＭＯＳＦＥＴ１０のドレイン端子の各電圧をＡＶＳＳに固定する。第２のプルダウンスイッチ２７は、省電力モード時に第１及び第２のＮチャンネルＭＯＳＦＥＴ１３，１４の各々のゲート端子、第２のＮチャンネルＭＯＳＦＥＴ１４のドレイン端子、並びに第３のＰチャンネルＭＯＳＦＥＴ１２のドレイン端子の各電圧をＡＶＳＳに固定する。第３のプルダウンスイッチ２８は、省電力モード時に第２のＰチャンネルＭＯＳＦＥＴ１１及び第１のＮチャンネルＭＯＳＦＥＴ１３の各々のドレイン端子、並びにＯＵＴ端子の各電圧をＡＶＳＳに固定する。
【００１８】
図２の差動増幅器の省電力モードでは、第２及び第３のＰチャンネルＭＯＳＦＥＴ１１，１２の各々のゲート端子、ソース端子、ドレイン端子、バックゲート端子の各電圧が全て同電圧（＝ＡＶＳＳ）に固定され、また第１及び第２のＮチャンネルＭＯＳＦＥＴ１３，１４の各々のゲート端子、ソース端子、ドレイン端子、バックゲート端子の各電圧が全て同電圧（＝ＡＶＳＳ）に固定される。この状態で熱ストレスが加わっても、第２及び第３のＰチャンネルＭＯＳＦＥＴ１１，１２の特性変動が防止されるとともに、第１及び第２のＮチャンネルＭＯＳＦＥＴ１３，１４の特性変動も防止される。その結果、図２の差動増幅器のオフセット電圧の変動が防止される。
【００１９】
図３の差動増幅器では、図２中のプルダウンスイッチ２３，２４に代えてプルアップスイッチ２９，３０が差動信号入力部分に設けられるとともに、第１のプルアップスイッチ２０以外に、図２中の第１及び第３のプルダウンスイッチ２６，２８に代えて第２、第３及び第４のプルアップスイッチ３１，３３，３４、並びに切り離しスイッチ３２が設けられる。省電力モードにおいて両入力スイッチ２１，２２が開いた状態で差動信号入力部分のプルアップスイッチ２９，３０が閉じることで、第２及び第３のＰチャンネルＭＯＳＦＥＴ１１，１２の各々のゲート端子の電圧は、いずれも電源電圧（ＡＶＤＤ）に固定される。切り離しスイッチ３２は、互いに接続された第１及び第２のＮチャンネルＭＯＳＦＥＴ１３，１４の各々のゲート端子と、互いに接続された第２のＮチャンネルＭＯＳＦＥＴ１４及び第３のＰチャンネルＭＯＳＦＥＴ１２の各々のドレイン端子との間に介在し、省電力モードで開くように制御される。第２のプルアップスイッチ３１は、省電力モード時に第２のＰチャンネルＭＯＳＦＥＴ１１のソース端子及びバックゲート端子、第３のＰチャンネルＭＯＳＦＥＴ１２のソース端子及びバックゲート端子、並びに第１のＰチャンネルＭＯＳＦＥＴ１０のドレイン端子の各電圧をＡＶＤＤに固定する。第３のプルアップスイッチ３３は、省電力モード時に第２のＮチャンネルＭＯＳＦＥＴ１４のドレイン端子及び第３のＰチャンネルＭＯＳＦＥＴ１２のドレイン端子の各電圧をＡＶＤＤに固定する。第４のプルアップスイッチ３４は、省電力モード時に第２のＰチャンネルＭＯＳＦＥＴ１１及び第１のＮチャンネルＭＯＳＦＥＴ１３の各々のドレイン端子、並びにＯＵＴ端子の各電圧をＡＶＤＤに固定する。なお、図２の場合と同様にプルダウンスイッチ２７は、省電力モード時に第１及び第２のＮチャンネルＭＯＳＦＥＴ１３，１４の各々のゲート端子の電圧をＡＶＳＳに固定する。
【００２０】
図３の差動増幅器の省電力モードでは、第２及び第３のＰチャンネルＭＯＳＦＥＴ１１，１２の各々のゲート端子、ソース端子、ドレイン端子、バックゲート端子の各電圧が全て同電圧（＝ＡＶＤＤ）に固定され、また第１及び第２のＮチャンネルＭＯＳＦＥＴ１３，１４のゲート端子同士、ソース端子同士、ドレイン端子同士、バックゲート端子同士の電圧がそれぞれ等しくなる。この状態で熱ストレスが加わっても、第２及び第３のＰチャンネルＭＯＳＦＥＴ１１，１２の特性変動が防止されるとともに、第１及び第２のＮチャンネルＭＯＳＦＥＴ１３，１４の特性変動量の差異が抑制される。その結果、図３の差動増幅器のオフセット電圧の変動が防止される。
【００２１】
図４の差動増幅器では、図３中のプルアップスイッチ３１の機能を第１のＰチャンネルＭＯＳＦＥＴ１０に肩代わりさせている。そのため、図３中のプルアップスイッチ２０に代えて図４ではプルダウンスイッチ３５が設けられる。このプルダウンスイッチ３５は、省電力モードにおいて第１のＰチャンネルＭＯＳＦＥＴ１０のゲート端子の電圧をＡＶＳＳに引き下げることにより当該第１のＰチャンネルＭＯＳＦＥＴ１０をオンさせるためのスイッチであって、省電力モード時の第２のＰチャンネルＭＯＳＦＥＴ１１のソース端子及びバックゲート端子、第３のＰチャンネルＭＯＳＦＥＴ１２のソース端子及びバックゲート端子、並びに第１のＰチャンネルＭＯＳＦＥＴ１０のドレイン端子の各電圧を、当該第１のＰチャンネルＭＯＳＦＥＴ１０を介してＡＶＤＤに固定するものである。第２及び第３のＰチャンネルＭＯＳＦＥＴ１１，１２を流れる電流は、省電力モード時に第１及び第２のＮチャンネルＭＯＳＦＥＴ１３，１４が遮断する。
【００２２】
図４の差動増幅器の省電力モードでも、図３の場合と同様に、第２及び第３のＰチャンネルＭＯＳＦＥＴ１１，１２の各々のゲート端子、ソース端子、ドレイン端子、バックゲート端子の各電圧が全て同電圧（＝ＡＶＤＤ）に固定され、また第１及び第２のＮチャンネルＭＯＳＦＥＴ１３，１４のゲート端子同士、ソース端子同士、ドレイン端子同士、バックゲート端子同士の電圧がそれぞれ等しくなる。この状態で熱ストレスが加わっても、第２及び第３のＰチャンネルＭＯＳＦＥＴ１１，１２の特性変動が防止されるとともに、第１及び第２のＮチャンネルＭＯＳＦＥＴ１３，１４の特性変動量の差異が抑制される。その結果、図４の差動増幅器のオフセット電圧の変動が防止される。
【００２３】
図５の差動増幅器は、相補的差動入力段１００及びカスコード段２００からなり、差動入力（ＩＮＰ，ＩＮＭ）信号を受け取り、差動出力（ＯＵＴＰ，ＯＵＴＭ）信号を供給するものである。
【００２４】
相補的差動入力段１００は、第１、第２及び第３のＰチャンネルＭＯＳＦＥＴ４０，４１，４２と、第１、第２及び第３のＮチャンネルＭＯＳＦＥＴ５０，５１，５２とを基本構成としている。第１のＰチャンネルＭＯＳＦＥＴ４０は、通常モードではそのゲート端子にバイアス電圧Ｖｂ１を受けて電流源トランジスタとして機能し、省電力モードではパワーダウンスイッチとして機能するものであり、そのソース端子及びバックゲート端子がＡＶＤＤに接続されている。第２及び第３のＰチャンネルＭＯＳＦＥＴ４１，４２は、１対の差動入力トランジスタを構成している。第２のＰチャンネルＭＯＳＦＥＴ４１はＩＮＰ信号を、第３のＰチャンネルＭＯＳＦＥＴ４２はＩＮＭ信号を各々のゲート端子に受け取るための入力トランジスタである。第２及び第３のＰチャンネルＭＯＳＦＥＴ４１，４２の各々のソース端子は、第１のＰチャンネルＭＯＳＦＥＴ４０のドレイン端子に共通接続されている。第２及び第３のＰチャンネルＭＯＳＦＥＴ４１，４２の各々のバックゲート端子は、互いに直結されている。第１のＮチャンネルＭＯＳＦＥＴ５０は、通常モードではそのゲート端子にバイアス電圧Ｖｂ２を受けて電流源トランジスタとして機能し、省電力モードではプルダウンスイッチとして機能するものであり、そのソース端子及びバックゲート端子がＡＶＳＳに接続されている。第２及び第３のＮチャンネルＭＯＳＦＥＴ５１，５２は、第２及び第３のＰチャンネルＭＯＳＦＥＴ４１，４２に対して相補的に接続されて、他の１対の差動入力トランジスタを構成している。すなわち、第２のＮチャンネルＭＯＳＦＥＴ５１はＩＮＰ信号を、第３のＮチャンネルＭＯＳＦＥＴ５２はＩＮＭ信号を各々のゲート端子に受け取るための入力トランジスタである。第２及び第３のＮチャンネルＭＯＳＦＥＴ５１，５２の各々のソース端子は、第１のＮチャンネルＭＯＳＦＥＴ５０のドレイン端子に共通接続されている。第２及び第３のＮチャンネルＭＯＳＦＥＴ５１，５２の各々のバックゲート端子は、いずれもＡＶＳＳに接続されている。
【００２５】
この相補的差動入力段１００は、第１、第２及び第３のプルアップスイッチ６０，６５，６７と、第１及び第２の入力スイッチ６１，６２と、第１、第２及び第３のプルダウンスイッチ６３，６４，６６とを更に備えている。第１のプルアップスイッチ６０は、第１のＰチャンネルＭＯＳＦＥＴ４０のゲート端子とＡＶＤＤとの間に介在して、省電力モードで閉じるように制御される。第１の入力スイッチ６１はＩＮＰ信号と第２のＰチャンネルＭＯＳＦＥＴ４１及び第２のＮチャンネルＭＯＳＦＥＴ５１の各々のゲート端子との間に、第２の入力スイッチ６２はＩＮＭ信号と第３のＰチャンネルＭＯＳＦＥＴ４２及び第３のＮチャンネルＭＯＳＦＥＴ５２の各々のゲート端子との間にそれぞれ介在して、いずれも省電力モードで開くように制御される。第１のプルダウンスイッチ６３は第２のＰチャンネルＭＯＳＦＥＴ４１及び第２のＮチャンネルＭＯＳＦＥＴ５１の各々のゲート端子とＡＶＳＳとの間に、第２のプルダウンスイッチ６４は第３のＰチャンネルＭＯＳＦＥＴ４２及び第３のＮチャンネルＭＯＳＦＥＴ５２の各々のゲート端子とＡＶＳＳとの間にそれぞれ介在して、いずれも省電力モードで閉じるように制御される。第２のプルアップスイッチ６５は、第２及び第３のＰチャンネルＭＯＳＦＥＴ４１，４２の各々のバックゲート端子とＡＶＤＤとの間に介在して、省電力モードで開くように制御される。第３のプルダウンスイッチ６６は、第２及び第３のＰチャンネルＭＯＳＦＥＴ４１，４２の各々のバックゲート端子とＡＶＳＳとの間に介在して、省電力モードで閉じるように制御される。第３のプルアップスイッチ６７は、第１のＮチャンネルＭＯＳＦＥＴ５０のゲート端子とＡＶＤＤとの間に介在して、省電力モードで閉じるように制御される。
【００２６】
カスコード段２００は、第４、第５、第６及び第７のＰチャンネルＭＯＳＦＥＴ７０，７１，７２，７３と、第４、第５、第６及び第７のＮチャンネルＭＯＳＦＥＴ８０，８１，８２，８３とを基本構成としている。第４及び第５のＰチャンネルＭＯＳＦＥＴ７０，７１は、通常モードでは各々のゲート端子にバイアス電圧Ｖｂ３を受けて第２及び第３のＮチャンネルＭＯＳＦＥＴ５１，５２の各々のドレイン端子へ電流を流し、省電力モードではパワーダウンスイッチとして機能するものである。第４及び第５のＮチャンネルＭＯＳＦＥＴ８０，８１は、通常モードでは各々のゲート端子にバイアス電圧Ｖｂ４を受けて第２及び第３のＰチャンネルＭＯＳＦＥＴ４１，４２の各々のドレイン端子から電流の供給を受け、省電力モードではプルダウンスイッチとして機能するものである。第６及び第７のＰチャンネルＭＯＳＦＥＴ７２，７３は各々のゲート端子にバイアス電圧Ｖｂ５を、第６及び第７のＮチャンネルＭＯＳＦＥＴ８２，８３は各々のゲート端子にバイアス電圧Ｖｂ６をそれぞれ受けて、ＯＵＴＰ端子及びＯＵＴＭ端子を介して差動出力信号を供給するように接続されている。
【００２７】
このカスコード段２００は、第４及び第５のプルアップスイッチ９０，９１を更に備えている。第４のプルアップスイッチ９０は、第４及び第５のＰチャンネルＭＯＳＦＥＴ７０，７１の各々のゲート端子とＡＶＤＤとの間に介在して、省電力モードで閉じるように制御される。第５のプルアップスイッチ９１は、第４及び第５のＮチャンネルＭＯＳＦＥＴ８０，８１の各々のゲート端子とＡＶＤＤとの間に介在して、省電力モードで閉じるように制御される。
【００２８】
図５の差動増幅器の省電力モードでは、第２及び第３のＰチャンネルＭＯＳＦＥＴ４１，４２の各々のゲート端子、ソース端子、ドレイン端子、バックゲート端子の各電圧が全て同電圧（＝ＡＶＳＳ）に固定され、また第２及び第３のＮチャンネルＭＯＳＦＥＴ５１，５２の各々のゲート端子、ソース端子、ドレイン端子、バックゲート端子の各電圧が全て同電圧（＝ＡＶＳＳ）に固定される。この状態で熱ストレスが加わっても、第２及び第３のＰチャンネルＭＯＳＦＥＴ４１，４２の特性変動が防止されるとともに、第２及び第３のＮチャンネルＭＯＳＦＥＴ５１，５２の特性変動も防止される。その結果、図５の差動増幅器のオフセット電圧の変動が防止される。
【００２９】
なお、図１〜図５中の各スイッチは、ＰチャンネルＭＯＳＦＥＴのみを用いたＰＭＯＳスイッチ、ＮチャンネルＭＯＳＦＥＴのみを用いたＮＭＯＳスイッチ、ＰチャンネルＭＯＳＦＥＴとＮチャンネルＭＯＳＦＥＴとを並列に接続したＣＭＯＳスイッチのいずれでも構わない。
【００３０】
また、本発明は、ＭＯＳＦＥＴで構成された差動増幅器に限らず、差動信号を受け取る少なくとも１対のＦＥＴを備えた半導体集積回路一般に広く適用可能である。
【００３１】
【発明の効果】
以上説明してきたとおり、本発明によれば、半導体集積回路の省電力モード時にＦＥＴ対のゲート端子同士、ソース端子同士、ドレイン端子同士、バックゲート端子同士の電圧をそれぞれ等しくすることとしたので、熱ストレスに起因したＦＥＴ対の特性変動量の差異が抑制される。差動増幅器の入力トランジスタとして機能するＰチャンネルＭＯＳＦＥＴ対の特性変動量の差異を抑制すると、当該差動増幅器のオフセット電圧の変動を防止することができる。
【００３２】
また、半導体集積回路の省電力モード時にＦＥＴ対の各々のゲート端子、ソース端子、ドレイン端子、バックゲート端子の各電圧を全て同じ電圧に固定することにより、熱ストレスに起因したＦＥＴ対の各々の特性変動そのものを防止することもできる。
【図面の簡単な説明】
【図１】本発明に係る半導体集積回路中の差動増幅器の構成例を示す回路図である。
【図２】本発明に係る半導体集積回路中の差動増幅器の他の構成例を示す回路図である。
【図３】本発明に係る半導体集積回路中の差動増幅器の更に他の構成例を示す回路図である。
【図４】本発明に係る半導体集積回路中の差動増幅器の更に他の構成例を示す回路図である。
【図５】本発明に係る半導体集積回路中の差動増幅器の更に他の構成例を示す回路図である。
【符号の説明】
１０ ＰチャンネルＭＯＳＦＥＴ（電流源トランジスタ）
１１，１２ ＰチャンネルＭＯＳＦＥＴ（差動入力トランジスタ）
１３，１４ ＮチャンネルＭＯＳＦＥＴ（カレントミラー回路）
１５ バイアス回路
２０ プルアップスイッチ
２１，２２ 入力スイッチ
２３，２４ プルダウンスイッチ
２５ イコライズスイッチ
２６，２７，２８ プルダウンスイッチ
２９，３０，３１ プルアップスイッチ
３２ 切り離しスイッチ
３３，３４ プルアップスイッチ
３５ プルダウンスイッチ
４０ ＰチャンネルＭＯＳＦＥＴ（電流源トランジスタ）
４１，４２ ＰチャンネルＭＯＳＦＥＴ（差動入力トランジスタ）
５０ ＮチャンネルＭＯＳＦＥＴ（電流源トランジスタ）
５１，５２ ＮチャンネルＭＯＳＦＥＴ（差動入力トランジスタ）
６０，６５，６７ プルアップスイッチ
６１，６２ 入力スイッチ
６３，６４，６６ プルダウンスイッチ
７０，７１，７２，７３ ＰチャンネルＭＯＳＦＥＴ
８０，８１，８２，８３ ＮチャンネルＭＯＳＦＥＴ
９０，９１ プルアップスイッチ
１００ 相補的差動入力段
２００ カスコード段
ＡＶＤＤ，ＡＶＳＳ 電源
ＩＮＰ，ＩＮＭ 差動入力信号
ＯＵＴ 出力信号
ＯＵＴＰ，ＯＵＴＭ 差動出力信号
Ｖｂ１〜Ｖｂ６ バイアス電圧

Claims (14)

1. 差動信号を受け取る少なくとも１対の電界効果トランジスタ（ＦＥＴ）と、
   前記少なくとも１対のＦＥＴの各々を流れる電流が遮断される省電力モード時に当該少なくとも１対のＦＥＴのゲート端子同士、ソース端子同士、ドレイン端子同士、バックゲート端子同士の電圧をそれぞれ等しくするための手段とを備えたことを特徴とする半導体集積回路。
2. 請求項１記載の半導体集積回路において、
   前記省電力モード時に前記少なくとも１対のＦＥＴの各々のゲート端子、ソース端子、ドレイン端子、バックゲート端子の各電圧を全て同じ電圧に固定するための手段を更に備えたことを特徴とする半導体集積回路。
3. 請求項１記載の半導体集積回路において、
   前記少なくとも１対のＦＥＴは、いずれもＭＯＳＦＥＴであることを特徴とする半導体集積回路。
4. 請求項１記載の半導体集積回路において、
   前記少なくとも１対のＦＥＴは、いずれもＰチャンネルＭＯＳＦＥＴであることを特徴とする半導体集積回路。
5. 請求項１記載の半導体集積回路において、
   前記少なくとも１対のＦＥＴは、互いに相補的に接続された、１対のＰチャンネルＭＯＳＦＥＴと１対のＮチャンネルＭＯＳＦＥＴとを含むことを特徴とする半導体集積回路。
6. 電流源トランジスタとして機能する第１のＰチャンネルＭＯＳＦＥＴと、前記電流源トランジスタに接続されて差動入力トランジスタとして機能する第２及び第３のＰチャンネルＭＯＳＦＥＴと、前記差動入力トランジスタに接続されてカレントミラー回路として機能する第１及び第２のＮチャンネルＭＯＳＦＥＴとを備えた差動増幅器であって、
   前記差動増幅器を流れる電流が遮断される省電力モード時に前記第２及び第３のＰチャンネルＭＯＳＦＥＴのゲート端子同士、ソース端子同士、ドレイン端子同士、バックゲート端子同士の電圧をそれぞれ等しくするための手段を更に備えたことを特徴とする差動増幅器。
7. 請求項６記載の差動増幅器において、
   前記省電力モード時に前記第１及び第２のＮチャンネルＭＯＳＦＥＴのゲート端子同士、ソース端子同士、ドレイン端子同士、バックゲート端子同士の電圧をそれぞれ等しくするための手段を更に備えたことを特徴とする差動増幅器。
8. 請求項７記載の差動増幅器において、
   前記第２のＰチャンネルＭＯＳＦＥＴのソース端子及びバックゲート端子と、前記第３のＰチャンネルＭＯＳＦＥＴのソース端子及びバックゲート端子とは互いに直結され、かつ更に前記第１のＰチャンネルＭＯＳＦＥＴのドレイン端子に接続され、
   前記第１及び第２のＮチャンネルＭＯＳＦＥＴの各々のゲート端子は互いに接続され、かつ更に前記第２のＮチャンネルＭＯＳＦＥＴのドレイン端子及び前記第３のＰチャンネルＭＯＳＦＥＴのドレイン端子に接続され、
   前記第２のＰチャンネルＭＯＳＦＥＴ及び前記第１のＮチャンネルＭＯＳＦＥＴの各々のドレイン端子は出力端子を構成するように互いに接続され、
   前記第１のＮチャンネルＭＯＳＦＥＴのソース端子はグランド電圧に接続され、かつ該ソース端子に当該第１のＮチャンネルＭＯＳＦＥＴのバックゲート端子が直結され、
   前記第２のＮチャンネルＭＯＳＦＥＴのソース端子は前記グランド電圧に接続され、かつ該ソース端子に当該第２のＮチャンネルＭＯＳＦＥＴのバックゲート端子が直結されており、
   前記省電力モード時に前記差動増幅器を流れる電流を遮断するように前記第１のＰチャンネルＭＯＳＦＥＴのゲート端子の電圧を引き上げるためのプルアップスイッチと、
   前記省電力モード時に前記第２及び第３のＰチャンネルＭＯＳＦＥＴの各々のゲート端子を差動入力信号から切り離し、かつ当該第２及び第３のＰチャンネルＭＯＳＦＥＴの各々のゲート端子の電圧を同じ電圧に固定するためのスイッチ手段と、
   前記省電力モード時に前記第１及び第２のＮチャンネルＭＯＳＦＥＴの各々のゲート端子、前記第２のＮチャンネルＭＯＳＦＥＴのドレイン端子、並びに前記第３のＰチャンネルＭＯＳＦＥＴのドレイン端子と、前記第２のＰチャンネルＭＯＳＦＥＴ及び前記第１のＮチャンネルＭＯＳＦＥＴの各々のドレイン端子、並びに前記出力端子とを互いに連結することにより、これらの端子の電圧を全て等しくするためのイコライズスイッチとを備えたことを特徴とする差動増幅器。
9. 電流源トランジスタとして機能する第１のＰチャンネルＭＯＳＦＥＴと、前記電流源トランジスタに接続されて差動入力トランジスタとして機能する第２及び第３のＰチャンネルＭＯＳＦＥＴと、前記差動入力トランジスタに接続されてカレントミラー回路として機能する第１及び第２のＮチャンネルＭＯＳＦＥＴとを備えた差動増幅器であって、
   前記差動増幅器を流れる電流が遮断される省電力モード時に前記第２及び第３のＰチャンネルＭＯＳＦＥＴの各々のゲート端子、ソース端子、ドレイン端子、バックゲート端子の各電圧を全て同電圧に固定するための手段を更に備えたことを特徴とする差動増幅器。
10. 請求項９記載の差動増幅器において、
    前記省電力モード時に前記第１及び第２のＮチャンネルＭＯＳＦＥＴの各々のゲート端子、ソース端子、ドレイン端子、バックゲート端子の各電圧を全て同電圧に固定するための手段を更に備えたことを特徴とする差動増幅器。
11. 請求項１０記載の差動増幅器において、
    前記第２のＰチャンネルＭＯＳＦＥＴのソース端子及びバックゲート端子と、前記第３のＰチャンネルＭＯＳＦＥＴのソース端子及びバックゲート端子とは互いに直結され、かつ更に前記第１のＰチャンネルＭＯＳＦＥＴのドレイン端子に接続され、
    前記第１及び第２のＮチャンネルＭＯＳＦＥＴの各々のゲート端子は互いに接続され、かつ更に前記第２のＮチャンネルＭＯＳＦＥＴのドレイン端子及び前記第３のＰチャンネルＭＯＳＦＥＴのドレイン端子に接続され、
    前記第２のＰチャンネルＭＯＳＦＥＴ及び前記第１のＮチャンネルＭＯＳＦＥＴの各々のドレイン端子は出力端子を構成するように互いに接続され、
    前記第１のＮチャンネルＭＯＳＦＥＴのソース端子はグランド電圧に接続され、かつ該ソース端子に当該第１のＮチャンネルＭＯＳＦＥＴのバックゲート端子が直結され、
    前記第２のＮチャンネルＭＯＳＦＥＴのソース端子は前記グランド電圧に接続され、かつ該ソース端子に当該第２のＮチャンネルＭＯＳＦＥＴのバックゲート端子が直結されており、
    前記省電力モード時に前記差動増幅器を流れる電流を遮断するように前記第１のＰチャンネルＭＯＳＦＥＴのゲート端子の電圧を引き上げるためのプルアップスイッチと、
    前記省電力モード時に前記第２のＰチャンネルＭＯＳＦＥＴのゲート端子を差動入力信号の一方から切り離し、かつ当該第２のＰチャンネルＭＯＳＦＥＴのゲート端子の電圧を前記グランド電圧に固定するための第１の入力及びプルダウンスイッチと、
    前記省電力モード時に前記第３のＰチャンネルＭＯＳＦＥＴのゲート端子を前記差動入力信号の他方から切り離し、かつ当該第３のＰチャンネルＭＯＳＦＥＴのゲート端子の電圧を前記グランド電圧に固定するための第２の入力及びプルダウンスイッチと、
    前記省電力モード時に前記第２のＰチャンネルＭＯＳＦＥＴのソース端子及びバックゲート端子、前記第３のＰチャンネルＭＯＳＦＥＴのソース端子及びバックゲート端子、並びに前記第１のＰチャンネルＭＯＳＦＥＴのドレイン端子の各電圧を前記グランド電圧に固定するための第１のプルダウンスイッチと、
    前記省電力モード時に前記第１及び第２のＮチャンネルＭＯＳＦＥＴの各々のゲート端子、前記第２のＮチャンネルＭＯＳＦＥＴのドレイン端子、並びに前記第３のＰチャンネルＭＯＳＦＥＴのドレイン端子の各電圧を前記グランド電圧に固定するための第２のプルダウンスイッチと、
    前記省電力モード時に前記第２のＰチャンネルＭＯＳＦＥＴ及び前記第１のＮチャンネルＭＯＳＦＥＴの各々のドレイン端子、並びに前記出力端子の各電圧を前記グランド電圧に固定するための第３のプルダウンスイッチとを備えたことを特徴とする差動増幅器。
12. 請求項９記載の差動増幅器において、
    前記省電力モード時に前記第１及び第２のＮチャンネルＭＯＳＦＥＴのゲート端子同士、ソース端子同士、ドレイン端子同士、バックゲート端子同士の電圧をそれぞれ等しくするための手段を更に備えたことを特徴とする差動増幅器。
13. 請求項１２記載の差動増幅器において、
    前記第２のＰチャンネルＭＯＳＦＥＴのソース端子及びバックゲート端子と、前記第３のＰチャンネルＭＯＳＦＥＴのソース端子及びバックゲート端子とは互いに直結され、かつ更に前記第１のＰチャンネルＭＯＳＦＥＴのドレイン端子に接続され、
    前記第１及び第２のＮチャンネルＭＯＳＦＥＴの各々のゲート端子は互いに接続され、かつ更に前記省電力モード時に開かれる切り離しスイッチを介して前記第２のＮチャンネルＭＯＳＦＥＴのドレイン端子及び前記第３のＰチャンネルＭＯＳＦＥＴのドレイン端子に接続され、
    前記第２のＰチャンネルＭＯＳＦＥＴ及び前記第１のＮチャンネルＭＯＳＦＥＴの各々のドレイン端子は出力端子を構成するように互いに接続され、
    前記第１のＮチャンネルＭＯＳＦＥＴのソース端子はグランド電圧に接続され、かつ該ソース端子に当該第１のＮチャンネルＭＯＳＦＥＴのバックゲート端子が直結され、
    前記第２のＮチャンネルＭＯＳＦＥＴのソース端子は前記グランド電圧に接続され、かつ該ソース端子に当該第２のＮチャンネルＭＯＳＦＥＴのバックゲート端子が直結されており、
    前記省電力モード時に前記差動増幅器を流れる電流を遮断するように前記第１のＰチャンネルＭＯＳＦＥＴのゲート端子の電圧を引き上げるための第１のプルアップスイッチと、
    前記省電力モード時に前記第２のＰチャンネルＭＯＳＦＥＴのゲート端子を差動入力信号の一方から切り離し、かつ当該第２のＰチャンネルＭＯＳＦＥＴのゲート端子の電圧を電源電圧に固定するための第１の入力及びプルアップスイッチと、
    前記省電力モード時に前記第３のＰチャンネルＭＯＳＦＥＴのゲート端子を前記差動入力信号の他方から切り離し、かつ当該第３のＰチャンネルＭＯＳＦＥＴのゲート端子の電圧を前記電源電圧に固定するための第２の入力及びプルアップスイッチと、
    前記省電力モード時に前記第２のＰチャンネルＭＯＳＦＥＴのソース端子及びバックゲート端子、前記第３のＰチャンネルＭＯＳＦＥＴのソース端子及びバックゲート端子、並びに前記第１のＰチャンネルＭＯＳＦＥＴのドレイン端子の各電圧を前記電源電圧に固定するための第２のプルアップスイッチと、
    前記省電力モード時に前記第１及び第２のＮチャンネルＭＯＳＦＥＴの各々のゲート端子の電圧を前記グランド電圧に固定するためのプルダウンスイッチと、
    前記省電力モード時に前記第２のＮチャンネルＭＯＳＦＥＴのドレイン端子及び前記第３のＰチャンネルＭＯＳＦＥＴのドレイン端子の各電圧を前記電源電圧に固定するための第３のプルアップスイッチと、
    前記省電力モード時に前記第２のＰチャンネルＭＯＳＦＥＴ及び前記第１のＮチャンネルＭＯＳＦＥＴの各々のドレイン端子、並びに前記出力端子の各電圧を前記電源電圧に固定するための第４のプルアップスイッチとを備えたことを特徴とする差動増幅器。
14. 請求項１２記載の差動増幅器において、
    前記第２のＰチャンネルＭＯＳＦＥＴのソース端子及びバックゲート端子と、前記第３のＰチャンネルＭＯＳＦＥＴのソース端子及びバックゲート端子とは互いに直結され、かつ更に前記第１のＰチャンネルＭＯＳＦＥＴのドレイン端子に接続され、
    前記第１及び第２のＮチャンネルＭＯＳＦＥＴの各々のゲート端子は互いに接続され、かつ更に前記省電力モード時に開かれる切り離しスイッチを介して前記第２のＮチャンネルＭＯＳＦＥＴのドレイン端子及び前記第３のＰチャンネルＭＯＳＦＥＴのドレイン端子に接続され、
    前記第２のＰチャンネルＭＯＳＦＥＴ及び前記第１のＮチャンネルＭＯＳＦＥＴの各々のドレイン端子は出力端子を構成するように互いに接続され、
    前記第１のＮチャンネルＭＯＳＦＥＴのソース端子はグランド電圧に接続され、かつ該ソース端子に当該第１のＮチャンネルＭＯＳＦＥＴのバックゲート端子が直結され、
    前記第２のＮチャンネルＭＯＳＦＥＴのソース端子は前記グランド電圧に接続され、かつ該ソース端子に当該第２のＮチャンネルＭＯＳＦＥＴのバックゲート端子が直結されており、
    前記省電力モード時に前記第２のＰチャンネルＭＯＳＦＥＴのソース端子及びバックゲート端子、前記第３のＰチャンネルＭＯＳＦＥＴのソース端子及びバックゲート端子、並びに前記第１のＰチャンネルＭＯＳＦＥＴのドレイン端子の各電圧を、前記第１のＰチャンネルＭＯＳＦＥＴを介して電源電圧に固定するように、前記第１のＰチャンネルＭＯＳＦＥＴのゲート端子の電圧を引き下げるための第１のプルダウンスイッチと、
    前記省電力モード時に前記第２のＰチャンネルＭＯＳＦＥＴのゲート端子を差動入力信号の一方から切り離し、かつ当該第２のＰチャンネルＭＯＳＦＥＴのゲート端子の電圧を前記電源電圧に固定するための第１の入力及びプルアップスイッチと、
    前記省電力モード時に前記第３のＰチャンネルＭＯＳＦＥＴのゲート端子を前記差動入力信号の他方から切り離し、かつ当該第３のＰチャンネルＭＯＳＦＥＴのゲート端子の電圧を前記電源電圧に固定するための第２の入力及びプルアップスイッチと、
    前記省電力モード時に前記差動増幅器を流れる電流を遮断するように前記第１及び第２のＮチャンネルＭＯＳＦＥＴの各々のゲート端子の電圧を前記グランド電圧に固定するための第２のプルダウンスイッチと、
    前記省電力モード時に前記第２のＮチャンネルＭＯＳＦＥＴのドレイン端子及び前記第３のＰチャンネルＭＯＳＦＥＴのドレイン端子の各電圧を前記電源電圧に固定するための第１のプルアップスイッチと、
    前記省電力モード時に前記第２のＰチャンネルＭＯＳＦＥＴ及び前記第１のＮチャンネルＭＯＳＦＥＴの各々のドレイン端子、並びに前記出力端子の各電圧を前記電源電圧に固定するための第２のプルアップスイッチとを備えたことを特徴とする差動増幅器。

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