JPH09172362A - 出力バッファ回路 - Google Patents
出力バッファ回路Info
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- JPH09172362A JPH09172362A JP7332199A JP33219995A JPH09172362A JP H09172362 A JPH09172362 A JP H09172362A JP 7332199 A JP7332199 A JP 7332199A JP 33219995 A JP33219995 A JP 33219995A JP H09172362 A JPH09172362 A JP H09172362A
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Abstract
(57)【要約】
【課題】ワイドレンジＳＲＡＭ等に内蔵される出力バッ
ファ回路に関して、低電圧動作時のデータ出力の高速化
あるいは高電圧動作時のノイズ耐圧強化のため、出力ト
ランジスタのゲートレベルを電源電圧に応じて制御する
手段を用いた場合に発生するパワーダウン時等における
消費電流の増大を防止する。 【解決手段】出力トランジスタのゲートレベルを電源電
圧の大きさに応じて制御するゲート電圧制御回路を備え
た出力バッファ回路において、前記ゲート電圧制御回路
をオートパワーダウン信号、出力制御信号等によって動
作制御することで、パワーダウン時等にゲート電圧制御
回路の電流経路を遮断してＯＦＦ状態とし、ゲート電圧
制御回路がＯＦＦ状態の時に前記出力トランジスタをＯ
Ｎ状態に設定する手段を設けた。
ファ回路に関して、低電圧動作時のデータ出力の高速化
あるいは高電圧動作時のノイズ耐圧強化のため、出力ト
ランジスタのゲートレベルを電源電圧に応じて制御する
手段を用いた場合に発生するパワーダウン時等における
消費電流の増大を防止する。 【解決手段】出力トランジスタのゲートレベルを電源電
圧の大きさに応じて制御するゲート電圧制御回路を備え
た出力バッファ回路において、前記ゲート電圧制御回路
をオートパワーダウン信号、出力制御信号等によって動
作制御することで、パワーダウン時等にゲート電圧制御
回路の電流経路を遮断してＯＦＦ状態とし、ゲート電圧
制御回路がＯＦＦ状態の時に前記出力トランジスタをＯ
Ｎ状態に設定する手段を設けた。
Description
【０００１】
【発明の属する技術分野】本発明は半導体集積回路に関
し、特に出力バッファ回路に関するものである。
し、特に出力バッファ回路に関するものである。
【０００２】
【従来の技術】図５は、従来の出力バッファ回路の一例
を示す図である。図５における１は高電位電源（以後、
ＶＣＣと略記）に接続された出力トランジスタで、出力
端子３にＨｉｇｈデータを出力する機能を持つＰチャネ
ルトランジスタである。２は低電位電源（以後、ＧＮＤ
と略記）に接続された出力トランジスタで、出力端子３
にＬｏｗデータを出力する機能を持つＮチャネルトラン
ジスタである。６は前記出力トランジスタの動作を制御
する論理回路で、以後出力トランジスタ駆動回路と呼
ぶ。７は出力トランジスタのゲートレベルを電源電圧に
応じて制御するゲート電圧制御回路で、Ｐチャネルトラ
ンジスタ４とＮチャネルトランジスタ５と電源電圧検出
及び電源回路８とで構成されている。電源電圧検出及び
電源回路８は、電源電圧が低いときは端子９の電位をＧ
ＮＤレベルにし、電源電圧が上がるにつれて端子９の電
位を図６に示す様に線形に上げていく機能を持つ。図５
中の／ＤＢ、／ＯＥは出力トランジスタ駆動回路６を制
御するデータ信号、出力制御信号である。また、ＣＳは
チップを活性化状態に設定するチップセレクト信号であ
る。
を示す図である。図５における１は高電位電源（以後、
ＶＣＣと略記）に接続された出力トランジスタで、出力
端子３にＨｉｇｈデータを出力する機能を持つＰチャネ
ルトランジスタである。２は低電位電源（以後、ＧＮＤ
と略記）に接続された出力トランジスタで、出力端子３
にＬｏｗデータを出力する機能を持つＮチャネルトラン
ジスタである。６は前記出力トランジスタの動作を制御
する論理回路で、以後出力トランジスタ駆動回路と呼
ぶ。７は出力トランジスタのゲートレベルを電源電圧に
応じて制御するゲート電圧制御回路で、Ｐチャネルトラ
ンジスタ４とＮチャネルトランジスタ５と電源電圧検出
及び電源回路８とで構成されている。電源電圧検出及び
電源回路８は、電源電圧が低いときは端子９の電位をＧ
ＮＤレベルにし、電源電圧が上がるにつれて端子９の電
位を図６に示す様に線形に上げていく機能を持つ。図５
中の／ＤＢ、／ＯＥは出力トランジスタ駆動回路６を制
御するデータ信号、出力制御信号である。また、ＣＳは
チップを活性化状態に設定するチップセレクト信号であ
る。
【０００３】現状、出力バッファ回路に関しては、例え
ば、電源電圧２．７Ｖ〜５．５Ｖの広い電圧範囲で動作
するスタティックランダムアクセスメモリ（以後、ワイ
ドレンジＳＲＡＭと略記）で使用した場合、図５におけ
るトランジスタ１からトランジスタ２へ、あるいはＶＣ
ＣまたはＧＮＤから端子３へ急峻に大きな電流が流れる
と電源配線のインピーダンスによる電源線の電位変化が
起こるために、これがノイズとなって内部回路の誤動作
を引き起こすことが問題となっている。対策として出力
トランジスタの電流供給能力を小さくする方法が考えら
れるが、出力トランジスタの電流供給能力を小さくする
と、低電源動作時に”Ｈｉｇｈ”または、”Ｌｏｗ”出
力のアクセスタイムが極端に遅くなるという問題があっ
た。図５は、この問題の解決策の一つとして考えられた
回路で、低電圧動作時の”Ｈｉｇｈ”出力の高速化と高
電圧動作時のノイズ抑制の両立を狙った回路である。
ば、電源電圧２．７Ｖ〜５．５Ｖの広い電圧範囲で動作
するスタティックランダムアクセスメモリ（以後、ワイ
ドレンジＳＲＡＭと略記）で使用した場合、図５におけ
るトランジスタ１からトランジスタ２へ、あるいはＶＣ
ＣまたはＧＮＤから端子３へ急峻に大きな電流が流れる
と電源配線のインピーダンスによる電源線の電位変化が
起こるために、これがノイズとなって内部回路の誤動作
を引き起こすことが問題となっている。対策として出力
トランジスタの電流供給能力を小さくする方法が考えら
れるが、出力トランジスタの電流供給能力を小さくする
と、低電源動作時に”Ｈｉｇｈ”または、”Ｌｏｗ”出
力のアクセスタイムが極端に遅くなるという問題があっ
た。図５は、この問題の解決策の一つとして考えられた
回路で、低電圧動作時の”Ｈｉｇｈ”出力の高速化と高
電圧動作時のノイズ抑制の両立を狙った回路である。
【０００４】図５の出力バッファ回路の動作について、
ワイドレンジＳＲＡＭに使用した場合で説明する。／Ｄ
Ｂ信号、／ＯＥ信号を受けて、出力トランジスタ駆動回
路６の出力信号が決定され、その出力信号がゲート電圧
制御回路７、及びトランジスタ２への入力信号となる。
ワイドレンジＳＲＡＭに使用した場合で説明する。／Ｄ
Ｂ信号、／ＯＥ信号を受けて、出力トランジスタ駆動回
路６の出力信号が決定され、その出力信号がゲート電圧
制御回路７、及びトランジスタ２への入力信号となる。
【０００５】ここでまず、端子３に”Ｈｉｇｈ”を出力
する場合を考える。端子３の出力が”Ｈｉｇｈ”となる
のは、ゲート電圧制御回路７への入力信号が”Ｈｉｇ
ｈ”で、かつトランジスタ２への入力信号が”Ｌｏｗ”
の時である。トランジスタ２の入力信号が”Ｌｏｗ”で
あるので、トランジスタ２はＯＦＦ状態である。また、
ゲート電圧制御回路７への入力信号が”Ｈｉｇｈ”であ
るので、トランジスタ４はＯＦＦ状態でトランジスタ５
がＯＮ状態となる。ここで、電源電圧が低い場合は電源
電圧検出及び電源回路８の働きにより端子９がＧＮＤレ
ベルに設定されるのでトランジスタ５のドレイン電圧、
すなわちトランジスタ１のゲート電圧はＧＮＤレベルと
なり、トランジスタ１はＯＮ状態となる。このときトラ
ンジスタ１のゲート電圧はＧＮＤレベルであるので、ト
ランジスタ１はその全能力を発揮することになる。一
方、電源電圧が高い場合は電源電圧検出及び電源回路８
の働きにより端子９がＧＮＤより若干高いレベルに設定
されるのでトランジスタ５のドレイン電圧、すなわちト
ランジスタ１のゲート電圧はＧＮＤより若干高いレベル
となる。その結果トランジスタ１はＯＮ状態となるが、
その能力が抑えられるのでノイズ発生率の増加は起こり
にくくなる。
する場合を考える。端子３の出力が”Ｈｉｇｈ”となる
のは、ゲート電圧制御回路７への入力信号が”Ｈｉｇ
ｈ”で、かつトランジスタ２への入力信号が”Ｌｏｗ”
の時である。トランジスタ２の入力信号が”Ｌｏｗ”で
あるので、トランジスタ２はＯＦＦ状態である。また、
ゲート電圧制御回路７への入力信号が”Ｈｉｇｈ”であ
るので、トランジスタ４はＯＦＦ状態でトランジスタ５
がＯＮ状態となる。ここで、電源電圧が低い場合は電源
電圧検出及び電源回路８の働きにより端子９がＧＮＤレ
ベルに設定されるのでトランジスタ５のドレイン電圧、
すなわちトランジスタ１のゲート電圧はＧＮＤレベルと
なり、トランジスタ１はＯＮ状態となる。このときトラ
ンジスタ１のゲート電圧はＧＮＤレベルであるので、ト
ランジスタ１はその全能力を発揮することになる。一
方、電源電圧が高い場合は電源電圧検出及び電源回路８
の働きにより端子９がＧＮＤより若干高いレベルに設定
されるのでトランジスタ５のドレイン電圧、すなわちト
ランジスタ１のゲート電圧はＧＮＤより若干高いレベル
となる。その結果トランジスタ１はＯＮ状態となるが、
その能力が抑えられるのでノイズ発生率の増加は起こり
にくくなる。
【０００６】次に、端子３に”Ｌｏｗ”を出力する場合
を考える。端子３の出力が”Ｌｏｗ”となるのは、ゲー
ト電圧制御回路７への入力信号が”Ｌｏｗ”で、かつト
ランジスタ２への入力信号が”Ｈｉｇｈ”の時である。
ゲート制御回路７への入力信号は”Ｌｏｗ”であるの
で、トランジスタ４はＯＮ状態でトランジスタ５がＯＦ
Ｆ状態となる。従って、トランジスタ１のゲート電圧が
ＶＣＣレベルとなるので、トランジスタ１はＯＦＦ状態
となる。また、トランジスタ２の入力信号が”Ｈｉｇ
ｈ”であるので、トランジスタ２はＯＮ状態となり、端
子３に”Ｌｏｗ”が出力される。
を考える。端子３の出力が”Ｌｏｗ”となるのは、ゲー
ト電圧制御回路７への入力信号が”Ｌｏｗ”で、かつト
ランジスタ２への入力信号が”Ｈｉｇｈ”の時である。
ゲート制御回路７への入力信号は”Ｌｏｗ”であるの
で、トランジスタ４はＯＮ状態でトランジスタ５がＯＦ
Ｆ状態となる。従って、トランジスタ１のゲート電圧が
ＶＣＣレベルとなるので、トランジスタ１はＯＦＦ状態
となる。また、トランジスタ２の入力信号が”Ｈｉｇ
ｈ”であるので、トランジスタ２はＯＮ状態となり、端
子３に”Ｌｏｗ”が出力される。
【０００７】以上のように、図５に示す回路は、端子３
に”Ｈｉｇｈ”を出力する際、低電圧動作時のアクセス
タイムを短縮し、また、高電圧動作時のノイズ発生を抑
えることができる。
に”Ｈｉｇｈ”を出力する際、低電圧動作時のアクセス
タイムを短縮し、また、高電圧動作時のノイズ発生を抑
えることができる。
【０００８】
【発明が解決しようとする課題】従来回路である図５の
回路は、ワイドレンジＳＲＡＭ等で使用する際、低電圧
動作時の”Ｈｉｇｈ”出力の高速性と、高電圧動作時の
ノイズ抑制を両立させた回路であるが、例えば、半導体
回路内の消費電流低減のために電流供給を停止させる機
能が働いている時（以後、パワーダウン時と略記）など
にもゲート電圧制御回路７内の電源電圧検出および電源
回路８に電流が流れるため消費電流が多くなってしまう
という問題を含んでいた。
回路は、ワイドレンジＳＲＡＭ等で使用する際、低電圧
動作時の”Ｈｉｇｈ”出力の高速性と、高電圧動作時の
ノイズ抑制を両立させた回路であるが、例えば、半導体
回路内の消費電流低減のために電流供給を停止させる機
能が働いている時（以後、パワーダウン時と略記）など
にもゲート電圧制御回路７内の電源電圧検出および電源
回路８に電流が流れるため消費電流が多くなってしまう
という問題を含んでいた。
【０００９】
【課題を解決するための手段】上記課題を解決するため
に本発明の第１の出力バッファ回路は、従来例を示す図
５の回路において、ゲート電圧制御回路がゲート制御動
作を停止し自身に電流を流さないＯＦＦ状態となったと
き出力トランジスタをＯＮ状態に設定する手段を有する
ことを特徴とした。
に本発明の第１の出力バッファ回路は、従来例を示す図
５の回路において、ゲート電圧制御回路がゲート制御動
作を停止し自身に電流を流さないＯＦＦ状態となったと
き出力トランジスタをＯＮ状態に設定する手段を有する
ことを特徴とした。
【００１０】また、本発明の第２の出力バッファ回路は
本発明の第１の出力バッファ回路において、出力トラン
ジスタを複数の分割トランジスタに分離し、ゲート電圧
制御回路がＯＦＦ状態のとき前記分割トランジスタのう
ちの任意の分割トランジスタをＯＮ状態に設定し、残り
の分割トランジスタをＯＦＦ状態に設定する手段を有す
ることを特徴とした。
本発明の第１の出力バッファ回路において、出力トラン
ジスタを複数の分割トランジスタに分離し、ゲート電圧
制御回路がＯＦＦ状態のとき前記分割トランジスタのう
ちの任意の分割トランジスタをＯＮ状態に設定し、残り
の分割トランジスタをＯＦＦ状態に設定する手段を有す
ることを特徴とした。
【００１１】また、本発明の第３の出力バッファ回路は
本発明の第１の出力バッファ回路において、出力トラン
ジスタを複数の分割トランジスタに分離し、ゲート電圧
制御回路がＯＮ状態のとき前記分割トランジスタにおけ
る任意の分割トランジスタのゲートレベルを前記ゲート
電圧制御回路によって制御し、前記ゲート電圧制御回路
がＯＦＦ状態のとき前記ゲート電圧制御回路によって制
御されるべき任意の分割トランジスタをＯＦＦ状態に設
定する手段を有することを特徴とした。
本発明の第１の出力バッファ回路において、出力トラン
ジスタを複数の分割トランジスタに分離し、ゲート電圧
制御回路がＯＮ状態のとき前記分割トランジスタにおけ
る任意の分割トランジスタのゲートレベルを前記ゲート
電圧制御回路によって制御し、前記ゲート電圧制御回路
がＯＦＦ状態のとき前記ゲート電圧制御回路によって制
御されるべき任意の分割トランジスタをＯＦＦ状態に設
定する手段を有することを特徴とした。
【００１２】前記本発明の第１及び第２及び第３の出力
バッファ回路におけるゲート電圧制御回路は、前記出力
バッファ回路を搭載した半導体集積回路における消費電
流低減のための電流供給停止信号と出力端子へのデータ
出力を制御する信号を論理合成して発生される信号によ
って動作制御される。
バッファ回路におけるゲート電圧制御回路は、前記出力
バッファ回路を搭載した半導体集積回路における消費電
流低減のための電流供給停止信号と出力端子へのデータ
出力を制御する信号を論理合成して発生される信号によ
って動作制御される。
【００１３】
【作用】本発明の第１の出力バッファ回路により、従来
回路における、パワーダウン時にゲート電圧制御回路内
の電源電圧検出及び電源回路に電流が流れて消費電流が
増大するという問題が解決され、低電圧動作時の”Ｈｉ
ｇｈ”出力の高速性と高電圧動作時のノイズ抑制を両立
し、かつ消費電流が少ない出力バッファ回路が実現でき
る。また、本発明の第２の出力バッファ回路は第１の出
力トランジスタを分割することでパワーダウン時に出力
トランジスタに流れる電流を低減させた。また、本発明
の第３の出力バッファ回路は、本発明の第２の出力バッ
ファ回路と同等の回路を少ない素子数で実現し、回路面
積の増大を抑えた。
回路における、パワーダウン時にゲート電圧制御回路内
の電源電圧検出及び電源回路に電流が流れて消費電流が
増大するという問題が解決され、低電圧動作時の”Ｈｉ
ｇｈ”出力の高速性と高電圧動作時のノイズ抑制を両立
し、かつ消費電流が少ない出力バッファ回路が実現でき
る。また、本発明の第２の出力バッファ回路は第１の出
力トランジスタを分割することでパワーダウン時に出力
トランジスタに流れる電流を低減させた。また、本発明
の第３の出力バッファ回路は、本発明の第２の出力バッ
ファ回路と同等の回路を少ない素子数で実現し、回路面
積の増大を抑えた。
【００１４】
【発明の実施の形態】図１に本発明の第１の実施例を示
す。図１において従来例を示した図５と異なる部分は、
ＣＳ信号及びＩＮ１信号によって制御されるゲート電圧
制御回路１３と、インバータ１１と、前記ゲート電圧制
御回路がＯＦＦ状態のときＯＮ状態となるＮチャネルト
ランジスタ１２である。Ｎチャネルトランジスタ１２及
びインバータ１１がゲート電圧制御回路がＯＦＦ状態の
ときトランジスタ１をＯＮ状態に設定する手段となる。
ゲート電圧制御回路１３はＣＳ信号及びＩＮ１信号によ
って動作制御される電源電圧検出及び電源回路１０と、
図５で示したＰチャネルトランジスタ４及びＮチャネル
トランジスタ５とで構成されている。ＩＮ１は、図４に
示すように半導体集積回路における消費電流低減のため
の電流供給停止信号であるオートパワーダウン信号：Ａ
ＰＤと、出力端子３へのデータ出力を制御する出力制御
パルス信号：／ＯＥＰの論理合成により発生される信号
であり、ＡＰＤが”Ｌｏｗ”の時すなわちパワーダウン
がかかっていない時には、ＩＮ１は”Ｈｉｇｈ”とな
り、ＡＰＤ及び／ＯＥＰが共に”Ｈｉｇｈ”の時すなわ
ちパワーダウンがかかり、かつＯＥＰがＯＦＦの時、Ｉ
Ｎ１は”Ｌｏｗ”となる。電源電圧検出及び電源回路１
０は、ＣＳ信号、ＩＮ１信号が共に”Ｈｉｇｈ”の時Ｏ
Ｎ状態となり、電源電圧が低いとき端子９の電位をＧＮ
Ｄレベルにし、電源電圧が上がるにつれて図６に示す様
に端子９の電位を線形に上げていく動作を行い、ＣＳ信
号またはＩＮ１信号が”Ｌｏｗ”の時ＯＦＦ状態とな
り、電源電圧検出及び電源回路１０内の電流経路を遮断
し電流消費を防ぐ機能を有する。
す。図１において従来例を示した図５と異なる部分は、
ＣＳ信号及びＩＮ１信号によって制御されるゲート電圧
制御回路１３と、インバータ１１と、前記ゲート電圧制
御回路がＯＦＦ状態のときＯＮ状態となるＮチャネルト
ランジスタ１２である。Ｎチャネルトランジスタ１２及
びインバータ１１がゲート電圧制御回路がＯＦＦ状態の
ときトランジスタ１をＯＮ状態に設定する手段となる。
ゲート電圧制御回路１３はＣＳ信号及びＩＮ１信号によ
って動作制御される電源電圧検出及び電源回路１０と、
図５で示したＰチャネルトランジスタ４及びＮチャネル
トランジスタ５とで構成されている。ＩＮ１は、図４に
示すように半導体集積回路における消費電流低減のため
の電流供給停止信号であるオートパワーダウン信号：Ａ
ＰＤと、出力端子３へのデータ出力を制御する出力制御
パルス信号：／ＯＥＰの論理合成により発生される信号
であり、ＡＰＤが”Ｌｏｗ”の時すなわちパワーダウン
がかかっていない時には、ＩＮ１は”Ｈｉｇｈ”とな
り、ＡＰＤ及び／ＯＥＰが共に”Ｈｉｇｈ”の時すなわ
ちパワーダウンがかかり、かつＯＥＰがＯＦＦの時、Ｉ
Ｎ１は”Ｌｏｗ”となる。電源電圧検出及び電源回路１
０は、ＣＳ信号、ＩＮ１信号が共に”Ｈｉｇｈ”の時Ｏ
Ｎ状態となり、電源電圧が低いとき端子９の電位をＧＮ
Ｄレベルにし、電源電圧が上がるにつれて図６に示す様
に端子９の電位を線形に上げていく動作を行い、ＣＳ信
号またはＩＮ１信号が”Ｌｏｗ”の時ＯＦＦ状態とな
り、電源電圧検出及び電源回路１０内の電流経路を遮断
し電流消費を防ぐ機能を有する。
【００１５】図１に示す出力バッファ回路の動作を説明
する。／ＤＢ、／ＯＥを受けて、出力トランジスタ駆動
回路６の出力信号が決定され、その出力信号がゲート電
圧制御回路１３、及びトランジスタ２への入力信号とな
る。
する。／ＤＢ、／ＯＥを受けて、出力トランジスタ駆動
回路６の出力信号が決定され、その出力信号がゲート電
圧制御回路１３、及びトランジスタ２への入力信号とな
る。
【００１６】ＣＳ信号及びＩＮ１信号が共に”Ｈｉｇ
ｈ”の時、ゲート電圧制御回路１３がＯＮ状態となり、
また、Ｎチャネルトランジスタ１２はＯＦＦ状態となる
ので、図１の回路は従来例を示した図５の回路と同様の
動作となる。
ｈ”の時、ゲート電圧制御回路１３がＯＮ状態となり、
また、Ｎチャネルトランジスタ１２はＯＦＦ状態となる
ので、図１の回路は従来例を示した図５の回路と同様の
動作となる。
【００１７】ＣＳ信号またはＩＮ１信号のいずれかが”
Ｌｏｗ”の時、ゲート電圧制御回路１３がＯＦＦ状態と
なり、従ってトランジスタ５のドレイン電圧すなわち出
力トランジスタ１のゲートレベルを電源電圧に応じて制
御する機能が停止し、代わりにＮチャネルトランジスタ
１２がＯＮ状態となりトランジスタ１のゲート電位をＧ
ＮＤレベルに固定する。
Ｌｏｗ”の時、ゲート電圧制御回路１３がＯＦＦ状態と
なり、従ってトランジスタ５のドレイン電圧すなわち出
力トランジスタ１のゲートレベルを電源電圧に応じて制
御する機能が停止し、代わりにＮチャネルトランジスタ
１２がＯＮ状態となりトランジスタ１のゲート電位をＧ
ＮＤレベルに固定する。
【００１８】このように本発明の第１の実施例では、パ
ワーダウン時などトランジスタ１のゲートレベルを制御
する必要のない時に電源電圧検出及び電源回路１０内に
電流が流れることを防ぐ機能を持つ。
ワーダウン時などトランジスタ１のゲートレベルを制御
する必要のない時に電源電圧検出及び電源回路１０内に
電流が流れることを防ぐ機能を持つ。
【００１９】図２に本発明の第２の実施例を示す。図２
の回路では出力トランジスタであるトランジスタ１を分
割トランジスタ１４と分割トランジスタ１６に分離し、
ゲート電圧制御回路１３がＯＮ状態のとき分割トランジ
スタ１４及び１６のゲートレベルをゲート電圧制御回路
１３によって制御し、ゲート電圧制御回路１３がＯＦＦ
状態のときＰチャネルトランジスタ１５により分割トラ
ンジスタ１４をＯＦＦ状態に設定し、Ｎチャネルトラン
ジスタ１２及びインバータ１１により分割トランジスタ
１６をＯＮ状態に設定する。
の回路では出力トランジスタであるトランジスタ１を分
割トランジスタ１４と分割トランジスタ１６に分離し、
ゲート電圧制御回路１３がＯＮ状態のとき分割トランジ
スタ１４及び１６のゲートレベルをゲート電圧制御回路
１３によって制御し、ゲート電圧制御回路１３がＯＦＦ
状態のときＰチャネルトランジスタ１５により分割トラ
ンジスタ１４をＯＦＦ状態に設定し、Ｎチャネルトラン
ジスタ１２及びインバータ１１により分割トランジスタ
１６をＯＮ状態に設定する。
【００２０】図２に示す出力バッファ回路の動作を説明
する。／ＤＢ、／ＯＥを受けて、出力トランジスタ駆動
回路６の出力信号が決定され、その出力信号がゲート電
圧制御回路１３及びゲート電圧制御回路１９及びトラン
ジスタ２への入力信号となる。
する。／ＤＢ、／ＯＥを受けて、出力トランジスタ駆動
回路６の出力信号が決定され、その出力信号がゲート電
圧制御回路１３及びゲート電圧制御回路１９及びトラン
ジスタ２への入力信号となる。
【００２１】ＣＳ信号およびＩＮ１信号が共に”Ｈｉｇ
ｈ”の時、ゲート電圧制御回路１３及びゲート電圧制御
回路１９は共にＯＮ状態となるので、Ｐチャネルトラン
ジスタ１５はＯＦＦ状態となり、分割トランジスタ１４
及び１６のゲートレベルは電源電圧に応じて制御され
る。
ｈ”の時、ゲート電圧制御回路１３及びゲート電圧制御
回路１９は共にＯＮ状態となるので、Ｐチャネルトラン
ジスタ１５はＯＦＦ状態となり、分割トランジスタ１４
及び１６のゲートレベルは電源電圧に応じて制御され
る。
【００２２】ＩＮ１信号が”Ｌｏｗ”の時は、ゲート電
圧制御回路１３がＯＦＦ状態となり、Ｐチャネルトラン
ジスタ１５がＯＮ状態となるので分割トランジスタ１４
はＯＦＦ状態となる。また、ゲート電圧制御回路１９も
ＯＦＦ状態となるが、Ｎチャネルトランジスタ１２がＯ
Ｎ状態となるので分割トランジスタ１６のゲート電圧は
ＧＮＤレベルに固定される。
圧制御回路１３がＯＦＦ状態となり、Ｐチャネルトラン
ジスタ１５がＯＮ状態となるので分割トランジスタ１４
はＯＦＦ状態となる。また、ゲート電圧制御回路１９も
ＯＦＦ状態となるが、Ｎチャネルトランジスタ１２がＯ
Ｎ状態となるので分割トランジスタ１６のゲート電圧は
ＧＮＤレベルに固定される。
【００２３】このように本発明の第２の実施例では、パ
ワーダウン時などトランジスタ１のゲートレベルを制御
する必要のない時に電源電圧検出及び電源回路１０内に
電流が流れることを防ぐ機能を持つ。また、トランジス
タ１を分割トランジスタ１４と分割トランジスタ１６に
分離したことで、パワーダウン時に出力トランジスタに
流れる電流を低減できる。
ワーダウン時などトランジスタ１のゲートレベルを制御
する必要のない時に電源電圧検出及び電源回路１０内に
電流が流れることを防ぐ機能を持つ。また、トランジス
タ１を分割トランジスタ１４と分割トランジスタ１６に
分離したことで、パワーダウン時に出力トランジスタに
流れる電流を低減できる。
【００２４】図３に本発明の第３の実施例を示す。ゲー
ト電圧制御回路１３がＯＮ状態のとき分割トランジスタ
１４のゲートレベルをゲート電圧制御回路１３によって
制御し、分割トランジスタ１６を出力トランジスタ駆動
回路６及びインバータ２０によって論理制御する。ゲー
ト電圧制御回路１３がＯＦＦ状態のときＰチャネルトラ
ンジスタ１５により分割トランジスタ１４をＯＦＦ状態
に設定する。
ト電圧制御回路１３がＯＮ状態のとき分割トランジスタ
１４のゲートレベルをゲート電圧制御回路１３によって
制御し、分割トランジスタ１６を出力トランジスタ駆動
回路６及びインバータ２０によって論理制御する。ゲー
ト電圧制御回路１３がＯＦＦ状態のときＰチャネルトラ
ンジスタ１５により分割トランジスタ１４をＯＦＦ状態
に設定する。
【００２５】図３に示す出力バッファ回路の動作を説明
する。／ＤＢ、／ＯＥを受けて、出力トランジスタ駆動
回路６の出力信号が決定され、その出力信号がゲート電
圧制御回路１３及びトランジスタ２への入力信号とな
る。
する。／ＤＢ、／ＯＥを受けて、出力トランジスタ駆動
回路６の出力信号が決定され、その出力信号がゲート電
圧制御回路１３及びトランジスタ２への入力信号とな
る。
【００２６】ＣＳ信号およびＩＮ１信号が共に”Ｈｉｇ
ｈ”の時、ゲート電圧制御回路１３はＯＮ状態となるの
で、分割トランジスタ１４のゲートレベルは電源電圧に
応じて制御される。また、分割トランジスタ１６は出力
トランジスタ駆動回路６の出力信号を入力信号とするイ
ンバータ２０の出力信号によって論理制御され、分割ト
ランジスタ１４がＯＮ状態の時、分割トランジスタ１６
もＯＮ状態となる。
ｈ”の時、ゲート電圧制御回路１３はＯＮ状態となるの
で、分割トランジスタ１４のゲートレベルは電源電圧に
応じて制御される。また、分割トランジスタ１６は出力
トランジスタ駆動回路６の出力信号を入力信号とするイ
ンバータ２０の出力信号によって論理制御され、分割ト
ランジスタ１４がＯＮ状態の時、分割トランジスタ１６
もＯＮ状態となる。
【００２７】ＩＮ１信号が”Ｌｏｗ”の時は、ゲート電
圧制御回路１３がＯＦＦ状態となり、Ｐチャネルトラン
ジスタ１５がＯＮ状態となるので分割トランジスタ１４
はＯＦＦ状態となるが、分割トランジスタ１６はＩＮ１
信号に関係なく出力トランジスタ駆動回路６によって論
理制御されることになる。
圧制御回路１３がＯＦＦ状態となり、Ｐチャネルトラン
ジスタ１５がＯＮ状態となるので分割トランジスタ１４
はＯＦＦ状態となるが、分割トランジスタ１６はＩＮ１
信号に関係なく出力トランジスタ駆動回路６によって論
理制御されることになる。
【００２８】このように本発明の第３の実施例では、パ
ワーダウン時などトランジスタ１のゲートレベルを制御
する必要のない時に電源電圧検出及び電源回路１０内に
電流が流れることを防ぐ機能を持ち、また図２の回路と
同様の機能を少ない素子数で実現させた。
ワーダウン時などトランジスタ１のゲートレベルを制御
する必要のない時に電源電圧検出及び電源回路１０内に
電流が流れることを防ぐ機能を持ち、また図２の回路と
同様の機能を少ない素子数で実現させた。
【００２９】本発明の第１及び第２及び第３の実施例で
は、出力端子３に”Ｈｉｇｈ”データを出力するＰチャ
ネルトランジスタのゲートレベルを制御する回路を示し
たが、出力端子３に”Ｌｏｗ”データを出力するＮチャ
ネルトランジスタのゲートレベルを制御する回路でも同
様である。
は、出力端子３に”Ｈｉｇｈ”データを出力するＰチャ
ネルトランジスタのゲートレベルを制御する回路を示し
たが、出力端子３に”Ｌｏｗ”データを出力するＮチャ
ネルトランジスタのゲートレベルを制御する回路でも同
様である。
【００３０】
【発明の効果】以上のように、本発明の第１の出力バッ
ファ回路により、パワーダウン時に電源電圧検出および
電源回路に電流が流れて消費電流が増大するという問題
を解決し、低電圧動作時の”Ｈｉｇｈ”出力の高速性と
高電圧動作時のノイズ抑制を両立し、かつ消費電流が少
ない出力バッファ回路を実現させた。また、本発明の第
２の出力バッファ回路は第１の出力バッファ回路におけ
る出力トランジスタを分割することでパワーダウン時に
出力トランジスタに流れる電流を低減させた。また、本
発明の第３の出力バッファ回路は、本発明の第２の出力
バッファ回路と同様の機能を少ない素子数で実現し、回
路面積の増大を抑えた。
ファ回路により、パワーダウン時に電源電圧検出および
電源回路に電流が流れて消費電流が増大するという問題
を解決し、低電圧動作時の”Ｈｉｇｈ”出力の高速性と
高電圧動作時のノイズ抑制を両立し、かつ消費電流が少
ない出力バッファ回路を実現させた。また、本発明の第
２の出力バッファ回路は第１の出力バッファ回路におけ
る出力トランジスタを分割することでパワーダウン時に
出力トランジスタに流れる電流を低減させた。また、本
発明の第３の出力バッファ回路は、本発明の第２の出力
バッファ回路と同様の機能を少ない素子数で実現し、回
路面積の増大を抑えた。
【図１】本発明の第１の実施例を示す図。
【図２】本発明の第２の実施例を示す図。
【図３】本発明の第３の実施例を示す図。
【図４】本発明の実施例における端子ＩＮ１の構造を示
す図。
す図。
【図５】従来回路の一例を示す図。
【図６】本発明及び従来例における端子９の電位と電源
電圧との関係を示す図。
電圧との関係を示す図。
【符号の説明】 １・・・出力トランジスタであるＰチャネルトランジス
タ ２・・・出力トランジスタであるＮチャネルトランジス
タ ３・・・出力バッファ回路の出力端子 ４、１５、１７・・・Ｐチャネルトランジスタ ５、１２、１８・・・Ｎチャネルトランジスタ ６・・・出力トランジスタ駆動回路 ７、１３、１９・・・ゲート電圧制御回路 ８、１０・・・電源電圧検出及び電源回路 ９・・・電源電圧検出及び電源回路の出力端子 １１、２０・・・インバータ回路 １４、１６・・・分割トランジスタ
タ ２・・・出力トランジスタであるＮチャネルトランジス
タ ３・・・出力バッファ回路の出力端子 ４、１５、１７・・・Ｐチャネルトランジスタ ５、１２、１８・・・Ｎチャネルトランジスタ ６・・・出力トランジスタ駆動回路 ７、１３、１９・・・ゲート電圧制御回路 ８、１０・・・電源電圧検出及び電源回路 ９・・・電源電圧検出及び電源回路の出力端子 １１、２０・・・インバータ回路 １４、１６・・・分割トランジスタ
Claims (4)
- 【請求項１】 出力端子にＨｉｇｈまたはＬｏｗデータ
を出力する出力トランジスタと、前記出力トランジスタ
の動作を制御する論理回路と、前記出力トランジスタの
ゲートレベルを電源電圧に応じて制御するゲート電圧制
御回路とを備えた出力バッファ回路において、前記ゲー
ト電圧制御回路がゲート制御動作を停止し自身に電流を
流さないＯＦＦ状態となったとき前記出力トランジスタ
をＯＮ状態に設定する手段を有することを特徴とする出
力バッファ回路。 - 【請求項２】 請求項１記載の出力バッファ回路におい
て、請求項１記載の出力トランジスタを複数の分割トラ
ンジスタに分離し、前記ゲート電圧制御回路がＯＦＦ状
態のとき前記分割トランジスタのうちの任意の分割トラ
ンジスタをＯＮ状態に設定し、残りの分割トランジスタ
をＯＦＦ状態に設定する手段を有することを特徴とする
出力バッファ回路。 - 【請求項３】 請求項１記載の出力バッファ回路におい
て、請求項１記載の出力トランジスタを複数の分割トラ
ンジスタに分離し、請求項１記載のゲート電圧制御回路
がＯＮ状態のとき前記分割トランジスタにおける任意の
分割トランジスタのゲートレベルを前記ゲート電圧制御
回路によって制御し、前記ゲート電圧制御回路がＯＦＦ
状態のとき前記ゲート電圧制御回路によって制御される
べき任意の分割トランジスタをＯＦＦ状態に設定する手
段を有することを特徴とする出力バッファ回路。 - 【請求項４】 前記ゲート電圧制御回路は、前記出力バ
ッファ回路を搭載した半導体集積回路における消費電流
低減のための電流供給停止信号と出力端子へのデータ出
力を制御する信号を論理合成して発生される信号によっ
て動作制御されることを特徴とする請求項１及び請求項
２及び請求項３記載の出力バッファ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7332199A JPH09172362A (ja) | 1995-12-20 | 1995-12-20 | 出力バッファ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7332199A JPH09172362A (ja) | 1995-12-20 | 1995-12-20 | 出力バッファ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH09172362A true JPH09172362A (ja) | 1997-06-30 |
Family
ID=18252288
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7332199A Pending JPH09172362A (ja) | 1995-12-20 | 1995-12-20 | 出力バッファ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH09172362A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP1050968A1 (en) * | 1999-05-06 | 2000-11-08 | Matsushita Electric Industrial Co., Ltd. | CMOS semiconductor integrated circuit |
-
1995
- 1995-12-20 JP JP7332199A patent/JPH09172362A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP1050968A1 (en) * | 1999-05-06 | 2000-11-08 | Matsushita Electric Industrial Co., Ltd. | CMOS semiconductor integrated circuit |
| US6310492B1 (en) | 1999-05-06 | 2001-10-30 | Matsushita Electric Industrial Co., Ltd. | CMOS semiconductor integrated circuit |
| KR100626931B1 (ko) * | 1999-05-06 | 2006-09-20 | 마츠시타 덴끼 산교 가부시키가이샤 | 시모스 반도체 집적회로 |
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