KR19990007228A - 저출력 커패시턴스를 갖는 오프 칩 드라이버 - Google Patents

저출력 커패시턴스를 갖는 오프 칩 드라이버 Download PDF

Info

Publication number
KR19990007228A
KR19990007228A KR1019980023583A KR19980023583A KR19990007228A KR 19990007228 A KR19990007228 A KR 19990007228A KR 1019980023583 A KR1019980023583 A KR 1019980023583A KR 19980023583 A KR19980023583 A KR 19980023583A KR 19990007228 A KR19990007228 A KR 19990007228A
Authority
KR
South Korea
Prior art keywords
transistor
ocd
stacked
transistors
fet
Prior art date
Application number
KR1019980023583A
Other languages
English (en)
Other versions
KR100476506B1 (ko
Inventor
페터 푀히뮐러
Original Assignee
로더리히 네테부쉬, 롤프 옴케
지멘스 악티엔게젤샤프트
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 로더리히 네테부쉬, 롤프 옴케, 지멘스 악티엔게젤샤프트 filed Critical 로더리히 네테부쉬, 롤프 옴케
Publication of KR19990007228A publication Critical patent/KR19990007228A/ko
Application granted granted Critical
Publication of KR100476506B1 publication Critical patent/KR100476506B1/ko

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/003—Modifications for increasing the reliability for protection
    • H03K19/00346—Modifications for eliminating interference or parasitic voltages or currents
    • H03K19/00361—Modifications for eliminating interference or parasitic voltages or currents in field effect transistor circuits
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
    • H03K17/16—Modifications for eliminating interference voltages or currents
    • H03K17/161—Modifications for eliminating interference voltages or currents in field-effect transistor switches
    • H03K17/162—Modifications for eliminating interference voltages or currents in field-effect transistor switches without feedback from the output circuit to the control circuit
    • H03K17/163—Soft switching
    • H03K17/164—Soft switching using parallel switching arrangements
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/003—Modifications for increasing the reliability for protection
    • H03K19/00315—Modifications for increasing the reliability for protection in field-effect transistor circuits
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/0175—Coupling arrangements; Interface arrangements
    • H03K19/0185—Coupling arrangements; Interface arrangements using field effect transistors only
    • H03K19/018557—Coupling arrangements; Impedance matching circuits
    • H03K19/018571—Coupling arrangements; Impedance matching circuits of complementary type, e.g. CMOS

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Computing Systems (AREA)
  • General Engineering & Computer Science (AREA)
  • Mathematical Physics (AREA)
  • Power Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Logic Circuits (AREA)
  • Electronic Switches (AREA)
  • Dram (AREA)
  • Thin Film Transistor (AREA)

Abstract

적층된 트랜지스터는 이 트랜지스터가 보호하는 트랜지스터를 스위칭 온 하기 이전에 스위칭하도록 게이팅되는 상기 적층된 트랜지스터를 갖춘 OCD 회로. 적층된 트랜지스터의 게이팅은 전체 OCD 출력 커패시턴스를 감소시킨다.

Description

저출력 커패시턴스를 갖는 오프 칩 드라이버
본 발명은 집적회로를 위한 지지회로에 관한 것으로 더욱 상세히는 감소된 출력 커패시턴스를 갖는 오프 칩 드라이버 회로에 관한 것이다.
메모리 칩과 같은 집적회로(ICs)의 설계에서, 오프 칩 드라이버(OCD;off chip drivers)는 데이터 정보를 메모리 칩으로부터 외부환경으로 전달하기 위해 채용된다. OCD는 일반적으로 칩의 내부 데이터 신호를 가능한한 고속으로 외부 시스템 환경에 구동시키도록 구성되는 n-형 전계효과 트랜지스터(n-FETs) 및 p-형 FETs(p-FETs)를 포함하는 복수 개의 트랜지스터를 포함하며, 이것은 막대한 부하(100 pF)를 나타낸다.
리드프레임 인덕턴스에 의해 야기된 링잉을 감소시키는 것과 같은 노이즈 특성을 개선하기 위해, OCD에는 일반적으로 복수 스테이지가 구비된다. 예를들어, 2 스테이지 OCD에서, 제 2 스테이지의 출력은 제 1 스테이지에서의 출력에 대해 소정 지연 만큼 지연될 수 있다.
디바이스의 최소화를 위한 계속적인 요구는 점점 작아진 특징구조 사이즈로 되었다. 예를들어, 현재 n-FETs의 게이트 길이는 약 0.25미크론(㎛) 이다. 그러나, 이러한 길이는 핫 캐리어 열화가 되기 쉽다. 이것은 게이트의 스위칭 동안 고 드레인-소스 전압이 존재하는 경우에 발생한다(최악의 조건: 게이트 전압 = 1/2 드레인-소스 전압).
고 소스-드레인 전압의 결과로서 핫 캐리어 열화를 방지 또는 감소시키기 위해, 제 1 n-FET 트랜지스터는 제 2 n-FET와 직렬로 위치되거나 적층된다. 제 1 또는 적층된(stacked) n-FET의 게이트는 VDD에 결합되어, Vt인 전압강하를 제공한다(여기서 Vt는 적층 n-FET의 게이트 임계전압이다). 보디효과에 기인하여, 이 전압강하는 실제적으로 훨씬 크다. 적층 n-FET에 의해 제공된 전압강하는 핫 캐리어 열화를 감소 또는 방지하기 위해 스위칭 동안 제 2 n-TET의 소스-드레인 전압을 충분히 낮춘다.
적층구성이 핫 캐리어 열화를 효과적으로 감소시킬지라도, 비교적 높은 출력 커패시턴스를 나타내는 결과가 된다. 이것은 트랜지스터의 적층이 트랜지스터의 확대를 필요로 하는 성능적인 이유에 대해, 유효 게이트 길이를 배가시키기 때문이다. 출력 커패시턴스의 이러한 증가는 특정 한계를 초과한다. 예를들어, 적층 구성이 없는 종래의 OCD는 약 4.5-5 pF인 전형적인 출력 커패시턴스를 갖는다. 적층된 구성을 통합할 때, 전체 커패시턴스는 최대 허용 특정 값에 근접하거나 초과하며, 이것은 약 7 pF이다. 이것은 상기 적층이 동일 성능을 달성하기 위해 폭을 배가시킬 것을 필요로 하는 트랜지스터의 길이를 효과적으로 배가시키기 때문이다.
따라서, 본 발명은 성능을 희생시키지 않고 저출력 커패시턴스를 갖는 OCD를 제공하는 것을 목적으로 한다.
도 1은 종래의 적층된 보호회로를 갖춘 OCD의 개략도.
도 2는 본 발명의 한 실시예를 나타낸 도.
도 3은 본 발명의 대안 실시예를 나타낸 도.
도 4는 본 발명의 또다른 실시예를 나타낸 도.
* 도면의 주요 부분에 대한 부호의 설명 *
101 : 종래 기술의 OCD 110,210 : 제 1 스테이지
120,160 : p-FET 125,130,165,170 : n-FET
185 : 지연회로 201,301,401 : OCD
220,260 : p-FET 225,230,265,270 : n-FET
237 : 레벨 시프터 240 : 지연회로
325,330,365,370 : n-FET 390 : 메모리 칩 논리회로
425,430 : n-FET 490 : 블리더회로
본 발명은 집적회로에 관한 것으로, 특히 오프 칩 드라이버에 관한 것이다. 본 발명의 한 실시예에 따라, 오프 칩 드라이버는 제 1 트랜지스터의 게이트에 결합된 제 1 입력과 제 2 트랜지스터의 게이트에 결합된 제 2 입력을 갖는 제 1 및 제 2 트랜지스터를 갖춘 적어도 하나의 제 1 스테이지를 포함한다. 적층된 트랜지스터는 제 2 트랜지스터의 스위칭 동안 핫 캐리어 열화를 감소시키기 위해 제공된다. 적층된 트랜지스터는 제 2 트랜지스터와 직렬로 결합된다. 제어신호는 제 2 트랜지스터가 스위칭 온되기 이전에 적층된 트랜지스터상에서 스위칭하기 위해 제공되므로써, 오프 칩 드라이버의 출력 커패시턴스를 감소시킨다.
본 발명의 다른 실시예에 따라, 적층된 트랜지스터의 소스-드레인 전압 이하에서 핫 캐리어 열화를 야기하는 상기 소스-드레인 전압을 스위칭 동안 감소시키기 위해 전압레벨을 갖춘 노드를 제 2 트랜지스터와 적층된 트랜지스터 사이에 제공하기 위해 블리더 회로가 사용된다.
본 발명은 저출력 커패시턴스를 갖는 고성능 OCD에 관한 것이다. 한 실시예에서, 저출력 커패시턴스는 OCD성능을 희생시키지 않고 달성된다. OCD는 예를들어 DRAM, SRAM 및 SDRAM과 같은 RAM을 포함하는 메모리 칩에 구현된다. OCD를 채용하는 기타 ICs는 CMOS 특정 응용 ICs(ASICs;application specific ICs) 또는 논리 디바이스를 포함한다. 본 발명의 이해를 용이하게 하기 위해, 종래의 OCD를 설명한다.
도 1을 참조하면, 메모리 칩에 채용된 종래의 OCD(101)가 도시되어 있다. 도시된 바와 같이, 상기 OCD는 제 1 및 제 2 스테이지(110 및 150)를 포함한다. 상기 제 1 스테이지는 드레인이 n-FETs(125 및 130)와 직렬로 결합된 p-FET(120)를 포함한다. p-FET(120)의 소스는 동작전압(VDD)에 결합되며 n-FET(130)의 소스는 접지(GND)에 결합된다. p-FET(120)의 게이트는 입력신호(B)에 응답하며 n-FET(130)의 게이트는 입력신호(A)에 응답한다. n-FET(125)는 자신의 게이트가 예를들어 VDD에 결합된 적층된 n-FET이다. 통상적으로, 최신 메모리 디바이스 기술에서, VDD는 3.3 볼트(V)이고 게이트 임계전압(Vt)은 약 0.7 볼트(V)이다. 이와 같이, n-FET 트랜지스터는 이 트랜지스터에 걸쳐 약 Vt만큼의 전압강하를 야기하는, 관통하는 전류흐름으로 항상 스위칭 온된다. 보디효과로 인해, 전압강하는 Vt보다 크다. 이것은 노드(z)가 VDD- Vt미만의 전압 또는 2.3V 전압을 갖게된다. 3.3V 로부터 2.3V 미만인 전압으로의 감소는 트랜지스터(130)로의 핫 캐리어 열화를 방지하기에 충분하다.
제 2 스테이지는 제 1 스테이지와 마찬가지로, n-FETs(165 및 170)와 직렬로 결합된 p-FET(160)를 포함한다. p-FET(160)의 소스는 제 1 스테이지의 p-FET(130)의 소스와 VDD에 공통으로 결합된다. n-FET(170)의 소스는 n-FET(130)의 소스 및 GND에 공통으로 결합된다. 제 1 및 제 2 스테이지의 출력은 OCD의 출력(180)을 제공하기 위해 공통으로 결합된다. n-FET(165)의 게이트는 VDD에 결합되고, 트랜지스터에 걸쳐 Vt만큼의 전압 강하를 야기하도록 트랜지스터를 스위칭 온시킨다. 결과적으로, n-FET(170)의 소스-드레인 전압은 핫 캐리어 열화를 방지 또는 감소시키기 위해 Vt만큼 낮아진다.
입력(A 및 B)은 또한 각각 트랜지스터(170 및 160)의 게이트에 결합된다. 그러나, 이들 입력은 지연회로(185)에 의해 지연되며, d 만큼 제 2 스테이지의 출력을 지연시킨다. 상기 지연은 OCD의 출력 전류 변화(dI/dt)를 감소시키므로써, 노이즈 특성을 개선시킨다.
OCD의 출력은 단자(A 및 B)에서의 입력값에 좌우된다. 예를들어, 출력은 A 및 B가 로우일 때 VDD와 거의 동일하다. OCD의 출력은 A 및 B가 하이일 때 GND와 거의 동일하다. 입력 A가 로우이고 B가 하이일 때, 출력은 3상태(tristate)가 된다(즉, VDD및 GND로부터 분리된다).
통상적으로, OCDs는 고성능이 요구된다. 예를들어, OCDs는 특정 타이밍 제약조건내에서 비교적 고출력 부하(100pF)를 구동하기 위해 고출력 전류를 생성할 것이 요구된다. 이러한 성능 필요조건을 달성하기 위해, 저 저항 및 고 전류가 되게하는 충분한 폭으로 된 디바이스가 사용된다. OCDs의 또다른 요구는 일정한 특정 한계내로 출력 커패시턴스를 유지하는 것이다. 출력 커패시턴스는 디바이스의 폭에 의해 영향을 받는다. 상세히는, 디바이스의 폭이 넓어질수록, 커패시턴스는 더 높아질 수 있다. 두 개의 설계 파라미터(성능 대 저출력 커패시턴스)는 OCDs의 설계에서 잠재적인 대립을 부과할 수 있다. 예를들어, n-FETs의 적층은 디바이스의 게이트 길이를 배가시키는 핫 캐리어 열화를 유효하게 감소시키므로써 디바이스의 신뢰성을 개선시키는 결과로 된다. 이것은 동일한 성능을 달성하기 위해 출력 저항을 낮추기 위해 더 넓은 디바이스를 필요로 한다. 더 넓은 디바이스는 출력 커패시턴스를 증가시킨다. 또한, 항상 온 상태인 적층된 n-FET의 게이트 커패시턴스는 OCD의 출력 커패시턴스에 부가된다. 상기한 바와 같이, 어떤 경우엔 이러한 전체 OCD 출력 커패시턴스는 특정 한계를 초과하거나 근접하며 성능에 역영향을 미친다.
본 발명에 따라, 감소된 출력 커패시턴스를 갖는 OCD가 제공된다. 감소된 출력 커패시턴스는 핫 캐리어 열화에 의한 속도 또는 보호를 손상시키지 않고 달성된다. 본 발명은 적층된 n-FETs를 클록킹시키므로써 감소된 출력 커패시턴스를 달성한다.
도 2는 OCD(201)의 예시적인 실시예를 나타낸다. 도시된 바와 같이, OCD(201)는 병렬로 연결된 제 1 및 제 2 스테이지(210 및 250)를 포함한다. 상기 제 1 스테이지는 직렬로 구성된 트랜지스터(220, 225 및 230)를 포함한다. 마찬가지로 상기 제 2 스테이지는 직렬로 구성된 트랜지스터(260, 265 및 270)를 포함한다. 트랜지스터(220 및 260)는 예를들어 약 3.3 볼트인 VDD에 공통으로 결합된 그들의 소스를 갖는다. 트랜지스터(230 및 270)의 소스는 GND에 결합된다. 트랜지스터(235 및 265)는 트랜지스터(230 및 270)를 위한 열화 보호 디바이스를 제공하도록 적층된다. 제 1 및 제 2 스테이지 출력(286 및 287)은 각각 OCD의 출력(280)을 형성하기 위해 함께 결합된다. 도시된 바와 같이, 트랜지스터(220 및 260)는 p-FETs 이고 트랜지스터(225, 230, 265 및 270)는 n-FETs 이다.
메모리 칩에서 데이터 제어신호인 입력(A 및 B)은 OCD에 제공된다. 입력(B)은 트랜지스터(220 및 260)의 게이트에 연결되고, 입력(A)은 트랜지스터(230 및 270)의 게이트에 연결된다. 지연회로(285a 및 285b)는 제 1 스테이지에 대한 제 2 스테이지로의 입력신호를 위한 지연을 제공하므로써, 입력(A 및 B)에 대한 OCD의 출력을 지연시킨다. 지연(d)은 리드프레임 인덕턴스와 연관하여 높은 dI/dt에 기인한 노이즈의 결과로서 트랜지스터 스위칭에 의해 야기된 링잉을 감소 또는 제거하기에 충분하다.
적층된 트랜지스터(225 및 265)의 게이트는 제어신호(C)에 의해 게이팅된다. 핫 캐리어 열화로부터 n-FETs(230 및 270)를 보호하는 적층된 트랜지스터는 n-FETs(230 및 270)의 스위칭 이전에 제어신호(C)에 의해 스위칭된다. 한 실시예에서, 제어신호(C)는 트랜지스터(230 및 270)를 제어하는 동일신호이다. 도시된 바와 같이, 입력신호(A)는 적층된 트랜지스터 및 n-FETs(230 및 270)를 보호하기 위해 사용된다. 선택적으로, 레벨 시프터(237)는 적층된 트랜지스터의 저항을 감소시켜 OCD 성능에 대한 그들의 네거티브 영향을 감소시키기 위해 상기 적층된 트랜지스터를 오버드라이빙하도록 제공된다. 한 실시예에서, 상기 레벨 시프터는 VDD와 거의 동일한 레벨로 OCD 게이트를 작동시키기 위해 채용된다.
n-FETs(230 및 270) 보다 먼저 적층된 트랜지스터가 스위칭되는 것을 보장하기 위해, 지연회로(240)는 신호(A)를 트랜지스터(230)에 지연시키도록 제공된다. 한 실시예에서, 지연회로(240)는 직렬로 결합된 두 개 인버터를 포함한다. 이와같은 지연회로(240)는 트랜지스터(230)가 적층된 트랜지스터 보다 먼저 스위칭되는 것을 충분히 보장할 수 있다. 지연 커패시터를 갖춘 또다른 추가 인버터, 일련의 버퍼 또는 버퍼와 같은 기타 지연회로도 유용하다. 그러나, 지연회로(240)는 OCD의 출력에 지연을 생성시키며, 자신의 성능에 영향을 미침을 주목해야 한다.
대안 실시예에서, 제 2 또는 출력 스테이지의 적층된 트랜지스터는 제어신호(C)에 의해 게이팅된다. 예를들어, 제어신호는 n-FETs(230 및 270)를 스위칭시키는 신호와 동일한 신호이다. 제 1 스테이지의 적층된 트랜지스터는 예를들어 VDD에 연결되므로써 항상 스위칭된다. 제 2 스테이지 트랜지스터(270)는 지연회로(d)에 의해 지연되기 때문에, 적층된 트랜지스터가 트랜지스터(270) 이전에 스위칭되는 것을 보장하기 위한 추가회로는 더 이상 필요치 않다. 출력 적층된 커패시터의 게이팅은 OCD의 작동시 어떠한 지연도 야기하지 않는다. 출력 커패시턴스의 감소는 출력 적층된 트랜지스터만이 게이팅되는 경우에도 달성된다.
적층된 트랜지스터를 그것이 보호하는 n-FET 보다 먼저 스위칭시키기 위해 적층된 트랜지스터를 게이팅시키므로써, 적층된 트랜지스터의 적층된 게이트 커패시턴스 및 추가 확산 커패시턴스는 OCD의 출력에 영향을 미치지 않으므로써, OCD의 전체 출력 커패시턴스를 감소시킨다. 결과적으로, 양호한 성능특성을 갖춘 신뢰성있는 OCD가 제공된다.
도 3은 본 발명의 또다른 실시예를 도시한다. 도시된 바와 같이, OCD(301)는 도 2에 도시된 OCD와 마찬가지이다. OCD(301)는 유익하게 적층된 트랜지스터(325 및 365) 및 n-FETs(330 및 370)를 게이팅시키기 위해 ENBL 신호를 채용한다. ENBL 신호는 DRAM 또는 SDRAM과 같은 메모리 칩을 제어하는 외부신호이다. ENBL 신호는 메모리 칩이 액티브 또는 인액티브일 때 각각 메모리 칩의 출력을 인에이블링 또는 디스에이블링 시키는 광역신호이다.
통상적으로 ENBL 신호는 기타신호와 함께 기존의 메모리 칩 논리회로(390)에 공급된다. 이 논리회로는 트랜지스터(330 및 370)를 제어하는 출력(A)을 발생시킨다. 적층된 트랜지스터를 게이팅시키기 위해 ENBL 신호를 사용하므로써, 도 2의 지연회로(240)는 유익하게 제거될 수 있다. 이것은 데이터가 구동되어지기 이전에 적층된 트랜지스터가 스위칭 즉, 트랜지스터(330 및 370)의 스위칭되는 것을 허용하는, 충분한 지연을 논리회로가 제공하기 때문이다. 따라서, 상기 OCD 성능에 역영향이 미치지 않는다.
도 4는 도 3의 OCD(301)와 마찬가지인 OCD(401)의 실시예를 도시한다. 도시된 바와 같이, 블리더 회로(490)가 제공된다. 블리더 회로는 스위칭 온되었을 때, 노드(z)를 전압레벨(x)에 연결한다. 이와 같이, 노드(z)에서의 전압은 약 x - Vt와 동일하고, 여기서 Vt는 적층된 디바이스 및 보호된 n-FET가 스위칭 오프되었을 때 적층된 트랜지스터의 게이트 임계전압이다. 전압레벨(x)은 핫 캐리어 열화를 감소 또는 방지하기 위해 소스-드레인 전압을 감소시키기에 충분하다. 한 실시예에서, x는 약 2.5 V 이다.
노드(z)를 전압레벨(x)에 선택적으로 연결하므로써, 블리더 회로는 핫 캐리어 열화에 대한 추가의 보호를 제공한다. 예를들어, 제어신호(C) 및 신호(A)가 로우일 때 노드(z)가 정의되지 않는 상황이 발생할 수 있고, 적층된 트랜지스터(425) 및 n-FET(430)를 스위칭 오프시킨다. 이러한 구성일 때, 노드(z)는 GND와 동일할 수 있다. 결과적으로, n-FET(425)는 스위칭 온 되었을 때 소스-드레인 전압이 최악이 되는 경우를 경험할 것이다. 블리더 회로는 노드(z)가 약 x - Vt와 동일한 전압에 있도록 보장한다. 따라서, n-FET(425)는 단지 핫 캐리어 열화를 생기게 하는 데 충분하지 않은 약 VDD- (x - Vt)인 소스-드레인 전압에 노광된다.
한 실시예에서, 블리더 회로(490)는 입력이 제어신호에 결합되는 인버터(492)를 포함한다. 상기 인버터는 상기 블리더 회로를 작동시키거나 작동을 해제시키는 스위치로서 작용한다. 상기 블리더 회로는 적층된 트랜지스터가 스위칭 오프될 때 또는 그 반대인 경우에 스위칭된다. 인버터(495)의 출력은 트랜지스터(495)의 게이트에 결합된다. 트랜지스터(495)의 드레인은 노드(z)에 결합되고 소스는 전압레벨(x)에 결합된다. 블리더 회로가 스위칭 온되고 트랜지스터(430)가 스위칭 오프되었을 때, 노드(z)는 x - Vt와 동일한 전압을 갖는다.
본 발명이 여러 실시예를 참조하여 특정하게 도시되고 설명되었을 지라도, 당업자에게는 본 발명의 범위 및 정신으로부터 벗어나지 않고 다양한 수정 및 변형이 있을 수 있음을 인식할 것이다. 단순히 예로서, 트랜지스터의 적층을 채용하는 OCD 설계가 유용하다. 이러한 OCD 설계는 더욱 정교한 연구접근(예를들어, 셀프 클램핑 다이오드 구성) 또는 단일 또는 복수 개 스테이지에 기초한 설계를 포함할 수 있다. 따라서 본 발명의 범위는 상기 설명을 참조하여 결정되어서는 않되며 첨부된 특허청구범위와 이와 등가범위인 전체를 참조하여 결정되어야 한다.
상기와 같은 본 발명의 구성에 의해, 핫 캐리어 열화를 감소 및 방지하며디바이스의 성능을 감소시키지않고 저출력 커패시턴스를 나타내도록 트랜지스터를 소형 적층으로 구성할 수 있다.

Claims (1)

  1. 자신의 게이트에 결합된 제 1 입력을 갖는 제 1 트랜지스터와 자신의 게이트에 결합된 제 2 입력을 갖는 제 2 트랜지스터를 포함하는 하나 이상의 제 1 스테이지; 및
    핫 캐리어 열화를 감소시키기 위해 스위칭 동안 제 2 트랜지스터의 소스-드레인 전압을 감소시키도록 제 2 트랜지스터에 결합되고 제어신호에 의해 제어되는 적층된 트랜지스터를 포함하며, 상기 제어신호는 상기 제 2 트랜지스터를 스위칭하기 이전에 상기 적층된 트랜지스터를 스위칭 온시키는 것을 특징으로 하는 오프 칩 드라이버.
KR1019980023583A 1997-06-30 1998-06-23 저출력커패시턴스를갖는오프칩드라이버 KR100476506B1 (ko)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
US8/885,329 1997-06-30
US08/885,329 US5889420A (en) 1997-06-30 1997-06-30 OCD with low output capacitance
US08/885,329 1997-06-30

Publications (2)

Publication Number Publication Date
KR19990007228A true KR19990007228A (ko) 1999-01-25
KR100476506B1 KR100476506B1 (ko) 2006-04-21

Family

ID=25386660

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019980023583A KR100476506B1 (ko) 1997-06-30 1998-06-23 저출력커패시턴스를갖는오프칩드라이버

Country Status (7)

Country Link
US (1) US5889420A (ko)
EP (1) EP0889592B1 (ko)
JP (1) JP3759314B2 (ko)
KR (1) KR100476506B1 (ko)
CN (1) CN1123888C (ko)
DE (1) DE69821292T2 (ko)
TW (1) TW396340B (ko)

Families Citing this family (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4074690B2 (ja) 1997-09-17 2008-04-09 株式会社ルネサステクノロジ 電圧レベル変換回路
US6107829A (en) * 1998-03-31 2000-08-22 Lucent Technologies, Inc. Low leakage tristatable MOS output driver
US6703888B1 (en) 2001-03-02 2004-03-09 Volterra Semiconductor Corporation Method of operating circuit with FET transistor pair
US7230470B1 (en) 2001-03-02 2007-06-12 Volterra Semiconductor Corporation Power switch using a field-effect transistor (FET) pair
US6433614B1 (en) * 2001-03-02 2002-08-13 Volterra Semiconductor Corporation MOSFET-based switch
JP4327411B2 (ja) * 2001-08-31 2009-09-09 株式会社ルネサステクノロジ 半導体装置
JP4368790B2 (ja) * 2002-05-31 2009-11-18 エヌエックスピー ビー ヴィ 高電圧振幅への耐性のある出力段を含む回路
US7605633B2 (en) * 2007-03-20 2009-10-20 Kabushiki Kaisha Toshiba Level shift circuit which improved the blake down voltage
US8593203B2 (en) 2008-07-29 2013-11-26 Qualcomm Incorporated High signal level compliant input/output circuits
US7772887B2 (en) * 2008-07-29 2010-08-10 Qualcomm Incorporated High signal level compliant input/output circuits
US8106699B2 (en) 2008-07-29 2012-01-31 Qualcomm Incorporated High signal level compliant input/output circuits
US7804334B2 (en) 2008-07-29 2010-09-28 Qualcomm Incorporated High signal level compliant input/output circuits
US8138814B2 (en) 2008-07-29 2012-03-20 Qualcomm Incorporated High signal level compliant input/output circuits
JP2011112766A (ja) * 2009-11-25 2011-06-09 Panasonic Corp プッシュプル型駆動回路
CN109860121B (zh) * 2017-11-30 2020-09-25 长鑫存储技术有限公司 一种半导体封装结构及其接口功能切换方法

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5995730A (ja) * 1982-11-25 1984-06-01 Toshiba Corp 半導体デジタル集積回路
US5418477A (en) * 1993-04-22 1995-05-23 International Business Machines Corporation Data output buffer pull-down circuit for TTL interface
JP3562725B2 (ja) * 1993-12-24 2004-09-08 川崎マイクロエレクトロニクス株式会社 出力バッファ回路、および入出力バッファ回路
US5682116A (en) * 1994-06-07 1997-10-28 International Business Machines Corporation Off chip driver having slew rate control and differential voltage protection circuitry
US5635861A (en) * 1995-05-23 1997-06-03 International Business Machines Corporation Off chip driver circuit
US5726589A (en) * 1995-11-01 1998-03-10 International Business Machines Corporation Off-chip driver circuit with reduced hot-electron degradation

Also Published As

Publication number Publication date
US5889420A (en) 1999-03-30
KR100476506B1 (ko) 2006-04-21
EP0889592B1 (en) 2004-01-28
JP3759314B2 (ja) 2006-03-22
JPH1188145A (ja) 1999-03-30
EP0889592A2 (en) 1999-01-07
CN1123888C (zh) 2003-10-08
DE69821292D1 (de) 2004-03-04
CN1204841A (zh) 1999-01-13
TW396340B (en) 2000-07-01
DE69821292T2 (de) 2004-11-25
EP0889592A3 (en) 1999-03-17

Similar Documents

Publication Publication Date Title
US4963766A (en) Low-voltage CMOS output buffer
US5422591A (en) Output driver circuit with body bias control for multiple power supply operation
EP0608489B1 (en) Low-to-high voltage translator with latch-up immunity
US5629634A (en) Low-power, tristate, off-chip driver circuit
US5206544A (en) CMOS off-chip driver with reduced signal swing and reduced power supply disturbance
US5726589A (en) Off-chip driver circuit with reduced hot-electron degradation
US6323708B1 (en) Flip-flop circuit
KR100476506B1 (ko) 저출력커패시턴스를갖는오프칩드라이버
JP3580823B2 (ja) 改良されたデータ出力バッファ
JPH0529995B2 (ko)
US5907249A (en) Voltage tolerant input/output buffer
US6169420B1 (en) Output buffer
US5469097A (en) Translator circuit with symmetrical switching delays
KR100259070B1 (ko) 데이터 출력 버퍼 회로
US6489815B2 (en) Low-noise buffer circuit that suppresses current variation
US5852382A (en) Three-state CMOS output buffer circuit
KR20010040990A (ko) 과전압 보호 ｉ/ｏ 버퍼
US6175598B1 (en) Output noise control scheme for multiple I/O's
US6040711A (en) CMOS output buffer having a switchable bulk line
US5905618A (en) Voltage protected level shifting of chip driver
US20030107405A1 (en) Variable voltage tolerant input/output circuit
KR950012028B1 (ko) 저잡음 출력 구조를 가지는 반도체 메모리 장치
KR0118552Y1 (ko) 바이씨모오스 디바이스의 데이타출력버퍼 회로
US5900740A (en) System and method for adjusting a voltage
JPS62249521A (ja) 半導体集積回路装置

Legal Events

Date Code Title Description
A201 Request for examination
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20130222

Year of fee payment: 9

FPAY Annual fee payment

Payment date: 20140221

Year of fee payment: 10

FPAY Annual fee payment

Payment date: 20150220

Year of fee payment: 11

LAPS Lapse due to unpaid annual fee