DE69819582T2

DE69819582T2 - Ausgangsschaltung, Eingangsschaltung und Eingangs-Ausgangsschaltung

Info

Publication number: DE69819582T2
Application number: DE69819582T
Authority: DE
Inventors: Harumi Miyazaki-shi KAWANO; Akihiro Miyazaki-shi Sushihara
Original assignee: Oki Electric Industry Co Ltd
Current assignee: Lapis Semiconductor Co Ltd
Priority date: 1997-03-31
Filing date: 1998-03-31
Publication date: 2004-09-30
Anticipated expiration: 2018-04-01
Also published as: EP1229648A3; EP1229650A3; EP1239591B1; EP1229648B1; US20010015669A1; EP0869616A3; EP0869616A2; EP1229648A2; DE69819582D1; EP0869616B1; DE69832827T2; TW401657B; DE69834756D1; JP3544819B2; EP1229649A2; DE69834755D1; EP1239591A3; DE69832828D1; US6057717A; DE69834756T2

Description

GEBIET DER ERFINDUNG
Diese Erfindung betrifft Ausgangsschaltungen, Eingangsschaltungen und Eingangs/Ausgangs-Schaltungen, die in einen integrierten Schaltkreis oder einen IC eingebaut werden können.
Die Ausgangsschaltung dieser Erfindung wirkt als Schnittstelle, die zum Ausgeben eines Spannungssignals zu einer externen Schaltung verwendbar ist, die unter einer Leistungsversorgung arbeitet, von welcher die Spannung z. B. 5 V ist, was höher als die Spannung von z. B. 3 V ist, welches die Spannung einer Leistungsversorgung ist, unter welcher die Ausgangsschaltung arbeitet. Der ultimative Zweck dieser Erfindung besteht im Bereitstellen von Ausgangsschaltungen, die zum schnellen Ausgeben von solchen Spannungssignalen mit einer höheren Geschwindigkeit möglich sind, ohne eine große Menge an elektrischer Energie zu verbrauchen. Genauer gesagt sind die Ausgangsschaltungen dieser Erfindung Ausgangsschaltungen, die zum Erhöhen des Potentialpegels eines solchen Ausgangssignals wenigstens zu dem Pegel der Spannung von z. B. 3 V möglich sind, welches die Spannung einer Leistungsversorgung ist, die bei den Ausgangsschaltungen verwendet wird, und zwar sehr schnell, ohne eine große Menge an elektrischer Energie zu verbrauchen.
Die Eingangsschaltungen dieser Erfindung wirken als Schnittstelle, die zum Empfangen eines Spannungssignals von einer externen Schaltung verwendbar ist, die unter einer Leistungsversorgung arbeitet, von welcher die Spannung z. B. 5 V ist, was höher als die Spannung von z. B. 3 V ist, was die Spannung einer Leistungsversorgung ist, unter welcher die Eingangsschaltung arbeitet. Der ultimative Zweck dieser Erfindung besteht im Bereitstellen von Eingangsschaltungen, die zum Empfangen von Spannungssignalen möglich sind, von welchen das Potential höher als die Spannung einer Leistungsversorgung ist, die bei der Eingangsschaltung verwendet wird, und zum Weiterleiten der Spannungssignale in Richtung zur Schaltung der nächsten Stufe bei einer Spannung entsprechend dem vollen Ausmaß an Spannung einer Leistungsversorgung, die bei der Eingangsschaltung verwendet wird. Genauer gesagt sind die Eingangsschaltungen dieser Erfindung Eingangsschaltungen, die zum Weiterleiten eines Spannungssig nals mit einem ausreichenden Potentialpegel in Bezug auf die VIH-Regel zur Schaltung der nächsten Stufe möglich sind. Genauer gesagt sind die Eingangsschaltungen dieser Erfindung Eingangsschaltungen, die ein Spannungssignal von einer Schaltung empfangen, die unter einer Leistungsversorgung arbeitet, von welcher die Spannung höher als die Spannung einer Leistungsversorgung ist, unter welcher die Eingangsschaltungen arbeiten, und das Spannungssignal eher mit einer Spannung des vollen Ausmaßes der Spannung einer Leistungsversorgung, unter welcher die Eingangsschaltungen arbeiten, oder V_DD, als mit (V_DD – V_th) zur Schaltung der nächsten Stufe weiterleiten.
Die Eingangs/Ausgangs-Schaltungen dieser Erfindung sind zwischen einer Ausgangsschaltung mit einem oben angegebenen Vorteil und einer Eingangsschaltung mit einem oben angegebenen Vorteil umwandelbar.
HINTERGRUND DER ERFINDUNG
Eine Ausgangsschaltung, für die es zulässig ist, dass sie in einen integrierten Schaltkreis eingebaut wird, und die im Stand der Technik verfügbar ist, und eine Eingangsschaltung, für die es zulässig ist, dass sie in einen integrierten Schaltkreis eingebaut wird, und die im Stand der Technik verfügbar ist, werden nachfolgend unter Bezugnahme auf Zeichnungen beschrieben.
Gemäß 1 und 2 hat eine Ausgangsschaltung, für die es zulässig ist, dass sie in einen integrierten Schaltkreis eingebaut wird, und die im Stand der Technik verfügbar ist, eine Schaltung mit offenem Drainanschluss, die aus einem n-Kanal-Feldeffekttransistor vom normalerweise eingeschalteten Typ (N101) besteht, der über einen Anschlussflecken bzw. ein "PAD" des IC, in welchem die Ausgangsschaltung eingebaut ist, an einen Endwiderstand bzw. Pull-in-Widerstand (R₁) angeschlossen ist. Der Endwiderstand (R₁) ist außerhalb des IC angeordnet und arbeitet, ungeachtet dessen, dass die Ausgangsschaltung unter einer Leistungsversorgung von z. B. 3 V arbeitet, unter einer Leistungsversorgung Vcc von z. B. 5 V. Der n-Kanal-Feldeffekttransistor vom normalerweise eingeschalteten Typ (N101) hat eine Funktion zum Reduzieren der zwischen dem Sourceanschluss und dem Drainanschluss des n-Kanal-Feldeffekttransistors vom normalerweise eingeschalteten Typ (N102) angelegten Spannung. 2 zeigt, dass sich die Spannung des Ausgangssignals sehr langsam bis zu der Spannung von Vcc oder bei diesem Beispiel von 4 V über den Spannungspegel des Spannungssignals hinausgehend erhöht, das von der Ausgangsschaltung ausgegeben wird und das durch (IN) gezeigt ist. Es wird angemerkt, dass eine sehr lange Zeit zur Übertragung eines Spannungssignals mit einem Potentialpegel von z. B. 3 V zu einer externen Schaltung erforderlich ist, die unter einer Leistungsversorgung von einer höheren Spannung von z. B. 5 V arbeitet. Übrigens wird angemerkt, dass die Ausgangsschaltung als die Ausgangsschaltung eines IC mit einem geringeren Ausmaß an Spannungsfestigkeit verwendet werden kann.
Gemäß 3 und 4 hat eine Eingangsschaltung, für die es zulässig ist, dass sie in einen integrierten Schaltkreis eingebaut wird, und die im Stand der Technik verfügbar ist, einen n-Kanal-Feldeffekttransistor vom normalerweise eingeschalteten Typ (N100), der eine Funktion zum Reduzieren der Spannung eines Eingangssignals hat, das über einen Anschlussflecken bzw. ein "PAD" des IC eingegeben wird und das einen Spannungsbereich von 0 bis 5 V bis zu einem Spannungsbereich im Bereich von 0 bis zu der Spannungsdifferenz zwischen der V_DD-Spannung oder der Leistungsversorgungsspannung der Schaltung und der Schwellenspannung des n-Kanal-Feldeffekttransistors vom normalerweise eingeschalteten Typ (N100) hat, bevor er das Eingangssignal zur Schaltung der nächsten Stufe weiterleitet, die den IC erzeugte. Daher kann die Eingangsschaltung für einen integrierten Schaltkreis mit einem geringeren Ausmaß an Spannungsfestigkeit verwendet werden. Die Schwellenspannung des IC ist derart entworfen, dass sie kleiner als diejenige der normalen Eingangsschaltung ist. In der Zeichnung bedeutet "PAD" den Bondierungs-Anschlussflecken für die Eingangsschaltung. 4 zeigt, dass die Spannung eines bei einem Eingangsanschluss (IN) empfangenen Eingangssignals zum Potentialpegel des Knotens (Y) reduziert wird, bevor sie an einen Verstärker angelegt wird und zur Schaltung der nächsten Stufe weitergeleitet wird.
An erster Stelle erhöht sich in Bezug auf 2 das von der in 1 dargestellten Ausgangsschaltung ausgegebene Ausgangssignal mit einer Rate, die durch eine Zeitkonstante bestimmt wird, die weiterhin durch den Wert des Endwiderstands (R₁) bestimmt wird. Dies bedeutet, dass dann, wenn eine hohe Betriebsgeschwindigkeit erforderlich ist, ein geringerer Wert des Endwiderstands (R₁) erforderlich ist. Wenn der Wert des Endwiderstands (R₁) kleiner gemacht wird, erhöht sich der Energieverbrauch entsprechend, und umgekehrt.
Dies ist ein Nachteil, der unvermeidbar bei der im Stand der Technik verfügbaren vorangehenden Ausgangsschaltung beteiligt ist, die unter Bezugnahme auf die 1 und 2 beschrieben ist.
An zweiter Stelle wird unter der Annahme, dass die Leistungsversorgungsspannung der Eingangsschaltung, die in 3 dargestellt ist, oder V_DD 3 V ist, ein Eingangssignal von 5 V, das über den "PAD" in die Eingangsschaltung eingegeben wird, zu einem Wert reduziert, der um V_DD kleiner als die Schwellenspannung des n-Kanal-Feldeffekttransistors vom normalerweise eingeschalteten Typ (N100) ist, nämlich (V_DD – V_th) oder etwa 2,3 V, bevor es an den Knoten (Y) angelegt wird. Demgemäß ist es für eine solche Eingangsschaltung nicht einfach, die Anforderung von VIH zu erfüllen, welches eine Regelung ist, die untersucht, ob eine "H"-Pegelspannung, die durch eine Eingangsschaltung ausgegeben wird, ein ausreichendes Maß an Spielraum in Bezug auf den Schwellenwert der internen Schaltung der Eingangsschaltung hat oder nicht.
Dies ist ein Nachteil, der unvermeidbar bei der im Stand der Technik verfügbaren vorangehenden Eingangsschaltung beteiligt ist, die unter Bezugnahme auf die 3 und 4 beschrieben ist.
Der Vollständigkeit halber ist aus US-A-5,387,826 eine Ausgangsschaltung bekannt, die erste bis dritte Feldeffekttransistoren enthält, für die zugelassen ist, dass sie in einen integrierten Schaltkreis eingebaut werden, und ist aus JP-A-03-175 727 (Patent Abstracts of Japan, vol. 015, no. 419, 24. Oktober 1991) eine Eingangsschaltung zum Verkürzen der Übertragungszeit eines Hochspannungs-Eingangssignals bekannt, für welche zugelassen ist, dass sie in einen integrierten Schaltkreis eingebaut wird.
AUFGABEN UND ZUSAMMENFASSUNG DER ERFINDUNG
Demgemäß ist es eine Aufgabe dieser Erfindung, Ausgangsschaltungen zu schaffen, für welche zugelassen ist, dass sie in einen integrierten Schaltkreis eingebaut werden, und die Ausgangsspannungssignale in eine externe Schaltung ausgeben können, die unter einer Leistungsversorgung arbeitet, von welcher die Spannung höher als die Spannung einer Leistungsversorgung ist, unter welcher die Ausgangsschaltungen arbeiten, und zwar mit einer höheren Betriebsrate bzw. Betriebsgeschwindigkeit und ohne eine große Menge an elektrischer Energie zu verbrauchen.
Eine weitere Aufgabe dieser Erfindung besteht im Schaffen von Eingangsschaltungen, für welche zugelassen ist, dass sie in einen integrierten Schaltkreis eingebaut werden, und die Eingangsspannungssignale von einer externen Schaltung empfangen können, die unter einer Leistungsversorgung arbeitet, von welcher die Spannung höher als die Spannung einer Leistungsversorgung ist, unter welcher die Eingangsschaltungen arbeiten, und die Eingangssignale zur Schaltung der nächsten Stufe weiterleiten können, bei der Spannung entsprechend dem vollen Ausmaß der Spannung einer Leistungsversorgung, unter welcher die Eingangsschaltungen arbeiten, oder Spannungssignalen, die in Bezug auf die VIH-Regel ausreichend hoch sind (Spannungssignale mit einer Spannung, die hoch genug ist, damit ein ausreichendes Maß an Spielraum bleibt, der in der VIH-Regel festgesetzt ist.).
Eine weitere Aufgabe dieser Erfindung besteht im Schaffen von Eingangs/Ausgangs-Schaltungen, für welche zugelassen ist, dass sie in einen integrierten Schaltkreis eingebaut werden, und die zwischen Ausgangsschaltungen, die Spannungssignale in eine externe Schaltung ausgeben können, die unter einer Leistungsversorgung arbeitet, von welcher die Spannung höher als die Spannung einer Leistungsversorgung ist, unter welcher die Ausgangsschaltungen arbeiten, mit einer höheren Betriebsrate und ohne eine große Menge an elektrischer Energie zu verbrauchen, und Eingangsschaltungen, die Eingangsspannungssignale von einer externen Schaltung empfangen können, die unter einer Leistungsversorgung arbeitet, von welcher die Spannung höher als die Spannung einer Leistungsversorgung ist, unter welcher die Eingangsschaltungen arbeiten, und die Eingangssignale zur Schaltung der nächsten Stufe weiterleiten, bei der Spannung entsprechend dem vollen Ausmaß der Spannung einer Leistungsversorgung, unter welcher die Eingangsschaltungen arbeiten, oder Spannungssignalen, die in Bezug auf die VIH-Regel ausreichend hoch sind (Spannungssignalen mit einer Spannung, die hoch genug ist, damit ein ausreichendes Maß an Spielraum bleibt, der in der VIH-Regel festgesetzt ist) konvertierbar bzw. umwandelbar sind.
Eine Ausgangsschaltung (Diese entspricht Anspruch 1.) gemäß dem ersten Ausführungsbeispiel dieser Erfindung, das unter Bezugnahme auf 11 beschrieben wird, ist definiert als:
eine Ausgangsschaltung, die folgendes aufweist:
einen ersten Feldeffekttransistor vom normalerweise ausgeschalteten Typ ((P₁) der 11) mit einem Kanal einer Leitfähigkeit, mit einem an einem ersten Knoten angeschlossenen Gateanschluss, mit einer an eine erste Leistungsversorgung angeschlossenen ersten Elektrode und mit einer an einem zweiten Knoten angeschlossenen zweiten Elektrode,
einen zweiten Feldeffekttransistor vom normalerweise ausgeschalteten Typ ((P₂) der 11) mit einem Kanal einer Leitfähigkeit, mit einem an einem dritten Knoten angeschlossenen Gateanschluss, mit einer am zweiten Knoten angeschlossenen ersten Elektrode, mit einer an einem vierten Knoten angeschlossenen zweiten Elektrode und mit einem an einem fünften Knoten, der schwebend ist, angeschlossenen Substrat,
einen dritten Feldeffekttransistor vom normalerweise ausgeschalteten Typ ((P₄) der 11) mit einem Kanal einer Leitfähigkeit, mit einem an einem sechsten Knoten angeschlossenen Gateanschluss, mit einer am dritten Knoten angeschlossenen ersten Elektrode, mit einer am vierten Knoten angeschlossenen zweiten Elektrode und mit einem am fünften Knoten angeschlossenen Substrat,
einen vierten Feldeffekttransistor vom normalerweise ausgeschalteten Typ ((N₇) der 11) mit einem Kanal der entgegengesetzten Leitfähigkeit, mit einem an der ersten Leistungsversorgung angeschlossenen Gateanschluss, mit einer am vierten Knoten angeschlossenen ersten Elektrode und mit einer an einem siebten Knoten angeschlossenen zweiten Elektrode,
einen fünften Feldeffekttransistor vom normalerweise ausgeschalteten Typ ((P₇) der 11) mit einem Kanal einer Leitfähigkeit, mit einem am dritten Knoten angeschlossenen Gateanschluss, mit einer am siebten Knoten angeschlossenen ersten Elektrode, mit einer am vierten Knoten angeschlossenen zweiten Elektrode und mit einem am fünften Knoten angeschlossenen Substrat,
eine NOR-Gattereinrichtung mit einem am siebten Knoten angeschlossenen ersten Eingangsanschluss, mit einem an einem achten Knoten angeschlossenen zweiten Eingangsanschluss und einem an einem neunten Knoten angeschlossenen Ausgangsanschluss,
einen sechsten Feldeffekttransistor vom normalerweise ausgeschalteten Typ ((N₃) der 11) mit einem Kanal der entgegengesetzten Leitfähigkeit, mit einem am neunten Knoten angeschlossenen Gateanschluss, mit einer an einer zweiten Leistungsversorgung angeschlossenen ersten Elektrode und mit einer an einem zehnten Knoten angeschlossenen zweiten Elektrode,
einen siebten Feldeffekttransistor vom normalerweise ausgeschalteten Typ ((N₄) der 11) mit einem Kanal der entgegengesetzten Leitfähigkeit, mit einem an der ersten Leistungsversorgung angeschlossenen Gateanschluss, mit einer am zehnten Knoten angeschlossenen ersten Elektrode und mit einer am dritten Knoten angeschlossenen zweiten Elektrode,
einen achten Feldeffekttransistor vom normalerweise ausgeschalteten Typ ((N₆) der 11) mit einem Kanal der entgegengesetzten Leitfähigkeit, mit einem an der ersten Leistungsversorgung angeschlossenen Gateanschluss, mit einer am dritten Knoten angeschlossenen ersten Elektrode und mit einer an einem elften Knoten angeschlossenen zweiten Elektrode,
einen neunten Feldeffekttransistor vom normalerweise ausgeschalteten Typ ((N₅) der 11) mit einem Kanal der entgegengesetzten Leitfähigkeit, mit einem am achten Knoten angeschlossenen Gateanschluss, mit einer am elften Knoten angeschlossenen ersten Elektrode und mit einer am ersten Knoten angeschlossenen zweiten Elektrode,
einen zehnten Feldeffekttransistor vom normalerweise ausgeschalteten Typ ((N₈) der 11) mit einem Kanal der entgegengesetzten Leitfähigkeit, mit einem an einem zwölften Knoten angeschlossenen Gateanschluss, mit einer am zehnten Knoten angeschlossenen ersten Elektrode und mit einer am sechsten Knoten angeschlossenen zweiten Elektrode, und
einen elften Feldeffekttransistor vom normalerweise ausgeschalteten Typ ((P₈) der 11) mit einem Kanal einer Leitfähigkeit, mit einem am zwölften Knoten angeschlossenen Gateanschluss, mit einer an der ersten Leistungsversorgung angeschlossenen ersten Elektrode und mit einer am sechsten Knoten angeschlossenen zweiten Elektrode.
Vier Modifikationen stammen von der vorangehenden Ausgangsschaltung, die im Anspruch 11 definiert ist.
Die erste Modifikation ist die Ausgangsschaltung, zu welcher ein zwölfter Feldeffekttransistor vom normalerweise ausgeschalteten Typ ((P₆) der 11) mit einem Kanal einer Leitfähigkeit, mit einem an der ersten Leistungsversorgung angeschlossenen Gateanschluss, mit einer an der ersten Leistungsversorgung angeschlossenen ersten Elektrode und mit einer am siebten Knoten angeschlossenen zweiten Elektrode neu eingeführt ist.
Die zweite Modifikation ist die Ausgangsschaltung, zu welcher ein dreizehnter Feldeffekttransistor vom normalerweise ausgeschalteten Typ ((P₃) der 11) mit einem Kanal einer Leitfähigkeit, mit einem am dritten Knoten angeschlossenen Gateanschluss, mit einer am zweiten Knoten angeschlossenen ersten Elektrode, mit einer am fünften Knoten angeschlossenen zweiten Elektrode und mit einem am fünften Knoten angeschlossenen Substrat neu eingeführt ist.
Die dritte Modifikation ist die Ausgangsschaltung, zu welcher ein vierzehnter Feldeffekttransistor vom normalerweise ausgeschalteten Typ ((P₅) der 11) mit einem Kanal einer Leitfähigkeit, mit einem an der ersten Leistungsversorgung angeschlossenen Gateanschluss, mit einer am vierten Knoten angeschlossenen ersten Elektrode, mit einer am fünften Knoten angeschlossenen zweiten Elektrode und mit einem am fünften Knoten angeschlossenen Substrat neu eingeführt ist.
Die vierte Modifikation ist die Ausgangsschaltung, zu welcher:
ein am ersten Knoten angeschlossener erster Eingangsanschluss,
ein an einem dreizehnten Knoten angeschlossener zweiter Eingangsanschluss,
ein am zwölften Knoten angeschlossener dritter Eingangsanschluss,
ein am achten Knoten angeschlossener vierter Eingangsanschluss,
ein am vierten Knoten angeschlossener Ausgangsanschluss,
ein fünfzehnter Feldeffekttransistor vom normalerweise ausgeschalteten Typ ((N₁) der 11) mit einem Kanal der entgegengesetzten Leitfähigkeit, mit einem am dreizehnten Knoten angeschlossenen Gateanschluss, mit einer an der zweiten Leistungsversorgung angeschlossenen ersten Elektrode und mit einer an einem vierzehnten Knoten angeschlossenen zweiten Elektrode, und
ein sechzehnter Feldeffekttransistor vom normalerweise ausgeschalteten Typ ((N₂) der 11) mit einem Kanal der entgegengesetzten Leitfähigkeit, mit einem an der ersten Leistungsversorgung angeschlossenen Gateanschluss, mit einer am vierzehnten Knoten angeschlossenen ersten Elektrode und mit einer am vierten Knoten angeschlossenen zweiten Elektrode neu hinzugefügt sind.
Eine Eingangsschaltung, die unter Bezugnahme auf 21 beschrieben ist, ist definiert als:
eine Eingangsschaltung, die folgendes aufweist:
einen an einem ersten Knoten angeschlossenen Eingangsanschluss,
einen ersten Feldeffekttransistor vom normalerweise ausgeschalteten Typ ((P₃₁) der 21) mit einem Kanal einer Leitfähigkeit, mit einem am ersten Knoten angeschlossenen Gateanschluss, mit einer an einer ersten Leistungsversorgung angeschlossenen ersten Elektrode, mit einer an einem zweiten Knoten, der schwebend ist, angeschlossenen zweiten Elektrode und mit einem an einem zweiten Knoten, der schwebend ist, angeschlossenen Substrat,
einen zweiten Feldeffekttransistor vom normalerweise ausgeschalteten Typ ((P₃₂) der 21) mit einem Kanal einer Leitfähigkeit, mit einem an der ersten Leistungsversorgung angeschlossenen Gateanschluss, mit einer am ersten Knoten angeschlossenen ersten Elektrode, mit einer an einem dritten Knoten angeschlossenen zweiten Elektrode und mit einem am zweiten Knoten angeschlossenen Substrat,
eine Lastschaltungseinrichtung mit einem am dritten Knoten angeschlossenen ersten Anschluss und einem an der zweiten Leistungsversorgung angeschlossenen zweiten Anschluss,
einen dritten Feldeffekttransistor vom normalerweise ausgeschalteten Typ ((N₃₇) der 21) mit einem Kanal der entgegengesetzten Leitfähigkeit, mit einem an der ersten Leistungsversorgung angeschlossenen Gateanschluss, mit einer am dritten Knoten angeschlossenen ersten Elektrode und mit einer an einem vierten Knoten angeschlossenen zweiten Elektrode,
eine Komparatorschaltungseinrichtung mit einem am vierten Knoten angeschlossenen Eingangsanschluss und mit einem an einem fünften Knoten angeschlossenen Ausgangsanschluss, und
einen am fünften Knoten angeschlossenen Ausgangsanschluss.
Eine Eingangsschaltung, die unter Bezugnahme auf 24 beschrieben ist, ist definiert als:
eine Eingangsschaltung, die folgendes aufweist:
einen an einem ersten Knoten angeschlossenen Eingangsanschluss,
einen ersten Feldeffekttransistor vom normalerweise ausgeschalteten Typ ((P₃₁) der 24) mit einem Kanal einer Leitfähigkeit, mit einem am ersten Knoten angeschlossenen Gateanschluss, mit einer an einer ersten Leistungsversorgung angeschlossenen ersten Elektrode, mit einer zweiten Elektrode, die schwebend ist, und mit einem an einem zweiten Knoten, der schwebend ist, angeschlossenen Substrat,
einen zweiten Feldeffekttransistor vom normalerweise ausgeschalteten Typ ((P₃₂) der 24) mit einem Kanal einer Leitfähigkeit, mit einem an der ersten Leistungsversorgung angeschlossenen Gateanschluss, mit einer am ersten Knoten angeschlossenen ersten Elektrode, mit einer an einem dritten Knoten angeschlossenen zweiten Elektrode und mit einem am zweiten Knoten angeschlossenen Substrat,
eine Lastschaltungseinrichtung mit einem am dritten Knoten angeschlossenen ersten Anschluss und mit einem an einer zweiten Leistungsversorgung angeschlossenen zweiten Anschluss,
einen dritten Feldeffekttransistor vom normalerweise ausgeschalteten Typ ((N₃₇) der 24) mit einem Kanal der entgegengesetzten Leitfähigkeit, mit einem an der ersten Leistungsversorgung angeschlossenen Gateanschluss, mit einer am dritten Knoten angeschlossenen ersten Elektrode und mit einer an einem vierten Knoten angeschlossenen zweiten Elektrode,
einen vierten Feldeffekttransistor vom normalerweise ausgeschalteten Typ ((N₃₈) der 24) mit einem Kanal der entgegengesetzten Leitfähigkeit, mit einem am vierten Knoten angeschlossenen Gateanschluss, mit einer an einem fünften Knoten angeschlossenen ersten Elektrode und mit einer an der zweiten Leistungsversorgung angeschlossenen zweiten Elektrode,
einen fünften Feldeffekttransistor vom normalerweise ausgeschalteten Typ ((P₃₈) der 24) mit einem Kanal einer Leitfähigkeit, mit einem am vierten Knoten angeschlossenen Gateanschluss, mit einer an einem sechsten Knoten angeschlossenen ersten Elektrode, mit einer am fünften Knoten angeschlossenen zweiten Elektrode und mit einem am sechsten Knoten angeschlossenen Substrat, eine Invertereinrichtung mit einem am fünften Knoten angeschlossenen Eingangsanschluss und mit einem an einem siebten Knoten angeschlossenen Ausgangsanschluss,
einen sechsten Feldeffekttransistor vom normalerweise ausgeschalteten Typ ((P₃₉) der 24) mit einem Kanal einer Leitfähigkeit, mit einem am siebten Knoten angeschlossenen Gateanschluss, mit einer an der ersten Leistungsversorgung angeschlossenen ersten Elektrode und mit einer am sechsten Knoten angeschlossenen zweiten Elektrode,
einen siebten Feldeffekttransistor vom normalerweise ausgeschalteten Typ ((N₃₉) der 24) mit einem Kanal der entgegengesetzten Leitfähigkeit, mit einem am siebten Knoten angeschlossenen Gateanschluss, mit einer am sechsten Knoten angeschlossenen ersten Elektrode und mit einer an der ersten Leistungsversorgung angeschlossenen zweiten Elektrode, und
einen am siebten Knoten angeschlossenen Ausgangsanschluss.
Eine Eingangs/Ausgangs-Schaltung kann erzeugt werden durch Kombinieren einer durch Anspruch 15 definierten Ausgangsschaltung und einer durch Anspruch 26 definierten Eingangsschaltung und durch Verbinden des dritten Eingangsanschlusses der Ausgangsschaltung und des zweiten Ausgangsanschlusses der Eingangsschaltung, des ersten Ausgangsanschlusses der Ausgangsschaltung und einer externen Schaltung und des fünften Eingangsanschlusses der Eingangsschaltung und der Leistungsversorgung der externen Schaltung.
Eine Eingangs/Ausgangs-Schaltung kann erzeugt werden durch Kombinieren einer Ausgangsschaltung und einer Eingangsschaltung und durch Verbinden des dritten Eingangsanschlusses der Ausgangsschaltung und des zweiten Ausgangsanschlusses der Eingangsschaltung, des ersten Ausgangsanschlusses der Ausgangsschaltung und einer externen Schaltung und des fünften Eingangsanschlusses der Eingangsschaltung und der Leistungsversorgung der externen Schaltung.
KURZE BESCHREIBUNG DER ZEICHNUNGEN
Diese Erfindung kann zusammen mit ihren verschiedenen Merkmalen und Vorteilen ohne weiteres aus der folgenden detaillierteren Beschreibung verstanden werden, die in Zusammenhang mit den folgenden Zeichnungen präsentiert wird, wobei:
1 ein Schaltungsdiagramm einer Ausgangsschaltung ist, die im Stand der Technik verfügbar ist,
2 ein Zeitdiagramm ist, das die Bewegung des Potentials an den Eingangs- und Ausgangsanschlüssen über der Zeit darstellt,
3 ein Schaltungsdiagramm einer Eingangsschaltung ist, die im Stand der Technik verfügbar ist,
4 ein Zeitdiagramm ist, das die Bewegung des Potentials am Eingangsanschluss und am Knoten (Y) über der Zeit darstellt,
5 ein Schaltungsdiagramm einer Ausgangsschaltung gemäß einem ersten Beispiel ist,
6A ein Zeitdiagramm ist, das die Bewegung des Potentials von einigen Anschlüssen und Knoten einer Ausgangsschaltung gemäß dem ersten Beispiel über der Zeit darstellt,
6B ein Zeitdiagramm ist, das die Bewegung des Stroms, der in der Leistungsversorgung eine Ausgangsschaltung gemäß dem ersten Beispiel fließt, über der Zeit darstellt,
7 ein Schaltungsdiagramm einer Ausgangsschaltung gemäß einem zweiten Beispiel ist,
8A ein Zeitdiagramm ist, das die Bewegung des Potentials von einigen Anschlüssen und Knoten einer Ausgangsschaltung gemäß dem zweiten Beispiel über der Zeit darstellt,
8B ein Zeitdiagramm ist, das die Bewegung des Stroms, der in der Leistungsversorgung eine Ausgangsschaltung gemäß dem zweiten Beispiel fließt, über der Zeit darstellt,
9 ein Schaltungsdiagramm einer Ausgangsschaltung gemäß einem dritten Beispiel ist,
10A ein Zeitdiagramm ist, das die Bewegung des Potentials von einigen Anschlüssen und Knoten einer Ausgangsschaltung gemäß dem dritten Beispiel über der Zeit darstellt,
10B ein Zeitdiagramm ist, das die Bewegung des Stroms, der in der Leistungsversorgung eine Ausgangsschaltung gemäß dem dritten Beispiel fließt, über der Zeit darstellt,
11 ein Schaltungsdiagramm einer Ausgangsschaltung gemäß dem ersten Ausführungsbeispiel dieser Erfindung ist,
12A ein Blockdiagramm ist, das eine Kombination aus einer Ausgangsschaltung gemäß dem ersten Ausführungsbeispiel dieser Erfindung und einer externen Schaltung, die unter einer Leistungsversorgung von 3 V arbeitet, darstellt,
12B ein Blockdiagramm ist, das eine Kombination aus einer Ausgangsschaltung gemäß dem ersten Ausführungsbeispiel dieser Erfindung und einer externen Schaltung, die unter einer Leistungsversorgung von 5 V arbeitet, darstellt,
13A ein Zeitdiagramm ist, das die Bewegung des Potentials von einigen Anschlüssen und Knoten einer Ausgangsschaltung gemäß dem ersten Ausführungsbeispiel dieser Erfindung unter einer Bedingung, dass der Potentialpegel des SEL-Anschlusses "L" ist, über der Zeit darstellt,
13B ein Zeitdiagramm ist, das die Bewegung des Potentials von einigen Anschlüssen und Knoten einer Ausgangsschaltung gemäß dem ersten Ausführungsbeispiel dieser Erfindung unter einer Bedingung, dass der Potentialpegel des SEL-Anschlusses "N" ist, über der Zeit darstellt,
14 ein Schaltungsdiagramm einer Eingangsschaltung gemäß einem vierten Beispiel ist,
15 ein Schaltungsdiagramm einer Eingangsschaltung gemäß einem fünften Beispiel ist,
16 ein Schaltungsdiagramm einer Eingangsschaltung gemäß einem sechsten Beispiel ist,
17 ein Schaltungsdiagramm einer Eingangsschaltung gemäß einem siebten Beispiel ist,
18A ein Zeitdiagramm ist, das die Bewegung des Potentials des Eingangsanschlusses und des Knotens (A₁) in Reaktion auf eine Aktion zum Verschieben des Eingangsanschlusses (IN) zu einer offenen Position, was in einem Verschieben seiner Impedanz zu einer hohen Position aus dem Potentialpegel von 0 V resultiert, über der Zeit darstellt,
18B ein Zeitdiagramm ist, das die Bewegung des Potentials des Eingangsanschlusses und des Knotens (A₁) in Reaktion auf eine Aktion zum Verschieben des Eingangsanschlusses (IN) zu einer offenen Position, was in einem Verschieben seiner Impedanz zu einer hohen Position aus dem Potentialpegel von 5 V resultiert, über der Zeit darstellt,
19 ein Schaltungsdiagramm einer Eingangsschaltung gemäß einem achten Beispiel ist,
20 ein Schaltungsdiagramm einer Eingangsschaltung gemäß einem neunten Beispiel ist,
21 ein Schaltungsdiagramm einer Eingangsschaltung gemäß einem zweiten Ausführungsbeispiel ist,
22A ein Blockdiagramm ist, das eine Kombination aus einer Eingangsschaltung, einer Ausgangsschaltung gemäß dem ersten Ausführungsbeispiel dieser Erfindung und einer externen Schaltung, die unter einer Leistungsversorgung von 5 V arbeitet, darstellt,
22B ein Blockdiagramm ist, das eine Kombination aus einer Eingangsschaltung, einer Ausgangsschaltung gemäß dem ersten Ausführungsbeispiel dieser Erfindung und einer externen Schaltung, die unter einer Leistungsversorgung von 3 V arbeitet, darstellt,
23 ein Zeitdiagramm ist, das die Bewegung des Potentials von einigen Anschlüssen einer Eingangsschaltung über der Zeit darstellt,
24 ein Schaltungsdiagramm einer Eingangsschaltung ist,
25A ein Zeitdiagramm ist, das die Bewegung des Potentials von einigen Anschlüssen und Knoten einer Ausgangsschaltung über der Zeit darstellt,
25B ein Zeitdiagramm ist, das die Bewegung des Stroms, der in der Leistungsversorgung einer Ausgangsschaltung fließt, über der Zeit darstellt,
26 ein Schaltungsdiagramm einer Eingangs/Ausgangs-Schaltung gemäß einem zehnten Beispiel ist,
27A ein Zeitdiagramm ist, das die Bewegung des Potentials von einigen Anschlüssen und Knoten einer Ausgangsschaltung gemäß dem zehnten Beispiel über der Zeit darstellt,
27B ein Zeitdiagramm ist, das die Bewegung des Stroms, der in einer Leistungsversorgung einer Ausgangsschaltung gemäß dem zehnten Beispiel fließt, über der Zeit darstellt, und
27C ein Zeitdiagramm ist, das die Bewegung des Stroms, der in der Leistungsversorgung einer Ausgangsschaltung gemäß dem zehnten Beispiel fließt, über der Zeit darstellt.
DETAILLIERTE BESCHREIBUNG DER BEVORZUGTEN AUSFÜHRUNGSBEISPIELE
Es ist anzumerken, dass die ersten bis zehnten Beispiele, die in den 5–10 und 14–27 gezeigt sind, nicht unter den Schutzumfang der Erfindung fallen, wie er in den Ansprüchen definiert ist, und die ersten bis dritten Ausführungsbeispiele, die unter den Schutzumfang der Ansprüche fallen, in den 11–13 gezeigt sind. Die Beispiele dienen zur Illustration.
ERSTES BEISPIEL
Eine Ausgangsschaltung mit einem Vorteil, bei welchem die Anstiegsrate eines Ausgangssignals groß ist, bis es bei der Spannung der Leistungsversorgung ankommt, die bei der Ausgangsschaltung verwendet wird, selbst wenn der Widerstandswert eines Endwiderstands groß ist.
Gemäß 5 ist eine Ausgangsschaltung, für welche zugelassen ist, dass sie in einen integrierten Schaltkreis eingebaut wird, gemäß einem ersten Beispiel zusammengesetzt aus einem Eingangsanschluss (IN), einem Freigabe-Eingangsanschluss (EB), einem Ausgangsanschluss (OUT), der an einem Anschlussflecken bzw. Pad des integrierten Schaltkreises angeordnet ist, in welcher die Ausgangsschaltung eingebaut ist, einem NAND-Gatter (NAND₁) mit zwei Eingangsports, einem NOR-Gatter (NOR₂) mit zwei Eingangsports, normalerweise ausgeschalteten p-Kanal-FETs (P₁) bis (P₅), normalerweise ausgeschalteten n-Kanal-FETs (N₁) und (N₃) und Invertern (INV₁) und (INV₂). Die Spannung einer Leistungsversorgung V_DD ist z. B. 3 V. Der Ausgangsanschluss (OUT) ist ein Anschluss, durch welchen ein Spannungssignal aus dem integrierten Schaltkreis, in welchem die Ausgangsschaltung eingebaut ist, in Richtung zu einer externen Schaltung ausgegeben wird. Ein Ende eines Endwiderstands, der außerhalb des integrierten Schaltkreises angeordnet ist, ist an den Ausgangsanschluss (OUT) angeschlossen. Die Funktion des Endwiderstands, von welchem das andere Ende an eine Leistungsversorgung der externen Schaltung angeschlossen ist, von welcher die Leistungsversorgung Vcc z. B. 5 V ist, besteht im Hochziehen des Potentials des Ausgangsanschlusses (OUT) zu der Spannung von z. B. 5 V.
Der erste Eingangsanschluss des NAND-Gatters (NAND₁) ist an den Eingangsanschluss (IN) angeschlossen und der zweite Eingangsanschluss des NAND-Gatters (NAND₁) ist an den Freigabe-Eingangsanschluss (EB) angeschlossen und der Ausgangsanschluss des NAND-Gatters (NAND₁) ist an einen internen Knoten (PG) angeschlossen. Der erste Eingangsanschluss des NOR-Gatters (NOR₂) ist an den Eingangsanschluss (IN) angeschlossen und der zweite Eingangsanschluss des NOR-Gatters (NOR₂) ist an den Freigabe-Eingangsanschluss (EB) über den Inverter (INV₁) angeschlossen. Der Ausgangsanschluss des NOR-Gatters (NOR₂) ist an einen internen Knoten (NG) angeschlossen. Der Eingangsanschluss des Inverters (INV₂) ist an den Ausgangsanschluss (OUT) angeschlossen und der Ausgangsanschluss des Inverters (INV₂) ist an einen internen Knoten (OUTN) angeschlossen.
Die Gateelektrode eines normalerweise ausgeschalteten n-Kanal-FET (N₁) ist an den Knoten (NG) angeschlossen, die Drainelektrode des normalerweise ausgeschalteten n-Kanal-FET (N₁) ist an den Ausgangsanschluss (OUT) angeschlossen und die Sourceelektrode des normalerweise ausgeschalteten n-Kanal-FET (N₁) ist an das Erdpotential (GND) angeschlossen. Die Gateelektrode des normalerweise ausgeschalteten n-Kanal-FET (N₃) ist an den Knoten (OUTN) angeschlossen, der Drainanschluss des n-Kanal-FET vom normalerweise ausgeschalteten Typ (N₃) ist an den internen Knoten (G) angeschlossen und die Sourceelektrode des n-Kanal-FET vom normalerweise ausgeschalteten Typ (N₃) ist an das Erdpotential (GND) angeschlossen.
Die Gateelektrode des normalerweise ausgeschalteten p-Kanal-FET (P₁) ist an den Knoten (PG) angeschlossen, die Sourceelektrode des normalerweise ausgeschalteten p-Kanal-FET (P₁) ist an die interne Leistungsversorgung (V_DD) angeschlossen und die Drainelektrode des normalerweise ausgeschalteten p-Kanal-FET (P₁) ist an einen internen Knoten (S) angeschlossen. Die Gateelektrode eines normalerweise ausgeschalteten p-Kanal-FET (P₂) ist an den Knoten (G) angeschlossen, die Drainelektrode eines normalerweise ausgeschalteten p-Kanal-FET (P₂) ist an den Ausgangsanschluss (OUT) angeschlossen und die Sourceelektrode des normalerweise ausgeschalteten p-Kanal-FET (P₂) ist an den Knoten (S) angeschlossen. Die Gateelektrode eines normalerweise ausgeschalteten p-Kanal-FET (P₃) ist an den Knoten (G) angeschlossen und die Sourceelektrode des normalerweise ausgeschalteten p-Kanal-FET (P₃) ist an den Knoten (S) angeschlossen. Die Gateelektrode eines normalerweise ausgeschalteten p-Kanal-FET (P₄) ist an den Knoten (OUTN) angeschlossen, die Drainelektrode des normalerweise ausgeschalteten p-Kanal-FET (P₄) ist an den Knoten (G) angeschlossen und die Sourceelektrode des normalerweise ausgeschalteten p-Kanal-FET (P₄) ist an den Ausgangsanschluss (OUT) angeschlossen. Die Gateelektrode eines normalerweise ausgeschalteten p-Kanal-FET (P₅) ist an die interne Leistungsversorgung (V_DD) angeschlossen, und die Sourceelektrode des normalerweise ausgeschalteten p-Kanal-FET (P₅) ist an den Ausgangsanschluss (OUT) angeschlossen.
Die normalerweise ausgeschalteten p-Kanal-FETs (P₂), (P₃), (P₄) und (P₅) sind in einer gemeinsamen n-Wanne (B) oder einer Masse bzw. Bahn bzw. einem Substrat (B) erzeugt, die von der internen Leistungsversorgung (V_DD) und von dem Erdpotential (GND) schwebend ist. Die Drainelektroden der normalerweise ausgeschalteten p-Kanal-FETs (P₃) und (P₅) sind an die schwebende Masse (B) angeschlossen. Der Sourceanschluss des normalerweise ausgeschalteten p-Kanal-FET (P₁) ist an die interne Leistungsversorgung (V_DD) angeschlossen und die Sourceanschlüsse der normalerweise ausgeschalteten n-Kanal-FETs (N₁) und (N₃) sind an das Erdpotential (GND) angeschlossen.
Die Drainelektrode des normalerweise ausgeschalteten p-Kanal-FET (P₂), die Sourceelektroden der normalerweise ausgeschalteten p-Kanal-FETs (P₄) und (P₅), die Drainelektrode des normalerweise ausgeschalteten n-Kanal-FET (N₁) und der Eingangsanschluss des Inverters (INV₂) sind an den Ausgangsanschluss (OUT) angeschlossen. Die Gateelektroden der normalerweise ausgeschalteten p-Kanal-FETs (P₂) und (P₃), die Drainelektrode des normalerweise ausgeschalteten p-Kanal-FET (P₄) und die Drainelektrode des normalerweise ausgeschalteten n-Kanal-FET (N₃) sind an den Knoten (G) angeschlossen. Die Drainelektrode des normalerweise ausgeschalteten p-Kanal-FET (P₁) und die Sourceelektroden der normalerweise ausgeschalteten p-Kanal-FETs (P₂) und (P₃) sind an den Knoten (S) angeschlossen. Der Ausgangsanschluss des Inverters (INV₂) und die Gateelektroden des normalerweise ausgeschalteten p-Kanal-FET (P₄) und des normalerweise ausgeschalteten n-Kanal-FET (N₃) sind an den Knoten (OUTN) angeschlossen.
Unter der Annahme, dass der Freigabe-Eingangsanschluss (EB) auf einen "L"-Pegel oder 0 V eingestellt ist, wird nachfolgend der Betrieb der Ausgangsschaltung gemäß dem ersten Beispiel beschrieben.
Gemäß 5 ist ungeachtet der Polarität eines an den Eingangsanschluss (IN) angelegten Signals der Ausgangspegel des NAND-Gatters (NAND₁) oder das Potential des Knotens (PG) "H" oder z. B. 3 V. Als Ergebnis ist der normalerweise ausgeschaltete p-Kanal-FET (P₁) in einer AUS-Position.
Da der Ausgangspegel des Inverters (INV₁) "H" ist, ist der Ausgangspegel des NOR-Gatters (NOR₂) oder das Potential des Knotens (NG) "L", was resultierend den normalerweise ausgeschalteten n-Kanal-FET (N₁) ausschaltet. Auf diese Weise sind unter der Voraussetzung, dass der Freigabe-Eingangsanschluss (EB) auf einen "L"-Pegel eingestellt ist, sowohl der normalerweise ausgeschaltete p-Kanal-FET (P₁) als auch der normalerweise ausgeschaltete n-Kanal-FET (N₁) AUS, und ist die Impedanz des Ausgangsanschlusses (OUT) hoch, und zwar ungeachtet des Potentialpegels des Eingangsanschlusses (IN). Somit ist aufgrund des externen Endwiderstands (R₁) der Potentialpegel des Ausgangsanschlusses (OUT) identisch zum Potentialpegel der externen Leistungsversorgung (Vcc) oder 5 V.
Da der Potentialpegel des Ausgangsanschlusses (OUT) "N" oder 5 V ist, ist der Ausgangspegel des Inverters (INV₂) oder der Potentialpegel des Knotens (OUTN) "L". Als Ergebnis ist der normalerweise ausgeschaltete n-Kanal-FET (N₃) AUS. Da der Potentialpegel des Knotens (OUTN) "L" ist und da der Potentialpegel des Ausgangsanschlusses (OUT) 5 V ist, ist der normalerweise ausgeschaltete p-Kanal-FET (P₄) EIN. Als Ergebnis ist der Potentialpegel des Knotens (G) identisch zum Potentialpegel des Ausgangsanschlusses (OUT) oder 5 V. Da der Potentialpegel des Ausgangsanschlusses (OUT) 5 V ist, ist der normalerweise ausgeschaltete p-Kanal-FET (P₅) EIN, weil sein Sourceanschluss an den Ausgangsanschluss (OUT) angeschlossen ist, von welchem der Potentialpegel 5 V ist, und weil sein Gateanschluss an die interne Leistungsversorgung (V_DD) angeschlossen ist, welche 3 V ist. Als Ergebnis ist der Potentialpegel einer schwebenden Masse (B) identisch zum Potentialpegel des Ausgangsanschlusses (OUT) oder 5 V.
Da der Potentialpegel von sowohl dem Ausgangsanschluss (OUT) als auch dem Knoten (G) 5 V ist, ist der normalerweise ausgeschaltete p-Kanal-FET (P₂) AUS. Da der Potentialpegel von sowohl dem Ausgangsanschluss (OUT) als auch der schwebenden Masse (B) 5 V ist, ist der normalerweise ausgeschaltete p-Kanal-FET (P₃) AUS.
Da die normalerweise ausgeschalteten p-Kanal-FETs (P₂) und (P₃) AUS sind, ist der Impedanzpegel der Drainelektrode des normalerweise ausgeschalteten p-Kanal-FET (P₁) oder des Knotens (S) hoch. Dies verhindert, dass ein elektrischer Strom vom Ausgangsanschluss (OUT) in Richtung zur internen Leistungsversorgung (V_DD) über den Knoten (S) und über die Masse des normalerweise ausgeschalteten p-Kanal-FET (P₁) fließt. Da die schwebende Masse (B) nicht an die interne Leistungsversorgung (V_DD) angeschlossen ist, wird nicht zugelassen, dass ein Leckstrom von der schwebenden Masse (B) in Richtung zur internen Leistungsversorgung (V_DD) über den Drainanschluss des normalerweise ausgeschalteten p-Kanal-FET (P₂) und die Sourceanschlüsse der normalerweise ausgeschalteten p-Kanal-FETs (P₄) und (P₅) fließt. Da der Eingangsanschluss des Inverters (INV₂) an den Gateanschluss eines MOS-FET (nicht gezeigt) angeschlossen ist, der den Inverter (INV₂) bildet, ist sein Impedanzpegel hoch. Der Drainanschluss des normalerweise ausgeschalteten n-Kanal-FET (N₁) und die Masse des normalerweise ausgeschalteten n-Kanal-FET (N₁) sind in Gegenvorspannung angeschlossen, und der Impedanzpegel des Drainanschlusses des normalerweise ausgeschalteten n-Kanal-FET (N₁) ist hoch. Daher wird nicht zugelassen, dass ein elektrischer Strom vom Ausgangsanschluss (OUT) in Richtung zur Erdung (GND) fließt.
Unter der Annahme, dass der Freigabe-Eingangsanschluss (EB) auf einen "H"-Pegel oder 3 V eingestellt ist, wird nachfolgend der Betrieb der Ausgangsschaltung gemäß dem ersten Beispiel beschrieben.
Gemäß 5 gibt unter der Voraussetzung, dass ein "L"-Pegelsignal oder 0 V an den Eingangsanschluss (IN) angelegt ist, das NAND-Gatter (NAND₁) ein "H"-Pegelsignal aus, um zu veranlassen, dass der Potentialpegel des Knotens (PG) ein "H"-Pegel oder 3 V ist. Als Ergebnis ist der normalerweise ausgeschaltete p-Kanal-FET (P₁) AUS. Das NOR-Gatter (NOR₂) gibt ein "H"-Pegelsignal aus, um zu veranlassen, dass der Potentialpegel des Knotens (NG) ein "H"-Pegel ist. Als Ergebnis ist der normalerweise ausgeschaltete n-Kanal-FET (N₁) EIN. Als Ergebnis ist der Potentialpegel des Ausgangsanschlusses (OUT) "L" oder 0 V.
Der Potentialpegel des Ausgangsanschlusses des Inverters (INV₂) oder des Knotens (OUTN) ist "H" oder 3 V. Da der Potentialpegel des Knotens (OUTN) "H" ist, ist der normalerweise ausgeschaltete n-Kanal-FET (N₃) EIN und ist der normalerweise ausgeschaltete p-Kanal-FET (P₄) AUS. Da der normalerweise ausgeschaltete n-Kanal-FET (N₃) EIN ist, ist der Potentialpegel des Knotens (G) "L". Da der Potentialpegel des Ausgangsanschlusses (OUT) und des Knotens (G) "L" ist, ist der normalerweise ausgeschaltete p-Kanal-FET (P₂) AUS. Da der Potentialpegel des Knotens (S) kleiner als der Schwellenwert des normalerweise ausgeschalteten p-Kanal-FET (P₃) ist, ist der normalerweise ausgeschaltete p-Kanal-FET (P₃) AUS. Es wird jedoch angemerkt, dass unter der Voraussetzung, dass der Potentialpegel des Ausgangsanschlusses (OUT) "L" ist, und unter der Voraussetzung, dass der Potentialpegel des Knotens (S) höher als der Schwellenwert der normalerweise ausgeschalteten p-Kanal-FETs (P₂) und (P₃) ist, die normalerweise ausgeschalteten p-Kanal-FETs (P₂) und (P₃) einschalten, um den Potentialpegel des Knotens (S) nach unten auf den Schwellenwert der normalerweise ausgeschalteten p-Kanal-FETs (P₂) und (P₃) zu erniedrigen und um schließlich die normalerweise ausgeschalteten p-Kanal-FETs (P₂) und (P₃) einzuschalten. Da der Potentialpegel des Ausgangsanschlusses (OUT) "L" ist, ist der normalerweise ausgeschaltete p-Kanal-FET (P₅) AUS.
Unter der Voraussetzung, dass ein "H"-Pegelsignal an den Eingangsanschluss (IN) angelegt wird, wird der Ausgangspegel des NAND-Gatters (NAND₁) oder der Potentialpegel des Knotens (PG) zu "L" verschoben, was resultierend den normalerweise ausgeschalteten p-Kanal-FET (P₁) einschaltet. Der Ausgangspegel des NOR-Gatters (NOR₂) oder der Potentialpegel des Knotens (NG) wird zu "L" von "H" verschoben, was resultierend den normalerweise ausgeschalteten n-Kanal-FET (N₁) ausschaltet.
Da der normalerweise ausgeschaltete p-Kanal-FET (P₁) eingeschaltet hat, wird der Potentialpegel des Knotens (S) zum Potentialpegel der internen Leistungsversorgung (V_DD) oder 3 V erhöht. Da der Potentialpegel des Knotens (G) "L" ist, schalten die normalerweise ausgeschalteten p-Kanal-FETs (P₂) und (P₃) ein. Da der normalerweise ausgeschaltete p-Kanal-FET (P₂) eingeschaltet hat, erhöht sich der Potentialpegel des Ausgangsanschlusses (OUT) bis zum Pegel der internen Leistungsversorgung (V_DD) oder 3 V. Da der normalerweise ausgeschaltete p-Kanal-FET (P₃) eingeschaltet hat, erhöht sich der Potentialpegel der schwebenden Masse (B) bis zum Pegel der internen Leistungsversorgung (V_DD) oder 3 V. Die Funktion des normalerweise ausgeschalteten p-Kanal-FET (P₃) besteht im Erhöhen des Potentialpegels der schwebenden Masse (B) genau bis zum Pegel der internen Leistungsversorgung (V_DD) oder 3 V, was resultierend den stabilen Betrieb des normalerweise ausgeschalteten p-Kanal-FET (P₂) sichert.
Da sich der Potentialpegel des Ausgangsanschlusses (OUT) auf den Potentialpegel der internen Leistungsversorgung (V_DD) oder 3 V erhöht hat, verschiebt sich das Ausgangspotential des Inverters (INV₂) oder das Potential des Knotens (OUTN) zu einem "L"-Pegel, was resultierend den normalerweise ausgeschalteten n-Kanal-FET (N₃) ausschaltet und den normalerweise ausgeschalteten p-Kanal-FET (P₄) einschaltet. Da der normalerweise ausgeschaltete p-Kanal-FET (P₄) eingeschaltet hat, verschiebt sich der Potentialpegel des Knotens (G) zu einem "H"-Pegel oder dem Potentialpegel des Ausgangsanschlusses (OUT). Als Ergebnis schalten die normalerweise ausgeschalteten p-Kanal-FETs (P₂) und (P₃) aus.
Auf die vorangehende Weise wird der Ausgangsanschluss (OUT) an die externe Leistungsversorgung (V_CC) oder 5 V angeschlossen. Als Ergebnis erhöht sich das Potential des Knotens (G) auf 5 V, was veranlasst, dass der normalerweise ausgeschaltete p-Kanal-FET (P₅) einschaltet und sich das Potential der schwebenden Masse (B) zu 5 V verschiebt.
Auf die vorangehende Weise sind unter der Voraussetzung, dass der Potentialpegel des Freigabe-Eingangsanschlusses (EB) "H" ist, und unter der Voraussetzung, dass dem Eingangsanschluss (IN) ein "H"-Pegelsignal eingegeben wird, die normalerweise ausgeschalteten p-Kanal-FETs (P₂) und (P₃) AUS, was gleich dem Fall ist, in welchem der Freigabe-Eingangsanschluss (EB) "L" ist. Da der Impedanzpegel des normalerweise ausgeschalteten p-Kanal-FET (P₁) oder des Knotens (S) hoch ist, fließt kein Leckstrom zur internen Leistungsversorgung (V_DD) vom Ausgangsanschluss (OUT) über den Knoten (S) und die Masse des normalerweise ausgeschalteten p-Kanal-FET (P₁). Da die schwebende Masse (B) nicht an die interne Leistungsversorgung (V_DD) angeschlossen ist, fließt kein Leckstrom zur internen Leistungsversorgung (V_DD) von der schwebenden Masse über den Drainanschluss des normalerweise ausgeschalteten p-Kanal-FET (P₂) und über die Sourceanschlüsse der normalerweise ausgeschalteten p-Kanal-FETs (P₄) und (P₅). Da der Eingangsanschluss des Inverters (INV₂) an den Gateanschluss eines MOS-FET (nicht gezeigt) angeschlossen ist, der den Inverter (INV₂) bildet, ist sein Impedanzpegel hoch. Da an den Drainanschluss und die Masse des normalerweise ausgeschalteten n-Kanal-FET (N₁) eine zueinander gegensätzliche Vorspannung angelegt ist, ist der Impedanzpegel des Drainanschlusses des normalerweise ausgeschalteten n-Kanal-FET (N₁) auch hoch. Demgemäß fließt kein Leckstrom vom Ausgangsanschluss (OUT) zur Erdung (GND).
Gemäß den 6A und 6B steigt das Potential des Ausgangsanschlusses (OUT) schnell bis zum Potentialpegel der internen Leistungsversorgung (V_DD) an, und zwar ungeachtet des Werts des Endwiderstands (R₁), der in der externen Schaltung angeordnet ist. Dies bedeutet, dass ein schneller Betrieb für die Ausgangsschaltung gemäß dem ersten Beispiel zugelassen ist, ohne den Wert des Endwiderstands (R₁), der in der externen Schaltung angeordnet ist, zum Zwecke eines Beschleunigens des Betriebs der Ausgangsschaltung zu erniedrigen. Darauffolgend fährt jedoch das Potential des Ausgangsanschlusses (OUT) ein Erhöhen bis zum Potentialpegel der externen Leistungsversorgung (V_CC) oder 5 V fort. Als Ergebnis fließt kein elektrischer Strom in Richtung zur internen Leistungsversorgung (V_DD), außer für die Periode, in welcher die Ausgangsspannung bis zum Potentialpegel der internen Leistungsversorgung (V_DD) ansteigt. Als Ergebnis wird dann, wenn sie als Schnittstelle zu einer externen Schaltung verwendet wird, die mit einer Leistungsversorgung von 5 V arbeitet, zugelassen, dass die Ausgangsschaltung gemäß dem ersten Ausführungsbeispiel dieser Erfindung mit einer hohen Geschwindigkeit arbeitet, bis die Ausgangsspannung bis zur Schwellenspannung (V_th) der externen Schaltung oder auf etwa 2,5 V ansteigt.
Als Ergebnis kann die VIH der externen Schaltung oder 3,5 V garantiert werden. Es wird insbesondere angemerkt, dass, obwohl eine Verkleinerung des Endwiderstands (R₁) für eine im Stand der Technik verfügbare Ausgangsschaltung wesentlich war, um die Betriebsgeschwindigkeit zu erhöhen und um einen Energieverbrauch zu erniedrigen, ein Energieverbrauch für die Ausgangsschaltung gemäß dem ersten Beispiel erniedrigt wird, weil eine Verkleinerung des Endwiderstands (R₁) zum Erhöhen der Betriebsgeschwindigkeit unnötig ist.
Es muss nicht betont werden, dass 5 V, welche die Spannung der externen Schaltung darstellen, ein Beispiel ist, und zugelassen ist, dass das erste Beispiel für all die Fälle verwendet wird, in welchen die externe Spannung höher als die interne Spannung ist.
Die vorangehende Beschreibung hat geklärt, dass eine Ausgangsschaltung mit einem Vorteil, bei welchem die Anstiegsrate eines Ausgangssignals groß ist, bis es bei der Spannung der Leistungsversorgung ankommt, die bei der Ausgangsschaltung verwendet wird, selbst wenn der Widerstandswert eines Endwiderstands groß ist, durch das erste Beispiel erfolgreich zur Verfügung gestellt worden ist.
ZWEITES BEISPIEL
Eine Ausgangsschaltung mit einem Vorteil, bei welchem die Anstiegsrate eines Ausgangssignals groß ist, bis es bei der Spannung der Leistungsversorgung ankommt, die bei der Ausgangsschaltung verwendet wird, selbst wenn der Widerstandswert eines Endwiderstands groß ist, wobei eine Verzögerungsschaltung eingeführt ist, und zwar zum Zwecke eines Verzögerns der Zeit, bei welcher der normalerweise ausgeschaltete p-Kanal-FET (P₂) oder der zweite MOS-FET ausschaltet, und eines Verkürzens der Zeit, die für das Potential des Ausgangsanschlusses (OUT) erforderlich ist, um bis zu dem Potentialpegel V_DD oder dem Potential der ersten Leistungsversorgung anzusteigen, was resultierend die Betriebsgeschwindigkeit der Ausgangsschaltung erhöht.
Gemäß 7 ist eine Ausgangsschaltung, für welche zugelassen ist, dass sie in einen integrierten Schaltkreis eingebaut wird, gemäß einem zweiten Beispiel zusammengesetzt aus einem Eingangsanschluss (IN), einem Freigabe-Eingangsanschluss (EB), einem Ausgangsanschluss (OUT), der an einem Anschlussflecken des integrierten Schaltkreises angeordnet ist, in welchem die Ausgangsschaltung eingebaut ist, einem NAND-Gatter (NAND₁) mit zwei Eingangsports, einem NOR-Gatter (NOR₂) mit zwei Eingangsports, normalerweise ausgeschalteten p-Kanal-FETs (P₁) bis (P₅), normalerweise ausgeschalteten n-Kanal-FETs (N₁) und (N₃), Invertern (INV₁) und (INV₂) und einem Verzögerungselement (DL₁). Ein Endwiderstand (R₁), der in einer externen Schaltung angeordnet ist, ist an den Ausgangsanschluss (OUT) angeschlossen.
Die in 7 dargestellte Schaltung ist die in 5 dargestellte Schaltung, zu welcher ein Verzögerungselement (DL₁) zwischen dem Knoten (OUTN) und dem Gateanschluss des normalerweise ausgeschalteten p-Kanal-FET (P₄) hinzugefügt ist. Als Ergebnis ist der Gateanschluss des normalerweise ausgeschalteten p-Kanal-FET (P₄) nicht an den Knoten (OUTN) angeschlossen, sondern an einen Knoten (OUTND).
Der Eingangsanschluss des Verzögerungselements (DL₁) ist an den Knoten (OUTN) angeschlossen, und sein Ausgangsanschluss ist an den Knoten (OUTND) angeschlossen. Als Ergebnis unterbricht das Verzögerungselement (DL₁) in Reaktion auf eine Verschiebung des Potentialpegels des Knotens (OUTN) von "H" zu "L" kurzzeitig die Aktion zum Verschieben des Potentialpegels von "H" zu "L" um die am Verzögerungselement (DL₁) eingestellte Periode.
Obwohl der Betrieb der in 7 dargestellten Ausgangsschaltung ähnlich demjenigen der in 5 dargestellten Ausgangsschaltung ist, ist der Betrieb unterschiedlich von demjenigen der in 5 dargestellten Ausgangsschaltung für den Betrieb, der bei den Bedingungen durchzuführen ist, dass der Freigabe-Eingangsanschluss (EB) auf einen "H"-Pegel eingestellt ist und der Potentialpegel des Eingangssignals des Eingangsanschlusses (IN) von "L" zu "H" verschoben ist, wie es nachfolgend beschrieben ist.
Gemäß 7 verschiebt sich dann, wenn das an den Eingangsanschluss (IN) angelegte Eingangssignal von "L" zu "N" verschoben wird, um den Potentialpegel des Ausgangsanschlusses (OUT) bis zum Pegel der internen Leistungsversorgung (V_DD) oder 3 V zu erhöhen, der Potentialpegel des Ausgangsanschlusses des Inverters (INV₂) oder des Knotens (OUTN) von "H" zu "L", um den normalerweise ausgeschalteten n-Kanal-FET (N₃) auszuschalten.
Gemäß den 8A und 8B verzögert das Verzögerungselement (DL₁) den Transfer des "L"-Pegels vom Knoten (OUTN) zum Knoten (OUTND) um eine vorbestimmte Länge an Zeit. Als Ergebnis schaltet der normalerweise ausgeschaltete p-Kanal-FET (P₄) nicht gleichzeitig mit dem normalerweise ausgeschalteten n-Kanal-FET (N₃) ein, sondern schaltet zu der Zeit ein, die später als die Zeit ist, zu welcher der Potentialpegel des Knotens (OUTN) zu "L" verschoben ist, und zwar um eine vorbestimmte Länge an Zeit. Dies verzögert die Zeit, bei welcher der normalerweise ausgeschaltete p-Kanal-FET (P₄) einschaltet, und die Zeit, bei welcher die normalerweise ausgeschalteten p-Kanal-FETs (P₂) und (P₃) ausschalten.
Auf die vorangehende Weise wird die Länge einer Periode, in welcher der normalerweise ausgeschaltete p-Kanal-FET (P₄) AUS ist, definiert verlängert, was veranlasst, dass die Einstellungsprozedur einfach und leicht wird. Als Ergebnis wird deshalb, weil die Länge einer Periode, in welcher der normalerweise ausgeschaltete p-Kanal-FET (P₂) EIN ist, verlängert wird, die Betriebsgeschwindigkeit der Ausgangsschaltung gemäß dem zweiten Beispiel weiter verbessert.
Die vorangehende Beschreibung hat geklärt, dass eine Ausgangsschaltung mit einem Vorteil, bei welchem die Anstiegsrate eines Ausgangssignals groß ist, bis es bei der Spannung der Leistungsversorgung ankommt, die bei der Ausgangsschaltung verwendet wird, selbst wenn der Widerstandswert des Endwiderstands groß ist, wobei die Betriebsgeschwindigkeit weiter erhöht wird, durch das zweite Beispiel erfolgreich zur Verfügung gestellt worden ist.
DRITTES BEISPIEL
Eine Ausgangsschaltung mit einem Vorteil, bei welchem die Anstiegsrate eines Ausgangssignals groß ist, bis es bei der Spannung der Leistungsversorgung ankommt, die bei der Ausgangsschaltung verwendet wird, selbst wenn der Widerstandswert eines Endwiderstands groß ist, wobei ein Schaltungsaufbau, bei welchem die Leistungsversorgungsspannung der folgenden Stufe nicht zwischen dem Sourceanschluss und dem Drainanschluss, zwischen dem Gateanschluss und dem Sourceanschluss und zwischen dem Gateanschluss und dem Drainanschluss eines MOS-FET angelegt wird, verwendet wird, wobei FETs, die ein geringeres Ausmaß an Spannungsfestigkeit haben, dafür verwendet werden können.
Gemäß 9 ist eine Ausgangsschaltung, für die zugelassen ist, dass sie in einen integrierten Schaltkreis eingebaut wird, gemäß einem dritten Beispiel zusammengesetzt aus einem Eingangsanschluss (IN), einem Freigabe-Eingangsanschluss (EB), einem Ausgangsanschluss (OUT), der an einem Anschlussflecken des integrierten Schaltkreises angeordnet ist, in welchem die Ausgangsschaltung eingebaut ist, einem NAND-Gatter (NAND₁) mit zwei Eingangsports, einem NOR-Gatter (NOR₂) mit zwei Eingangsports, normalerweise ausgeschalteten p-Kanal-FETs (P₁) bis (P₇), normalerweise ausgeschalteten n-Kanal-FET (N₁) bis (N₄) und (N₇) und Invertern (INV₁) und (INV₂). Ein Endwiderstand (R₁), der in einer externen Schaltung angeordnet ist, ist an den Ausgangsanschluss (OUT) angeschlossen.
Die in 9 dargestellte Schaltung ist die in 5 dargestellte Schaltung, wobei die Verbindung des Gateanschlusses des normalerweise ausgeschalteten p-Kanal-FET (P₄) vom Knoten (OUTN) zum Drainanschluss des normalerweise ausgeschalteten n-Kanal-FET (N₃) bewegt ist, und zu welcher normalerweise ausgeschaltete n-Kanal-FETs (N₂), (N₄) und (N₇) und normalerweise ausgeschaltete p-Kanal-FETs (P₆) und (P₇) neu eingeführt sind. Ein Knoten, der durch die Anschlussstelle des Drainanschlusses des normalerweise ausgeschalteten n-Kanal-FET (N₃) und des Gateanschlusses des normalerweise ausgeschalteten p-Kanal-FET (P₄) definiert ist, ist mit (SP₄) bezeichnet.
Der Gateanschluss des normalerweise ausgeschalteten n-Kanal-FET (N₂) ist an die interne Leistungsversorgung (V_DD) angeschlossen, der Drainanschluss des normalerweise ausgeschalteten n-Kanal-FET (N₂) ist an den Ausgangsanschluss (OUT) angeschlossen und der Sourceanschluss des normalerweise ausgeschalteten n-Kanal-FET (N₂) ist an den Drainanschluss des normalerweise ausgeschalteten n-Kanal-FET (N₁) angeschlossen. Der Drainanschluss des normalerweise ausgeschalteten n-Kanal-FET (N₃) ist nicht an den Ausgangsanschluss (OUT) angeschlossen. Der Gateanschluss des normalerweise ausgeschalteten n-Kanal-FET (N₄) ist an die interne Leistungsversorgung (V_DD) angeschlossen, der Drainanschluss des normalerweise ausgeschalteten n-Kanal-FET (N₄) ist an den Knoten (G) angeschlossen und der Sourceanschluss des normalerweise ausgeschalteten n-Kanal-FET (N₄) ist an den Knoten (SP₄) angeschlossen. Der Drainanschluss des normalerweise ausgeschalteten n-Kanal-FET (N₃) ist nicht an den Knoten (G) angeschlossen. Eine Parallelschaltung aus dem normalerweise ausgeschalteten n-Kanal-FET (N₇) und dem normalerweise ausgeschalteten p-Kanal-FET (P₇) ist zwischen dem Ausgangsanschluss (OUT) und dem Eingangsanschluss des Inverters (INV₂) angeschlossen. Der Eingangsanschluss des Inverters (INV₂) ist nicht an den Ausgangsanschluss (OUT) angeschlossen. Ein am Eingangsanschluss des Inverters (INV₂) angeschlossener Knoten wird (Y) genannt. Der Gateanschluss und der Sourceanschluss des normalerweise ausgeschalteten p-Kanal-FET (P₆) sind an die interne Leistungsversorgung (V_DD) angeschlossen, und der Drainanschluss des normalerweise ausgeschalteten p-Kanal-FET (P₆) ist an den Knoten (Y) angeschlossen. Der normalerweise ausgeschaltete p-Kanal-FET (P₆), der auf die vorangehende Weise angeschlossen ist, bleibt in einer AUS-Position, solange das Potential des Knotens (Y) kleiner als die interne Leistungsversorgung (V_DD) ist.
Der Gateanschluss des normalerweise ausgeschalteten n-Kanal-FET (N₇) ist an die interne Leistungsversorgung (V_DD) angeschlossen, seine erste Elektrode (entweder der Drainanschluss oder der Sourceanschluss) ist an den Ausgangsanschluss (OUT) angeschlossen und seine zweite Elektrode (entweder der Sourceanschluss oder der Drainanschluss) ist an den Knoten (Y) angeschlossen. Der Gateanschluss des normalerweise ausgeschalteten p-Kanal-FET (P₇) ist an den Knoten (G) angeschlossen, seine erste Elektrode (entweder der Drainanschluss oder der Sourceanschluss) ist an den Knoten (Y) angeschlossen und seine zweite Elektrode (entweder der Sourceanschluss oder der Drainanschluss) ist an den Ausgangsanschluss (OUT) angeschlossen.
Der Ausgangsanschluss (OUT) ist an den Drainanschluss des normalerweise ausgeschalteten p-Kanal-FET (P₂), die Sourceanschlüsse der normalerweise ausgeschalteten p-Kanal-FETs (P₄) und (P₅), die zweite Elektrode des normalerweise ausgeschalteten p-Kanal-FET (P₇), den Drainanschluss des normalerweise ausgeschalteten n-Kanal-FET (N₂) und die erste Elektrode des normalerweise ausgeschalteten n-Kanal-FET (N₇) angeschlossen. Der Knoten (G) ist an die Gateanschlüsse der normalerweise ausgeschalteten p-Kanal-FETs (P₂), (P₃) und (P₇), den Drainanschluss des normalerweise ausgeschalteten p-Kanal-FET (P₄) und den Drainanschluss des normalerweise ausgeschalteten n-Kanal-FET (N₄) angeschlossen. Der Knoten (OUTN) ist an den Ausgangsanschluss des Inverters (INV₂) und den Gateanschluss des normalerweise ausgeschalteten n-Kanal-FET (N₃) angeschlossen.
Unter der Annahme, dass der Freigabe-Eingangsanschluss (EB) auf einen "L"-Pegel oder 0 V eingestellt ist, wird nachfolgend der Betrieb der Ausgangsschaltung gemäß dem dritten Beispiel beschrieben.
Gemäß 9 ist ungeachtet der Polarität des an den Eingangsanschluss (IN) angelegten Signals der Ausgangspegel des NAND-Gatters (NAND₁) oder das Potential des Knotens (PG) "H" oder z. B. 3 V. Als Ergebnis ist der normalerweise ausgeschaltete p-Kanal-FET (P₁) in einer AUS-Position. Da das Ausgangspotential des NOR-Gatters (NOR₂) oder der Potentialpegel des Knotens (NG) ungeachtet der Polarität des an den Eingangsanschluss (IN) angelegten Signals "L" ist, ist der normalerweise ausgeschaltete n-Kanal-FET (N₁) in einer AUS-Position. Auf diese Weise sind solange wie an den Freigabe-Eingangsanschluss (EB) ein "L"-Pegelsignal angelegt ist, sowohl der normalerweise ausgeschaltete p-Kanal-FET (P₁) als auch der normalerweise ausgeschaltete n-Kanal-FET (N₁) in einer AUS-Position. Somit ist der Impedanzpegel des Ausgangsanschlusses (OUT) ungeachtet des Potentialpegels des Eingangsanschlusses (IN) hoch. Das Potential des Ausgangsanschlusses (OUT) ist identisch zu demjenigen der externen Leistungsversorgung (V_CC) oder 5 V, weil er an die externe Leistungsversorgung (V_CC) über den Endwiderstand (R₁) angeschlossen ist. Da der Potentialpegel des Ausgangsanschlusses (OUT) 5 V ist, ist der Potentialpegel des Knotens (SP₄) nicht höher als (V_DD – V_th). Somit ist der normalerweise ausgeschaltete p-Kanal-FET (P₄) in einer EIN-Position. Der Potentialpegel des Knotens (G) ist identisch zu demjenigen des Ausgangsanschlusses (OUT) oder 5 V. Da der Potentialpegel des Ausgangsanschlusses (OUT) 5 V ist, ist der normalerweise ausgeschaltete p-Kanal-FET (P₅) in einer EIN-Position, was resultierend den Potentialpegel der schwebenden Masse (B) auf dem Potentialpegel des Ausgangsanschlusses (OUT) oder 5 V hält. Da der Potentialpegel des Ausgangsanschlusses (OUT) und des Knotens (G) 5 V ist, ist der normalerweise ausgeschaltete p-Kanal-FET (P₂) in einer AUS-Position. Da der Potentialpegel des Ausgangsanschlusses (OUT) und der schwebenden Masse (B) 5 V ist, ist der normalerweise ausgeschaltete p-Kanal-FET (P₃) ebenso in einer AUS-Position.
Da der Potentialpegel des Ausgangsanschlusses (OUT) und des Knotens (G) 5 V ist, sind der normalerweise ausgeschaltete p-Kanal-FET (P₇) und der normalerweise ausgeschaltete n-Kanal-FET (N₇) in einer AUS-Position. Da der normalerweise ausgeschaltete p-Kanal-FET (P₇) den Potentialpegel des Knotens (Y) bis zu 3 V erhöht hat, bevor der ausschaltet, bleibt der Potentialpegel des Knotens (Y) auf 3 V. Somit ist der Potentialpegel des Ausgangsanschlusses des Inverters (INV₂) oder des Knotens (OUTN) "L", und der normalerweise ausgeschaltete n-Kanal-FET (N₃) ist AUS. Da der Potentialpegel des Knotens (G) 5 V ist, ist der Potentialpegel des Sourceanschlusses des normalerweise ausgeschalteten n-Kanal-FET (N₄) oder des Knotens (SP₄) (5 V – 2 V_th).
Auf die vorangehende Weise sind unter der Voraussetzung, dass der Freigabe-Eingangsanschluss (EB) auf einen "L"-Pegel eingestellt ist, die normalerweise ausgeschalteten p-Kanal-FETs (P₂) und (P₃) AUS, und ist der Impedanzpegel des Drainanschlusses des normalerweise ausgeschalteten p-Kanal-FET (P₁) oder des Knotens (S) hoch. Somit fließt kein Leckstrom zur internen Leistungsversorgung (V_DD) vom Ausgangsanschluss (OUT) über den Knoten (S) und über die Masse des normalerweise ausgeschalteten p-Kanal-FET (P₁). Da die schwebende Masse (B) nicht an die interne Leistungsversorgung (V_DD) angeschlossen ist, fließt kein Leckstrom zur internen Leistungsversorgung (V_DD) von der schwebenden Masse (B) über den Drainanschluss des normalerweise ausgeschalteten p-Kanal-FET (P₂) und über die Sourceanschlüsse der normalerweise ausgeschalteten p-Kanal-FETs (P₄) und (P₅). Da der Eingangsanschluss des Inverters (INV₂) an den Gateanschluss eines MOS-FET (nicht gezeigt) angeschlossen ist, der den Inverter (INV₂) bildet, ist sein Impedanzpegel hoch. Da der Drainanschluss und die Masse des normalerweise ausgeschalteten n-Kanal-FET (N₁) mit einer Gegenvorspannung zueinander versorgt werden, ist der Impedanzpegel des Drainanschlusses des normalerweise ausgeschalteten n-Kanal-FET (N₁) hoch. Somit fließt kein Leckstrom zur Erdung (GND) vom Ausgangsanschluss (OUT).
Unter der Annahme, dass der Freigabe-Eingangsanschluss (EB) auf einen "H"-Pegel oder 3 V eingestellt ist, wird nachfolgend der Betrieb der Ausgangsschaltung gemäß dem dritten Beispiel beschrieben.
Gemäß 9 gibt unter der Voraussetzung, dass ein "L"-Pegelsignal oder 0 V an den Eingangsanschluss (IN) angelegt wird, das NAND-Gatter (NAND₁) ein "H"-Pegelsignal aus, um den normalerweise ausgeschalteten p-Kanal-FET (P₁) auszuschalten. Das NOR-Gatter (NOR₂) gibt ein "H"-Pegelsignal aus, um zu veranlassen, dass der Potentialpegel des Knotens (NG) ein "H"-Pegel wird. Als Ergebnis ist der normalerweise ausgeschaltete n-Kanal-FET (N₁) EIN. Als Ergebnis ist der Potentialpegel des Ausgangsanschlusses (OUT) "L" oder 0 V.
Da der Potentialpegel des Ausgangsanschlusses (OUT) "L" ist, ist der normalerweise ausgeschaltete n-Kanal-FET (N₇) EIN, was resultierend veranlasst, dass der Potentialpegel des Knotens (Y) "L" ist. Somit ist der Potentialpegel des Ausgangsanschlusses des Inverters (INV₂) oder des Knotens (OUTN) "N" oder 3 V. Da der Potentialpegel des Knotens (OUTN) "H" ist, ist der normalerweise ausgeschaltete n-Kanal-FET (N₃) EIN und ist der normalerweise ausgeschaltete n-Kanal-FET (N₄) EIN. Da die normalerweise ausgeschalteten n-Kanal-FETs (N₃) und (N₄) EIN sind, ist der Potentialpegel der Knoten (G) und (SP₄) "L". Da der Potentialpegel des Knotens (G) und des Ausgangsanschlusses (OUT) "L" ist, sind die normalerweise ausgeschalteten p-Kanal-FETs (P₂), (P₄), (P₅) und (P₇) AUS. Da der Potentialpegel des Knotens (S) niedriger als V_th ist, ist der normalerweise ausgeschaltete p-Kanal-FET (P₃) ebenso AUS.
Unter der Voraussetzung, dass ein "H"-Pegelsignal an den Eingangsanschluss (IN) angelegt ist, wird der Ausgangspegel des NAND-Gatters (NAND₁) oder der Potentialpegel des Knotens (PG) zu "L" verschoben, was resultierend den normalerweise ausgeschalteten p-Kanal-FET (P₁) einschaltet. Der Ausgangspegel des NOR-Gatters (NOR₂) oder der Potentialpegel des Knotens (NG) wird zu "L" von "H" verschoben, was resultierend den normalerweise ausgeschalteten n-Kanal-FET (N₁) ausschaltet.
Da der normalerweise ausgeschaltete p-Kanal-FET (P₁) eingeschaltet hat, wird der Potentialpegel des Knotens (S) auf den Potentialpegel der internen Leistungsversorgung (V_DD) oder 3 V erhöht. Da der Potentialpegel des Knotens (G) "L" ist, schalten die normalerweise ausgeschalteten p-Kanal-FETs (P₂) und (P₃) ein. Da der normalerweise ausgeschaltete p-Kanal-FET (P₂) eingeschaltet hat, erhöht sich der Potentialpegel des Ausgangsanschlusses (OUT) bis zu dem Pegel der internen Leistungsversorgung (V_DD) oder 3 V. Da der normalerweise ausgeschaltete p-Kanal-FET (P₃) eingeschaltet hat, erhöht sich der Potentialpegel der schwebenden Masse (B) bis zum Pegel der internen Leistungsversorgung (V_DD) oder 3 V.
Da sich der Potentialpegel des Ausgangsanschlusses (OUT) auf V_th erhöht hat, schalten die normalerweise ausgeschalteten p-Kanal-FETs (P₄) und (P₇) ein. Als Ergebnis wird der Potentialpegel des Knotens (Y) identisch zum Potentialpegel des Ausgangsanschlusses (OUT). Der Potentialpegel des Knotens (G) wird auf einen "L"-Pegel geklemmt, bis der normalerweise ausgeschaltete n-Kanal-FET (N₇) ausschaltet. Eine Erhöhung des Potentialpegels des Ausgangsanschlusses (OUT) und des Knotens (G) bis zu demjenigen der internen Leistungsversorgung oder 3 V verschiebt den Potentialpegel des Ausgangsanschlusses des Inverters (INV₂) oder des Knotens (OUTN) zu einem "L"-Pegel, was resultierend den normalerweise ausgeschalteten n-Kanal-FET (N₃) ausschaltet. Da der normalerweise ausgeschaltete n-Kanal-FET (N₃) eingeschaltet hat, wird der Potentialpegel des Knotens (G) identisch zu demjenigen des Ausgangsanschlusses (OUT) oder 3 V, was resultierend den normalerweise ausgeschalteten p-Kanal-FET (P₇) ausschaltet. Der Potentialpegel des Knotens (SP₄) wird (3 V – V_th). Da der Potentialpegel des Knotens (G) identisch zu demjenigen des Knotens (S) wird, schalten die normalerweise ausgeschalteten p-Kanal-FETs (P₂) und (P₃) aus.
Darauffolgend erhöht sich der Potentialpegel des Ausgangsanschlusses (OUT) bis zum Potentialpegel der externen Leistungsversorgung (Vcc) oder 5 V, weil er an die externe Leistungsversorgung (Vcc) über den Endwiderstand (R₁) angeschlossen ist. Der normalerweise ausgeschaltete p-Kanal-FET (P₄) bleibt in einer EIN-Position. Wenn sich das Potential des Ausgangsanschlusses (OUT) bis zu (3 V + V_th) erhöht hat, schaltet der normalerweise ausgeschaltete p-Kanal-FET (P₅) ein, was resultierend veranlasst, dass der Potentialpegel der schwebenden Masse (B) identisch zu demjenigen des Ausgangsanschlusses (OUT) wird. Wenn sich das Potential des Ausgangsanschlusses (OUT) schließlich bis zu dem Pegel der externen Leistungsversorgung (Vcc) oder 5 V erhöht hat, wird das Potential des Knotens (G) und der schwebenden Masse (B) 5 V. Wenn das Potential des Ausgangsanschlusses (OUT) (3 V + V_th) überschritten hat, bevor der normalerweise ausgeschaltete p-Kanal-FET (P₇) ausschaltet, schaltet der normalerweise ausgeschaltete p-Kanal-FET (P₆) ein, um das Potential des Ausgangsanschlusses (OUT) auf das Potential (3 V + V_th) zu klemmen.
Auf die vorangehende Weise sind auch Unterbedingungen, dass der Freigabe-Eingangsanschluss (EB) auf einen "H"-Pegel eingestellt ist und dass an den Eingangsanschluss (IN) ein "H"-Pegelsignal angelegt ist, die normalerweise ausgeschalteten p-Kanal-FETs (P₂) und (P₃) AUS. Als Ergebnis fließt kein Leckstrom in die interne Leistungsversorgung (V_DD) über den Knoten (S) und die Masse des normalerweise ausgeschalteten p-Kanal-FET (P₁). Da die schwebende Masse (B) nicht an die interne Leistungsversorgung (V_DD) angeschlossen ist, fließt kein Leckstrom von der schwebenden Masse (B) zur internen Leistungsversorgung (V_DD). Übrigens fließt kein Leckstrom zur Erdung (GND) vom Eingangsanschluss des Inverters (INV₂) und vom Drainanschluss des normalerweise ausgeschalteten n-Kanal-FET (N₁).
Gemäß den 10A und 10B ist die Anstiegsrate eines Ausgangssignals groß, bis es bei der Spannung der internen Leistungsversorgung ankommt, selbst wenn der Widerstandswert eines Endwiderstands groß ist, und der Energieverbrauch ist gering, weil der Widerstandswert eines Endwiderstands groß ist.
Die vorangehende Beschreibung hat geklärt, dass das dritte Beispiel erfolgreich eine Ausgangsschaltung mit einem Vorteil zur Verfügung gestellt hat, bei welchem die Anstiegsrate eines Ausgangssignals groß ist, bis es bei der Spannung der Leistungsversorgung ankommt, die bei der Ausgangsschaltung verwendet wird, selbst wenn der Widerstandswert eines Endwiderstands groß ist, und der Energieverbrauch gering ist, weil der Widerstandswert eines Endwiderstands groß ist, wobei ein Schaltungsaufbau, bei welchem die Leistungsversorgungsspannung der folgenden Stufe nicht zwischen dem Sourceanschluss und dem Drainanschluss, zwischen dem Gateanschluss und dem Sourceanschluss und zwischen dem Gateanschluss und dem Drainanschluss eines MOS-FET angelegt wird, verwendet wird, wodurch FETs, die eine geringeres Ausmaß an Spannungsfestigkeit haben, dafür verwendet werden können.
ERSTES AUSFÜHRUNGSBEISPIEL
Eine Ausgangsschaltung mit einem Vorteil, bei welchem die Anstiegsrate eines Ausgangssignals groß ist, bis es bei der Spannung der Leistungsversorgung ankommt, die bei der Ausgangsschaltung verwendet wird, selbst wenn der Widerstandswert eines Endwiderstands groß ist, und der Energieverbrauch gering ist, weil der Widerstandswert eines Endwiderstands groß ist, wobei die Ausgangsschaltung einen zusätzlichen Vorteil hat, dass zugelassen ist, dass die Ausgangsschaltung eine Schnittstelle mit entweder einer externen Schaltung, die eine Leistungsversorgung verwendet, von welcher der Potentialpegel identisch zu demjenigen der Ausgangsschaltung ist, oder einer externen Schaltung, die eine Leistungsversorgung verwendet, von welcher der Potentialpegel unterschiedlich von demjenigen der Ausgangsschaltung ist, bildet.
Gemäß 11 ist eine Ausgangsschaltung, für welche zugelassen ist, dass sie in einen integrierten Schaltkreis eingebaut wird, gemäß dem ersten Ausführungsbei spiel dieser Erfindung, zusammengesetzt aus einem Eingangsanschluss (IN), einem Freigabe-Eingangsanschluss (EB), einem Ausgangsanschluss (OUT), der an einem Anschlussflecken des integrierten Schaltkreises, angeordnet ist, in welchem die Ausgangsschaltung eingebaut ist, einem NAND-Gatter (NAND₁) mit zwei Eingangsports, NOR-Gattern (NOR₂) und (NOR₃) mit zwei Eingangsports, normalerweise ausgeschalteten p-Kanal-FETs (P₁) bis (P₈), normalerweise ausgeschalteten n-Kanal-FETs (N₁) bis (N₈) und Invertern (INV₁) und (INV₄). Ein Endwiderstand wird nicht notwendigerweise für die Ausgangsschaltung verwendet.
Die in 11 dargestellte Schaltung ist die in 7 dargestellte Schaltung, von welcher der Inverter (INV₂) entfernt ist und zu welcher normalerweise ausgeschaltete n-Kanal-FETs (N₅), (N₆) und (N₈), ein normalerweise ausgeschalteter p-Kanal-FET (P₈), ein NAND-Gatter (NAND₂) und ein Inverter (INV₄) neu eingeführt sind. Der Eingangsanschluss des Inverters (INV₄) ist an einen Auswahl-Eingangsanschluss (SEL) angeschlossen, und sein Ausgangsanschluss ist an einen internen Knoten (IS) angeschlossen. Der erste Eingangsanschluss des NOR-Gatters (NOR₃) ist an den Knoten (IS) angeschlossen, sein zweiter Eingangsanschluss ist an den Knoten (Y) angeschlossen und sein Ausgangsanschluss ist an den Knoten (OUTN) angeschlossen.
Der Gateanschluss des normalerweise ausgeschalteten n-Kanal-FET (N₅) ist an den Knoten (IS) angeschlossen und sein Drainanschluss ist an den Knoten (PG) angeschlossen. Der Gateanschluss des normalerweise ausgeschalteten n-Kanal-FET (N₆) ist an die interne Leistungsversorgung (V_DD) angeschlossen, sein Drainanschluss ist an den Sourceanschluss des normalerweise ausgeschalteten n-Kanal-FET (N₅) angeschlossen und sein Sourceanschluss ist an den Knoten (G) angeschlossen.
Der Gateanschluss des normalerweise ausgeschalteten n-Kanal-FET (N₈) ist an den Auswahl-Eingangsanschluss (SEL) angeschlossen, sein erster Anschluss (der Drainanschluss oder der Sourceanschluss) ist an den Knoten (SP₄) angeschlossen und sein zweiter Anschluss (der Sourceanschluss oder der Drainanschluss) ist an den internen Knoten (SN) angeschlossen. Der Drainanschluss des normalerweise ausgeschalteten n-Kanal-FET (N₃) und der Sourceanschluss des normalerweise ausgeschalteten n-Kanal-FET (N₄) sind nicht an den Knoten (SP₄) angeschlossen, sondern an den Knoten (SN). Der Gateanschluss des normalerweise ausgeschalteten p-Kanal-FET (P₈) ist an den Auswahl-Eingangsanschluss (SEL) angeschlossen, sein Drainanschluss ist an den Knoten (SP₄) angeschlossen und sein Sourceanschluss ist an die interne Leistungsversorgung (V_DD) angeschlossen.
Die 12A sind 12B sind Blockdiagramme, die eine Kombination aus einer Ausgangsschaltung (42) gemäß dem ersten Ausführungsbeispiel dieser Erfindung, die in einen integrierten Schaltkreis (40) eingebaut ist, der mit einer Leistungsversorgung von 3 V arbeitet, und einer externen Schaltung (43), die mit einer externen Leistungsversorgung (Vcc) arbeitet, darstellen. Gemäß 12A ist die Spannung der externen Leistungsversorgung (Vcc) 3 V. Gemäß 12B ist die Spannung der externen Leistungsversorgung (Vcc) 5 V und ist der Endwiderstand (R₁) an den Ausgangsanschluss (OUT) der Ausgangsschaltung (42) angeschlossen.
Nimmt man wieder Bezug auf 11, wird nachfolgend unter der Annahme, dass der Freigabe-Eingangsanschluss (EB) auf einen "H"-Pegel oder 3 V eingestellt ist, der Betrieb der Ausgangsschaltung gemäß dem ersten Ausführungsbeispiel dieser Erfindung beschrieben.
Zuerst wird angenommen, dass der Potentialpegel des Auswahl-Eingangsanschlusses (SEL) auf einen "L"-Pegel eingestellt ist. In diesem Fall ist die Ausgangsschaltung an die externe Schaltung (43) angeschlossen, wie es in 12A dargestellt ist. Wenn an den Eingangsanschluss (IN) ein "L"-Pegelsignal angelegt wird, wird das Ausgangspotential des NAND-Gatters (NAND₁) oder der Potentialpegel des Knotens (PG) ein "H"-Pegel. Als Ergebnis wird der normalerweise ausgeschaltete p-Kanal-FET (P₁) ausgeschaltet. Das Ausgangspotential des NOR-Gatters (NOR₂) oder der Potentialpegel des Knotens (NG) wird ein "H"-Pegel. Als Ergebnis wird der normalerweise ausgeschaltete n-Kanal-FET (N₁) eingeschaltet. Als Ergebnis ist der Potentialpegel des Ausgangsanschlusses (OUT) bei einem "L"-Pegel.
Da der Potentialpegel des Ausgangsanschlusses (OUT) "L" ist, ist der normalerweise ausgeschaltete n-Kanal-FET (N₇) EIN. Somit ist der Potentialpegel des Knotens (Y) "L". Da der Potential des Knotens (IS) jedoch "N" ist, ist das Ausgangspotential des NOR-Gatters (NOR₃) oder der Potentialpegel des Knotens (OUTN) "L", was resultierend den normalerweise ausgeschalteten n-Kanal-FET (N₃) ausschaltet. Da der Knoten (IS) bei einem "H"-Pegel ist, ist der normalerweise ausgeschaltete n-Kanal-FET (N₅) EIN. Da die normalerweise ausgeschalteten n-Kanal-FETs (N₄) und (N₆) EIN sind und da der Knoten (PG) bei einem "H"-Pegel ist, ist der Potentialpegel des Knotens (G) (V_DD – V_th). Da dem Auswahlanschluss (SEL) ein "L"-Pegelsignal eingegeben wird, ist der normalerweise ausgeschaltete n-Kanal-FET (N₈) AUS und ist der normalerweise ausgeschaltete p-Kanal-FET (P₈) EIN. Demgemäß ist der Potentialpegel des Knotens (SP₄) identisch zur internen Leistungsversorgung (V_DD) oder 3 V. Da das Potential des Knotens (G) (V_DD – V_th) ist und da der Potentialpegel des Ausgangsanschlusses (OUT) bei einem "L"-Pegel ist und da das Potential des Knotens (SP₄) 3 V ist, sind die normalerweise ausgeschalteten p-Kanal-FETs (P₂), (P₄), (P₅) und (P₇) AUS.
Darauffolgend wird das an den Eingangsanschluss (IN) angelegte Eingangssignal zu einem "H"-Pegel verschoben. Da diese Aktion den Ausgangspegel des NAND-Gatters (NAND₁) oder den Potentialpegel des Knotens (PG) zu einem "L"-Pegel verschiebt, wird der normalerweise ausgeschaltete p-Kanal-FET (P₁) eingeschaltet. Da der Potentialpegel des NOR-Gatters (NOR₂) oder der Potentialpegel des Knotens (NG) sich zu "L" verschiebt, schaltet der normalerweise ausgeschaltete n-Kanal-FET (N₁) aus.
Da der normalerweise ausgeschaltete p-Kanal-FET (P₁) eingeschaltet hat, wird das Potential des Knotens (S) der Potentialpegel der internen Leistungsversorgung (V_DD) oder 3 V. Da der Potentialpegel des Knotens (PG) ein "L"-Pegel wird, verschiebt sich der Potentialpegel des Knotens (G) von (V_DD – V_th) zu einem "L"-Pegel oder 0 V, was die normalerweise ausgeschalteten p-Kanal-FETs (P₂) und (P₃) einschaltet. Da der normalerweise ausgeschaltete p-Kanal-FET (P₂) eingeschaltet hat, erhöht sich der Potentialpegel des Ausgangsanschlusses (OUT) zum Potentialpegel der internen Leistungsversorgung (V_DD) oder 3 V. Da der normalerweise ausgeschaltete p-Kanal-FET (P₃) eingeschaltet hat, erhöht sich das Potential der schwebenden Masse (B) zum Potentialpegel der internen Leistungsversorgung (V_DD) oder 3 V.
Wenn sich das Potential des Ausgangsanschlusses (OUT) zu V_th erhöht hat, schaltet der normalerweise ausgeschaltete p-Kanal-FET (P₇) ein, um zu veranlassen, dass das Potential des Knotens (Y) identisch zum Potential des Ausgangsanschlusses (OUT) wird. Der normalerweise ausgeschaltete p-Kanal-FET (P₄) bleibt bei einer AUS-Position.
Als zweites wird angenommen, dass der Potentialpegel des Auswahl-Eingangsanschlusses (SEL) auf einen "H"-Pegel eingestellt ist. In diesem Fall ist die Ausgangsschaltung an der externen Schaltung (43) angeschlossen, wie es in 12B dargestellt ist. Wenn an den Eingangsanschluss (IN) ein "L"-Pegelsignal angelegt wird, wird das Ausgangspotential des NAND-Gatters (NAND₁) oder der Potentialpegel des Knotens (PG) ein "H"-Pegel. Als Ergebnis wird der normalerweise ausgeschaltete p-Kanal-FET (P₁) ausgeschaltet. Das Ausgangspotential des NOR-Gatters (NOR₂) oder der Potentialpegel des Knotens (NG) wird ein "H"-Pegel. Als Ergebnis ist der normalerweise ausgeschaltete p-Kanal-FET (P₁) in einer AUS-Position. Das Ausgangspotential des NOR-Gatters (NOR₂) oder der Potentialpegel des Knotens (NG) ist "H". Als Ergebnis ist der normalerweise ausgeschaltete n-Kanal-FET (N₁) EIN. Demgemäß ist der Potentialpegel des Ausgangsanschlusses (OUT) bei einem "L"-Pegel oder 0 V.
Da der Potentialpegel des Ausgangsanschlusses (OUT) "L" ist, ist der normalerweise ausgeschaltete n-Kanal-FET (N₇) EIN, was veranlasst, dass der Potentialpegel des Knotens (Y) ein "L"-Pegel ist. Da ein "H"-Pegel-Eingangssignal an den Auswahl-Eingangsanschluss (SEL) angelegt worden ist, ist der Potentialpegel des Knotens (IS) bei einem "L"-Pegel. Somit wird der Ausgangspegel des NOR-Gatters (NOR₃) oder der Potentialpegel des Knotens (OUTN) "H", um den normalerweise ausgeschalteten n-Kanal-FET (N₃) einzuschalten. Da der Potentialpegel des Knotens (IS) bei einem "L"-Pegel ist, ist der normalerweise ausgeschaltete n-Kanal-FET (N₅) immer AUS. Als Ergebnis ist der Potentialpegel des Knotens (G) "L". Da der Potentialpegel des Auswahl-Eingangsanschlusses (SEL) "N" ist, ist der normalerweise ausgeschaltete n-Kanal-FET (N₈) EIN und ist der normalerweise ausgeschaltete p-Kanal-FET (P₈) AUS. Als Ergebnis ist der Potentialpegel des Knotens (SP₄) bei einem "L"-Pegel. Da der Potentialpegel des Knotens (G), des Knotens (SP) und des Ausgangsanschlusses (OUT) "L" oder 0 V ist, sind die normalerweise ausgeschalteten p-Kanal-FETs (P₂), (P₄), (P₅) und (P₇) AUS.
Wenn der Potentialpegel des Eingangsanschlusses (IN) zu "H" verschoben wird, wird das Ausgangspotential des NAND-Gatters (NAND₁) oder der Potentialpegel des Knotens (PG) zu "L" verschoben, was resultierend den normalerweise ausgeschalteten p-Kanal-FET (P₁) einschaltet. Da sich das Ausgangspotential des NOR-Gatters (NOR₂) zu "L" verschiebt, schaltet der normalerweise ausgeschaltete n-Kanal-FET (N₁) aus.
Da der normalerweise ausgeschaltete p-Kanal-FET. (P₁) eingeschaltet hat, ist der Potentialpegel des Knotens (S) der Pegel der internen Leistungsversorgung (V_DD) oder 3 V. Da der Potentialpegel des Knotens (G) "L" ist, schalten die normalerweise ausgeschalteten p-Kanal-FETs (P₂) und (P₃) ein. Das Einschalten des normalerweise ausgeschalteten p-Kanal-FET (P₂) veranlasst, dass sich der Potentialpegel des Ausgangsanschlusses (OUT) auf den Pegel der internen Leistungsversorgung (V_DD) oder 3 V erhöht. Das Einschalten des normalerweise ausgeschalteten p-Kanal-FET (P₃) veranlasst, dass der Potentialpegel der schwebenden Masse (B) zum Pegel der Leistungsversorgung (V_DD) oder 3 V gelangt.
Wenn sich der Potentialpegel des Ausgangsanschlusses (OUT) auf V_th erhöht hat, schalten die normalerweise ausgeschalteten p-Kanal-FETs (P₄) und (P₇) ein, um den Potentialpegel der Knoten (G) und (Y) zum Pegel der internen Leistungsversorgung (V_DD) oder 3 V zu erhöhen. Trotz des Erhöhens des Potentialpegels des Ausgangsanschlusses (OUT) und des Knotens (G) zum Pegel der internen Leistungsversorgung (V_DD) oder 3 V bleibt der normalerweise ausgeschaltete p-Kanal-FET (P₄) in einer EIN-Position. Das Erhöhen des Potentialpegels des Knotens (G) zu dem Pegel der internen Leistungsversorgung (V_DD) oder 3 V veranlasst, dass der normalerweise ausgeschaltete p-Kanal-FET (P₇) ausschaltet, und veranlasst, dass die normalerweise ausgeschalteten p-Kanal-FETs (P₂) und (P₃) ausschalten, weil der Potentialpegel des Knotens (G) identisch zu demjenigen des Knotens (S) wird.
Danach erhöht sich der Potentialpegel des Ausgangsanschlusses (OUT) bis zum Pegel der externen Leistungsversorgung (Vcc) oder 5 V, weil der Ausgangsanschluss (OUT) über den Endwiderstand (R₁) an die externe Leistungsversorgung (Vcc) angeschlossen ist. Der normalerweise ausgeschaltete p-Kanal-FET (P₄) bleibt in einer EIN-Position. Wenn sich der Potentialpegel des Ausgangsanschlusses (OUT) bis zu (3 V + V_th) erhöht hat, schaltet der normalerweise ausgeschaltete p-Kanal-FET (P₅) ein, um zu veranlassen, dass der Potentialpegel der schwebenden Masse (B) zum Pegel der internen Leistungsversorgung (V_DD) oder 3 V gelangt. Weiterhin erhöht sich dann, wenn sich der Potentialpegel des Ausgangsanschlusses auf den Pegel der externen Leistungsversorgung (Vcc) oder 5 V erhöht hat, der Potentialpegel des Knotens (G) und der schwebenden Masse (B) auf den Pegel der externen Leistungsversorgung (Vcc) oder 5 V.
Gemäß den 13A und 13B ist die Anstiegsrate eines Ausgangssignals groß, bis es bei der Spannung der internen Leistungsversorgung ankommt, selbst wenn der Widerstandswert eines Endwiderstands groß ist. Dies gilt sowohl in dem Fall, in welchem die Ausgangsschaltung an eine externe Schaltung angeschlossen ist, die unter einer Leistungsversorgung von 3 V arbeitet (siehe 13A), und zwar unter der Voraussetzung, dass an den Auswahl-Eingangsanschluss (SEL) ein "L"-Pegelsignal angelegt ist, als auch in dem Fall, in welchem die Ausgangsschaltung an eine externe Schaltung angeschlossen ist, die unter einer Leistungsversorgung von 5 V arbeitet (siehe 13B), unter der Voraussetzung, dass an den Auswahl-Eingangsanschluss (SEL) ein "L"-Pegelsignal angelegt ist.
Auf die vorangehende Weise ermöglicht eine Einführung eines Auswahl-Eingangsanschlusses (SEL), dass die Ausgangsschaltung gemäß dem ersten Ausführungsbeispiel dieser Erfindung ein Ausgangssignal ausgibt, von welchem die Potentialspannung identisch zur Potentialspannung der Leistungsversorgung ist, die bei einer externen Schaltung verwendet wird, oder 5 V. Übrigens wird angemerkt, dass die Ausgangsschaltung ein Ausgangssignal ausgeben kann, von welchem der Potentialpegel identisch zum Potentialpegel der internen Leistungsversorgung ist, oder 3 V, ohne von einem Endwiderstand abzuhängen. Anders ausgedrückt wird, wie es in den 12A und 12B gezeigt ist, zugelassen, dass die Ausgangsschaltung entweder zu einer externen Schaltung, die eine Leistungsversorgung von 3 V verwendet, oder zu einer externen Schaltung, die eine Leistungsversorgung von 5 V verwendet, eine Schnittstelle bildet. Weiterhin kann das an den Auswahl-Eingangsanschluss anzulegende Signal von entweder außerhalb der Ausgangsschaltung oder von innerhalb der Ausgangsschaltung entstanden sein.
Die vorangehende Beschreibung hat geklärt, dass das erste Ausführungsbeispiel dieser Erfindung erfolgreich eine Ausgangsschaltung mit einem Vorteil zur Verfügung gestellt hat, wobei die Anstiegsrates eines Ausgangssignals groß ist, bis es bei der Spannung der Leistungsversorgung ankommt, die bei der Ausgangsschaltung verwendet wird, selbst wenn der Widerstandswert eines Endwiderstands groß ist, wobei die Ausgangsschaltung einen zusätzlichen Vorteil hat, dass zugelassen ist, dass die Ausgangsschaltung entweder zu einer externen Schaltung, die eine Leistungsversorgung verwendet, von welcher der Potentialpegel identisch zu demjenigen der Ausgangsschaltung ist, oder zu einer externen Schaltung, die eine Leistungsversorgung verwendet, von welcher der Potentialpegel unterschiedlich von demjenigen der Ausgangsschaltung ist, eine Schnittstelle bildet.
VIERTES BEISPIEL
Eine Eingangsschaltung, die ein Eingangssignal von einer externen Schaltung empfangen kann, die unter einer Leistungsversorgung arbeitet, von welcher die Spannung höher als die Spannung einer Leistungsversorgung ist, unter welcher die Eingangsschaltung arbeitet, und das Eingangssignal mit einer Spannung des vollen Ausmaßes der Leistungsversorgung, die bei der Eingangsschaltung verwendet wird, zur Schaltung der nächsten Stufe weiterleiten kann.
Gemäß 14 ist eine Eingangsschaltung, für welche zugelassen ist, dass sie in einen integrierten Schaltkreis eingebaut wird, gemäß einem vierten Beispiel zusammengesetzt aus einem Eingangsanschluss (IN), einem Ausgangsanschluss (OUT), normalerweise ausgeschalteten p-Kanal-FETs (P₁) bis (P₇), normalerweise ausgeschalteten n-Kanal-FETs (N₄) und (N₇) und einem Inverter (INV₂). Die Spannung der Leistungsversorgung (V_DD), die für die Eingangsschaltung gemäß dem vierten Beispiel verwendet wird, ist als 3 V angenommen. Die "H"-Pegelspannung eines Eingangssignals, das durch den Eingangsanschluss (IN) zu empfangen ist, ist als 5 V angenommen. Es ist geplant, dass ein Ausgangsanschluss (OUT) an die anderen im selben integrierten Schaltkreis eingebauten Schaltungen angeschlossen ist. Der Eingangsanschluss des Inverters (INV₂) ist an den Ausgangsanschluss (OUT) angeschlossen und sein Ausgangsanschluss ist an einen internen Knoten (OUTN) angeschlossen.
Der Gateanschluss und der Sourceanschluss eines normalerweise ausgeschalteten n-Kanal-FET (N₁) sind an die Erdung (GND) angeschlossen. Der Gateanschluss eines normalerweise ausgeschalteten n-Kanal-FET (N₂) ist an die interne Leistungsversorgung (V_DD) angeschlossen, sein Drainanschluss ist an den Eingangsanschluss (IN) angeschlossen und sein Sourceanschluss ist an den Drainanschluss des normalerweise ausgeschalteten n-Kanal-FET (N₁) angeschlossen. Der Gateanschluss des normalerweise ausgeschalteten n-Kanal-FET (N₃) ist an den Knoten (OUTN) angeschlossen und sein Sourceanschluss ist geerdet. Der Gateanschluss des normalerweise ausgeschalteten n-Kanal-FET (N₄) ist an die interne Leistungsversorgung (V_DD) angeschlossen, sein Drainanschluss ist an einen internen Knoten (G) angeschlossen und sein Sourceanschluss ist an den Drainanschluss, des normalerweise ausgeschalteten n-Kanal-FET (N₃) angeschlossen.
Der Gateanschluss und der Sourceanschluss des normalerweise ausgeschalteten p-Kanal-FET (P₁) sind an die interne Leistungsversorgung (V_DD) oder 3 V angeschlossen und sein Drainanschluss ist an einen internen Knoten (S) angeschlossen. Der Gateanschluss des normalerweise ausgeschalteten p-Kanal-FET (P₂) ist an den Knoten (G) angeschlossen, sein Drainanschluss ist an den Eingangsanschluss (IN) angeschlossen und sein Sourceanschluss ist an den Knoten (S) angeschlossen. Der Gateanschluss des normalerweise ausgeschalteten p-Kanal-FET (P₃) ist an den Knoten (G) angeschlossen und sein Sourceanschluss ist an den Knoten (S) angeschlossen. Der Gateanschluss des normalerweise ausgeschalteten p-Kanal-FET (P₄) ist an die interne Leistungsversorgung (V_DD) oder 3 V angeschlossen, sein Drainanschluss ist an den Knoten (G) angeschlossen und sein Sourceanschluss ist an den Eingangsanschluss (IN) angeschlossen. Der Gateanschluss des normalerweise ausgeschalteten p-Kanal-FET (P₅) ist an die interne Leistungsversorgung (V_DD) oder 3 V angeschlossen und sein Sourceanschluss ist an den Eingangsanschluss (IN) angeschlossen.
Der Gateanschluss des normalerweise ausgeschalteten n-Kanal-FET (N₇) ist an die interne Leistungsversorgung (V_DD) oder 3 V angeschlossen, seine erste Elektrode (sein Drainanschluss oder sein Sourceanschluss) ist an den Eingangsanschluss (IN) angeschlossen und seine zweite Elektrode (sein Sourceanschluss oder sein Drainanschluss) ist an den Ausgangsanschluss (OUT) angeschlossen. Der Gateanschluss des normalerweise ausgeschalteten p-Kanal-FET (P₇) ist an den Knoten (G) angeschlossen, seine erste Elektrode (sein Drainanschluss oder sein Sourceanschluss) ist an den Ausgangsanschluss (OUT) angeschlossen und seine zweite Elektrode (sein Sourceanschluss oder sein Drainanschluss) ist an den Eingangsanschluss (IN) angeschlossen. Der Gateanschluss und der Sourceanschluss des normalerweise ausgeschalteten p-Kanal-FET (P₆) sind an die interne Leistungsversorgung (V_DD) oder 3 V angeschlossen und sein Drainanschluss ist an den Ausgangsanschluss (OUT) angeschlossen.
Die normalerweise ausgeschalteten p-Kanal-FETs (P₂), (P₃), (P₄), (P₅) und (P₇) sind in einer n-Wanne oder einer schwebenden Masse (B) erzeugt, welche eine gemeinsame Masse oder ein gemeinsames Substrat ist, welche bzw. welches weder an die Erdung (GND) angeschlossen ist, noch an die interne Leistungsver sorgung (V_DD) oder 3 V angeschlossen ist. Die Drainanschlüsse der normalerweise ausgeschalteten p-Kanal-FETs (P₃) und (P₅) sind an die schwebende Masse (B) angeschlossen. Die Masse der normalerweise ausgeschalteten p-Kanal-FETs (P₁) und (P₆) ist an die interne Leistungsversorgung (V_DD) oder 3 V angeschlossen und die Masse der normalerweise ausgeschalteten n-Kanal-FETs (N₁) bis (N₄) und (N₇) ist geerdet.
Auf die vorangehende Weise ist der Eingangsanschluss (IN) an den Drainanschluss des normalerweise ausgeschalteten p-Kanal-FET (P₂), den Sourceanschluss der normalerweise ausgeschalteten p-Kanal-FETs (P₄) und (P₅), die zweite Elektrode des normalerweise ausgeschalteten p-Kanal-FET (P₇), den Drainanschluss des normalerweise ausgeschalteten n-Kanal-FET (N₂), die erste Elektrode des normalerweise ausgeschalteten n-Kanal-FET (N₇) und den Eingangsanschluss des Inverters (INV₂) angeschlossen.
Der Knoten (G) ist an die Gateanschlüsse der normalerweise ausgeschalteten p-Kanal-FETs (P₂), (P₃) und (P₇), den Drainanschluss des normalerweise ausgeschalteten p-Kanal-FET (P₄) und den Drainanschluss des normalerweise ausgeschalteten n-Kanal-FET (N₄) angeschlossen. Der Knoten (S) ist an den Drainanschluss des normalerweise ausgeschalteten p-Kanal-FET (P₁) und die Sourceanschlüsse der normalerweise ausgeschalteten p-Kanal-FETs (P₂) und (P₃) angeschlossen. Der Ausgangsanschluss (OUT) ist an den Drainanschluss des normalerweise ausgeschalteten p-Kanal-FET (P₆), die erste Elektrode des normalerweise ausgeschalteten p-Kanal-FET (P₇), die zweite Elektrode des normalerweise ausgeschalteten n-Kanal-FET (N₇) und den Eingangsanschluss des Inverters (INV₂) angeschlossen.
Gemäß 14 wird nachfolgend der Betrieb der Eingangsschaltung gemäß dem vierten Beispiel beschrieben. Wenn ein Eingangssignal, von welchem der Potentialpegel "L" oder 0 V ist, an den Eingangsanschluss (IN) angelegt wird, schaltet der normalerweise ausgeschaltete n-Kanal-FET (N₇) ein und wird der Potentialpegel des Ausgangsanschlusses (OUT) "L", was den Ausgangspegel des Inverters (INV₂) zu einem "H"-Pegel macht. Als Ergebnis werden die normalerweise ausgeschalteten n-Kanal-FETs (N₃) und (N₄) eingeschaltet. Da die normalerweise ausgeschalteten n-Kanal-FETs (N₃) und (N₄) in einer EIN-Position sind, ist der Potentialpegel des Knotens (G) bei einem "L"-Pegel. Da der Potentialpegel des Knotens (G) und der Eingangsanschluss (IN) "L" oder 0 V ist, sind die normalerweise ausgeschalteten p-Kanal-FETs (P₂), (P₄) und (P₅) AUS. Der Potentialpegel des Knotens (S) ist niedriger als V_th, um den normalerweise ausgeschalteten p-Kanal-FET (P₃) in einer AUS-Position zu halten.
Eine Verschiebung des Potentialpegels des Eingangsanschlusses (IN) vom "L"-Pegel oder 0 V zum Spannungspegel der externen Leistungsversorgung (Vcc) oder 5 V veranlasst, dass der Ausgangsanschluss (OUT) ein Signal mit dem Potentialpegel der internen Leistungsversorgung (V_DD) ausgibt. Wenn sich der Potentialpegel des Eingangsanschlusses (IN) zu V_th (der Schwellenspannung eines normalerweise ausgeschalteten n-Kanal-FET oder zum Absolutwert der Schwellenspannung eines normalerweise ausgeschalteten p-Kanal-FET) erhöht hat, schaltet der normalerweise ausgeschaltete p-Kanal-FET (P₇) ein, weil der Potentialpegel des Knotens (G) bei einem "L"-Pegel ist. Der normalerweise ausgeschaltete n-Kanal-FET (N₇) bleibt in einer EIN-Position, solange der Potentialpegel des Eingangsanschlusses (IN) niedriger als (3 V – V_th) ist, und der normalerweise ausgeschaltete n-Kanal-FET (N₇) schaltet aus, wenn der Potentialpegel des Eingangsanschlusses (IN) in einem Übermaß über (3 V – V_th) ist. Demgemäß erhöht sich dann, wenn sich der Potentialpegel des Eingangsanschlusses (IN) bis zu 3 V erhöht hat, das Potential des Ausgangsanschlusses (OUT) aufgrund des Betriebs einer Parallelschaltung aus dem normalerweise ausgeschalteten p-Kanal-FET (P₇) und dem normalerweise ausgeschalteten n-Kanal-FET (N₇) eher bis zu 3 V, als zu (3 V – V_th).
Wenn sich der Potentialpegel des Eingangsanschlusses (IN) bis zu V_th erhöht hat, schaltet der normalerweise ausgeschaltete p-Kanal-FET (P₂) ein, weil der Potentialpegel des Knotens (G) "L" ist. Wenn der normalerweise ausgeschaltete p-Kanal-FET (P₂) eingeschaltet hat, erhöht sich das Potential des Knotens (S) bis zu dem Potential des Eingangsanschlusses (IN), um zu veranlassen, dass der normalerweise ausgeschaltete p-Kanal-FET (P₃) einschaltet. Da die normalerweise ausgeschalteten p-Kanal-FETs (P₂) und (P₃) eingeschaltet haben, erhöht sich der Potentialpegel der schwebenden Masse (B) bis zum Potentialpegel des Eingangsanschlusses (IN). Die Funktion des normalerweise ausgeschalteten p-Kanal-FET (P₃) besteht im Erhöhen des Potentialpegels der schwebenden Masse (B) genau auf 3 V für den ultimativen Zweck, den Betrieb des normalerweise ausgeschalteten p-Kanal-FET (P₂) zu sichern.
Eine Verschiebung der Potentialpegel des Eingangsanschlusses (IN) und des Ausgangsanschlusses (OUT) zu 3 V veranlasst, dass sich der Ausgangspegel des Inverters (INV₂) von "H" zu "L" verschiebt, was den normalerweise ausgeschalteten n-Kanal-FET (N₃) ausschaltet. Der Potentialpegel des Knotens (G) bleibt jedoch bei einem "L"-Pegel.
Danach erhöht sich der Potentialpegel des Eingangsanschlusses (IN) auf den Pegel der externen Leistungsversorgung (Vcc) oder 5 V. Wenn sich der Potentialpegel des Eingangsanschlusses (IN) auf (3 V + V_th) oder darüber erhöht, schalten die normalerweise ausgeschalteten p-Kanal-FETs (P₄) und (P₅) ein. Das Einschalten des normalerweise ausgeschalteten p-Kanal-FET (P₄) veranlasst, dass sich der Potentialpegel des Knotens (G) vom "L"-Pegel zum Pegel der internen Leistungsversorgung (V_DD) oder 3 V erhöht. Wenn der Potentialpegel des Knotens (G) identisch zum Pegel des Eingangsanschlusses (IN) wird, schaltet der normalerweise ausgeschaltete p-Kanal-FET (P₇) aus. Wenn der Potentialpegel des Knotens (G) identisch zum Pegel des Knotens (S) wird, schalten die normalerweise ausgeschalteten p-Kanal-FETs (P₂) und (P₃) aus. Das Einschalten des normalerweise ausgeschalteten p-Kanal-FET (P₅) veranlasst, dass das Potential der schwebenden Masse (B) identisch zu demjenigen des Eingangsanschlusses (IN) wird.
Wenn sich das Potential des Eingangsanschlusses (IN) bis zu 5 V erhöht hat, wird das Potential des Knotens (G) und der schwebenden Masse (B) 5 V. Wenn das Potential des Ausgangsanschlusses (OUT) (3 V + V_th) überschritten hat, bevor der normalerweise ausgeschaltete p-Kanal-FET (P₇) ausschaltet, schaltet der normalerweise ausgeschaltete p-Kanal-FET (P₆) ein, was resultierend das Potential des Ausgangsanschlusses (OUT) auf (3 V + V_th) klemmt. Andererseits schaltet dann, wenn sich das Potential des Eingangsanschlusses (IN) als kleiner als (–V_th) herausstellt, der normalerweise ausgeschaltete n-Kanal-FET (N₁) ein, um das Potential des Eingangsanschlusses (IN) auf (–V_th) zu klemmen. An dritter Stelle schaltet dann, wenn das Potential des Eingangsanschlusses (IN) und des Knotens (S) (3 V + V_th) überschritten hat, der normalerweise ausgeschaltete p-Kanal-FET (P₁) ein, um das Potential des Eingangsanschlusses (IN) auf (3 V + V_th) zu klemmen. Die Funktion der normalerweise ausgeschalteten n-Kanal-FETs (N₂) und (N₄) besteht im Verhindern, dass eine an den Eingangsanschluss (IN) und an den Knoten (G) angelegte Spannung zwischen dem Sourceanschluss und dem Drainanschluss der normalerweise ausgeschalteten n-Kanal-FETs (N₁) und (N₄) angelegt wird, wenn ein Potential von 5 V an den Eingangsanschluss (IN) und an den Knoten (G) angelegt wird. Aufgrund der Existenz der normalerweise ausgeschalteten n-Kanal-FETs (N₂) und (N₄) ist zugelassen, dass Halbleitervorrichtungen mit einem niedrigen Ausmaß an Spannungsfestigkeit für die Eingangsschaltung gemäß dem vierten Beispiel verwendet werden.
Solange das Potential des Eingangsanschlusses (IN) auf 5 V gehalten wird, bleiben die normalerweise ausgeschalteten p-Kanal-FETs (P₂) und (P₃) in einer AUS-Position, um den Impedanzpegel des Drainanschlusses des normalerweise ausgeschalteten p-Kanal-FET (P₁) oder des Knotens (S) auf Hoch zu halten. Als Ergebnis fließt kein Leckstrom vom Eingangsanschluss (IN) zur internen Leistungsversorgung (V_DD) über den Knoten (S) und die Masse des normalerweise ausgeschalteten p-Kanal-FET (P₁). Da die schwebende Masse (B) nicht an die interne Leistungsversorgung (V_DD) angeschlossen ist, fließt kein Leckstrom von der schwebenden Masse (B) zur internen Leistungsversorgung (V_DD).
Auf die vorangehende Weise verhindert selbst dann, wenn an den Eingangsanschluss (IN) ein Eingangssignal mit einem Potential von 5 V angelegt wird, eine Kombination aus oder eine Parallelschaltung aus dem normalerweise ausgeschalteten p-Kanal-FET (P₇) und den normalerweise ausgeschalteten n-Kanal-FET (N₇) effektiv, dass ein elektrischer Strom in die Eingangsschaltung fließt.
Obwohl bei der vorangehenden Beschreibung eine interne Leistungsversorgung als 3 V angenommen ist und eine externe Leistungsversorgung als 5 V angenommen ist, hat dies keinen beschränkenden Sinn. Die Eingangsschaltung kann unter einer Bedingung verwendet werden, dass das Potential der externen Leistungsversorgung größer als dasjenige der internen Leistungsversorgung ist.
Die vorangehende Beschreibung hat geklärt, dass das vierte Beispiel erfolgreich eine Eingangsschaltung zur Verfügung gestellt hat, die ein Eingangssignal von einer externen Schaltung empfangen kann, die unter einer Leistungsversorgung arbeitet, von welcher die Spannung höher als die Spannung einer Leistungsversorgung ist, unter welcher die Eingangsschaltung arbeitet, und die das Eingangssignal mit einer Spannung des vollen Ausmaßes der Leistungsversorgung, die bei der Eingangsschaltung verwendet wird, zur Schaltung der nächsten Stufe weiterleiten kann.
FÜNFTES BEISPIEL
Eine Eingangsschaltung, die ein Eingangssignal von einer externen Schaltung empfangen kann, die unter einer Leistungsversorgung arbeitet, von welcher die Spannung höher als die Spannung einer Leistungsversorgung ist, unter welcher die Eingangsschaltung arbeitet, und die das Eingangssignal mit einer Spannung des vollen Ausmaßes der Leistungsversorgung, die bei der Eingangsschaltung verwendet wird, zur Schaltung der nächsten Stufe weiterleiten kann, wobei es zugelassen ist, einen zusätzlichen Vorteil zu genießen, bei welchem das Potential des Ausgangsanschlusses (OUT) auf dem Potential der internen Leistungsversorgung (V_DD) gehalten wird, unter einer Bedingung, dass der Eingangsanschluss (IN) offen bzw. im Leerlauf ist, und wobei kein Strom in die interne Leistungsversorgung (V_DD) fließt, unter einer Bedingung, dass das Potential des Eingangsanschlusses (IN) höher als dasjenige der internen Leistungsversorgung (V_DD) ist.
Gemäß 15 ist eine Eingangsschaltung, für welche zugelassen ist, dass sie in einen integrierten Schaltkreis eingebaut wird, gemäß einem fünften Beispiel zusammengesetzt aus einem Eingangsanschluss (IN), einem Ausgangsanschluss (OUT), normalerweise ausgeschalteten p-Kanal-FETs (P₁) bis (P₇) und (P₂₁), normalerweise ausgeschalteten n-Kanal-FETs (N₁) bis (N₄) und (N₇) und einem Inverter (INV₂).
Die Eingangsschaltung gemäß dem fünften Beispiel ist die Eingangsschaltung gemäß dem vierten Beispiel, das unter Bezugnahme auf 14 beschrieben ist, zu welchem ein normalerweise ausgeschalteter p-Kanal-FET (P₂₁) neu eingeführt ist. Der normalerweise ausgeschaltete p-Kanal-FET (P₂₁), von welchem der Gateanschluss geerdet ist, von welchem der Drainanschluss an den Ausgangsanschluss (OUT) angeschlossen ist und von welchem der Sourceanschluss an die interne Leistungsversorgung (V_DD) angeschlossen ist, hat eine Funktion zum Hochziehen des Potentials des Ausgangsanschlusses (OUT) zu einem Potentialpegel, der identisch zu dem Pegel der internen Leistungsversorgung (V_DD) oder 3 V ist, und zwar unter einer Bedingung, dass der Eingangsanschluss (IN) offen ist und sein Impedanzpegel hoch ist.
Der Betrieb der Eingangsschaltung gemäß dem fünften Beispiel ist ganz ähnlich demjenigen der Eingangsschaltung gemäß dem vierten Beispiel, außer dem Betrieb unter einer Bedingung, dass der Eingangsanschluss (IN) offen ist und sein Impedanzpegel hoch ist.
Gemäß 15 arbeitet, obwohl der normalerweise ausgeschaltete p-Kanal-FET (P₂₁) immer EIN ist, er als Endwiderstand bzw. Hochziehwiderstand bzw. Pull-in-Widerstand, weil seine Gegenkonduktanz klein ist. Unter einer Bedingung, dass der Eingangsanschluss (IN) offen ist und sein Impedanzpegel hoch ist, stellt sich das Potential des Ausgangsanschlusses (OUT) nicht als schwebend heraus, sondern ist auf den Pegel der internen Leistungsversorgung (V_DD) oder 3 V festgelegt. Übrigens schalten jedoch dann, wenn das Potential des Eingangsanschlusses (IN) 5 V ist, der normalerweise ausgeschaltete p-Kanal-FET (P₇) und der normalerweise ausgeschaltete n-Kanal-FET (N₇) aus. Somit fließt kein Strom vom Eingangsanschluss (IN) zur internen Leistungsversorgung (V_DD).
Auf die vorangehende Weise wird das Potential des Ausgangsanschlusses (OUT) unter einer Bedingung, dass der Impedanzpegel des Eingangsanschlusses (IN) hoch ist oder der Eingangsanschluss (IN) offen bzw. im Leerlauf ist, identisch zu demjenigen der internen Leistungsversorgung (V_DD). Als Ergebnis wird der Potentialpegel des Eingangssignals, das an die internen Schaltungen anzulegen ist, die an den Ausgangsanschluss der Eingangsschaltung dieses Ausführungsbeispiels angeschlossen ist, gesichert. Übrigens fließt selbst dann, wenn an den Eingangsanschluss (IN) 5 V angelegt werden, kein Strom in die interne Leistungsversorgung (V_DD) über den normalerweise ausgeschalteten p-Kanal-FET (P₂₁), weil der normalerweise ausgeschaltete p-Kanal-FET (P₇) und der normalerweise ausgeschaltete n-Kanal-FET (N₇) AUS sind.
Die vorangehende Beschreibung hat geklärt, dass das fünfte Beispiel erfolgreich eine Eingangsschaltung zur Verfügung gestellt hat, die ein Eingangssignal von einer externen Schaltung empfangen kann, die unter einer Leistungsversorgung arbeitet, von welcher die Spannung höher als die Spannung einer Leistungsversorgung ist, unter welcher die Eingangsschaltung arbeitet, und die das Eingangssignal mit einer Spannung des vollen Ausmaßes der Leistungsversorgung, die bei der Eingangsschaltung verwendet wird, zur Schaltung der nächsten Stufe weiterleiten kann, wobei zugelassen ist, einen zusätzlichen Vorteil zu genießen, wobei das Potential des Ausgangsanschlusses (OUT) auf dem Potential der internen Leistungsversorgung (V_DD) gehalten wird, und zwar unter einer Bedingung, dass der Eingangsanschluss (IN) im Leerlauf ist, und wobei kein Strom in die interne Leistungsversorgung (V_DD) fließt, und zwar unter einer Bedingung, dass das Potential des Eingangsanschlusses (IN) höher als dasjenige der internen Leistungsversorgung (V_DD) ist.
SECHSTES BEISPIEL
Eine Eingangsschaltung, die ein Eingangssignal von einer externen Schaltung empfangen kann, die unter einer Leistungsversorgung arbeitet, von welcher die Spannung höher als die Spannung einer Leistungsversorgung ist, unter welcher die Eingangsschaltung arbeitet, und die das Eingangssignal mit einer Spannung des vollen Ausmaßes der Leistungsversorgung, die bei der Eingangsschaltung verwendet wird, zur Schaltung der nächsten Stufe weiterleiten kann, wobei zugelassen ist, einen zusätzlichen Vorteil zu genießen, wobei das Potential des Ausgangsanschlusses (OUT) auf dem Erdpotential gehalten wird, und zwar unter einer Bedingung, dass der Eingangsanschluss (IN) im Leerlauf ist, und wobei FETs, von welchen die Spannungsfestigkeit schwach ist, verwendet werden können.
Gemäß 16 ist eine Eingangsschaltung, für die zugelassen ist, dass sie in einer integrierten Schaltkreis eingebaut wird, gemäß einem sechsten Beispiel zusammengesetzt aus einem Eingangsanschluss (IN), einem Ausgangsanschluss (OUT), normalerweise ausgeschalteten p-Kanal-FETs (P₁) bis (P₇), normalerweise ausgeschalteten n-Kanal-FETs (N₁) bis (N₇) und (N₂₁) und einem Inverter (INV₂).
Die Eingangsschaltung gemäß dem sechsten Beispiel ist die Eingangsschaltung gemäß dem vierten Beispiel, das unter Bezugnahme auf 14 beschrieben ist, zu welchem ein normalerweise ausgeschalteter n-Kanal-FET (N₂₁) neu eingeführt ist. Der normalerweise ausgeschaltete n-Kanal-FET (N₂₁), von welchem der Gateanschluss an die interne Leistungsversorgung (V_DD) angeschlossen ist, von welchem der Drainanschluss an den Ausgangsanschluss (OUT) angeschlossen ist und von welchem der Sourceanschluss geerdet ist, hat eine Funktion zum Herunterziehen des Potentials des Ausgangsanschlusses (OUT) zum Erdungspegel, und zwar unter einer Bedingung, dass der Eingangsanschluss (IN) im Leerlauf ist und sein Impedanzpegel hoch ist. Als Ergebnis ist der Potentialpegel des Ausgangsanschlusses (OUT) auf den Erdungspegel festgelegt, während der Eingangsanschluss (IN) im Leerlauf ist.
Gemäß 16 ist der Betrieb der Eingangsschaltung gemäß dem sechsten Beispiel ganz ähnlich demjenigen der Eingangsschaltung gemäß dem vierten Beispiel, das unter Bezugnahme auf 14 beschrieben ist, außer dem Betrieb unter einer Bedingung, dass der Eingangsanschluss (IN) im Leerlauf ist und sein Impedanzpegel hoch ist.
Gemäß 16 arbeitet, obwohl der normalerweise ausgeschaltete n-Kanal-FET (N₂₁) immer EIN ist, er als Endwiderstand bzw. Herunterziehwiderstand, weil seine Gegenkonduktanz klein ist. Unter einer Bedingung, dass der Eingangsanschluss (IN) im Leerlauf ist und sein Impedanzpegel hoch ist, stellt sich das Potential des Ausgangsanschlusses (OUT) nicht als schwebend heraus, sondern ist auf Erdungspegel festgelegt, und zwar aufgrund der Existenz des normalerweise ausgeschalteten n-Kanal-FET (N₂₁).
Auf die vorangehende Weise ist das Potential des Ausgangsanschlusses (OUT) unter einer Bedingung geerdet, dass der Eingangsanschluss (IN) im Leerlauf ist und sein Impedanzpegel hoch ist. Als Ergebnis wird der Potentialpegel des Eingangssignals, das die interne Schaltung anzulegen ist, die an den Ausgangsanschluss der Eingangsschaltung dieses Ausführungsbeispiels angeschlossen ist, gesichert. Übrigens wird selbst dann, wenn an den Eingangsanschluss (IN) 5 V angelegt werden, das Potential des Ausgangsanschlusses (OUT) identisch zu demjenigen der internen Leistungsversorgung (V_DD), und zwar aufgrund der Existenz der normal ausgeschalteten p-Kanal-FETs (P₆) und (P₇) und des normalerweise ausgeschalteten n-Kanal-FET (N₇). Als Ergebnis wird eine Spannungsdifferenz von 5 V nicht zwischen dem Drainanschluss, dem Gateanschluss und dem Sourceanschluss des normalerweise ausgeschalteten n-Kanal-FET (N₂₁) angelegt, was resultierend zulässt, dass ein FET, von welchem die Spannungsfestigkeit schwach ist, für diese Eingangsschaltung verwendet wird.
Die vorangehende Beschreibung hat geklärt, dass das sechste Beispiel erfolgreich eine Eingangsschaltung zur Verfügung gestellt hat, die ein Eingangssignal von einer externen Schaltung empfangen kann, die unter einer Leistungsversorgung arbeitet, von welcher die Spannung höher als die Spannung einer Leistungsversorgung ist, unter welcher die Eingangsschaltung arbeitet, und die das Eingangssignal mit einer Spannung des vollen Ausmaßes der Leistungsversorgung, die bei der Eingangsschaltung verwendet wird, zur Schaltung der nächsten Stufe weiterleiten kann, wobei zugelassen ist, einen zusätzlichen Vorteil zu genießen, wobei das Potential des Ausgangsanschlusses (OUT) unter einer. Bedingung auf dem Erdungspegel gehalten wird, dass der Eingangsanschluss (IN) im Leerlauf ist, und wobei FETs, von welchem die Spannungsfestigkeit schwach ist, verwendet werden können.
SIEBTES BEISPIEL
Eine Eingangsschaltung, die ein Eingangssignal von einer externen Schaltung empfangen kann, die unter einer Leistungsversorgung arbeitet, von welcher die Spannung höher als die Spannung einer Leistungsversorgung ist, unter welcher die Eingangsschaltung arbeitet, und die das Eingangssignal mit einer Spannung des vollen Ausmaßes der Leistungsversorgung, die bei der Eingangsschaltung verwendet wird, zur Schaltung der nächsten Stufe weiterleiten kann, wobei zugelassen ist, einen zusätzlichen Vorteil zu genießen, wobei das Potential des Eingangsanschlusses und des Ausgangsanschlusses ein fester Wert wird, wenn die Impedanz des Eingangsanschlusses hoch gemacht wird, und wobei FETs mit einem niedrigeren Ausmaß an Spannungsfestigkeit verwendet werden können.
Gemäß 17 ist eine Eingangsschaltung, für welche zugelassen ist, dass sie in einem integrierten Schaltkreis eingebaut wird, gemäß einem siebten Beispiel zusammengesetzt aus einem Eingangsanschluss (IN), einem Ausgangsanschluss (OUT), normalerweise ausgeschalteten p-Kanal-FETs (P₁) bis (P₇) und (P₂₂), normalerweise ausgeschalteten n-Kanal-FETs (N₁) bis (N₄), (N₇) und (N₂₂) und einem Inverter (INV₂).
Die Eingangsschaltung gemäß dem siebten Beispiel ist die Eingangsschaltung gemäß dem vierten Ausführungsbeispiel, das unter Bezugnahme auf 14 beschrieben ist, zu welchem ein normalerweise ausgeschalteter p-Kanal-FET (P₂₂) und ein normalerweise ausgeschalteter n-Kanal-FET (N₂₂) neu eingeführt sind. Der Gateanschluss des normalerweise ausgeschalteten n-Kanal-FET (N₂₂) ist an die interne Leistungsversorgung (V_DD) angeschlossen, sein Drainanschluss ist an einen Knoten (A₁) angeschlossen, sein Sourceanschluss ist an die interne Leistungsversorgung (V_DD) angeschlossen und seine Masse ist geerdet. Der Gateanschluss des normalerweise ausgeschalteten p-Kanal-FET (P₂₂) ist an den Knoten (A₁) angeschlossen, sein Drainanschluss ist an den Eingangsanschluss (IN) angeschlossen und sein Sourceanschluss ist an die interne Leistungsversorgung (V_DD) angeschlossen. Die Masse des normalerweise ausgeschalteten p-Kanal-FET (P₂₂) ist eine schwebende Masse (B).
Der Betrieb der Eingangsschaltung gemäß dem siebten Beispiel ist ähnlich demjenigen der Eingangsschaltung gemäß dem vierten Beispiel, das unter Bezugnahme auf 14 beschrieben ist, außer dem Betrieb unter einer Bedingung, dass der Eingangsanschluss (IN) im Leerlauf ist und sein Impedanzpegel hoch ist.
18A stellt die Bewegung des Potentials des Eingangsanschlusses (IN) und des Knotens (A₁) in Reaktion auf eine Aktion zum Öffnen des Eingangsanschlusses (IN) zum Verschieben seiner Impedanz zu einer hohen Position von dem Potentialpegel von 0 V über der Zeit dar und 18B stellt die Bewegung des Potentials des Eingangsanschlusses (IN) und des Knotens (A₁) in Reaktion auf eine Aktion zum Öffnen des Eingangsanschlusses (IN) zum Verschieben seiner Impedanz zu einer hohen Position von dem Potentialpegel von 5 V über der Zeit dar.
Gemäß den 17, 18A und 18B wird nachfolgend der Betrieb der Eingangsschaltung gemäß dem siebten Beispiel beschrieben.
Zuerst ist angenommen, dass das Potential des Eingangsanschlusses (IN) bei einem "L"-Pegel oder 0 V ist. Da das Potential des Eingangsanschlusses (IN) "L" ist, ist der normalerweise ausgeschaltete n-Kanal-FET (N₂₂) EIN, um den Potentialpegel des Knotens (A₁) zu "L" oder 0 V zu machen. Obwohl der normalerweise ausgeschaltete p-Kanal-FET (P₂₂) EIN ist, arbeitet er, als ob er ein Hochziehwiderstand wäre. Als Ergebnis wird die Potentialdifferenz (V_DD) zwischen dem Sourceanschluss und dem Drainanschluss des normalerweise ausgeschalteten p-Kanal-FET (P₂₂) angelegt.
Wenn der Impedanzpegel des Eingangsanschlusses (IN) hoch gemacht wird (oder der Schaltkreis, der den Eingangsanschluss (IN) erdete, aufgetrennt wird), erhöht sich das Potential des Eingangsanschlusses (IN) zum Pegel der internen Leistungsversorgung (V_DD) oder 3 V, was resultierend das Potential des Ausgangsanschlusses (OUT) zu 3 V erhöht. Das Potential des Knotens (A₁) wird aufgrund der Existenz des normalerweise ausgeschalteten n-Kanal-FET (N₂₂) (V_DD – V_th).
Als zweites wurde angenommen, dass das Anfangspotential des Eingangsanschlusses (IN) 5 V ist. Bei diesem Zustand ist das Potential des Knotens (A₁) (V_DD – V_th). Obwohl der normalerweise ausgeschaltete p-Kanal-FET (P₂₂) EIN ist, ist die Potentialdifferenz zwischen seinem Sourceanschluss und seinem Drainanschluss (5 V – V_DD), weil er arbeitet, als ob er ein Herunterziehwiderstand wäre. Das Potential des Ausgangsanschlusses (OUT) ist identisch zur internen Leistungsversorgung (V_DD) oder 3 V.
Wenn der Impedanzpegel des Eingangsanschlusses (IN) hoch gemacht wird (oder der Schaltkreis, der den Eingangsanschluss (IN) und die externe Leistungsversorgung oder 5 V verbindet, aufgetrennt wird), wird das Potential des Eingangsanschlusses (IN) zu 3 V verschoben.
Während einer Periode, in welcher das Potential des Eingangsanschlusses (IN) auf 5 V gehalten wird, fließt kein elektrischer Strom in die interne Leistungsversorgung (V_DD) vom Eingangsanschluss (IN) über die Masse des normalerweise ausgeschalteten p-Kanal-FET (P₂₂), weil der normalerweise ausgeschaltete p-Kanal-FET (P₂₂) in der schwebenden Masse (B) erzeugt ist, in welcher die normalerweise ausgeschalteten p-Kanal-FETs (P₂) bis (P₅) und (P₇) erzeugt sind.
Auf die vorangehende Weise wird dann, wenn die Impedanz des Eingangsanschlusses (IN) hoch gemacht wird, das Potential des Eingangsanschlusses (IN) und des Ausgangsanschlusses (OUT) identisch zum Potential der internen Leistungsversorgung (V_DD). Übrigens fließt dann, wenn das Potential des Eingangsanschlusses (IN) zu 5 V gemacht wird, kein Strom in die Masse, weil der normalerweise ausgeschaltete p-Kanal-FET (P₂₂) und die normalerweise ausgeschalteten p-Kanal-FETs (P₂) bis (P₅) und (P₇) auf der gemeinsamen schwebenden Masse (B) erzeugt sind. Als Ergebnis wird die Potentialdifferenz zwischen seinem Drainanschluss (5 V) und seinem Gateanschluss (V_DD – V_th) kleiner als 5 V, was resultierend zulässt, dass ein FET ein geringeres Ausmaß an Spannungsfestigkeit hat, um für die Eingangsschaltung verwendet zu werden.
Die vorangehende Beschreibung hat geklärt, dass das siebte Beispiel eine erfolgreiche Eingangsschaltung zur Verfügung gestellt hat, die ein Eingangssignal von einer externen Schaltung empfangen kann, die unter einer Leistungsversorgung arbeitet, von welcher die Spannung höher als die Spannung einer Leistungsversorgung ist, unter welcher die Eingangsschaltung arbeitet, und die das Eingangssignal mit einer Spannung des vollen Ausmaßes der Leistungsversorgung, die bei der Eingangsschaltung verwendet wird, zur Schaltung der nächsten Stufe weiterleiten kann, wobei zugelassen ist, einen zusätzlichen Vorteil zu genießen, bei welchem das Potential des Eingangsanschlusses und des Ausgangsanschlusses ein fester Wert wird, wenn die Impedanz des Eingangsanschlusses hoch gemacht wird, und wobei FETs mit einem geringeren Ausmaß an Spannungsfestigkeit verwendet werden können.
ACHTES BEISPIEL
Eine Eingangsschaltung, die ein Eingangssignal von einer externen Schaltung empfangen kann, die unter einer Leistungsversorgung arbeitet, von welcher die Spannung höher als die Spannung einer Leistungsversorgung ist, unter welcher die Eingangsschaltung arbeitet, und die das Eingangssignal mit einer Spannung des vollen Ausmaßes der Leistungsversorgung, die bei der Eingangsschaltung verwendet wird, zur Schaltung der nächsten Stufe weiterleiten kann, wobei zugelassen ist, einen zusätzlichen Vorteil zu genießen, wobei der Eingangsanschluss und der Ausgangsanschluss geerdet sind, wenn die Impedanz des Eingangsanschlusses hoch gemacht wird, und wobei FETs mit einem geringeren Ausmaß an Spannungsfestigkeit verwendet werden können.
Gemäß 19 ist eine Eingangsschaltung, für welche zugelassen ist, dass sie in einen integrierten Schaltkreis eingebaut wird, gemäß einem achten Beispiel zusammengesetzt aus einem Eingangsanschluss (IN), einem Ausgangsanschluss (OUT), normalerweise ausgeschalteten p-Kanal-FETs (P₁) bis (P₇), normalerweise ausgeschalteten n-Kanal-FETs (N₁) bis (N₄), (N₇), (N₂₃) und (N₂₄) und einem Inverter (INV₂).
Die Eingangsschaltung gemäß dem achten Beispiel ist die Eingangsschaltung gemäß dem vierten Beispiel, das unter Bezugnahme auf 14 beschrieben ist, zu welchem normalerweise ausgeschaltete n-Kanal-FETs (N₂₃) und (N₂₄) neu eingeführt sind.
Der Gateanschluss des normalerweise ausgeschalteten n-Kanal-FET (N₂₃) ist an die interne Leistungsversorgung (V_DD) angeschlossen, sein Drainanschluss ist an einen Knoten (A₂) angeschlossen und sein Sourceanschluss ist geerdet. Der Gateanschluss des normalerweise ausgeschalteten n-Kanal-FET (N₂₃) ist an die interne Leistungsversorgung (V_DD) angeschlossen, sein Drainanschluss ist an den Knoten (A₂) angeschlossen und sein Sourceanschluss ist geerdet. Der Gateanschluss des normalerweise ausgeschalteten n-Kanal-FET (N₂₄) ist an die interne Leistungsversorgung (V_DD) angeschlossen, sein Drainanschluss ist an den Eingangsanschluss (IN) angeschlossen und sein Sourceanschluss ist an den Knoten (A₂) angeschlossen. Anders ausgedrückt ist eine Reihenschaltung aus den normalerweise ausgeschalteten n-Kanal-FETs (N₂₃) und (N₂₄) zwischen dem Eingangsanschluss (IN) und der Erdung (GND) angeschlossen.
Der Betrieb der Eingangsschaltung gemäß dem achten Beispiel ist ähnlich demjenigen der Eingangsschaltung gemäß dem vierten Beispiel, außer den Betrieb unter einer Bedingung, dass der Eingangsanschluss (IN) im Leerlauf bzw. offen ist und sein Impedanzpegel hoch ist.
Obwohl die normalerweise ausgeschalteten n-Kanal-FETs (N₂₃) und (N₂₄) immer EIN sind, wirken sie als Herunterziehwiderstand, weil ihre gegenseitige Konduktanz klein ist. Wenn die Impedanz des Eingangsanschlusses (IN) hoch geworden ist, wird das Potential des Eingangsanschlusses (IN) nicht zu einer schwebenden Position gelangen, sondern wird auf das Erdungspotential festgelegt, weil die normalerweise ausgeschalteten n-Kanal-FETs (N₂₃) und (N₂₄) immer EIN sind.
Auf die vorangehende Weise werden dann, wenn die Impedanz des Eingangsanschlusses (IN) hoch gemacht wird, sowohl der Eingangsanschluss (IN) als auch der Ausgangsanschluss (OUT) geerdet. Übrigens wird selbst dann, wenn an den Eingangsanschluss (IN) 5 V angelegt werden, die Spannung durch die normalerweise ausgeschalteten n-Kanal-FETs (N₂₃) und (N₂₄) aufgeteilt, und das Potential des Knotens (A₂) wird zwischen 5 V und 0 V bestimmt. Als Ergebnis wird keine Spannung über 5 V zwischen dem Sourceanschluss und dem Drainanschluss der normalerweise ausgeschalteten n-Kanal-FETs (N₂₃) und (N₂₄) angelegt. Demgemäß können FETs mit einem geringeren Ausmaß an Spannungsfestigkeit für diese Eingangsschaltung verwendet werden.
Die vorangehende Beschreibung hat geklärt, dass das achte Beispiel erfolgreich eine Eingangsschaltung zur Verfügung gestellt hat, die ein Eingangssignal von einer externen Schaltung empfangen kann, die unter einer Leistungsversorgung arbeitet, von welcher die Spannung höher als die Spannung einer Leistungsversorgung ist, unter welcher die Eingangsschaltung arbeitet, und die das Eingangssignal mit einer Spannung des vollen Ausmaßes der Leistungsversorgung, die bei der Eingangsschaltung verwendet wird, zur Schaltung der nächsten Stufe weiterleiten kann, wobei zugelassen ist, einen zusätzlichen Vorteil zu genießen, wobei der Eingangsanschluss und der Ausgangsanschluss geerdet sind, wenn die Impedanz des Eingangsanschlusses hoch gemacht wird, und wobei FETs mit einem geringeren Ausmaß an Spannungsfestigkeit verwendet werden können.
NEUNTES BEISPIEL
Eine Eingangsschaltung, die ein Eingangssignal von einer externen Schaltung empfangen kann, die unter einer Leistungsversorgung arbeitet, von welcher die Spannung höher als die Spannung einer Leistungsversorgung ist, unter welcher die Eingangsschaltung arbeitet, und die das Eingangssignal mit einer Spannung des vollen Ausmaßes der Leistungsversorgung, die bei der Eingangsschaltung verwendet wird, zur Schaltung der nächsten Stufe weiterleiten kann, wobei zugelassen ist, einen zusätzlichen Vorteil zu genießen, wobei der Eingangsanschluss und der Ausgangsanschluss geerdet sind, wenn die Impedanz des Eingangsanschlusses hoch gemacht wird, und wobei FETs mit einem geringeren Ausmaß an Spannungsfestigkeit verwendet werden können.
Gemäß 20 ist eine Eingangsschaltung, für welche zugelassen ist, dass sie in einen integrierten Schaltkreis eingebaut wird, gemäß einem neunten Beispiel zusammengesetzt aus einem Eingangsanschluss (IN), einem Ausgangsanschluss (OUT), normalerweise ausgeschalteten p-Kanal-FETs (P₁) bis (P₇), normalerweise ausgeschalteten n-Kanal-FETs (N₁) bis (N₄), (N₇) und (N₂₅) und einem Inverter (INV₂).
Die Eingangsschaltung gemäß dem neunten Beispiel ist die Eingangsschaltung gemäß dem vierten Beispiel, das unter Bezugnahme auf 14 beschrieben ist, zu welchem ein normalerweise ausgeschalteter n-Kanal-FET (N₂₅) neu eingeführt ist, um zu dem normalerweise ausgeschalteten n-Kanal-FET (N₁) parallel geschaltet zu werden.
Der Gateanschluss des normalerweise ausgeschalteten n-Kanal-FET (N₂₅) ist an die interne Leistungsversorgung (V_DD) angeschlossen, sein Drainanschluss ist an den Knoten (A₃) angeschlossen und sein Sourceanschluss ist geerdet. Der Drainanschluss des normalerweise ausgeschalteten n-Kanal-FET (N₁) und der Sourceanschluss des normalerweise ausgeschalteten n-Kanal-FET (N₂) sind an den Knoten (A₃) angeschlossen.
Der Betrieb der Eingangsschaltung gemäß dem neunten Beispiel ist ähnlich demjenigen der Eingangsschaltung gemäß dem vierten Beispiel, außer dem Betrieb unter einer Bedingung, dass der Eingangsanschluss (IN) im Leerlauf bzw. offen ist und sein Impedanzpegel hoch ist.
Obwohl die normalerweise ausgeschalteten n-Kanal-FETs (N₂) und (N₂₅) immer EIN sind, ist die gegenseitige Konduktanz des normalerweise ausgeschalteten n-Kanal-FET (N₂₅) klein. Eine Reihenschaltung aus den normalerweise ausgeschalteten n-Kanal-FETs (N₂) und (N₂₅) arbeitet als Herunterziehwiderstände. Wenn die Impedanz des Eingangsanschlusses (IN) hoch geworden ist, wird das Potential des Eingangsanschlusses (IN) nicht zu einer schwebenden Position gelangen, sondern wird auf das Erdungspotential festgelegt, weil die normalerweise ausgeschalteten n-Kanal-FETs (N₂) und (N₂₅) immer EIN sind.
Auf die vorangehende Weise werden dann, wenn die Impedanz des Eingangsanschlusses (IN) hoch gemacht wird, sowohl der Eingangsanschluss (IN) als auch der Ausgangsanschluss (OUT) geerdet. Übrigens wird selbst dann, wenn an den Eingangsanschluss (IN) 5 V angelegt werden, die Spannung durch die normalerweise ausgeschalteten n-Kanal-FETs (N₂) und (N₂₅) aufgeteilt, und das Potential des Knotens (A₃) wird zwischen 5 V und 0 V bestimmt. Als Ergebnis wird keine Spannung über 5 V zwischen dem Sourceanschluss und dem Drainanschluss des normalerweise ausgeschalteten n-Kanal-FET (N₂₅) angelegt. Demgemäß können FETs mit einem geringeren Ausmaß an Spannungsfestigkeit für diese Eingangsschaltung verwendet werden. Weiterhin ist die Quantität der FETs, die zum Erzeugen der Eingangsschaltung dieses Ausführungsbeispiels verwendet werden, kleiner als diejenige der FETs, die zum Erzeugen der Eingangsschaltung des neunten Ausführungsbeispiels dieser Erfindung verwendet werden.
Die vorangehende Beschreibung hat geklärt, dass das neunte Beispiel erfolgreich eine Eingangsschaltung zur Verfügung gestellt hat, die ein Eingangssignal von einer externen Schaltung empfangen kann, die unter einer Leistungsversorgung arbeitet, von welcher die Spannung höher als die Spannung einer Leistungsversorgung ist, unter welcher die Eingangsschaltung arbeitet, und die das Eingangssignal mit einer Spannung des vollen Ausmaßes der Leistungsversorgung, die bei der Eingangsschaltung verwendet wird, zur Schaltung der nächsten Stufe weiterleiten kann, wobei zugelassen ist, einen zusätzlichen Vorteil zu genießen, wobei der Eingangsanschluss und der Ausgangsanschluss geerdet sind, wenn die Impedanz des Eingangsanschlusses hoch gemacht wird, und wobei FETs mit einem geringeren Ausmaß an Spannungsfestigkeit verwendet werden können.
ZWEITES AUSFÜHRUNGSBEISPIEL
Eine Eingangsschaltung, die ein "L"-Pegelsignal ausgibt, wenn ihr ein Signal eines Potentials eingegeben wird, das identisch zu der Spannung einer Leistungsversorgung ist, die bei der Eingangsschaltung verwendet wird, und die ein "H"-Pegelsignal ausgibt, wenn ihr ein Signal eines Potentials eingegeben wird, das höher als die Spannung einer Leistungsversorgung ist, die bei der Eingangsschaltung verwendet wird.
Gemäß 21 ist eine Eingangsschaltung, für die zugelassen ist, dass sie in einen integrierten Schaltkreis eingebaut wird, gemäß dem zweiten Ausführungsbeispiel dieser Erfindung zusammengesetzt aus einem Eingangsanschluss (IN), einem Ausgangsanschluss (OUT), normalerweise ausgeschalteten p-Kanal-FETs (P₃₁) und (P₃₂), normalerweise ausgeschalteten n-Kanal-FETs (N₃₁) und (N₃₇), Invertern (INV₃₁) und (INV₃₂) und einem Widerstand (R₃₁). Die Spannung der internen Leistungsversorgung (V_DD) ist als 3 V angenommen. Die Eingangsschaltung gemäß dem zweiten Ausführungsbeispiel dieser Erfindung hat eine Funktion zum Ausgeben eines "L"-Pegelsignals, wenn ihr ein Signal eines Potentials eingegeben wird, das identisch zu der Spannung einer Leistungsversorgung ist, die bei der Eingangsschaltung verwendet wird, und zum Ausgeben eines "H"-Pegelsignals, wenn ihr ein Signal eines Potentials eingegeben wird, das höher als die Spannung einer Leistungsversorgung ist, die bei der Eingangsschaltung verwendet wird. Demgemäß hat diese Eingangsschaltung eine Funktion zum Ausgeben eines Auswahl-Eingangssignals (SEL), das für eine Ausgangsschaltung gemäß dem ersten Ausführungsbeispiel dieser Erfindung definiert ist, welches früher unter Bezugnahme auf 11 beschrieben wurde. Der Eingangsanschluss (IN) ist an die Leistungsversorgung (Vcc) angeschlossen, die bei einer externen Schaltung (nicht gezeigt) zum Empfangen eines Eingangssignals verwendet wird. Die Eingangsschaltung gemäß dem zweiten Ausführungsbeispiel dieser Erfindung hat eine Funktion zum Untersuchen, ob das Potential entsprechend dem "H"-Pegel des Eingangssignals identisch zu demjenigen der internen Leistungsversorgung (V_DD) oder das Potential entsprechend dem "H"-Pegel des Eingangssignals größer als dasjenige der internen Leistungsversorgung (V_DD) ist.
Der Gateanschluss des normalerweise ausgeschalteten n-Kanal-FET (N₃₁) ist an die interne Leistungsversorgung (V_DD) angeschlossen und sein Drainanschluss ist an den Eingangsanschluss (IN) angeschlossen. Der Gateanschluss und der Sourceanschluss des normalerweise ausgeschalteten n-Kanal-FET (N₃₂) ist geerdet und sein Drainanschluss ist an den Sourceanschluss des normalerweise ausgeschalteten n-Kanal-FET (N₃₁) angeschlossen. Ein Ende des Widerstands (R₃₁) ist an den Eingangsanschluss (IN) angeschlossen und sein anderes Ende ist an einen Knoten (IN₁) angeschlossen. Der Gateanschluss des normalerweise ausgeschalteten p-Kanal-FET (P₃₁) ist an den Knoten (IN₁) angeschlossen und sein Sourceanschluss ist an die interne Leistungsversorgung (V_DD) angeschlossen. Der Gateanschluss des normalerweise ausgeschalteten p-Kanal-FET (P₃₂) ist an die interne Leistungsversorgung (V_DD) angeschlossen, sein Drainanschluss ist an einen Knoten (IN₂) angeschlossen, sein Sourceanschluss ist an den Knoten (IN₁) angeschlossen und seine Masse ist an den Drainanschluss und die Masse des normalerweise ausgeschalteten p-Kanal-FET (P₃₁) angeschlossen. Die Masse der normalerweise ausgeschalteten p-Kanal-FETs (P₃₁) und (P₃₂) ist nicht an die interne Leistungsversorgung (V_DD) angeschlossen, was resultierend verhindert, dass ein elektrischer Strom in die interne Leistungsversorgung (V_DD) vom Eingangsanschluss (IN) fließt.
Eine Reihenschaltung aus den normalerweise ausgeschalteten n-Kanal-FETs (N₃₃) bis (N₃₆) ist zwischen dem Knoten (IN₂) und der Erdung (GND) angeschlossen. Die Gateanschlüsse der normalerweise ausgeschalteten n-Kanal-FETs (N₃₃) bis (N₃₆) sind an die interne Leistungsversorgung (V_DD) angeschlossen. Die erste Elektrode des normalerweise ausgeschalteten n-Kanal-FET (N₃₇) ist an den Knoten (IN₂) angeschlossen und seine zweite Elektrode ist an einen Knoten (IN₃) angeschlossen. Der Eingangsanschluss des Inverters (INV₃₁) ist an den Knoten (IN₃) angeschlossen und sein Ausgangsanschluss ist an einen Knoten (IN₄) angeschlossen. Der Eingangsanschluss des Inverters (INV₃₂) ist an den Knoten (IN₄) angeschlossen und sein Ausgangsanschluss ist an den Ausgangsanschluss (OUT) angeschlossen.
22A stellt eine Verbindung zwischen der Eingangsschaltung (41) dieses Ausführungsbeispiels, einer Ausgangsschaltung (42) gemäß dem ersten Ausführungsbeispiel dieser Erfindung, das früher unter Bezugnahme auf 11 beschrieben ist, und einer externen Schaltung (43) dar, die mit einer Leistungsversorgung (Vcc) von 5 V arbeitet. 22B stellt eine Verbindung zwischen einer Eingangsschaltung (41) dieses Ausführungsbeispiels, einer Ausgangsschaltung (42) gemäß dem ersten Ausführungsbeispiel dieser Erfindung, das früher unter Bezugnahme auf 11 beschrieben ist, und einer externen Schaltung (43) dar, die mit einer Leistungsversorgung (Vcc) von 3 V arbeitet. Die Spannung der internen Leistungsversorgung (V_DD) der Eingangsschaltung (41) und der Ausgangsschaltung (42) ist als 3 V angenommen, und die Eingangsschaltung (41) und die Ausgangsschaltung (42) sind in einem gemeinsamen integrierten Schaltkreis eingebaut.
Gemäß den 22A und 22B ist der Ausgangsanschluss (OUT) der Ausgangsschaltung (42) an die externe Schaltung (43) angeschlossen und ist der Eingangsanschluss (IN) der Eingangsschaltung (41) an die externe Leistungsversorgung (Vcc) angeschlossen. Der Ausgangsanschluss (OUT) der Eingangsschaltung (41) ist an den Auswahl-Eingangsanschluss (SEL) der Ausgangsschaltung (42) angeschlossen.
23 stellt die Vergleichsbeziehungen zwischen dem vom Ausgangsanschluss (OUT) ausgegebenen Spannungssignal und dem Potential der Knoten (IN₂) und (IN₃) und der Spannung des in den Eingangsanschluss (IN) eingegebenen Eingangssignals dar.
Gemäß den 21, 22A, 22B und 23 wird nachfolgend der Betrieb der Eingangsschaltung gemäß dem zweiten Ausführungsbeispiel dieser Erfindung beschrieben.
Als erstes wird gemäß den 21 und 22A deshalb, weil die Eingangsschaltung an eine externe Schaltung angeschlossen ist, bei welcher eine Leistungsversorgung von 5 V verwendet wird, an ihren Eingangsanschluss (IN) ein Eingangssignal von 5 V angelegt. Da das Potential des Knotens (IN₁) die Spannung von (V_DD) übersteigt, schaltet der normalerweise ausgeschaltete p-Kanal-FET (P₃₁) aus und schaltet der normalerweise ausgeschaltete p-Kanal-FET (P₃₂) ein. Da das Potential des Knotens (IN₂) das Potential der internen Leistungsversorgung (V_DD) oder 3 V übersteigt, wird das Potential des Knotens (IN₃) (V_DD – V_th). Als Ergebnis wird das Ausgangspotential des Inverters (INV₃₁) oder Potentialpegel eines Knotens (IN₄) "L" oder 0 V, was resultierend veranlasst, dass der Inverter (INV₃₂) ein "HOCH"-Pegelsignal von 3 V ausgibt. Dieses "H"-Pegelsignal wird an die Ausgangsschaltung (42), genauer gesagt an den Auswahl-Eingangsanschluss (SEL), der in 11 gezeigt ist, angelegt.
Als zweites wird gemäß den 21 und 22B deshalb, weil die Eingangsschaltung an eine externe Schaltung angeschlossen ist, bei welcher eine Leistungsversorgung von 3 V verwendet wird, an ihren Eingangsanschluss (IN) ein Eingangssignal von 3 V angelegt. Als Ergebnis schalten die normalerweise ausgeschalteten p-Kanal-FETs (P₃₁) und (P₃₂) aus. Aufgrund der Existenz der Reihenschaltung aus den normalerweise ausgeschalteten n-Kanal-FETs (N₃₃) bis (N₃₆) ist der Potentialpegel des Knotens (IN₂) "L", was resultierend veranlasst, dass der normalerweise ausgeschaltete n-Kanal-FET (N₃₁) einschaltet. Als Ergebnis wird der Potentialpegel des Knotens (IN₃) "L", was resultierend veranlasst, dass der Pegel von (IN₄) "H" oder 3 V wird. Als Ergebnis gibt der Inverter (INV₃₂) ein "NIEDRIG"-Pegelsignal oder 0 V aus. Dieses "L"-Pegelsignal wird an die Ausgangsschaltung (42) angelegt, genauer gesagt an den Auswahl-Eingangsanschluss (SEL), der in 11 gezeigt.
Auf die vorangehende Weise gibt die Eingangsschaltung dieses Ausführungsbeispiels ein "L"-Pegelsignal aus, wenn ihr ein Signal eines Potentials eingegeben wird, das identisch zu der Spannung einer Leistungsversorgung ist, die bei dieser Eingangsschaltung verwendet wird, nämlich Vcc oder 3 V, und sie gibt ein "H"-Pegelsignal aus, wenn ihr ein Signal eines Potentials eingegeben wird, das höher als die Spannung einer Leistungsversorgung ist, die bei dieser Eingangsschaltung verwendet wird, nämlich Vcc oder 5 V. Als Ergebnis ist die Eingangsschaltung zur Schnittstellenbildung mit entweder einer externen Schaltung, die mit einer Leistungsversorgung mit einer Spannung identisch zu derjenigen arbeitet, die bei der Eingangsschaltung verwendet wird, oder einer externen Schaltung, die mit einer Leistungsversorgung mit einer Spannung höher als der Spannung arbeitet, die bei der Eingangsschaltung verwendet wird. Demgemäß wird zugelassen, dass diese Eingangsschaltung zum Ausgeben eines Signals zum Auswahl-Eingangsanschluss (SEL) der Ausgangsschaltung verwendet wird.
Die vorangehende Beschreibung hat erfolgreich eine Eingangsschaltung zur Verfügung gestellt, die ein "L"-Pegelsignal ausgibt, wenn ihr ein Signal eines Potentials eingegeben wird, das identisch zur Spannung einer Leistungsversorgung ist, die bei der Eingangsschaltung verwendet wird, und die ein "H"-Pegelsignal ausgibt, wenn ihr ein Signal eines Potentials eingegeben wird, das höher als die Spannung einer Leistungsversorgung ist, die bei der Eingangsschaltung verwendet wird.
Eine Eingangsschaltung, die ein "L"-Pegelsignal ausgibt, wenn ihr ein Signal eines Potentials eingegeben wird, das identisch zur Spannung einer Leistungsversorgung ist, die bei der Eingangsschaltung verwendet wird, und die ein "H"-Pegelsignal ausgibt, wenn ihr ein Signal eines Potentials eingegeben wird, das höher als die Spannung einer Leistungsversorgung ist, die bei der Eingangsschaltung verwendet wird.
Gemäß 24 ist eine Eingangsschaltung, für die zugelassen ist, dass sie in einen integrierten Schaltkreis eingebaut wird, zusammengesetzt aus einem Eingangsanschluss (IN), einem Ausgangsanschluss (OUT), normalerweise ausgeschalteten p-Kanal-FETs (P₃₁), (P₃₂), (P₃₈) und (P₃₉), normalerweise ausgeschalteten n-Kanal-FETs (N₃₁) bis (N₃₉), einem Inverter (INV₃₂) und einem Widerstand (R₃₁). Die Eingangsschaltung gemäß dem dritten Ausführungsbeispiel dieser Erfindung ist die Eingangsschaltung gemäß dem zweiten Ausführungsbeispiel dieser Erfindung, das unter Bezugnahme auf die 21, 22A, 22B und 23 beschrieben ist, zu welchem normalerweise ausgeschaltete p-Kanal-FETs (P₃₈) und (P₃₉) und normalerweise ausgeschaltete n-Kanal-FETs (N₃₈) und (N₃₉) neu eingeführt sind, und von welchem der Inverter (INV₃₁) entfernt ist. Die Verbindung mit einer externen Schaltung bleibt unverändert, wie es in den 22A oder 22B dargestellt ist.
Der Gateanschluss des normalerweise ausgeschalteten n-Kanal-FET (N₃₈) ist an den Knoten (IN₃) angeschlossen, sein Drainanschluss ist an einen Knoten (IN₄) angeschlossen und sein Sourceanschluss ist geerdet. Der Gateanschluss des normalerweise ausgeschalteten p-Kanal-FET (P₃₈) ist an den Knoten (IN₃) angeschlossen, sein Drainanschluss ist an den Knoten (IN₄) angeschlossen und sein Sourceanschluss und seine Masse sind an einen Knoten (SPN) angeschlossen. Die Masse des normalerweise ausgeschalteten p-Kanal-FET (P₃₈) ist nicht an die interne Leistungsversorgung (V_DD) angeschlossen. Der Gateanschluss des normalerweise ausgeschalteten p-Kanal-FET (P₃₉) ist an den Ausgangsanschluss (OUT) angeschlossen, sein Drainanschluss ist an den Knoten (SPN) angeschlossen und sein Sourceanschluss ist an die interne Leistungsversorgung (V_DD) angeschlossen. Der Gateanschluss des normalerweise ausgeschalteten n-Kanal-FET (N₃₉) ist an den Ausgangsanschluss (OUT) angeschlossen, sein Drainanschluss ist an die interne Leistungsversorgung (V_DD) angeschlossen und sein Sourceanschluss ist an den Knoten (SPN) angeschlossen.
25A stellt die Vergleichsbeziehungen zwischen dem vom Ausgangsanschluss (OUT) ausgegebenen Spannungssignal und dem Potential der Knoten (IN₃) und (SPN) und der Spannung des in den Eingangsanschluss (IN) eingegebenen Eingangssignals dar. 25B stellt die Vergleichsbeziehungen zwischen der Intensität eines elektrischen Stroms, der in die interne Leistungsversorgung (V_DD) fließt, und der Spannung des in den Eingangsanschluss (IN) eingegebenen Eingangssignals dar.
Unter einer Bedingung, dass der Eingangsanschluss (IN) an eine externe Leistungsversorgung von 5 V angeschlossen ist, wird das Potential des Knotens (IN₃) (V_DD – V_th), was veranlasst, dass der normalerweise ausgeschaltete n-Kanal-FET (N₃₈) einschaltet. Als Ergebnis wird ein Ausgangssignal mit einem "H"-Pegel oder 3 V vom Ausgangsanschluss (OUT) ausgegeben. Dieser Ausgangspegel veranlasst, dass der normalerweise ausgeschaltete p-Kanal-FET (P₃₉) ausschaltet, der normalerweise ausgeschaltete n-Kanal-FET (N₃₉) einschaltet und das Potential des Knotens (SPN) (V_DD – V_th) wird. Da das Potential der Knoten (IN₃) und (SPN) (V_DD – V_th) wird, kann der normalerweise ausgeschaltete p-Kanal-FET (P₃₈) definitiv ausschalten. Als Ergebnis wird verhindert, dass ein elektrischer Strom von der internen Leistungsversorgung (V_DD) zur Erdung (GND) über den normalerweise ausgeschalteten p-Kanal-FET (P₃₈) und den normalerweise ausgeschalteten n-Kanal-FET (N₃₈) fließt.
Unter einer Bedingung, dass der Eingangsanschluss (IN) an eine externe Leistungsversorgung von 3 V angeschlossen ist, schalten die normalerweise ausgeschalteten n-Kanal-FETs (N₃₈) und (N₃₉) aus und schalten die normalerweise ausgeschalteten p-Kanal-FETs (P₃₈) und (P₃₉) ein.
Auf die vorangehende Weise gibt die Eingangsschaltung dieses Ausführungsbeispiels ein "L"-Pegelsignal aus, wenn ihr ein Signal eines Potentials eingegeben wird, das identisch zur Spannung einer Leistungsversorgung ist, die bei dieser Eingangsschaltung verwendet wird, nämlich Vcc oder 3 V, und sie gibt ein "H"-Pegelsignal aus, wenn ihr ein Signal eines Potentials eingegeben wird, das höher als die Spannung einer Leistungsversorgung ist, die bei dieser Eingangsschaltung verwendet wird, nämlich Vcc oder 5 V. Als Ergebnis ist die Eingangsschaltung zur Schnittstellenbildung mit entweder einer externen Schaltung verwendbar, die mit einer Leistungsversorgung mit einer Spannung identisch zu derjenigen arbeitet, die bei der Eingangsschaltung verwendet wird, oder mit einer externen Schaltung, die mit einer Leistungsversorgung mit einer Spannung arbeitet, die höher als die Spannung ist, die bei der Eingangsschaltung verwendet wird. Demgemäß ist zugelassen, dass diese Eingangsschaltung zum Ausgeben eines Signals zum Auswahl-Eingangsanschluss (SEL) der Ausgangsschaltung gemäß dem vierten Ausführungsbeispiel dieser Erfindung verwendet wird.
Die vorangehende Beschreibung hat erfolgreich eine Eingangsschaltung zur Verfügung gestellt, die ein "L"-Pegelsignal ausgibt, wenn ihr ein Signal eines Potentials eingegeben wird, das identisch zu der Spannung einer Leistungsversorgung ist, die bei der Eingangsschaltung verwendet wird, und die ein "H"-Pegelsignal ausgibt, wenn ihr ein Signal eines Potentials eingegeben wird, das höher als die Spannung einer Leistungsversorgung ist, die bei der Eingangsschaltung verwendet wird. Zusätzlich wird verhindert, dass ein elektrischer Strom von der internen Leistungsversorgung (V_DD) zur Erdung (GND) fließt.
ZEHNTES BEISPIEL
Eine Eingangs/Ausgangs-Schaltung, die zwischen einer Eingangsschaltung, die ein Signal von einer externen Schaltung empfängt, die unter einer Leistungsversorgung arbeitet, von welcher die Spannung höher als die Spannung einer Leistungsversorgung ist, unter welcher diese Eingangs/Ausgangs-Schaltung arbeitet, und zwar bei einem Eingangs/Ausgangs-Anschluss (YPAD), und das Signal zu einer Schaltung weiterleitet, die unter einer Leistungsversorgung arbeitet, von welcher die Spannung identisch zu der Spannung einer Leistungsversorgung ist, unter welcher diese Eingangs/Ausgangs-Schaltung arbeitet, und zwar von einem Ausgangsanschluss (OUT), und einer Ausgangsschaltung, die ein Signal von einer Schaltung empfängt, die unter einer Leistungsversorgung arbeitet, von welcher die Spannung identisch zur Spannung einer Leistungsversorgung ist, unter welcher diese Eingangs/Ausgangs-Schaltung arbeitet, und zwar bei einem Eingangsanschluss (IN), und das Signal zu einer externen Schaltung weiterleitet, die unter einer Leistungsversorgung arbeitet, von welcher die Spannung höher als die Spannung einer Leistungsversorgung ist, unter welcher diese Eingangs/Ausgangs-Schaltung arbeitet, und zwar von dem Eingangs/Ausgangs-Anschluss (YPAD), konvertierbar bzw. umwandelbar ist, wobei die Eingangsschaltung einen Vorteil hat, dass die Spannung des weitergeleiteten Signals identisch zur Spannung des weitergeleiteten Signals ist, und sich wenigstens bis zu der Spannung der Leistungsversorgung schnell erhöht, unter welcher diese Eingangs/Ausgangs-Schaltung arbeitet, oder auf hoch genug, um zu veranlassen, dass die Schaltung, die das weitergeleitete Signal empfängt, in ausreichendem Maß arbeitet, und die Ausgangsschaltung einen Vorteil hat, dass die Spannung der Leistungsversorgung eine Spannung ist, unter welcher diese Eingangs/Ausgangs-Schaltung arbeitet.
Gemäß 26 ist eine Eingangs/Ausgangs-Schaltung, für welche zugelassen ist, dass sie in einen integrierten Schaltkreis eingebaut wird, gemäß einem zehnten Beispiel zusammengesetzt aus einem Eingangsanschluss (IN), einem Freigabe-Eingangsanschluss (EB), einem Ausgangsanschluss (OUT), einem Eingangs/Ausgangs-Anschluss (YPAD), einem NAND-Gatter mit zwei Eingangsports (NAND₁), einem NOR-Gatter mit zwei Eingangsports (NOR₂), normalerweise ausgeschalteten p-Kanal-FETs (P₁) bis (P₇), normalerweise ausgeschalteten n-Kanal-FETs (N₁) bis (N₅), (N₇) und (N₉) und Invertern (INV₁) bis (INV₃). Die Spannung einer internen Leistungsversorgung (V_DD), die für die Eingangs/Ausgangs-Schaltung gemäß diesem Beispiel verwendet wird, ist als 3 V angenommen. Der Eingangs/Ausgangs-Anschluss (YPAD) ist derart angenommen, dass er an eine externe Schaltung (nicht gezeigt) angeschlossen ist, die auf einem Chip erzeugt ist, der unterschiedlich von dem Chip ist, auf welchem die Eingangs/Ausgangs-Schaltung erzeugt ist. Der Eingangs/Ausgangs-Anschluss (YPAD) ist zum Empfangen eines Eingangssignals von der externen Schaltung oder zum Ausgeben eines Ausgangssignal zur externen Schaltung konvertierbar. Die Spannung einer externen Leistungsversorgung (Vcc) ist als 5 V angenommen. Demgemäß ist der "H"-Pegel des zu dieser Eingangs/Ausgangs-Schaltung eingegebenen Eingangssignals als 5 V angenommen.
Gemäß 26 ist der Eingangsanschluss (IN) an den ersten Port bzw. Anschluss des NAND-Gatters (NAND₁) angeschlossen und ist der Freigabe-Eingangsanschluss (EB) an den zweiten Port des NAND-Gatters (NAND₁) angeschlossen. Der Ausgangsanschluss des NAND-Gatters (NAND₁) ist an einen internen Knoten (PG) angeschlossen. Der Eingangsanschluss (IN) ist auch an den ersten Port des NOR-Gatters (NOR₂) angeschlossen und der Freigabe-Eingangsanschluss (EB) ist über den Inverter (INV₁) an den zweiten Port des NOR-Gatters (NOR₂) angeschlossen. Der Ausgangsanschluss des NOR-Gatters (NOR₂) ist an einen internen Knoten (NG) angeschlossen.
Der Gateanschluss des normalerweise ausgeschalteten n-Kanal-FET (N₁) ist an den Knoten (NG) angeschlossen und sein Sourceanschluss ist geerdet. Der Gateanschluss des normalerweise ausgeschalteten n-Kanal-FET (N₂) ist an die interne Leistungsversorgung (V_DD) angeschlossen, sein Drainanschluss ist an die Eingangs/Ausgangs-Anschluss (YPAD) angeschlossen und sein Sourceanschluss ist an den Drainanschluss des normalerweise ausgeschalteten n-Kanal-FET (N₁) angeschlossen.
Der Gateanschluss des normalerweise ausgeschalteten n-Kanal-FET (N₃) ist über den Inverter (INV₂) an den Ausgangsanschluss (OUT) angeschlossen und sein Sourceanschluss ist geerdet. Der Gateanschluss des normalerweise ausgeschalteten n-Kanal-FET (N₄) ist über den Inverter (INV₃) an den Knoten (NG) angeschlossen, sein Drainanschluss ist an einen internen Knoten (G₂) angeschlossen und sein Sourceanschluss ist an den Drainanschluss des normalerweise ausgeschalteten n-Kanal-FET (N₃) angeschlossen. Der Gateanschluss des normalerweise ausgeschalteten n-Kanal-FET (N₅) ist an den Freigabe-Eingangsanschluss (EB) angeschlossen, sein Drainanschluss ist an den Knoten (PG) angeschlossen und sein Sourceanschluss ist an den Knoten (G₂) angeschlossen. Der Gateanschluss des normalerweise ausgeschalteten n-Kanal-FET (N₉) ist an die interne Leistungsversorgung (V_DD) angeschlossen, sein Drainanschluss ist an den Knoten (G₂) angeschlossen und sein Sourceanschluss ist an einen Knoten (G₁) angeschlossen.
Der Gateanschluss des normalerweise ausgeschalteten p-Kanal-FET (P₁) ist an den Knoten (PG) angeschlossen, sein Sourceanschluss ist an die interne Leistungsversorgung (V_DD) angeschlossen und sein Drainanschluss ist an einen Knoten (S) angeschlossen. Der Gateanschluss des normalerweise ausgeschalteten p-Kanal-FET (P₂) ist an den Knoten (G₁) angeschlossen, sein Drainanschluss ist an den Eingangs/Ausgangs-Anschluss (YPAD) angeschlossen und sein Sourceanschluss ist an einen Knoten (S) angeschlossen. Der Gateanschluss des normalerweise ausgeschalteten p-Kanal-FET (P₃) ist an den Knoten (G₁) angeschlossen und sein Sourceanschluss ist an den Knoten (S) angeschlossen. Der Gateanschluss des normalerweise ausgeschalteten p-Kanal-FET (P₄) ist an die interne Leistungsversorgung (V_DD) angeschlossen und sein Drainanschluss ist an den Knoten (G₁) angeschlossen und sein Sourceanschluss ist an den Eingangs/Ausgangs-Anschluss (YPAD) angeschlossen. Der Gateanschluss des normalerweise ausgeschalteten p-Kanal-FET (P₅) ist an die interne Leistungsversorgung (V_DD) angeschlossen und sein Sourceanschluss ist an den Eingangs/Ausgangs-Anschluss (PAD) angeschlossen.
Der Gateanschluss des normalerweise ausgeschalteten n-Kanal-FET (N₇) ist an die interne Leistungsversorgung (V_DD) angeschlossen, seine erste Elektrode (sein Drainanschluss oder sein Sourceanschluss) ist an den Eingangs/Ausgangs-Anschluss (YPAD) angeschlossen und seine zweite Elektrode (sein Sourceanschluss oder sein Drainanschluss) ist an den Ausgangsanschluss (OUT) angeschlossen. Der Gateanschluss des normalerweise ausgeschalteten p-Kanal-FET (P₇) ist an den Knoten (G₁) angeschlossen, seine erste Elektrode (sein Drainanschluss oder sein Sourceanschluss) ist an den Ausgangsanschluss (OUT) angeschlossen und seine zweite Elektrode (sein Sourceanschluss oder sein Drainanschluss) ist an den Eingangs/Ausgangs-Anschluss (YPAD) angeschlossen. Der Gateanschluss und der Sourceanschluss des normalerweise ausgeschalteten p-Kanal-FET (P₆) sind an die interne Leistungsversorgung (V_DD) angeschlossen und sein Drainanschluss ist an den Ausgangsanschluss (OUT) angeschlossen.
Die normalerweise ausgeschalteten p-Kanal-FETs (P₂), (P₃), (P₄), (P₅) und (P₇) sind in einer n-Wanne erzeugt, welche eine schwebende Masse (B) ist, die weder an die interne Leistungsversorgung (V_DD) noch an die Erdung (GND) angeschlossen ist. Die Drainanschlüsse der normalerweise ausgeschalteten p-Kanal-FETs (P₃) und (P₅) sind an die schwebende Masse (B) angeschlossen. Die Massen der normalerweise ausgeschalteten p-Kanal-FETs (P₁) und (P₆) sind an die interne Leistungsversorgung (V_DD) angeschlossen, und die Massen der normalerweise ausgeschalteten n-Kanal-FETs (N₁) bis (N₅), (N₇) und (N₉) sind geerdet.
Der Eingangs/Ausgangs-Anschluss (YPAD) ist an den Drainanschluss des normalerweise ausgeschalteten p-Kanal-FET (P₂), die Sourceanschlüsse der normalerweise ausgeschalteten p-Kanal-FETs (P₄) und (P₅) und die zweite Elektrode des normalerweise ausgeschalteten n-Kanal-FET (N₇) angeschlossen. Der Knoten (PG) ist an den Ausgangsanschluss des NAND-Gatters (NAND₁), den Gateanschluss des normalerweise ausgeschalteten p-Kanal-FET (P₁) und den Drainanschluss des normalerweise ausgeschalteten n-Kanal-FET (N₅) angeschlossen. Der Knoten (NG) ist an den Ausgangsanschluss des NOR-Gatters (NOR₂), den Eingangsanschluss des Inverters (INV₃) und den Gateanschluss des normalerweise ausgeschalteten n-Kanal-FET (N₁) angeschlossen. Der Knoten (G₁) ist an die Gateanschlüsse der normalerweise ausgeschalteten p-Kanal-FETs (P₂), (P₃) und (P₇), den Drainanschluss des normalerweise ausgeschalteten p-Kanal-FET (P₄) und den Sourceanschluss des normalerweise ausgeschalteten n-Kanal-FET (N₉) angeschlossen. Der Knoten (G₂) ist an den Sourceanschluss des normalerweise ausgeschalteten n-Kanal-FET (N₅) und die Drainanschlüsse der normalerweise ausgeschalteten n-Kanal-FETs (N₄) und (N₉) angeschlossen. Der Knoten (S) ist an den Drainanschluss des normalerweise ausgeschalteten p-Kanal-FET (P₁) und die Sourceanschlüsse der normalerweise ausgeschalteten p-Kanal-FETs (P₂) und (P₃) angeschlossen. Der Ausgangsanschluss (OUT) ist an den Eingangsanschluss des Inverters (INV₂), den Drainanschluss des normalerweise ausgeschalteten p-Kanal-FET (P₆), die erste Elektrode des normalerweise ausgeschalteten p-Kanal-FET (P₇) und die zweite Elektrode des normalerweise ausgeschalteten n-Kanal-FET (N₇) angeschlossen.
Die Eingangs/Ausgangs-Schaltung gemäß dem zehnten Beispiel arbeitet als Eingangsschaltung zum Empfangen eines Eingangssignals einer Spannung, die höher als diejenige einer Leistungsversorgung ist, unter welcher die Eingangs/Ausgangs-Schaltung arbeitet, und zwar an dem Eingangs/Ausgangs-Anschluss (YPAD) von einer externen Schaltung (nicht gezeigt), und zum Weiterleiten des eingegebenen Signals vom Ausgangsanschluss (OUT) unter einer Bedingung, dass ein "L"-Pegelsignal an den Freigabe-Eingangsanschluss (EB) angelegt wird, und arbeitet als Ausgangsschaltung zum Empfangen eines Eingangssignals einer Spannung, die identisch zu derjenigen einer Leistungsversorgung ist, unter welcher die Eingangs/Ausgangs-Schaltung arbeitet, an dem Eingangsanschluss (IN), und zum Ausgeben des Signals von dem Eingangs/Ausgangs-Anschluss (YPAD) zu einer externen Schaltung (nicht gezeigt) unter einer Bedingung, dass ein "H"-Pegelsignal an den Freigabe-Eingangsanschluss (EB) angelegt wird.
Die 27A, 27B und 27C stellen jeweils die Bewegung von Spannungen bei den Knoten (B) und (YB) und des Signals des Eingangs/Ausgangs-Anschlusses (YPAD) und des Ausgangsanschlusses (OUT) über der Zeit, die Bewegung der Spannungen bei den Knoten (G₁), (G₂), (PG) und (NG) über der Zeit und den Strom, der in der internen Leistungsversorgung (V_DD) fließt, unter einer Bedingung dar, dass die Eingangs/Ausgangs-Schaltung als Eingangsschaltung arbeitet.
Zuerst wird angenommen, dass an den Freigabe-Eingangsanschluss (EB) ein "L"-Pegelsignal angelegt wird, um zu veranlassen, dass die Eingangs/Ausgangs-Schaltung als Eingangsschaltung arbeitet. Da das NAND-Gatter (NAND₁) ein "H"-Pegelsignal oder 3 V ausgibt, wird das Potential des Knotens (PG) zu "H" gemacht und wird der normalerweise ausgeschaltete p-Kanal-FET (P₁) ausgeschaltet. Da der Inverter (INV₁) ein "H"-Pegelsignal ausgibt, gibt das NOR-Gatter (NOR₂) ein "L"-Pegelsignal aus, um den Potentialpegel des Knotens (NG) zu "L" zu machen. Somit ist der normalerweise ausgeschaltete n-Kanal-FET (N₁) AUS. Da der Potentialpegel des Freigabe-Eingangsanschlusses (EB) "L" ist, ist der normalerweise ausgeschaltete n-Kanal-FET (N₅) AUS. Da der Potentialpegel des Knotens (NG) "L" ist, gibt der Inverter (INV₃) ein "H"-Pegelsignal aus, um den normalerweise ausgeschalteten n-Kanal-FET (N₄) einzuschalten.
Auf die vorangehende Weise werden unter einer Bedingung, dass der Potential des Freigabe-Eingangsanschlusses (EB) "L" ist, der normalerweise ausgeschaltete p-Kanal-FET (P₁) und der normalerweise ausgeschaltete n-Kanal-FET (N₁) AUS. Als Ergebnis ist die Impedanz des Eingangs/Ausgangs-Anschlusses (YPAD) (die Impedanz des Eingangs/Ausgangs-Anschlusses (YPAD) in Richtung zum Inneren der Eingangs/Ausgangs-Schaltung vom Eingangs/Ausgangs-Anschluss (YPAD) aus) ungeachtet des Potentialpegels des Eingangsanschlusses (IN) hoch. Anders ausgedrückt wird während einer Periode, in welcher der Potentialpegel des Freigabe-Eingangsanschlusses (EB) bei einem "L"-Pegel gehalten wird, die Impedanz des Eingangs/Ausgangs-Anschlusses (YPAD) hoch gehalten und arbeitet die EingangslAusgangs-Schaltung als Eingangsschaltung.
Wenn der Potentialpegel des Eingangs/Ausgangs-Anschlusses (YPAD) bei einem "L"-Pegel oder 0 V ist, ist der normalerweise ausgeschaltete n-Kanal-FET (N₇) EIN und ist der Potentialpegel des Ausgangsanschlusses (OUT) "L". Da der Potentialpegel des Ausgangsanschlusses (OUT) "L" ist, wird der Ausgangspegel des Inverters (INV₂) "N". Als Ergebnis sind beide normalerweise ausgeschalteten n-Kanal-FETs (N₃) und (N₄) EIN. Da beide normalerweise ausgeschalteten n-Kanal-FETs (N₃) und (N₄) EIN sind, ist der Potentialpegel des Knotens (G₂) "L". Da der Potentialpegel des Knotens (G₂) "L" ist, ist der normalerweise ausgeschaltete n-Kanal-FET (N₉) EIN. Somit ist der Pegel des Knotens (G₁) bei einem "L"-Pegel.
Wenn sich der Potentialpegel des Eingangs/Ausgangs-Anschlusses (YPAD) vom "L"-Pegel zum Potentialpegel der externen Leistungsversorgung (Vcc) oder 5 V verschiebt, verschiebt sich der Potentialpegel des Ausgangsanschlusses (OUT) zum Pegel der internen Leistungsversorgung (V_DD). Der Einfachheit halber ist der Absolutwert der Schwellenspannung eines normalerweise ausgeschalteten p-Kanal-FET identisch zur Schwellenspannung eines normalerweise ausgeschalteten n-Kanal-FET, und der Wert wird "V_th" genannt.
Wenn sich der Potentialpegel des Eingangs/Ausgangs-Anschlusses (YPAD) auf V_th erhöht hat, schaltet der normalerweise ausgeschaltete p-Kanal-FET (P₇) ein, weil der Potentialpegel des Knotens (G₁) "L" ist. Der normalerweise ausgeschaltete n-Kanal-FET (N₇) ist EIN, wenn das Potential des Eingangs/Ausgangs-Anschlusses (YPAD) kleiner als (3 V – V_th) ist, und der normalerweise ausgeschaltete n-Kanal-FET (N₇) ist AUS, wenn das Potential des Eingangs/Ausgangs-Anschlusses (YPAD) höher als (3 V – V_th) ist. Demgemäß veranlasst dann, wenn sich das Potential des Eingangs/Ausgangs-Anschlusses (YPAD) bis zu 3 V erhöht hat, eine Kombination (eine Parallelschaltung) aus dem normalerweise ausgeschalteten p-Kanal-FET (P₇) und dem normalerweise ausgeschalteten n-Kanal-FET (N₇), dass der Ausgangsanschluss (OUT) eher ein Signal von 3 V ausgibt, als ein Signal von (3 V – V_th).
Wenn sich das Potential des Eingangs/Ausgangs-Anschlusses (YPAD) bis zu V_th erhöht hat, schaltet der normalerweise ausgeschaltete p-Kanal-FET (P₂) ein, weil der Potentialpegel des Knotens (G₁) "L" ist. Da der normalerweise ausgeschaltete p-Kanal-FET (P₂) eingeschaltet hat, erhöht sich das Potential des Knotens (S) zum Pegel des Eingangs/Ausgangs-Anschlusses (YPAD), was resultierend veranlasst, dass der normalerweise ausgeschaltete p-Kanal-FET (P₃) einschaltet. Da die normalerweise ausgeschalteten p-Kanal-FETs (P₂) und (P₃) eingeschaltet haben, erhöht sich der Potentialpegel der schwebenden Masse (B) auf das Potential des Eingangs/Ausgangs-Anschlusses (YPAD).
Wenn sich das Potential des Eingangs/Ausgangs-Anschlusses (YPAD) und des Ausgangsanschlusses (OUT) auf 3 V erhöht hat, verschiebt sich der Ausgangspegel des Inverters (INV₂) zu einem "L"-Pegel von einem "H"-Pegel, um den normalerweise ausgeschalteten n-Kanal-FET (N₃) auszuschalten. Jedoch bleibt der Potentialpegel des Knotens (G₁) unverändert auf dem "L"-Pegel.
Wenn sich das Potential des Eingangs/Ausgangs-Anschlusses (YPAD) auf (3 V + V_th) erhöht hat, schalten die normalerweise ausgeschalteten p-Kanal-FETs (P₄) und (P₅) ein. Da der normalerweise ausgeschaltete p-Kanal-FET (P₄) eingeschaltet hat, verschiebt sich der Potentialpegel des Knotens (G₁) von einem "L"-Pegel zu einem Pegel, der identisch zu demjenigen des Eingangs/Ausgangs-Anschlusses (YPAD) und des Knotens (S) ist. Da der Potentialpegel des Knotens (G₁) identisch zu demjenigen des Eingangs/Ausgangs-Anschlusses (YPAD) wird, schaltet der normalerweise ausgeschaltete p-Kanal-FET (P₇) aus. Da der Potentialpegel des Knotens (G₁) identisch zu demjenigen des Eingangs/Ausgangs-Anschlusses (YPAD) wird, schalten die normalerweise ausgeschalteten p-Kanal-FETs (P₂) und (P₃) aus. Da der normalerweise ausgeschaltete p-Kanal-FET (P₅) einschaltet, wird der Potentialpegel der schwebenden Masse (B) identisch zu demjenigen des Eingangs/Ausgangs-Anschlusses (YPAD).
Wenn sich der Potentialpegel des Eingangs/Ausgangs-Anschlusses (YPAD) schließlich zum Pegel der externen Leistungsversorgung (Vcc) oder 5 V erhöht hat, wird der Potentialpegel der schwebenden Masse (B) und des Knotens (G₁) 5 V. Wenn das Potential des Ausgangsanschlusses (OUT) (3 V + V_th) überschritten hat, bevor der normalerweise ausgeschaltete p-Kanal-FET (P₇) ausschaltet, schaltet der normalerweise ausgeschaltete p-Kanal-FET (P₆) ein. Aufgrund des normalerweise ausgeschalteten p-Kanal-FET (P₆), der gegenwärtig als Diode arbeitet, die in Vorwärtsrichtung angeschlossen ist, wird das Potential des Ausgangsanschlusses (OUT) auf (3 V + V_th) geklemmt.
Auf die vorangehende Weise schalten unter einer Bedingung, dass der Potentialpegel des Freigabe-Eingangsanschlusses (EB) "L" ist und dass der Potentialpegel des Eingangs/Ausgangsanschlusses (YPAD) 5 V ist, die normalerweise ausgeschalteten p-Kanal-FETs (P₂) und (P₃) aus, was veranlasst, dass der Impedanzpegel des Drainanschlusses des normalerweise ausgeschalteten p-Kanal-FET (P₁) oder des Knotens (S) hoch wird. Als Ergebnis fließt kein Leckstrom vom Eingangs/Ausgangs-Anschluss (YPAD) zur internen Leistungsversorgung (V_DD) über den Knoten (S) und über die Masse des normalerweise ausgeschalteten p-Kanal-FET (P₁). Da die schwebende Masse (B) nicht an die interne Leistungsversorgung (V_DD) angeschlossen ist, fließt kein Leckstrom von der schwebenden Masse (B) zur internen Leistungsversorgung (V_DD) über den Drainanschluss des normalerweise ausgeschalteten p-Kanal-FET (P₂) und die Sourceanschlüsse der normalerweise ausgeschalteten p-Kanal-FETs (P₄) und (P₅). Da der Eingangsanschluss des Inverters (INV₂) an den Gateanschluss eines FET (nicht gezeigt) angeschlossen ist, der den Inverter (INV₂) bildet, ist der Impedanzpegel des Eingangsanschlusses des Inverters (INV₂) hoch. Da der Drainanschluss der Masse des normalerweise ausgeschalteten n-Kanal-FET (N₁) in Gegenspannung zueinander vorgespannt sind, ist der Impedanzpegel des normalerweise ausgeschalteten n-Kanal-FET (N₁) auch hoch. Demgemäß fließt kein Leckstrom vom Ausgangsanschluss (OUT) zur Erdung (GND).
Demgemäß arbeitet die Eingangs/Ausgangs-Schaltung gemäß dem zehnten Beispiel als Eingangsschaltung zum Empfangen eines Eingangssignals, von welchem die Spannung höher als die Spannung der Leistungsversorgung ist, unter welcher die Eingangs/Ausgangs-Schaltung dieses Beispiels arbeitet, und zwar am Eingangs/Ausgangs-Anschluss (YPAD) von einer externen Schaltung, die unter einer Leistungsversorgung arbeitet, von welcher die Spannung höher als die Spannung der Leistungsversorgung ist, unter welcher die Eingangs/Ausgangs-Schaltung dieses Beispiels arbeitet, und zum Weiterleiten des eingegebenen Signals zur Schaltung der nächsten Stufe, die unter einer Leistungsversorgung arbeitet, von welcher die Spannung identisch zu der Spannung der Leistungsversorgung ist, unter welcher die Eingangs/Ausgangs-Schaltung dieses Beispiels arbeitet, und zwar vom Ausgangsanschluss (OUT). Es wird angemerkt, dass diese Funktion durch den normalerweise ausgeschalteten p-Kanal-FET (P₇) realisiert wird, der auf der schwebenden Masse (B) erzeugt ist.
Als zweites wird angenommen, dass an den Freigabe-Eingangsanschluss (EB) ein "H"-Pegelsignal oder ein Signal von 3 V angelegt wird, um zu veranlassen, dass die Eingangs/Ausgangs-Schaltung als Ausgangsschaltung arbeitet, welche ein Eingangssignal am Eingangsanschluss (IN) empfängt und das ausgegebene Signal vom Eingangs/Ausgangs-Anschluss (YPAD) weiterleitet.
Wenn an den Eingangsanschluss (IN) ein "L"-Pegelsignal oder ein Signal von 0 V angelegt wird, gibt das NAND-Gatter (NAND₁) ein "H"-Pegelsignal aus, um zu veranlassen, dass der Potentialpegel des Knotens (PG) zu einem H"-Pegel gelangt, und um zu veranlassen, dass der normalerweise ausgeschaltete p-Kanal-FET (P₁) ausschaltet. Das NOR-Gatter (NOR₂) gibt ein "H"-Pegelsignal aus, um zu veranlassen, dass der Potentialpegel des Knotens (NG) ein "H"-Pegel ist und der normalerweise ausgeschaltete n-Kanal-FET (N₁) einschaltet. Als Ergebnis ist der Potentialpegel des Eingangs/Ausgangs-Anschlusses (YPAD) bei einem "L"-Pegel oder 0 V.
Da der Potentialpegel des Eingangs/Ausgangs-Anschlusses (YPAD) bei einem "L"-Pegel oder 0 V ist, ist der normalerweise ausgeschaltete n-Kanal-FET (N₇) EIN, was resultierend veranlasst, dass ein "L"-Pegelsignal vom Ausgangsanschluss (OUT) ausgegeben wird. Da der Potentialpegel des Ausgangsanschlusses des Inverters (INV₂) oder des Knotens (YP) bei einem "H"-Pegel oder 3 V ist, ist der normalerweise ausgeschaltete n-Kanal-FET (N₃) EIN. Da der Potentialpegel des Knotens (NG) bei einem "H"-Pegel ist, gibt der Inverter (INV₃) ein "L"-Pegelsignal aus, was veranlasst, dass der normalerweise ausgeschaltete n-Kanal-FET (N₄) ausschaltet. Da der Potentialpegel des Freigabe-Eingangsanschlusses (EB) "H" ist, wird der Potentialpegel des Sourceanschlusses des normalerweise ausgeschalteten n-Kanal-FET (N₅) oder des Knotens (G₂) (3 V – V_th) und wird der Potentialpegel des Sourceanschlusses des normalerweise ausgeschalteten n-Kanal-FET (N₉) oder des Knotens (G₁) (3 V – V_th). Da der Potentialpegel des Knotens (G₁) und der internen Leistungsversorgung (V_DD) höher als derjenige des Eingangs/Ausgangs-Anschlusses (YPAD) ist, sind die normalerweise ausgeschalteten p-Kanal-FETs (P₂), (P₄), (P₅) und (P₇) AUS. Da der Potentialpegel des Knotens (S) kleiner als (3 V – V_th) ist, ist der normalerweise ausgeschaltete p-Kanal-FET (P₃) ebenso AUS.
Wenn der Potentialpegel des Eingangsanschlusses (IN) von einem "L"-Pegel zu einem "H"-Pegel verschoben wird, verschiebt sich der Potentialpegel des Ausgangsanschlusses des NAND-Gatters (NAND₁) oder des Knotens (PG) von einem "H"-Pegel zu einem "L"-Pegel, was veranlasst, dass der normalerweise ausgeschaltete p-Kanal-FET (P₁) und der normalerweise ausgeschaltete n-Kanal-FET (N₅) einschalten. Der Potentialpegel des Ausgangsanschlusses des NOR-Gatters (NOR₂) oder des Knotens (NG) verschiebt sich von einem "H"-Pegel zu einem "L"-Pegel, was resultierend veranlasst, dass der normalerweise ausgeschaltete n-Kanal-FET (N₁) ausschaltet. Da sich der Potentialpegel des Knotens (NG) zu einem "L"-Pegel verschoben hat, gibt der Inverter (INV₃) ein "H"-Pegelsignal aus, was resultierend veranlasst, dass der normalerweise ausgeschaltete n-Kanal-FET (N₄) einschaltet. Da die normalerweise ausgeschalteten n-Kanal-FETs (N₄) und (N₅) eingeschaltet haben, verschiebt sich der Potentialpegel des Knotens (G₂) zu einem "L"-Pegel. Als Ergebnis schaltet der normalerweise ausgeschaltete n-Kanal-FET (N₉) ein und wird der Potentialpegel des Knotens (G₁) zu einem "L"-Pegel verschoben.
Da der normalerweise ausgeschaltete p-Kanal-FET (P₁) eingeschaltet hat, wird das Potential des Knotens (S) 3 V oder der Pegel der internen Leistungsversorgung (V_DD). Da der Potentialpegel des Knotens (G₁) "L" ist, schalten die normalerweise ausgeschalteten p-Kanal-FETs (P₂) und (P₃) ein. Da der normalerweise ausgeschaltete p-Kanal-FET (P₂) eingeschaltet hat, erhöht sich der Potentialpegel des Eingangs/Ausgangs-Anschlusses (YPAD) zu dem Pegel der internen Leistungsversorgung (V_DD) oder 3 V. Da der normalerweise ausgeschaltete p-Kanal-FET (P₃) eingeschaltet hat, erhöht sich das Potential der schwebenden Masse (B) zum Pegel der internen Leistungsversorgung (V_DD) oder 3 V. Die Funktion des normalerweise ausgeschalteten p-Kanal-FET (P₃) besteht im Erhöhen des Potentials der schwebenden Masse (B) definiert auf 3 V oder darüber und im Sicherstellen des stabilen Betriebs des normalerweise ausgeschalteten p-Kanal-FET (P₂).
Wenn sich das Potential des Eingangs/Ausgangs-Anschlusses (YPAD) auf V_th erhöht hat, schaltet der normalerweise ausgeschaltete p-Kanal-FET (P₇) ein. Wenn sich das Potential des Eingangs/Ausgangs-Anschlusses (YPAD) auf das Potential der internen Leistungsversorgung (V_DD) oder 3 V erhöht hat, erhöht sich das Potential des Ausgangsanschlusses (OUT) auf das Potential der internen Leistungsversorgung (V_DD) oder 3 V, was resultierend veranlasst, dass der normalerweise ausgeschaltete n-Kanal-FET (N₇) einschaltet. Da der Potentialpegel des Ausgangssignals des Inverters (INV₂) oder des Knotens (YB) sich zu einem "L"-Pegel verschiebt, schaltet der normalerweise ausgeschaltete n-Kanal-FET (N₃) aus. Jedoch bleibt der Potentialpegel des Knotens (G₁) unverändert auf einem "L"-Pegel.
Auf die vorangehende Weise arbeitet unter einer Bedingung, dass der Potentialpegel des Freigabe-Eingangsanschlusses "H" ist, die Eingangs/Ausgangs-Schaltung gemäß diesem Beispiel als Ausgangsschaltung, die ein Signal von einer Schaltung empfängt, die unter einer Leistungsversorgung arbeitet, von welcher die Spannung identisch zu derjenigen der Leistungsversorgung ist, unter welcher die Eingangs/Ausgangs-Schaltung arbeitet, und zwar am Eingangsanschluss (IN), und das eingegebene Signal vom Eingangs/Ausgangs-Anschluss (YPAD) zu einer externen Schaltung weiterleitet, die unter einer Leistungsversorgung arbeitet, von welcher die Spannung höher als diejenige der Leistungsversorgung ist, unter welcher die Eingangs/Ausgangsschaltung arbeitet.
Die vorangehende Beschreibung hat geklärt, dass das zehnte Beispiel erfolgreich eine Eingangs/Ausgangs-Schaltung zur Verfügung gestellt hat, die zwischen einer Eingangsschaltung, die ein Signal von einer externen Schaltung empfängt, die unter einer Leistungsversorgung arbeitet, von welcher die Spannung höher als die Spannung einer Leistungsversorgung ist, unter welcher diese Eingangs/Ausgangs-Schaltung arbeitet, und zwar an einem Eingangs/Ausgangs-Anschluss (YPAD), und das eingegebene Signal zu einer Schaltung weiterleitet, die unter einer Leistungsversorgung arbeitet, von welcher die Spannung identisch zur Spannung einer Leistungsversorgung ist, unter welcher diese Eingangs/Ausgangs-Schaltung arbeitet, und zwar von einem Ausgangsanschluss (OUT), und einer Ausgangsschaltung, die ein Signal von einer Schaltung empfängt, die unter einer Leistungsversorgung arbeitet, von welcher die Spannung identisch zur Spannung einer Leistungsversorgung ist, unter welcher diese Eingangs/Ausgangs-Schaltung arbeitet, und zwar an einem Eingangsanschluss (IN), und das eingegebene Signal zu einer externen Schaltung weiterleitet, die unter einer Leistungsversorgung arbeitet, von welcher die Spannung höher als die Spannung einer Leistungsversorgung ist, unter welcher diese Eingangs/Ausgangs-Schaltung arbeitet, und zwar vom Eingangs/Ausgangs-Anschluss (YPAD), konvertierbar ist, wobei die Eingangsschaltung einen derartigen Vorteil hat, dass die Spannung des weitergeleiteten Signals identisch zur Spannung der Leistungsversorgung ist, unter welcher diese Eingangs/Ausgangs-Schaltung arbeitet, oder hoch genug, um zu veranlassen, dass die Schaltung, die das weitergeleitete Signal empfängt, in ausreichendem Maß arbeitet, und die Ausgangsschaltung einen derartigen Vorteil hat, dass sich die Spannung des weitergeleiteten Signals wenigstens bis zur Spannung der Leistungsversorgung schnell erhöht, unter welcher diese Eingangs/Ausgangs-Schaltung arbeitet.
Obwohl diese Erfindung unter Bezugnahme auf spezifische Ausführungsbeispiele beschrieben worden ist, soll diese Beschreibung nicht in einem beschränkenden Sinn gedacht sein. Verschiedene Modifikationen der offenbarten Ausführungsbeispiele sowie andere Ausführungsbeispiele dieser Erfindung werden Fachleuten auf dem Gebiet bei einer Bezugnahme auf die Beschreibung dieser Erfindung offensichtlich werden.

Claims

Ausgangsschaltung, die folgendes aufweist: einen ersten Typen-Feldeffekttransistor (P₁) mit einem Kanal einer Leitfähigkeit, mit einem an einem ersten Knoten angeschlossenen Gateanschluss, mit einer an einer ersten Leistungsversorgung (V_DD) angeschlossenen ersten Elektrode und mit einer an einem zweiten Knoten (S) angeschlossenen zweiten Elektrode, einen zweiten Typen-Feldeffekttransistor (P₂) mit einem Kanal einer Leitfähigkeit, mit einem an einem dritten Knoten (G) angeschlossenen Gateanschluss, mit einer am zweiten Knoten (S) angeschlossenen ersten Elektrode, mit einer an einem vierten Knoten angeschlossenen zweiten Elektrode und mit einem an einem fünften Knoten (8), der schwebend ist, angeschlossenen Substrat, einen dritten Typen-Feldeffekttransistor (P₄) mit einem Kanal einer Leitfähigkeit, mit einem an einem sechsten Knoten angeschlossenen Gateanschluss, mit einer am dritten Knoten (G) angeschlossenen ersten Elektrode, mit einer am vierten Knoten angeschlossenen zweiten Elektrode und mit einem am fünften Knoten (8) angeschlossenen Substrat, einen vierten Typen-Feldeffekttransistor (N₇) mit einem Kanal der entgegengesetzten Leitfähigkeit, mit einem an der ersten Leistungsversorgung (V_DD) angeschlossenen Gateanschluss, mit einer am vierten Knoten angeschlossenen ersten Elektrode und mit einer an einem siebten Knoten (Y) angeschlossenen zweiten Elektrode, einen fünften Typen-Feldeffekttransistor (P₇) mit einem Kanal einer Leitfähigkeit, mit einem am dritten Knoten (G) angeschlossenen Gateanschluss, mit einer am siebten Knoten angeschlossenen ersten Elektrode, mit einer am vierten Knoten angeschlossenen zweiten Elektrode und mit einem am fünften Knoten (8) angeschlossenen Substrat, eine NOR-Gattereinrichtung (NOR₃) mit einem am siebten Knoten (Y) angeschlossenen ersten Eingangsanschluss, mit einem an einem achten Knoten (IS) angeschlossenen zweiten Eingangsanschluss und einem an einem neunten Knoten angeschlossenen Ausgangsanschluss, einen sechsten Typen-Feldeffekttransistor (N₃) mit einem Kanal der entgegengesetzten Leitfähigkeit, mit einem am neunten Knoten angeschlossenen Gateanschluss, mit einer an einer zweiten Leistungsversorgung (GND) angeschlossenen ersten Elektrode und mit einer an einem zehnten Knoten (SN) angeschlossenen zweiten Elektrode, einen siebten Typen-Feldeffekttransistor (N₄) mit einem Kanal der entgegengesetzten Leitfähigkeit, mit einem an der ersten Leistungsversorgung (V_DD) angeschlossenen Gateanschluss, mit einer am zehnten Knoten (SN) angeschlossenen ersten Elektrode und mit einer am dritten Knoten (G) angeschlossenen zweiten Elektrode, einen achten Typen-Feldeffekttransistor (N₆) mit einem Kanal der entgegengesetzten Leitfähigkeit, mit einem an der ersten Leistungsversorgung (V_DD) angeschlossenen Gateanschluss, mit einer am dritten Knoten (G) angeschlossen ersten Elektrode und mit einer an einem elften Knoten angeschlossenen zweiten Elektrode, einen neunten Typen-Feldeftekttransistor (N₅) mit einem Kanal der entgegengesetzten Leitfähigkeit, mit einem am achten Knoten (IS) angeschlossenen Gateanschluss, mit einer am elften Knoten angeschlossenen ersten Elektrode und mit einer am ersten Knoten angeschlossenen zweiten Elektrode, einen zehnten Typen-Feldeffekttransistor (N₈) mit einem Kanal der entgegengesetzten Leitfähigkeit, mit einem an einem zwölften Knoten angeschlossenen Gateanschluss, mit einer am zehnten Knoten (SN) angeschlossenen ersten Elektrode und mit einer am sechsten Knoten angeschlossenen zweiten Elektrode, und einen elften Typen-Feldeffekttransistor (P₈) mit einem Kanal einer Leitfähigkeit, mit einem am zwölften Knoten angeschlossenen Gateanschluss, mit einer an der ersten Leistungsversorgung (V_DD) angeschlossenen ersten Elektrode und mit einer am sechsten Knoten angeschlossenen zweiten Elektrode.
Ausgangsschaltung nach Anspruch 1, die weiterhin folgendes aufweist: einen zwölften Typen-Feldeftekttransistor (P₆) mit einem Kanal einer Leitfähigkeit, mit einem an der ersten Leistungsversorgung (V_DD) angeschlossenen Gateanschluss, mit einer an der ersten Leistungsversorgung (V_DD) angeschlossenen ersten Elektrode und mit einer am siebten Knoten angeschlossenen zweiten Elektrode.
Ausgangsschaltung nach Anspruch 1, die weiterhin folgendes aufweist: einen dreizehnten Typen-Feldeffekttransistor (P₃) mit einem Kanal einer Leitfähigkeit, mit einem am dritten Knoten (G) angeschlossenen Gateanschluss, mit einer am zweiten Knoten (S) angeschlossenen ersten Elektrode, mit einer am fünften Knoten (8) angeschlossenen zweiten Elektrode und mit einem am fünften Knoten (8) angeschlossenen Substrat.
Ausgangsschaltung nach Anspruch 1, die weiterhin folgendes aufweist: einen vierzehnten Typen-Feldeffekttransistor (P₅) mit einem Kanal einer Leitfähigkeit, mit einem an der ersten Leistungsversorgung (V_DD) angeschlossenen Gateanschluss, mit einer am vierten Knoten angeschlossenen ersten Elektrode, mit einer am fünften Knoten (8) angeschlossenen zweiten Elektrode und mit einem am fünften Knoten (8) angeschlossenen Substrat.
Ausgangsschaltung nach Anspruch 1, die weiterhin folgendes aufweist: einen am ersten Knoten angeschlossenen ersten Eingangsanschluss (IN), einen an einem dreizehnten Knoten angeschlossenen zweiten Eingangsanschluss (E8), einen am zwölften Knoten angeschlossenen dritten Eingangsanschluss (SEL), einen am achten Knoten angeschlossenen vierten Eingangsanschluss, einen am vierten Knoten angeschlossenen Ausgangsanschluss (OUT), einen fünfzehnten Typen-Feldeffekttransistor (N₁) mit einem Kanal der entgegengesetzten Leitfähigkeit, mit einem am dreizehnten Knoten angeschlossenen Gateanschluss, mit einer an der zweiten Leistungsversorgung (GND) angeschlossenen ersten Elektrode und mit einer an einem vierzehnten Knoten angeschlossenen zweiten Elektrode, und einen sechszehnten Typen-Feldeffekttransistor (N₂) mit einem Kanal der entgegengesetzten Leitfähigkeit, mit einem an der ersten Leistungsversorgung (V_DD) angeschlossenen Gateanschluss, mit einer am vierzehnten Knoten angeschlossenen ersten Elektrode und mit einer am vierten Knoten angeschlossenen zweiten Elektrode.