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Die Leistung zahlreicher Arten von zeitdiskreten Schaltungen, z. B. Schaltungen mit geschalteten Kondensatoren, hängt von der Linearität ihres analogen Schalttransistors ab. Ein einfaches MOSFET-Bauelement bietet die Funktionalität eines solchen analogen Schalttransistors, der durch ein Taktsignal gesteuert werden kann, um einen Signaltransfer zwischen seinen Source- und Drain-Anschlüssen zu leiten oder zu blockieren. Die niedrige Durchbruchspannung des dünnen Gate-Oxids und die niedrige Versorgungsspannung aufgrund der umfangreichen Abwärtsskalierung bei fortgeschrittenen CMOS-Prozessen begrenzen jedoch den Spannungshub von dem umgeschalteten Signal und dem Taktsignal, das den Schalttransistor antreibt. Dies schränkt die Leistungsfähigkeit des MOSFET-Bauelementes als analoges Schaltbauelement ein. Die Gestaltung von zuverlässigen Schaltbauelementen, die sowohl leiten als auch isolieren können, während sie einen ausreichenden Signalhub unterstützen, ist zu einer Herausforderung geworden.
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Im Prinzip hat ein analoges Schaltbauelement zwei Betriebsbereiche; in dem Ein-Zustand weist es einen niedrigen Widerstand auf, wodurch es möglich ist, dass das Analogsignal zwischen zwei Knoten verläuft, und in dem Aus-Zustand weist es einen hohen Widerstand auf, um die zwei Knoten zu isolieren. In CMOS-Prozessen implementierte Schalter weisen in dem Ein-Zustand einen endlichen Schaltwiderstand auf. Für herkömmliche Schalter ist der Wert des Schaltwiderstandes während des Ein-Zustandes eine nicht lineare Funktion der Eingangsspannung an ihrem Eingangskontakt. Diese Nicht-Idealität manifestiert sich als nicht linearer Einschwingfehler, der zu Verzerrung führt.
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Es ist bekannt, dass bei analogen Schaltbauelementen für Niederspannungsanwendungen Bootstrapping-Techniken eingesetzt werden, um die Leistungsfähigkeit von Niederspannungsanalogschaltern zu verbessern [3, 4, 5, 6]. Obwohl bekannte herkömmliche Bootstrapping-Techniken die analoge Schaltleistungsfähigkeit weitgehend verbessern, indem die Gate-zu-Source-Spannung des Schalttransistors während der Leitung konstant ausgestaltet wird, überwiegt aufgrund des Body-Effekts (bzw. Substratvorspannungseffekt) [4] immer noch die nicht lineare Eingangsabhängigkeit des Schaltwiderstandes des Schaltbauelementes während des Ein-Zustandes.
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Eine Aufgabe der vorliegenden Erfindung besteht darin, ein verbessertes Schaltbauelement zum Schalten eines analogen elektrischen Eingangssignals bereitzustellen.
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Die Erfindung stellt ein Schaltbauelement zum Schalten eines analogen elektrischen Eingangssignals bereit, wobei das Schaltbauelement folgende Merkmale aufweist:
- einen Schalttransistor, der ein Silizium-auf-Isolator-NMOS-Transistor mit vertauschter Wanne ist, welcher einen Source-Kontakt, der elektrisch mit einem Source-Bereich verbunden ist, einen Drain-Kontakt, der elektrisch mit einem Drain-Bereich verbunden ist, einen Vorderes-Gate-Kontakt, der elektrisch mit einem Gate-Bereich verbunden ist, und einen Hinteres-Gate-Kontakt aufweist, der elektrisch mit einer vertauschten Wanne verbunden ist;
- einen Eingangskontakt zum Empfangen des analogen elektrischen Eingangssignals, wobei der Eingangskontakt elektrisch mit dem Source-Kontakt des Schalttransistors verbunden ist;
- einen Ausgangskontakt zum Ausgeben eines analogen elektrischen Ausgangssignals, das dem analogen elektrischen Eingangssignal entspricht, während eines Ein-Zustandes des Schaltbauelementes und zum Nicht-Ausgeben des analogen elektrischen Ausgangssignals während eines Aus-Zustandes des Schaltbauelementes, wobei der Ausgangskontakt elektrisch mit dem Drain-Kontakt des Schalttransistors verbunden ist; und
- eine Bootstrapping-Anordnung, die eine Spannungsbereitstellanordnung zum Bereitstellen einer konstanten Schwebespannung während des Ein-Zustandes aufweist, wobei die Schwebespannung an einem positiven Anschluss und an einem negativen Anschluss der Spannungsbereitstellanordnung bereitgestellt wird;
- wobei die Bootstrapping-Anordnung derart ausgebildet ist, dass während des Ein-Zustandes:
- der positive Anschluss elektrisch mit dem Vorderes-Gate-Kontakt des Schalttransistors und dem Hinteres-Gate-Kontakt des Schalttransistors verbunden ist, und
- der negative Anschluss elektrisch mit dem Source-Kontakt des Schalttransistors verbunden ist;
- wobei die Bootstrapping-Anordnung derart ausgebildet ist, dass während des Aus-Zustandes:
- der positive Anschluss und der negative Anschluss nicht elektrisch mit dem Schalttransistor verbunden sind.
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Die Schwellspannung eines Feldeffekttransistors, im Einzelnen eines NMOS-Transistors, ist die minimale Gate-zu-Source-Spannungsdifferenz, die erforderlich ist, um einen Leitungspfad zwischen dem Source-Kontakt und dem Drain-Kontakt zu erzeugen. Die Schwellspannung (Vth ) des Schalttransistors unter Verwendung von Silizium-auf-Isolator-Technologie weist eine starke Abhängigkeit von der Hinteres-Gate-Vorspannungsspannung aufgrund des Vorhandenseins des Isolators auf, welcher oft eine Vergrabenes-Oxid(BOX)-Schicht ist. Daher kann der Hinteres-Gate-Kontakt eines solchen Schalttransistors effektiv gesteuert werden, um sein Verhalten als Abtastschalter zu verbessern.
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Ein NMOS-Transistor mit vertauschter Wanne ist einer, bei dem das aktive NMOS-Bauelement in einer n-Wanne anstelle eines herkömmlichen p-Substrats oder einer herkömmlichen p-Wanne platziert ist. Somit ist die Wanne „vertauscht“. Die Wahl eines NMOS mit vertauschter Wanne unter Verwendung der Silizium-auf-Isolator-Technologie weist die folgenden Vorteile auf: Die Schwellspannung kann durch den Hinteres-Gate-Kontakt in Silizium-auf-Isolator-Transistoren umfassend gesteuert werden. Da das NMOS-Bauelement bei einem Bulk-NMOS-Transistor in einer p-Wanne platziert ist, wäre somit auch eine tiefe n-Wanne erforderlich, um es von dem p-Typ-Substrat zu isolieren. Dies führt zu mehr parasitären Komponenten an den Wanne-Substrat-Übergängen und auch zu einem zusätzlichen Kostenfaktor aufgrund der Notwendigkeit einer zusätzlichen Maske. Aufgrund einer dicken Isolatorschicht kann eine Spannung in dem Bereich von einigen Volt, beispielsweise bis zu 2 V bei der 22-nm-FDSOI-CMOS-Technologie [2], an dem hinteren Gate des Transistors angelegt werden. Eine positive Spannung des hinteren Gates in Bezug auf die Source führt zu einer Absenkung der Schwellspannung. Dies wird auch als Forward-Body-Biasing (bzw. vorwärts gerichtete Body-Vorspannung) bezeichnet.
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Unter Bootstrapping versteht man im Allgemeinen das Anlegen einer konstanten Spannung zwischen zwei Kontakten eines Bauelementes. Eine Spannung zwischen zwei Kontakten ist eine Schwebespannung, wenn keiner der Kontakte mit einem nicht schwebenden Kontakt, z. B. ein Versorgungsspannungskontakt oder ein Massekontakt, verbunden ist.
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Gemäß der Erfindung wird die durch die Bootstrapping-Anordnung erzeugte Schwebespannung während des Ein-Zustandes nicht nur an dem Vorderes-Gate-Kontakt des Schalttransistors angelegt, sondern auch an dem Hinteres-Gate-Kontakt des Schalttransistors. Mit anderen Worten werden der Vorderes-Gate-Kontakt und der Hinteres-Gate-Kontakt zumindest während des Ein-Zustandes kurzgeschlossen. Mit dieser innovativen Anordnung werden sowohl der Vorderes-Gate-Kontakt als auch der Hinteres-Gate-Kontakt während des Ein-Zustandes an den Source-Kontakt gebootstrappt, wobei eine Spannung angelegt wird, die der Summe der Schwebespannung und einer Spannung des Eingangssignals gleicht.
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Dies führt aus folgenden Gründen zu einer Verbesserung der Leistungsfähigkeit des Schalttransistors: Die Potenzialdifferenz zwischen dem Hinteres-Gate-Kontakt und dem Source-Kontakt ist die Schwebespannung, welche konstant ist. Da es keine Änderung der Schwebespannung bezüglich der Spannung des Eingangssignals gibt, ist auch der Schaltwiderstand während des Ein-Zustandes eingangsunabhängig. Eine positive Spannung zwischen dem Hinteres-Gate-Kontakt und dem Source-Gate-Kontakt führt zu Forward-Body-Biasing des Schalttransistors. Daher wird die Schwellspannung des Schalttransistors während des Ein-Zustandes reduziert, was eine Reduzierung des Schaltwiderstandes während des Ein-Zustandes zur Folge hat. Somit kann ein Zielschaltwiderstand für den Ein-Zustand des Schalttransistors mit einem kleineren Aspektverhältnis (Breite/Länge) erzielt werden. Dies hat die Reduzierung von Flächeabhängigen Problemen wie Taktdurchführung [11] und Ladungseinspeisung [11] zur Folge.
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Gemäß einem bevorzugten Ausführungsbeispiel der Erfindung weist das Schaltbauelement einen Massekontakt zum Bereitstellen einer Massespannung auf;
wobei die Bootstrapping-Anordnung derart ausgebildet ist, dass
während des Ein-Zustandes der Vorderes-Gate-Kontakt des Schalttransistors und der Hinteres-Gate-Kontakt des Schalttransistors nicht elektrisch mit dem Massekontakt verbunden sind;
wobei die Bootstrapping-Anordnung derart ausgebildet ist, dass während des Aus-Zustandes:
- der Vorderes-Gate-Kontakt des Schalttransistors und der Hinteres-Gate-Kontakt des Schalttransistors elektrisch mit dem Massekontakt verbunden sind.
- Aufgrund dieser Merkmale kann der Schaltwiderstand des Schalttransistors während des Aus-Zustandes bei einem Maximalwert stabilisiert werden.
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Gemäß einem bevorzugten Ausführungsbeispiel der Erfindung weist das Schaltbauelement einen Positivversorgungsspannungskontakt zum Bereitstellen einer positiven Versorgungsspannung auf;
wobei die Spannungsbereitstellungsanordnung einen Kondensator aufweist;
wobei der positive Anschluss elektrisch mit einem positiven Kontakt des Kondensators verbunden ist;
wobei der negative Anschluss elektrisch mit einem negativen Kontakt des Kondensators verbunden ist;
wobei die Bootstrapping-Anordnung derart ausgebildet ist, dass während des Ein-Zustandes:
der positive Kontakt des Kondensators nicht elektrisch mit dem Positivversorgungsspannungskontakt verbunden ist, und
der negative Kontakt des Kondensators nicht elektrisch mit dem Massekontakt verbunden ist;
wobei die Bootstrapping-Anordnung derart ausgebildet ist, dass während des Aus-Zustandes:
- der positive Kontakt des Kondensators elektrisch mit dem Positivversorgungsspannungskontakt verbunden ist, und
- der negative Kontakt des Kondensators elektrisch mit dem Massekontakt verbunden ist.
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Diese Merkmale stellen eine einfache und kosteneffektive Implementierung des erfindungsgemäßen Schaltbauelementes bereit.
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Gemäß einem bevorzugten Ausführungsbeispiel der Erfindung weist die Bootstrapping-Anordnung einen ersten Schalter zum elektrischen Verbinden des positiven Kontaktes des Kondensators mit dem Positivversorgungsspannungskontakt auf;
wobei die Bootstrapping-Anordnung einen zweiten Schalter zum elektrischen Verbinden des negativen Kontaktes des Kondensators mit dem Massekontakt aufweist;
wobei die Bootstrapping-Anordnung einen dritten Schalter zum elektrischen Verbinden des positiven Kontaktes des Kondensators mit dem Vorderes-Gate-Kontakt des Schalttransistors und dem Hinteres-Gate-Kontakt des Schalttransistors aufweist;
wobei die Bootstrapping-Anordnung einen vierten Schalter zum elektrischen Verbinden des negativen Kontaktes des Kondensators mit dem Source-Kontakt des Schalttransistors aufweist;
wobei die Bootstrapping-Anordnung einen fünften Schalter zum elektrischen Verbinden des Massekontaktes mit dem Vorderes-Gate-Kontakt des Schalttransistors und dem Hinteres-Gate-Kontakt des Schalttransistors aufweist.
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Diese Merkmale stellen eine einfache und kosteneffektive Implementierung des erfindungsgemäßen Schaltbauelementes bereit.
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Gemäß einem bevorzugten Ausführungsbeispiel der Erfindung werden die Schalter einzeln durch ein oder mehrere binäre Steuersignale gesteuert. Ein binäres Steuersignal ist ein Steuersignal, das zu jedem Zeitpunkt einen Signalpegel aus zwei Signalpegeln bereitstellt. Im Einzelnen können das eine oder die mehreren binären Steuersignale ein oder mehrere Taktsignale aufweisen, die durch einen Takt erzeugt werden, um wiederholt von dem Ein-Zustand in den Aus-Zustand und zurück in den Ein-Zustand zu schalten.
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Gemäß einem bevorzugten Ausführungsbeispiel der Erfindung ist der Schalttransistor ein vollständig verarmter Silizium-auf-Isolator-NMOS-Transistor mit vertauschter Wanne. Es gibt zwei Arten von Silizium-auf-Isolator-Transistoren: teilweise verarmte Silizium-auf-Isolator-Transistoren und vollständig verarmte Silizium-auf-Isolator-Transistoren. Für einen teilweise verarmten Silizium-auf-Isolator-Transistor ist der eingeklemmte Film zwischen dem Gate-Bereich und dem Isolator groß, so dass der Verarmungsbereich nicht den gesamten Film abdecken kann. Im Gegensatz dazu ist der Film bei vollständig verarmten Silizium-auf-Isolator-Transistoren sehr dünn, so dass der Verarmungsbereich den gesamten Film abdecken kann. Der Schalttransistor kann in einem 22-nm-FDSOI-CMOS-Prozess hergestellt werden.
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Gemäß einem bevorzugten Ausführungsbeispiel der Erfindung weist der Schalttransistor einen vergrabenen Isolator auf, wobei der Source-Bereich, der Drain-Bereich und der Gate-Bereich auf einer ersten Seite des vergrabenen Isolators angeordnet sind und wobei die vertauschte Wanne auf einer zweiten Seite des vergrabenen Isolators angeordnet ist.
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Gemäß einem bevorzugten Ausführungsbeispiel der Erfindung weist der Schalttransistor einen Substratbereich auf, wobei der vergrabene Isolator auf einer ersten Seite der vertauschten Wanne angeordnet ist und wobei der Substratbereich auf einer zweiten Seite der vertauschten Wanne angeordnet ist.
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Gemäß einem bevorzugten Ausführungsbeispiel der Erfindung ist der Hinteres-Gate-Kontakt durch eine permanente elektrische Verbindung elektrisch mit dem Vorderes-Gate-Kontakt verbunden. Eine elektrische Verbindung kann als permanent angesehen werden, wenn die Verbindung keine elektrischen Schalter oder andere elektrische Komponenten aufweist, die die elektrische Verbindung trennen oder erneut verbinden könnten.
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Bei einem weiteren Aspekt stellt die Erfindung eine Abtastvorrichtung für einen Analog-Digital-Wandler bereit, wobei die Abtastvorrichtung ein Schaltbauelement gemäß einem der vorhergehenden Ansprüche aufweist.
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Bei einem weiteren Aspekt stellt die Erfindung einen Analog-Digital-Wandler bereit, wobei der Analog-Digital-Wandler eine Abtastvorrichtung gemäß dem vorhergehenden Anspruch aufweist.
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Bevorzugte Ausführungsbeispiele der Erfindung werden im Folgenden unter Bezug auf die beigefügten Zeichnungen besprochen, wobei:
- 1 ein erstes Ausführungsbeispiel eines Schaltbauelementes zum Schalten eines analogen elektrischen Eingangssignals gemäß dem Stand der Technik in einer schematischen Ansicht veranschaulicht;
- 2 ein zweites Ausführungsbeispiel eines Schaltbauelementes zum Schalten eines analogen elektrischen Eingangssignals gemäß dem Stand der Technik in einer schematischen Ansicht veranschaulicht;
- 3 ein Ausführungsbeispiel eines Schalttransistors in einer schematischen Ansicht veranschaulicht, welcher ein herkömmlicher NMOS-Transistor ist, wie in den in 1 und 2 gezeigten Schaltbauelementen verwendet wird;
- 4 ein Ausführungsbeispiel eines Schaltbauelementes zum Schalten eines analogen elektrischen Eingangssignals gemäß der Erfindung als Blockdiagramm veranschaulicht;
- 5 ein Ausführungsbeispiel eines Schalttransistors in einer schematischen Ansicht veranschaulicht, welcher ein Silizium-auf-Isolator-NMOS-Transistor mit vertauschter Wanne ist, wie in den Schaltbauelementen gemäß der Erfindung verwendet wird;
- 6 ein Ausführungsbeispiel eines Schaltbauelementes zum Schalten eines analogen elektrischen Eingangssignals gemäß der Erfindung als Funktionsdiagramm veranschaulicht;
- 7 ein Ausführungsbeispiel eines Schaltbauelementes zum Schalten eines analogen elektrischen Eingangssignals gemäß der Erfindung als Schaltungsdiagramm veranschaulicht; und
- 8 Simulationsergebnisse des Gesamtklirrfaktors des Schaltbauelementes gemäß der Erfindung und des Schaltbauelementes gemäß dem Stand der Technik veranschaulicht.
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Gleiche oder äquivalente Elemente oder Elemente mit gleicher oder äquivalenter Funktionalität werden in der folgenden Beschreibung durch gleiche oder äquivalente Bezugszeichen bezeichnet.
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In der folgenden Beschreibung wird eine Mehrzahl von Details bereitgestellt, um eine umfassendere Erläuterung von Ausführungsbeispielen der vorliegenden Offenbarung bereitzustellen. Jedoch wird es Fachleuten ersichtlich sein, dass Ausführungsbeispiele der vorliegenden Offenbarung ohne diese spezifischen Details ausgeführt werden können. In anderen Fällen sind bekannte Strukturen in Blockdiagrammform und nicht ausführlich gezeigt, um zu vermeiden, dass Ausführungsbeispiele der vorliegenden Offenbarung undeutlich dargestellt werden. Zusätzlich dazu können im Folgenden beschriebene Merkmale der unterschiedlichen Ausführungsbeispiele miteinander kombiniert werden, wenn dies nicht ausdrücklich anders angegeben ist.
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1 veranschaulicht in einer schematischen Ansicht ein erstes Ausführungsbeispiel eines Schaltbauelementes 1 zum Schalten eines analogen elektrischen Eingangssignals IS gemäß dem Stand der Technik. Das Schaltbauelement 1 weist einen Schalttransistor 2 auf, der ein herkömmlicher Bulk-NMOS-Transistor ist, welcher einen Source-Kontakt 3, einen Drain-Kontakt 4, einen Vorderes-Gate-Kontakt 5 und einen Bulk-Kontakt 6 aufweist, der elektrisch mit einem Massekontakt 7 verbunden ist. Ferner weist das Schaltbauelement 1 einen Eingangskontakt 8 zum Empfangen des analogen elektrischen Eingangssignals IS auf, wobei der Eingangskontakt 8 elektrisch mit dem Source-Kontakt 3 des Schalttransistors 2 verbunden ist. Zusätzlich dazu weist das Schaltbauelement 1 einen Ausgangskontakt 9 auf, der ein analoges elektrisches Ausgangssignal OS, das dem anlogen elektrischen Eingangssignal IS entspricht, während des Ein-Zustandes ONS des Schaltbauelementes 1 ausgibt und der das analoge elektrische Ausgangssignal OS während eines Aus-Zustandes OFS des Schaltbauelementes 1 nicht ausgibt, wobei der Ausgangskontakt 9 elektrisch mit dem Drain-Kontakt 4 des Schalttransistors 2 verbunden ist.
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Die Bootstrapping-Anordnung 10 kann eine Gate-Spannung GAV derart an das Gate des Schalttransistors 2 bereitstellen, dass die Gate-Spannung einer Massespannung GRV während des Aus-Zustandes OFS entspricht und dass die die Gate-Spannung GAV der Summe einer Positivversorgungsspannung PSV und des Eingangssignals IS während des Ein-Zustandes ONS gleicht.
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Die Bootstrapping-Anordnung 10 kann durch ein erstes binäres Steuersignal ϕ1, das während des Ein-Zustandes ONS bei einem hohen Pegel und während des Aus-Zustandes OFS bei einem niedrigen Pegel ist, und ein zweites binäres Steuersignal ϕ2, das während des Ein-Zustandes ONS bei einem niedrigen Pegel und während des Aus-Zustandes OFS bei einem hohen Pegel ist, gesteuert werden. Der niedrige Pegel kann für beide Signale ϕ1 und ϕ2 der Massespannung GRV gleichen und der hohe Pegel kann für beide Signale ϕ1 und ϕ2 der Positivversorgungsspannung PSV gleichen.
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Bei dem Ausführungsbeispiel aus 1 ist der Bulk-Kontakt 6, der elektrisch mit einer durch ein Substrat des Schalttransistors 2 gebildeten p-Wanne verbunden ist, permanent mit dem Massekontakt 7 verbunden. Ein Nachteil eines solchen Ausführungsbeispiels besteht darin, dass Bootstrapping in diesem Fall den Schaltwiderstand des Schalttransistors 2 während des Ein-Zustandes nur teilweise unabhängig von der Spannung des Eingangssignals IS ONS gestalten kann (siehe auch [5]). Aufgrund der Abhängigkeit der Schwellspannung von der Spannung über dem Eingangssignal IS weist der Schaltwiderstand während des Ein-Zustandes ONS weiterhin eine nicht lineare Abhängigkeit von der Spannung des Eingangssignals IS auf. Diese Änderung der Schwellspannung, die von der Spannungsänderung zwischen dem Source-Kontakt und dem Bulk-Kontakt abhängt, wird auch als „Body-Effekt“ bezeichnet.
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2 veranschaulicht in einer schematischen Ansicht ein zweites Ausführungsbeispiel eines Schaltbauelementes zum Schalten eines analogen elektrischen Eingangssignals gemäß dem Stand der Technik. Das zweite Ausführungsbeispiel basiert auf dem ersten Ausführungsbeispiel. Jedoch unterscheidet sich das zweite Ausführungsbeispiel von dem ersten Ausführungsbeispiel darin, dass der Bulk-Kontakt 6 nicht permanent mit dem Massekontakt 7 verbunden ist, wie dies bei dem ersten Ausführungsbeispiel der Fall ist. Bei dem zweiten Ausführungsbeispiel ist der Bulk-Kontakt 6 während des Ein-Zustandes ONS über einen Schalter 11 mit dem Source-Kontakt 3 des Schalttransistors 2 verbunden. Der Schalter 11 wird durch ein erstes binäres Steuersignal ϕ1 derart gesteuert, dass der Schalter 11 dann geschlossen ist, wenn das erste binäre Steuersignal ϕ1 bei dem hohen Pegel ist. Ansonsten ist der Bulk-Kontakt 6 während des Aus-Zustandes OFS über einen weiteren Schalter 12 mit dem Massekontakt 7 verbunden. Der weitere Schalter 12 wird durch das zweite binäre Steuersignal ϕ2 derart gesteuert, dass der Schalter 12 dann geschlossen ist, wenn das zweite binäre Steuersignal ϕ2 bei dem hohen Pegel ist.
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Bei dem Ausführungsbeispiel aus 2 ist der Bulk-Kontakt 6 elektrisch mit einer p-Wanne verbunden, die durch eine tiefe n-Wanne elektrisch von dem p-Substrat des Schalttransistors 2 isoliert ist. Der Bulk-Kontakt ist während des Aus-Zustandes mit dem Massekontakt 6 kurzgeschlossen, wenn der Schalttransistor 2 nicht leitet. Auf diese Weise wird der „Body-Effekt“ vermieden und ein eingangsunabhängiger Schaltwiderstand wird während des Ein-Zustandes erhalten. Jedoch führt die tiefe n-Wanne, die erforderlich ist, um die p-Wanne von dem p-Typ-Substrat zu isolieren, zu weiteren parasitären Komponenten und außerdem zu zusätzlichen Kosten aufgrund der Notwendigkeit einer zusätzlichen Maske.
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3 veranschaulicht in einer schematischen Ansicht ein Ausführungsbeispiel eines Schalttransistors 2, der ein herkömmlicher Bulk-NMOS-Transistor 2 ist, wie in dem in 1 gezeigten Schaltbauelement 1 verwendet wird. Der Source-Kontakt 3 ist elektrisch mit einem Source-Bereich 13 verbunden, der Drain-Kontakt 4 ist elektrisch mit einem Drain-Bereich 14 verbunden, der Vorderes-Gate-Kontakt 5 ist elektrisch mit einem Gate-Bereich 15 verbunden und der Bulk-Kontakt 6 ist elektrisch mit einem Bulk-Bereich 16 verbunden. Der Bulk-NMOS-Transistor 2 würde eine zusätzliche tiefe n-Wanne erfordern, um einen oberen Abschnitt des Bulk-Bereiches 16, der als p-Wanne dient, von einem unteren Abschnitt des Bulk-Bereiches 16, der als Masse dient, zu isolieren, falls der Schalttransistor 2 in dem Schaltbauelement 1 aus 2 verwendet werden sollte.
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4 veranschaulicht ein Ausführungsbeispiel eines Schaltbauelementes 1 zum Schalten eines analogen elektrischen Eingangssignals gemäß der Erfindung als Blockdiagramm. Das Schaltbauelement 1 weist folgende Merkmale auf:
- einen Schalttransistor 17, der ein Silizium-auf-Isolator-NMOS-Transistor 17 mit vertauschter Wanne ist, welcher einen Source-Kontakt 3, der elektrisch mit einem Source-Bereich 13 verbunden ist, einen Drain-Kontakt 4, der elektrisch mit einem Drain-Bereich 14 verbunden ist, einen Vorderes-Gate-Kontakt 5, der elektrisch mit einem Gate-Bereich 15 verbunden ist, und einen Hinteres-Gate-Kontakt 18 aufweist, der elektrisch mit einer vertauschten Wanne 19 verbunden ist;
- einen Eingangskontakt 8 zum Empfangen des analogen elektrischen Eingangssignals IS, wobei der Eingangskontakt 8 elektrisch mit dem Source-Kontakt 3 des Schalttransistors 17 verbunden ist;
- einen Ausgangskontakt 9 zum Ausgeben eines analogen elektrischen Ausgangssignals OS, das dem analogen elektrischen Eingangssignal IS entspricht, während eines Ein-Zustandes ONS des Schaltbauelementes 1 und zum Nicht-Ausgeben des analogen elektrischen Ausgangssignals OS während eines Aus-Zustandes OFS des Schaltbauelementes 1, wobei der Ausgangskontakt 9 elektrisch mit dem Drain-Kontakt 4 des Schalttransistors 17 verbunden ist; und
- eine Bootstrapping-Anordnung 10, die eine Spannungsbereitstellanordnung 23 zum Bereitstellen einer konstanten Schwebespannung FV während des Ein-Zustandes ONS aufweist, wobei die Schwebespannung FV an einem positiven Anschluss 24 und an einem negativen Anschluss 25 der Spannungsbereitstellanordnung 23 bereitgestellt wird;
- wobei die Bootstrapping-Anordnung 10 derart ausgebildet ist, dass während des Ein-Zustandes ONS:
- der positive Anschluss 24 elektrisch mit dem Vorderes-Gate-Kontakt 5 des Schalttransistors 17 und mit dem Hinteres-Gate-Kontakt 18 des Schalttransistors 17 verbunden ist, und
- der negative Anschluss 25 elektrisch mit dem Source-Kontakt 3 des Schalttransistors 17 verbunden ist;
- wobei die Bootstrapping-Anordnung 10 derart ausgebildet ist, dass während des Aus-Zustandes OFS:
- der positive Anschluss 24 und der negative Anschluss 25 nicht elektrisch mit dem Schalttransistor 17 verbunden sind.
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Die Parasitärdiode 20, die an dem Übergang zwischen der n-Wanne und dem p-Substrat des NMOS gebildet ist, ist auch in der Veranschaulichung gezeigt.
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Die Bootstrapping-Anordnung 10 kann an dem Gate-Kontakt 5 des Schalttransistors 17 derart eine Gate-Spannung GAV bereitstellen, dass die Gate-Spannung GAV einer Massespannung GRV während des Aus-Zustandes OFS gleicht und dass die Gate-Spannung GAV während des Ein-Zustandes ONS einer Summe einer Positivversorgungsspannung PSV und dem Eingangssignal IS gleicht.
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Die Bootstrapping-Anordnung 10 kann durch ein erstes binäres Steuersignal ϕ1, das während des Ein-Zustandes ONS bei einem hohen Pegel und während des Aus-Zustandes OFS bei einem niedrigen Pegel ist, und ein zweites binäres Steuersignal ϕ2, das während des Ein-Zustandes ONS bei einem niedrigen Pegel und während des Aus-Zustandes OFS bei einem hohen Pegel ist, gesteuert werden. Der niedrige Pegel kann für beide Signale ϕ1 und ϕ2 der Massespannung GRV gleichen und der hohe Pegel kann für beide Signale ϕ1 und ϕ2 der Positivversorgungsspannung PSV gleichen.
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Durch das Steuern des hinteren Gates des NMOS-Schalttransistors 17, kann die herkömmliche Schalt-Bootstrapping-Technik [3] verbessert werden, indem eine hohe Linearitätsleistungsfähigkeit des Schalttransistors 17 über einen breiten Signalhub hinweg erhalten wird.
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Gemäß der Erfindung wird die durch die Bootstrapping-Anordnung 10 erzeugte Schwebespannung FV während des Ein-Zustandes ONS nicht nur an dem Vorderes-Gate-Kontakt 5 des Schalttransistors 17 angelegt, sondern auch an dem Hinteres-Gate-Kontakt 18 des Schalttransistors 17. Mit anderen Worten werden der Vorderes-Gate-Kontakt 5 und der Hinteres-Gate-Kontakt 18 zumindest während des Ein-Zustandes ONS kurzgeschlossen. Mit dieser innovativen Anordnung werden sowohl der Vorderes-Gate-Kontakt 5 als auch der Hinteres-Gate-Kontakt 18 während des Ein-Zustandes ONS an den Source-Kontakt 3 gebootstrappt, wobei eine Spannung angelegt wird, die der Summe der Schwebespannung FV und einer Spannung des Eingangssignals IS gleicht.
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Dies führt aus folgenden Gründen zu einer Verbesserung der Leistungsfähigkeit des Schalttransistors 17: Die Potenzialdifferenz zwischen dem Hinteres-Gate-Kontakt 18 und dem Source-Kontakt 3 ist die Schwebespannung FV, welche konstant ist. Da es keine Änderung der Schwebespannung bezüglich der Spannung des Eingangssignals IS gibt, ist auch der Schaltwiderstand während des Ein-Zustandes ONS eingangsunabhängig. Eine positive Spannung zwischen dem Hinteres-Gate-Kontakt 18 und dem Source-Gate-Kontakt 3 führt zu Forward-Body-Biasing des Schalttransistors 17. Daher wird die Schwellspannung des Schalttransistors 17 während des Ein-Zustandes ONS reduziert, was eine Reduzierung des Schaltwiderstandes während des Ein-Zustandes ONS zur Folge hat. Somit kann ein Zielschaltwiderstand für den Ein-Zustand des Schalttransistors 17 mit einem kleineren Aspektverhältnis (Breite/Länge) erzielt werden. Dies hat die Reduzierung von Transistorfläche-abhängigen Problemen wie Taktdurchführung [11] und Ladungseinspeisung [11] zur Folge.
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Gemäß einem bevorzugten Ausführungsbeispiel der Erfindung weist das Schaltbauelement 1 einen Massekontakt 7 zum Bereitstellen einer Massespannung GRV auf;
wobei die Bootstrapping-Anordnung 10 derart ausgebildet ist, dass
während des Ein-Zustandes ONS der Vorderes-Gate-Kontakt 5 des Schalttransistors 17 und der Hinteres-Gate-Kontakt 18 des Schalttransistors 17 nicht elektrisch mit dem Massekontakt 7 verbunden sind;
wobei die Bootstrapping-Anordnung 10 derart ausgebildet ist, dass während des Aus-Zustandes OFS:
- der Vorderes-Gate-Kontakt 5 des Schalttransistors 17 und der Hinteres-Gate-Kontakt 18 des Schalttransistors 17 elektrisch mit dem Massekontakt 7 verbunden sind.
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Gemäß einem bevorzugten Ausführungsbeispiel der Erfindung ist der Hinteres-Gate-Kontakt 18 durch eine permanente elektrische Verbindung 21 elektrisch mit dem Vorderes-Gate-Kontakt 5 verbunden.
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Bei einem weiteren Aspekt stellt die Erfindung eine Abtastvorrichtung für einen Analog-Digital-Wandler bereit, wobei die Abtastvorrichtung ein Schaltbauelement 1 gemäß der Erfindung aufweist.
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Bei einem weiteren Aspekt stellt die Erfindung einen Analog-Digital-Wandler bereit, wobei der Analog-Digital-Wandler eine Abtastvorrichtung gemäß der Erfindung aufweist.
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5 veranschaulicht in einer schematischen Ansicht ein Ausführungsbeispiel eines Schalttransistors, der ein Silizium-auf-Isolator-NMOS-Transistor mit vertauschter Wanne ist, wie in den Schaltbauelementen gemäß der Erfindung verwendet wird.
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Gemäß einem bevorzugten Ausführungsbeispiel der Erfindung ist der Schalttransistor 17 ein vollständig verarmter Silizium-auf-Isolator-NMOS-Transistor 17 mit vertauschter Wanne. Die Vollständig-verarmte-Silizium-auf-Isolator-Technologie hat sich als kosteneffektive fortgeschrittene Prozessoption einen Namen gemacht, die mehrere Vorteile über ihre Bulk-Gegenstücke bereitstellt [1, 2].
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Die Vollständig-verarmte-Silizium-auf-Isolator-Technologie sieht Bauelemente vor, die in einem planaren Prozess mit einem Siliziumfilm mit einer Dicke von weniger als 7 nm auf einer vergrabenen Oxidschicht 22 hergestellt werden [2]. 5 zeigt den Querschnitt von Vorrichtungen in Vollständig-verarmte-Silizium-auf-Isolator-Technologie. Aufgrund der vergrabenen Oxidschicht 22 zeigen diese Vorrichtungen reduzierte Leckströme und stellen eine Robustheit gegenüber einem Latch-up-Effekt bereit. Die vergrabene Oxidschicht 22 isoliert den Wannenkontakt 18 der Vorrichtung.
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Dieser Kontakt wird als der Hinteres-Gate-Kontakt 18 bezeichnet, wohingegen der herkömmliche Gate-Kontakt über dem dünnen Gate-Oxid als der Vorderes-Gate-Kontakt 5 bezeichnet wird. Ein umfassenderer Bereich an Spannungen kann an den Hinteres-Gate-Kontakt 18 angelegt werden, um die Schwellspannung des Transistors 17 derart zu steuern, dass ein Gleichgewicht zwischen einer optimalen Leistungsfähigkeit und einer Leistungseffizienz gemäß den Anforderungen der Anwendungen erhalten werden kann.
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Obwohl die vorgeschlagene Gestaltung für einen vollständig verarmten Silizium-auf-Isolator-Transistor verifiziert ist, kann derselbe Gedanke auch auf andere Arten von Silizium-auf-Isolator-basierten Transistoren angewendet werden, beispielsweise teilweise dotierte Silizium-auf-Isolator-Transistoren.
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Gemäß einem bevorzugten Ausführungsbeispiel der Erfindung weist der Schalttransistor 17 einen vergrabenen Isolator 22 auf, wobei der Source-Bereich 13, der Drain-Bereich 14 und der Gate-Bereich 15 auf einer ersten Seite des vergrabenen Isolators 22 angeordnet sind und wobei die vertauschte Wanne 1 auf einer zweiten Seite des vergrabenen Isolators 22 angeordnet ist.
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Gemäß einem bevorzugten Ausführungsbeispiel der Erfindung weist der Schalttransistor 17 einen Substrat-Bereich 16 auf, wobei der vergrabene Isolator 22 auf einer ersten Seite der vertauschten Wanne 16 angeordnet ist und wobei der Substrat-Bereich 16 auf einer zweiten Seite der vertauschten Wanne 16 angeordnet ist.
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Ein NMOS-Transistor mit vertauschter Wanne unter Verwendung von 22-nm-FDSOI-Technologie kann als der Schalttransistor 17 verwendet werden. Ein NMOS-Transistor mit vertauschter Wanne ist einer, bei dem das aktive NMOS-Bauelement in einer n-Wanne anstelle eines herkömmlichen p-Substrats oder einer herkömmlichen p-Wanne platziert ist.
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Somit ist die Wanne „vertauscht“. Die Wahl eines NMOS mit vertauschter Wanne in FDSOI weist die folgenden Vorteile auf: Die Schwellspannung kann durch den Hinteres-Gate-Kontakt 18 in Silizium-auf-Isolator-Transistoren mit vertauschter Wanne umfassend gesteuert werden. Da Bulk-NMOS-Transistoren in einer p-Wanne platziert sind, wäre somit auch eine tiefe n-Wanne erforderlich, um den Hinteres-Gate-Kontakt von dem p-Typ-Substrat zu isolieren. Dies würde zu mehr parasitären Komponenten an den Wanne-Substrat-Übergängen und auch zu einem zusätzlichen Kostenfaktor aufgrund der Notwendigkeit einer zusätzlichen Maske führen. Aufgrund einer dicken Isolatorschicht, z. B. eine vergrabene Oxidschicht, kann eine Spannung von bis zu 2 V an dem hinteren Gate des Transistors 17 angelegt werden [2]. Eine positive Spannung des Hinteres-Gate-Kontakt 18 in Bezug auf die Source 3 führt zu einer Absenkung der Schwellspannung. Dies wird auch als Forward-Body-Biasing bezeichnet.
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6 veranschaulicht ein Ausführungsbeispiel eines Schaltbauelementes zum Schalten eines analogen elektrischen Eingangssignals gemäß der Erfindung als Funktionsdiagramm.
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Gemäß einem bevorzugten Ausführungsbeispiel der Erfindung weist das Schaltbauelement 1 einen Positivversorgungsspannungskontakt 26 zum Bereitstellen einer positiven Versorgungsspannung PSV auf;
wobei die Spannungsbereitstellungsanordnung 23 einen Kondensator 26 aufweist;
wobei der positive Anschluss 24 elektrisch mit einem positiven Kontakt 28 des Kondensators 27 verbunden ist;
wobei der negative Anschluss 25 elektrisch mit einem negativen Kontakt 29 des Kondensators 27 verbunden ist;
wobei die Bootstrapping-Anordnung 10 derart ausgebildet ist, dass während des Ein-Zustandes ONS:
- der positive Kontakt 28 des Kondensators 27 nicht elektrisch mit dem Positivversorgungsspannungskontakt 26 verbunden ist, und
- der negative Kontakt 29 des Kondensators 27 nicht elektrisch mit dem Massekontakt 7 verbunden ist;
- wobei die Bootstrapping-Anordnung 10 derart ausgebildet ist, dass während des Aus-Zustandes OFS:
- der positive Kontakt 28 des Kondensators 27 elektrisch mit dem Positivversorgungsspannungskontakt 26 verbunden ist, und
- der negative Kontakt 29 des Kondensators 27 elektrisch mit dem Massekontakt 7 verbunden ist.
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Gemäß einem bevorzugten Ausführungsbeispiel der Erfindung weist die Bootstrapping-Anordnung 10 einen ersten Schalter 30 zum elektrischen Verbinden des positiven Kontaktes 28 des Kondensators 27 mit dem Positivversorgungsspannungskontakt 25 auf;
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Gemäß einem bevorzugten Ausführungsbeispiel der Erfindung weist die Bootstrapping-Anordnung 10 einen ersten Schalter 30 zum elektrischen Verbinden des positiven Kontaktes 28 des Kondensators 27 mit dem Positivversorgungsspannungskontakt 25 auf;
wobei die Bootstrapping-Anordnung 10 einen zweiten Schalter 31 zum elektrischen Verbinden des negativen Kontaktes 29 des Kondensators 27 mit dem Massekontakt 7 aufweist;
wobei die Bootstrapping-Anordnung 10 einen dritten Schalter 32 zum elektrischen Verbinden des positiven Kontaktes 28 des Kondensators 27 mit dem Vorderes-Gate-Kontakt 5 des Schalttransistors 17 und dem Hinteres-Gate-Kontakt 18 des Schalttransistors 17 aufweist;
wobei die Bootstrapping-Anordnung 10 einen vierten Schalter 33 zum elektrischen Verbinden des negativen Kontaktes 29 des Kondensators 27 mit dem Source-Kontakt 3 des Schalttransistors 17 aufweist;
wobei die Bootstrapping-Anordnung 10 einen fünften Schalter 34 zum elektrischen Verbinden des Massekontaktes 7 mit dem Vorderes-Gate-Kontakt 5 des Schalttransistors 17 und dem Hinteres-Gate-Kontakt 18 des Schalttransistors 17 aufweist.
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Wie zuvor erwähnt, wird vorgeschlagen, den NMOS-Schalttransistor 17 derart zu implementieren, dass derselbe eine vertauschte Wanne 19 aufweist, wobei der Hinteres-Gate-Kontakt 18 und der Vorderes-Gate-Kontakt 5 zusammen kurzgeschlossen sind, somit könnte das Schaltbauelement „Hinteres-Gate- und Vorderes-Gate-Bootstrapping-Schalter“ heißen. Die Parasitärdiode 20, die an dem Übergang zwischen der n-Wanne und dem p-Substrat des NMOS gebildet ist, ist auch in der Veranschaulichung gezeigt. Während der nichtleitenden Aus-Stufe OFS sind der erste Schalter 30 und der zweite Schalter 31 geschlossen und der Kondensator 27 ist auf die Positivversorgungsspannung geladen. Während der leitenden An-Stufe ONS ist der Kondensator 27 zwischen die Gate-Kontakte 5 und 18 und den Source-Kontakt des Schalttransistors 17 durch den dritten Schalter 32 und den vierten Schalter 33 geschaltet. Dies hat das Bootstrapping des Vorderes-Gate-Kontaktes 5 und des Hinteres-Gate-Kontaktes 18 zu dem Source-Kontakt 3 zur Folge. Diese Topologie verbessert aufgrund folgender zwei Gründe die Schaltlinearität im Vergleich zu dem herkömmlichen Bootstrapping-Schalter, wo nur der Vorderes-Gate-Kontakt 5 zu dem Source-Kontakt 3 gebootstrappt ist:
- i) Forward-Body-Biasing reduziert die Schwellspannung, wodurch der Schaltwiderstand des Schalttransistors 17 während des Ein-Zustandes reduziert wird, und
- ii) da der Hinteres-Gate-Kontakt 18 außerdem das Eingangssignal IS nachverfolgt, werden Schwellspannungsänderungen entfernt, die von dem Eingangssignal IS abhängen, was einen eingangsunabhängigen Schaltwiderstand während des Ein-Zustandes zur Folge hat. Zusätzlich dazu ermöglicht es die Reduzierung der Schwellspannung aufgrund des Forward-Body-Biasing während des Ein-Zustandes, dass der Schalttransistor 17 während des Ein-Zustandes einen niedrigen Schaltwiderstand mit einem relativen kleinen Aspektverhältnis (Breite/Länge) aufweist.
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Gemäß einem bevorzugten Ausführungsbeispiel der Erfindung werden die Schalter 30, 31, 32, 33, 34 durch einen oder mehrere binäre Steuersignale ϕ1, ϕ2 gesteuert.
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7 veranschaulicht ein Ausführungsbeispiel eines Schaltbauelementes 1 zum Schalten eines analogen elektrischen Eingangssignals IS gemäß der Erfindung als Schaltungsdiagramm. Die Bootstrapping-Anordnung 10 ähnelt den Bootstrapping-Anordnungen, die in [6] und [12] beschrieben sind. Jedoch wird die Leistungsfähigkeit des vorgeschlagenen Schaltbauelementes 1 dadurch verbessert, dass eine derartige Bootstrapping-Anordnung 10 mit einem hierin beschriebenen Schalttransistor 17 kombiniert wird. Das Schaltungsdiagramm aus 7 und das Funktionsdiagramm aus 6 stellen dasselbe Schaltbauelement 1 dar. Jedoch ist zu beachten, dass das Schaltungsdiagramm aus 7 lediglich ein Beispiel für eine Implementierung des Schaltbauelementes gemäß dem Blockdiagramm aus 6 ist.
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Um das Schaltschema des vorgeschlagenen Bootstrapping-Schaltbauelementes 1 zu implementieren, kann eine Topologie gewählt werden, die der in [6] dargestellten ähnelt, da diese keine zusätzliche Taktverstärkung erfordert. 7 veranschaulicht die Implementierung der Schalttopologien. Aufgrund der Erzeugung interner Spannungspegel über die Positivversorgungsspannung PSV hinaus besteht eine wesentliche Herausforderung der Schaltungsimplementierung der Schalt-Bootstrapping-Topologie besteht darin, einen zuverlässigen Betrieb aller Schalter 30, 31, 32, 33, 34 aufrechtzuerhalten. Aufgrund des vergrabenen Isolators 22 können die Hinteres-Gate-Kontakte 18 der Silizium-auf-Isolator-Transistoren 17 Spannungspegel von bis zu 2 V unterstützen. Da die internen Spannungspegel unter dieser Grenze liegen, kann der Hinteres-Gate-Kontakt 18 des Transistors 17 mit dem Massekontakt 7 kurzgeschlossen werden, ohne dass es zu einem dielektrischen Zusammenbruch kommt.
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Der erste Schalter 30 ist als PMOS-Transistor 35 realisiert. Ferner ist der zweite Schalter 31 als NMOS-Transistor 36 realisiert. Der dritte Schalter 32 entspricht einem PMOS-Transistor 37. Der vierte Schalter 33 wird durch einen NMOS-Transistor 38 dargestellt und der fünfte Schalter 34 durch einen NMOS-Transistor 40. Der NMOS-Transistor 39 stellt einen zuverlässigen Betrieb des NMOS-Transistors 40 sicher, indem derselbe ihn vor Spannungspegeln über die Positivversorgungsspannung PSV hinweg schützt.
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Jeder der Transistoren 35, 36, 37, 38, 39, 40, 41, 42 kann ein FDSOI-Transistor 35, 36, 37, 38, 39, 40, 41, 42 sein, so dass der Hinteres-Gate-Kontakt von jedem der Transistoren 35, 36, 37, 38, 39, 40, 41, 42 mit dem Massekontakt kurzgeschlossen werden kann, ohne einen dielektrischen Zusammenbruch zu bewirken.
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Um den PMOS-Transistor 37 während des Ein-Zustandes ONS und des Aus-Zustandes OFS ausreichend einzuschalten beziehungsweise auszuschalten, wird das Gate des PMOS-Transistors 37 mithilfe des PMOS-Transistors 41, des NMOS-Transistors 42 und des NMOS-Transistors 43 gesteuert. Also entspricht der PMOS-Transistor 37 in 7 dem ersten Schalter 32 in 6. Obwohl der PMOS-Transistor 41, der NMOS-Transistor 42 und der NMOS-Transistor 43 keinem der Schalter 30, 31, 32, 33 und 34 aus 6 entsprechen, sind sie für den zuverlässigen Betrieb des PMOS-Transistors 37 erforderlich.
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Das Gate von 38 wird auch durch dasselbe Signal wie das Gate des Schalttransistors 17 gesteuert.
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Wie in 6 gezeigt ist, erfährt der Anschluss des Schaltbauelementes 34, welches während des Ein-Zustandes ONS nicht mit dem Massekontakt 7 kurzgeschlossen ist, eine Spannung der Summe der positiven Versorgungsspannung PSV und der Spannung des Eingangssignals IS während des Ein-Zustandes ONS, da die Schwebespannung FV des Kondensators denselben Wert wie die positive Versorgungsspannung PSV aufweist. Dies kann zu Problemen in Bezug auf die Verlässlichkeit führen, wenn der Schalter 34 lediglich mit einem NMOS-Transistor 40 implementiert ist. Dies liegt daran, dass während des Ein-Zustandes ONS für positive Werte der Spannung des Eingangssignals IS eine Potenzialdifferenz größer als die nominale positive Versorgungsspannung PSV über das Gate-Oxid und den Kanal des NMOS-Transistors 40 hinweg vorliegt. Um dieses Problem zu lösen, wird der NMOS-Transistor 39 hinzugefügt, dessen Gate mit dem Positivspannungsversorgungskontakt 26 kurzgeschlossen ist, wie in 7 gezeigt ist. Dies ermöglicht es, dass die Summe der positiven Versorgungsspannung PSV und der Spannung des Eingangssignals IS während des Ein-Zustandes ONS teilweise über den NMOS-Transistor 39 hinweg abfällt. Somit werden das Gate-Oxid und der Kanal des NMOS-Transistors 40 elektrisch nicht überbeansprucht.
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8 veranschaulicht Simulationsergebnisse des Gesamtklirrfaktors des Schaltbauelementes 1 gemäß der Erfindung und des Schaltbauelementes 1 gemäß dem Stand der Technik. Eine erste Kurve CU1 zeigt den Gesamtklirrfaktor des Schaltbauelementes 1 gemäß der Erfindung in Abhängigkeit von der Spitze-zu-Spitze-Amplitude des Eingangssignals IS. Eine zweite Kurve CU2 zeigt den Gesamtklirrfaktor des Schaltbauelementes 1 gemäß dem Stand der Technik in Abhängigkeit von der Spitze-zu-Spitze-Amplitude des Eingangssignals IS.
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Zur Verifizierung der Leistungsfähigkeit wird eine grundlegende differenzielle Abtast- und Halteschaltung verwendet, die aus dem Schaltbauelement 1 und einem Lastkondensator besteht. Die Breite des jeweiligen Schalttransistors 2 beziehungsweise 17 wird für die minimale Kanallänge bestimmt, um während des Ein-Zustandes ONS ungefähr einen Widerstand von 300 Ω für einen 5-pF-Lastkondensator getaktet mit einer Nyquist-Abtastfrequenz von 20 MHz zu erzielen. Die nominale positive Versorgungsspannung PSV beträgt 0,8 V und die Eingangseigenmodenspannung beträgt 400 nV. 8 zeigt den Gesamtklirrfaktor des abgetasteten Signals OS berechnet für das Eingangssignal IS mit einer Frequenz von 9,5 MHz, was in der Nähe der Nyquist-Bandbreite liegt, über einen weiten Amplitudenbereich hinweg. Aus dem Diagramm ist ersichtlich, dass im Vergleich zu dem herkömmlichen Schaltbauelement 1 durch das Schaltbauelement 1 gemäß der Erfindung eine wesentliche Verbesserung der Linearität bei der Leitung erzielt wird.
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Die obige Beschreibung ist lediglich veranschaulichend, und es ist zu beachten, dass Modifizierungen und Änderungen der hierin beschriebenen Anordnungen und Details für Fachleute ersichtlich sind. Es ist daher beabsichtigt, dass die vorliegende Erfindung nur durch den Umfang der nachfolgenden Ansprüche und nicht durch die oben beschriebenen und erläuterten Einzelheiten beschränkt ist.
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Die Forschung, die zu diesen Ergebnissen geführt hat, wurde von der Europäischen Union gefördert.
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Bezugszeichenliste
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- 1.
- Schaltbauelement
- 2
- Schalttransistor, der ein herkömmlicher Bulk-NMOS-Transistor ist
- 3
- Source-Kontakt
- 4
- Drain-Kontakt
- 5
- Vorderes-Gate-Kontakt
- 6.
- Bulk-Kontakt
- 7
- Masse-Kontakt
- 8
- Eingangskontakt
- 9
- Ausgangskontakt
- 10
- Bootstrapping-Anordnung
- 11
- Schalter
- 12
- Schalter
- 13
- Source-Bereich
- 14
- Drain-Bereich
- 15
- Gate-Bereich
- 16
- Bulk-Bereich
- 17
- Schalttransistor, der ein Silizium-auf-Isolator-NMOS-Transistor mit vertauschter Wanne ist
- 18
- Hinteres-Gate-Kontakt
- 19
- vertauschte Wanne
- 20
- Parasitärdiode
- 21
- permanente elektrische Verbindung
- 22
- vergrabener Isolator
- 23
- Spannungsbereitstellungsanordnung
- 24
- positiver Anschluss
- 25
- negativer Anschluss
- 26
- Positivspannungsversorgungskontakt
- 27
- Kondensator
- 28
- Positivkontakt
- 29
- Negativkontakt
- 30
- erster Schalter
- 31
- zweiter Schalter
- 32
- dritter Schalter
- 33
- vierter Schalter
- 34
- fünfter Schalter
- 35
- PMOS-Transistor
- 36
- NMOS-Transistor
- 37
- PMOS-Transistor
- 38
- NMOS-Transistor
- 39
- NMOS-Transistor
- 40
- NMOS-Transistor
- 41
- PMOS-Transistor
- 42
- NMOS-Transistor
- 43
- NMOS-Transistor
- IS
- Eingangssignal
- OS
- Ausgangssignal
- ONS
- Ein-Zustand
- OFS
- Aus-Zustand
- GAV
- Gate-Spannung
- GRV
- Masse-Spannung
- PSV
- positive Versorgungsspannung
- ϕ1
- erstes binäres Steuersignal
- ϕ2
- zweite binäre Steuersignale
- FV
- Schwebespannung
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Bibliografie:
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- [1] O. Weber et al., „14nm FDSOI technology for high speed and energy efficient applications," 2014 Symposium on VLSI Technology (VLSI-Technology): Digest of Technical Papers, Honolulu, HI, 2014, Seiten 1-2.
- [2] R. Carter et al., „22nm FDSOI technology for emerging mobile, Internet-of-Things, and RF applications," 2016 IEEE International Electron Devices Meeting (IEDM), San Francisco, CA, 2016, Seiten. 2.2.1-2.2.4.
- [3] B. Razavi, „The Bootstrapped Switch [A Circuit for All Seasons]," in IEEE Solid-State Circuits Magazine, Ausgabe 7, Nr. 3, Seiten 12-15, Sommer 2015.
- [4] U. Moon et al., „Switched-capacitor circuit techniques in submicron low-voltage CMOS," VLSI and CAD, 1999. ICVC '99. 6th International Conference on, Seoul, 1999, Seiten 349-358.
- [5] J. Steensgaard, „Bootstrapped low-voltage analog switches," Circuits and Systems, 1999. ISCAS '99. Proceedings of the 1999 IEEE International Symposium on, Orlando, FL, 1999, Seiten 29-32, Ausgabe 2.
- [6] M. Dessouky and A. Kaiser, „Input switch configuration suitable for rail-to-rail operation of switched op amp circuits," in Electronics Letters, Ausgabe 35, Nr. 1, Seiten 8-10, 7. Januar 1999.
- [7] J. Brunsilius et al., „A 16b 80MS/s 100mW 77.6dB SNR CMOS pipeline ADC," 2011 IEEE International Solid-State Circuits Conference, San Francisco, CA, 2011, Seiten 186-188.
- [8] B. Nikolic et al., Circuit Design in Nanoscale FDSOI Technologies, MIEL 2014, Belgrade, Serbia, 12.-14. Mai 2014.
- [9] UTBB-FDSOI Design & Migration Methodology, STMicroelectronics
- [10] Huang, Guanzhong, and Pingfen Lin. „A fast bootstrapped switch for high-speed highresolution A/D converter." Circuits and Systems (APCCAS), 2010 IEEE Asia Pacific Conference on. IEEE, 2010.
- [11] U.C. Berkeley, EE247, Lecture 19, ADC Converters, Vorlesungmitschriften, 2006.
- [12] Chun-Cheng Liu, Soon-Jyh Chang, Guan-Ying Huang, Ying-Zu Lin „A 10-bit 50-MS/s SAR ADC With a Monotonic Capacitor Switching Procedure", in IEEE Journal of Solid-State Circuits, Band: 45, Ausgabe: 4, April 2010.
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ZITATE ENTHALTEN IN DER BESCHREIBUNG
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Zitierte Nicht-Patentliteratur
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- O. Weber et al., „14nm FDSOI technology for high speed and energy efficient applications,“ 2014 Symposium on VLSI Technology (VLSI-Technology): Digest of Technical Papers, Honolulu, HI, 2014, Seiten 1-2 [0069]
- R. Carter et al., „22nm FDSOI technology for emerging mobile, Internet-of-Things, and RF applications,“ 2016 IEEE International Electron Devices Meeting (IEDM), San Francisco, CA, 2016, Seiten. 2.2.1-2.2.4 [0069]
- B. Razavi, „The Bootstrapped Switch [A Circuit for All Seasons],“ in IEEE Solid-State Circuits Magazine, Ausgabe 7, Nr. 3, Seiten 12-15, Sommer 2015 [0069]
- U. Moon et al., „Switched-capacitor circuit techniques in submicron low-voltage CMOS,“ VLSI and CAD, 1999. ICVC '99. 6th International Conference on, Seoul, 1999, Seiten 349-358 [0069]
- J. Steensgaard, „Bootstrapped low-voltage analog switches,“ Circuits and Systems, 1999. ISCAS '99. Proceedings of the 1999 IEEE International Symposium on, Orlando, FL, 1999, Seiten 29-32, Ausgabe 2 [0069]
- M. Dessouky and A. Kaiser, „Input switch configuration suitable for rail-to-rail operation of switched op amp circuits,“ in Electronics Letters, Ausgabe 35, Nr. 1, Seiten 8-10, 7. Januar 1999 [0069]
- J. Brunsilius et al., „A 16b 80MS/s 100mW 77.6dB SNR CMOS pipeline ADC,“ 2011 IEEE International Solid-State Circuits Conference, San Francisco, CA, 2011, Seiten 186-188 [0069]
- B. Nikolic et al., Circuit Design in Nanoscale FDSOI Technologies, MIEL 2014, Belgrade, Serbia, 12.-14. Mai 2014 [0069]
- Huang, Guanzhong, and Pingfen Lin. „A fast bootstrapped switch for high-speed highresolution A/D converter.“ Circuits and Systems (APCCAS), 2010 IEEE Asia Pacific Conference on. IEEE, 2010 [0069]
- U.C. Berkeley, EE247, Lecture 19, ADC Converters, Vorlesungmitschriften, 2006 [0069]
- Chun-Cheng Liu, Soon-Jyh Chang, Guan-Ying Huang, Ying-Zu Lin „A 10-bit 50-MS/s SAR ADC With a Monotonic Capacitor Switching Procedure“, in IEEE Journal of Solid-State Circuits, Band: 45, Ausgabe: 4, April 2010 [0069]
