CN110915137B - 用于切换模拟电输入信号的开关设备 - Google Patents

用于切换模拟电输入信号的开关设备 Download PDF

Info

Publication number
CN110915137B
CN110915137B CN201880047030.4A CN201880047030A CN110915137B CN 110915137 B CN110915137 B CN 110915137B CN 201880047030 A CN201880047030 A CN 201880047030A CN 110915137 B CN110915137 B CN 110915137B
Authority
CN
China
Prior art keywords
contact
switching
electrically connected
switching transistor
switching device
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN201880047030.4A
Other languages
English (en)
Other versions
CN110915137A (zh
Inventor
布拉格·普拉恩·博拉
大卫·博格列夫
弗兰克·范塞洛
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Fraunhofer Gesellschaft zur Forderung der Angewandten Forschung eV
Original Assignee
Fraunhofer Gesellschaft zur Forderung der Angewandten Forschung eV
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Fraunhofer Gesellschaft zur Forderung der Angewandten Forschung eV filed Critical Fraunhofer Gesellschaft zur Forderung der Angewandten Forschung eV
Publication of CN110915137A publication Critical patent/CN110915137A/zh
Application granted granted Critical
Publication of CN110915137B publication Critical patent/CN110915137B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
    • H03K17/16—Modifications for eliminating interference voltages or currents
    • H03K17/161—Modifications for eliminating interference voltages or currents in field-effect transistor switches
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
    • H03K17/06—Modifications for ensuring a fully conducting state
    • H03K17/063—Modifications for ensuring a fully conducting state in field-effect transistor switches
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
    • H03K17/10—Modifications for increasing the maximum permissible switched voltage
    • H03K17/102—Modifications for increasing the maximum permissible switched voltage in field-effect transistor switches
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
    • H03K17/28—Modifications for introducing a time delay before switching
    • H03K17/284—Modifications for introducing a time delay before switching in field effect transistor switches
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
    • H03K17/51—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used
    • H03K17/56—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices
    • H03K17/687—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices the devices being field-effect transistors
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
    • H03K17/08—Modifications for protecting switching circuit against overcurrent or overvoltage
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K2217/00—Indexing scheme related to electronic switching or gating, i.e. not by contact-making or -breaking covered by H03K17/00
    • H03K2217/0018—Special modifications or use of the back gate voltage of a FET
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K2217/00—Indexing scheme related to electronic switching or gating, i.e. not by contact-making or -breaking covered by H03K17/00
    • H03K2217/0054—Gating switches, e.g. pass gates

Landscapes

  • Electronic Switches (AREA)
  • Thin Film Transistor (AREA)
  • Semiconductor Integrated Circuits (AREA)

Abstract

本申请公开一种用于切换模拟电输入信号的开关设备。所述开关设备包括：开关晶体管，所述开关晶体管是翻转阱式绝缘体上硅NMOS晶体管；以及自举布置，所述自举布置包括用于在导通状态期间提供浮动电压的电压提供布置，其中浮动电压在电压提供布置的正极端子和负极端子处被提供；其中自举布置被配置，使得在导通状态期间，正极端子电连接到开关晶体管的前栅极触点和开关晶体管的后栅极触点，并且负极端子电连接到开关晶体管的源极接点；其中自举布置被配置，使得在断开状态期间，正极端子和负极端子未电连接到开关晶体管。

Description

用于切换模拟电输入信号的开关设备
技术领域
本申请涉及开关设备技术领域，尤其涉及一种用于切换模拟电输入信号的开关设备。
背景技术
许多类型的时间离散电路(诸如开关式电容电路)的性能取决于其模拟开关晶体管的线性度。一个简单的MOSFET设备提供了这种模拟开关晶体管的功能，这种模拟开关晶体管可以由时钟信号进行控制来在其源极和漏极端子之间导通或阻止信号传输。然而，先进CMOS工艺中的薄栅极氧化物的低击穿电压和归因于广泛按比例缩小的低电源电压限制开关信号和驱动开关晶体管的时钟信号两者上的电压摆幅。这限制MOSFET设备作为模拟开关设备的性能。在支持足够的信号摆幅的同时可以导通以及隔离的可靠开关设备的设计已成为一项挑战。
原理上，模拟开关设备具有两个操作区域；在导通状态下，它具有低电阻，允许模拟信号在两个节点之间通过；以及在断开状态下，它具有高电阻以隔离两个节点。在CMOS工艺中实施的开关在导通状态期间展示出有限的开关电阻。对于常规开关，在导通状态期间的开关电阻值是在其输入触点处的输入电压的非线性函数。这种非理想性表明其自身为引起失真的非线性设置误差。
已知的是，在低电源电压应用的模拟开关设备中使用自举技术以便改进低电压模拟开关的性能[3、4、5、6]。尽管已知的常规自举技术通过在导通期间使开关晶体管的栅极-源极电压恒定而在很大程度上改善了模拟开关性能，但是在导通状态期间开关设备的开关电阻的非线性输入相关性由于本体效应而仍然占上风[4]。
发明内容
本发明的目的是提供一种用于切换模拟电输入信号的改进的开关设备。
本发明提供一种用于切换模拟电输入信号的开关设备，其中开关设备包括：
开关晶体管，所述开关晶体管是翻转阱式绝缘体上硅NMOS晶体管(flipped-well-silicon-on-insulator-NMOS transistor)，包括电连接到源极区域的源极触点、电连接到漏极区域的漏极触点、电连接到栅极区域的前栅极触点以及电连接到翻转阱的后栅极触点；
输入触点，所述输入触点用于接收模拟电输入信号，其中输入触点电连接到开关晶体管的源极触点；
输出触点，所述输出触点用于在开关设备的导通状态期间输出对应于模拟电输入信号的模拟电输出信号，并且用于在开关设备的断开状态期间不输出模拟电输出信号，其中所述输出触点电连接到开关晶体管的漏极触点；以及
自举布置，所述自举布置包括用于在导通状态期间提供恒定浮动电压的电压提供布置，其中浮动电压被提供在电压提供布置的正极端子和负极端子处；
其中自举布置被配置，使得在导通状态期间，
正极端子电连接到开关晶体管的前栅极触点和开关晶体管的后栅极触点，并且
负极端子电连接到开关晶体管的源极触点；
其中自举布置被配置，使得在断开状态期间，
正极端子和负极端子未电连接到开关晶体管。
场效应晶体管、特别是NMOS晶体管的阈值电压是在源极触点和漏极触点之间创建导电路径所需的最小栅极-源极电压差。由于绝缘体的存在，绝缘体上硅技术中的开关晶体管的阈值电压(Vth)具有关于后栅极偏置电压的强相关性，所述绝缘体常常是埋入式氧化物(BOX)层。因此，可以有效地控制这种开关晶体管的后栅极触点以增强其作为采样开关的行为。
翻转阱式NMOS晶体管是一种将有源NMOS设备放置在n阱中而不是常规的p衬底或p阱中的晶体管。因此，阱是“翻转的”。在绝缘体上硅技术中选择翻转阱式NMOS具有以下优点：可以通过在绝缘体上硅晶体管中的后栅极触点强有力地控制阈值电压。在体硅NMOS晶体管(bulk-NMOS transistor)中，由于NMOS设备被放置在p阱中，这也需要深n阱来将其与p型衬底隔离。这会在阱-衬底接合处导致更多的寄生分量，并且也会由于需要额外掩模而导致附加成本因素。由于厚绝缘层，可以将一些伏特范围中的电压(例如在22nm FDSOI CMOS技术[2]下高达2V)施加到晶体管的后栅极。后栅极相对于源极的正电压导致阈值电压的降低。这也称为正向体偏置。
自举通常是指在设备的两个触点之间施加恒定电压。如果两个触点中没有触点连接到非浮动触点(诸如电源电压触点或接地触点)，则两个触点之间的电压为浮动电压。
根据本发明，由自举布置产生的浮动电压在导通状态期间不仅被施加到开关晶体管的前栅极触点，而且被施加到开关晶体管的后栅极触点。换句话说，至少在导通状态期间，前栅极触点和后栅极触点被短路。利用这两种创新的布置，在导通状态期间，前栅极触点和后栅极触点都被自举到源极触点，其中等于浮动电压和输入信号的电压之和的电压被施加。
这导致开关晶体管的性能的改善，因为：后栅极触点和源极触点之间的电势差是恒定的浮动电压。由于阈值电压没有随着输入信号的电压变化，因此在导通状态期间的开关电阻也是输入无关的。后栅极触点和源极栅极触点之间的正电压会导致开关晶体管的正向体偏置。由此降低了开关晶体管在导通状态期间的阈值电压，进而导致在导通状态期间的开关电阻降低。因此，可以以较小的纵横比(宽度/长度)实现用于开关晶体管的导通状态的目标开关电阻。这样可以减少面积相关的问题，如时钟馈通[11]和电荷注入[11]。
根据本发明的优选实施例，所述开关设备包括用于提供接地电压的接地触点；
其中自举布置被配置，使得，
在导通状态期间，开关晶体管的前栅极触点和开关晶体管的后栅极触点未电连接到接地触点；
其中自举布置被配置，使得在断开状态期间，
开关晶体管的前栅极触点和开关晶体管的后栅极触点电连接到接地触点。
通过这些特征，可以在断开状态期间将开关晶体管的开关电阻稳定在最大值。
根据本发明的优选实施例，开关设备包括用于提供正电源电压的正电源电压触点；
其中电压提供布置包括电容器；
其中正极端子电连接到电容器的正极触点；
其中负极端子电连接到电容器的负极触点；
其中自举布置被配置，使得在导通状态期间，
电容器的正极触点未电连接到正电源电压触点，并且
电容器的负极触点未电连接到接地触点；
其中自举布置被配置，使得在断开状态期间，
电容器的正极触点电连接到正电源电压触点，并且
电容器的负极触点电连接到接地触点。
这些特征提供了本发明的开关设备的简单且成本有效的实施方式。
根据本发明的优选实施例，自举布置包括用于将电容器的正极触点电连接到正电源电压触点的第一开关；
其中自举布置包括用于将电容器的负极触点电连接到接地触点的第二开关；
其中自举布置包括用于将电容器的正极触点电连接到开关晶体管的前栅极触点和开关晶体管的后栅极触点的第三开关；
其中自举布置包括用于将电容器的负极触点电连接到开关晶体管的源极触点的第四开关；
其中自举布置包括用于将接地触点电连接到开关晶体管的前栅极触点和开关晶体管的后栅极触点的第五开关。
这些特征提供了本发明的开关设备的简单且成本有效的实施方式。
根据本发明的优选实施例，开关由一个或多个二进制控制信号控制。二进制控制信号是一种每次都提供两个信号电平中的一个信号电平的控制信号。特别地，一个或多个二进制控制信号可以包括由时钟产生的一个或多个时钟信号，以便重复地从导通状态切换到断开状态并且切换回到导通状态。
根据本发明的优选实施例，开关晶体管是翻转阱式完全耗尽型绝缘体上硅NMOS晶体管。绝缘体上硅晶体管有两种类型：部分耗尽型绝缘体上硅晶体管和完全耗尽型绝缘体上硅晶体管。对于部分耗尽型绝缘体上硅晶体管，栅极区域和绝缘体之间的夹层膜较大，因此耗尽区无法覆盖整个膜。与此相反，该膜在完全耗尽型绝缘体上硅晶体管中非常薄从而耗尽区覆盖整个薄膜。可以以22nm FDSOI CMOS工艺制造开关晶体管。
根据本发明的优选实施例，开关晶体管包括埋入式绝缘体，其中源极区域、漏极区域和栅极区域被布置在埋入式绝缘体的第一侧，并且其中翻转阱被布置在埋入式绝缘体的第二侧。
根据本发明的优选实施例，开关晶体管包括衬底区域，其中埋入式绝缘体被布置在翻转阱的第一侧，并且其中衬底区域被布置在翻转阱的第二侧。
根据本发明的优选实施例，后栅极触点通过永久电连接而电连接到前栅极触点。如果电连接不包括任何可以断开或重新连接电连接的电开关或其他电子部件，则该电连接可被视为永久连接。
在另一方面，本发明提供了一种用于模拟/数字转换器的采样器，其中所述采样器包括根据实施例所述的开关设备。
在另一方面，本发明提供了一种模拟/数字转换器，其中该模拟/数字转换器包括根据实施例所述的采样器。
附图说明
随后参考附图讨论本发明的优选实施例，其中：
图1以示意视图图示说明根据现有技术的用于切换模拟电输入信号的开关设备的第一实施例；
图2以示意视图图示说明根据现有技术的用于切换模拟电输入信号的开关设备的第二实施例；
图3以示意视图图示说明开关晶体管为在图1和图2所示的开关设备中使用的常规体硅NMOS晶体管的实施例；
图4以框图图示说明根据本发明的用于切换模拟电输入信号的开关设备的实施例；
图5以示意视图图示说明开关晶体管为如在根据本发明的开关设备中使用的翻转阱式绝缘体上硅NMOS晶体管的实施例；
图6以功能图图示说明根据本发明的用于切换模拟电输入信号的开关设备的实施例；
图7以电路图图示说明根据本发明的用于切换模拟电输入信号的开关设备的实施例；
图8图示说明根据本发明的开关设备和根据现有技术的开关设备的总谐波失真的仿真结果。
具体实施方式
在以下描述中，通过相同或等同的附图标记来标示相同或等同的元件、或具有相同或等同功能的元件。
在以下描述中，阐述了多个细节以提供对本公开的实施例的更彻底的解释。然而，对于本领域技术人员将显而易见的是，可以在没有这些具体细节的情况下实践本公开的实施例。在其他实例中，以框图的形式而不是详细地示出公知的结构和设备，以避免使本公开的实施例晦涩难懂。此外，除非另外特别指出，否则下文描述的不同实施例的特征可以彼此组合。
图1以示意视图图示说明根据现有技术的用于切换模拟电输入信号IS的开关设备1的第一实施例。开关设备1包括作为常规体硅NMOS晶体管的开关晶体管2，所述开关晶体管包括源极触点3、漏极触点4、前栅极触点5和电连接到接地触点7的体触点(bulk contact)6。此外，开关设备1包括用于接收模拟电输入信号IS的输入触点8，其中输入触点8电连接到开关晶体管2的源极触点3。此外，开关设备1包括输出触点9，所述输出触点9在开关设备1的导通状态ONS期间输出对应于模拟电输入信号IS的模拟电输出信号OS，并且在开关设备1的断开状态OFS期间不输出模拟电输出信号OS，其中输出触点9电连接到开关晶体管2的漏极触点4。
自举布置10可以以这样的方式向开关晶体管2的栅极提供栅极电压GAV，使得栅极电压在断开状态OFS期间等于接地电压GRV，并且栅极电压GAV在导通状态ONS期间等于正电源电压PSV和输入信号IS之和。
自举布置10可以由第一二进制控制信号φ1和第二二进制控制信号φ2控制，所述第一二进制控制信号在导通状态ONS期间处于高电平并且在断开状态OFS期间处于低电平；所述第二二进制控制信号在导通状态ONS期间处于低电平并且在断开状态OFS期间处于高电平。对于信号φ1和φ2两者的低电平可以等于接地电压GRV，并且对于信号φ1和φ2两者的高电平可以等于正电源电压PSV。
在图1的实施例中，电连接到由开关晶体管2的衬底形成的p阱的体触点6永久地连接到接地触点7。这种实施例的缺点是自举在这种情况下只能在导通状态ONS期间仅部分地使开关晶体管2的开关电阻与输入信号IS的电压无关(也参见[5])。由于阈值电压关于输入信号IS上的电压的相关性，在导通状态ONS期间开关电阻仍然具有关于输入信号IS的电压的非线性相关性。根据源极触点和体触点之间的电压变化的阈值电压的这种变化也称为“本体效应”。
图2以示意视图图示说明根据现有技术的用于切换模拟电输入信号的开关设备的第二实施例。第二实施例基于第一实施例。然而，第二实施例与第一实施例的不同之处在于，体触点6没有如在第一实施例中那样永久地连接到接地触点7。在第二实施例中，经由开关11，在导通状态ONS期间，体触点6连接到开关晶体管2的源极触点3。开关11由第一二进制控制信号φ1控制，使得开关11在第一二进制控制信号φ1处于高电平时闭合。否则，在断开状态OFS期间，体触点6经由另一开关12连接到接地触点7。另一开关12由第二二进制控制信号φ2控制，使得开关12在第二二进制控制信号φ2处于高电平时闭合。
在图2的实施例中，体触点6电连接到p阱，所述p阱通过深n阱与开关晶体管2的p衬底电绝缘。当开关晶体管2不导电时，在断开状态期间体触点至接地触点6短路。在导通状态期间，它至源极触点3短路。以这种方式避免了“本体效应”，并且在导通状态期间获得了输入无关的开关电阻。然而，将p阱与p型衬底隔离所需的深n阱会导致更多的寄生分量，并且由于需要额外掩模而导致附加成本。
图3以示意视图图示说明开关晶体管2为在图1所示的开关设备1中使用的常规体硅NMOS晶体管2的实施例。源极触点3电连接到源极区域13，漏极触点4电连接到漏极区域14，前栅极触点5电连接到栅极区域15并且体触点6电连接到体区域(bulk region)16。在图2的开关设备1中应当使用开关晶体管2的情况下，体硅NMOS晶体管2将需要附加的深n阱，以便将用作p阱的体区域16的上部与用作接地的体区域16的下部隔离。
图4以框图图示说明根据本发明的用于切换模拟电输入信号的开关设备1的实施例。开关设备1包括：
开关晶体管17，所述开关晶体管为翻转阱式绝缘体上硅NMOS晶体管17，包括电连接到源极区域13的源极接触3、电连接到漏极区域14的漏极触点4、电连接到栅极区域15的前栅极触点5以及电连接到翻转阱19的后栅极触点18；
输入触点8，该输入触点用于接收模拟电输入信号IS，其中输入触点8电连接到开关晶体管17的源极触点3；
输出触点9，所述输出触点用于在开关设备1的导通状态ONS期间输出对应于模拟电输入信号IS的模拟电输出信号OS，并且用于在开关设备1的断开状态OFS期间不输出模拟电输出信号OS，其中输出触点9电连接到开关晶体管17的漏极触点4；以及
自举布置10，所述自举布置包括用于在导通状态ONS期间提供恒定浮动电压FV的电压提供布置23，其中浮动电压FV被提供在电压提供布置23的正极端子24和负极端子25处；
其中自举布置10被配置，使得在导通状态ONS期间，
正极端子24电连接到开关晶体管17的前栅极触点5以及开关晶体管17的后栅极触点18，并且
负极端子25电连接到开关晶体管17的源极触点3；
其中自举布置10被配置，使得在断开状态OFS期间，
正极端子24和负极端子25未电连接到开关晶体管17。
在图示说明中还示出了形成在NMOS的n阱与p衬底之间的接合处的寄生二极管20。
自举布置10可以向开关晶体管17的栅极触点5提供栅极电压GAV，使得在断开状态OFS期间栅极电压GAV等于接地电压GRV，并且在导通状态ONS期间栅极电压GAV等于正电源电压PSV和输入信号IS之和。
自举布置10可以由第一二进制控制信号φ1和第二二进制控制信号φ2控制，所述第一二进制控制信号在导通状态ONS期间处于高电平并且在断开状态OFS期间处于低电平；所述第二二进制控制信号φ2在导通状态ONS期间处于低电平并且在断开状态OFS期间处于高电平。对于信号φ1和φ2两者的低电平可以等于接地电压GRV，并且对于信号φ1和φ2两者的高电平可以等于正电源电压PSV。
通过控制NMOS开关晶体管17的后栅极，可以通过在宽信号摆幅上获得开关晶体管17的高线性性能来改善常规开关自举技术[3]。
根据本发明，由自举布置10产生的浮动电压FV在导通状态ONS期间不仅被施加到开关晶体管17的前栅极触点5，而且还被施加到开关晶体管17的后栅极触点18。换句话说，至少在导通状态ONS期间，前栅极触点5和后栅极触点18被短路。通过这种创新的布置，在导通状态ONS期间，前栅极触点5和后栅极触点18两者被自举到源极触点3，其中施加的电压等于浮动FV电压和输入信号IS的电压之和。
这导致开关晶体管17的性能的改善，因为：后栅极触点18和源极触点3之间的电势差是恒定浮动电压FV。由于阈值电压没有随着输入信号IS的电压变化，因此在导通状态ONS期间的开关电阻也是输入无关的。后栅极触点18和源栅触点3之间的正电压会导致开关晶体管17的正向体偏置。由此，在导通状态ONS期间降低了开关晶体管17的阈值电压，这导致在导通状态ONS期间的开关电阻的降低。因此，可以以较小的纵横比(宽度/长度)实现用于开关晶体管17的导通状态的目标开关电阻。这样减少晶体管面积相关的问题，例如时钟馈通[11]和电荷注入[11]。
根据本发明的优选实施例，开关设备1包括用于提供接地电压GRV的接地触点7；
其中自举布置10被配置，使得，
在导通状态ONS期间，开关晶体管17的前栅极触点5和开关晶体管17的后栅极触点18未电连接到接地触点7；
其中自举布置10被配置，使得在断开状态OFS期间，
开关晶体管17的前栅极触点5和开关晶体管17的后栅极触点18电连接到接地触点17。
根据本发明的优选实施例，后栅极触点18通过永久电连接21而电连接到前栅极触点5。
在另一方面，本发明提供一种用于模拟/数字转换器的采样器，其中所述采样器包括根据本发明的开关设备1。
在另一方面，本发明提供一种模拟/数字转换器，其中该模拟/数字转换器包括根据本发明的采样器。
图5以示意视图图示说明开关晶体管为在根据本发明的开关设备中使用的翻转阱式绝缘体上硅NMOS晶体管的实施例。
根据本发明的优选实施例，开关晶体管17是一个翻转阱式完全耗尽型绝缘体上硅NMOS晶体管17。完全耗尽型绝缘体上硅技术已经成为一种具有成本效益的先进工艺选择，与批量同类产品相比，它提供多种优势[1、2]。
完全耗尽型绝缘体上硅技术特征在于，采用平面工艺制造的设备在埋入式氧化物层22上具有小于7nm的薄硅膜[2]。图5示出完全耗尽型绝缘体上硅技术中设备的横截面。借助于埋入式氧化物层22，这些设备展现出减小的泄漏电流并且提供抵抗闩锁效应的鲁棒性。埋入式氧化物层22隔离设备的阱触点18。该触点称为后栅极触点18，而在薄栅极氧化物上方的常规栅极触点称为前栅极触点5。可以在后栅极触点18处施加扩展的电压范围以控制晶体管17的阈值电压，从而在根据应用要求的最佳性能和功率效率之间达到平衡。
尽管所呈现的设计针对完全耗尽型绝缘体上硅进行验证，但相同的想法也可以用于其他类型的基于绝缘体上硅的晶体管，例如部分掺杂的绝缘体上硅晶体管。
根据本发明的优选实施例，开关晶体管17包括埋入式绝缘体22，其中源极区域13、漏极区域14和栅极区域15被布置在埋入式绝缘体22的第一侧，并且其中翻转阱1被布置在埋入式绝缘体22的第二侧。
根据本发明的优选实施例，开关晶体管17包括衬底区域16，其中埋入式绝缘体22被布置在翻转阱16的第一侧，并且其中衬底区域16被布置在翻转阱16的第二侧。
可以将22nm FDSOI技术中的以翻转阱的NMOS晶体管用作开关晶体管17。翻转阱式NMOS晶体管是一种将有源NMOS设备放置在n阱中而不是常规p阱中的晶体管。因此，阱是“翻转的”。在FDSOI中选择翻转阱式NMOS具有以下优点：可以通过在翻转阱式绝缘体上硅晶体管中的后栅极触点18强有力地控制阈值电压。由于体硅NMOS晶体管被放置在p阱中，这会需要深n阱以将后栅极触点与p型衬底隔离。这会在阱-衬底接合处导致更多的寄生分量，并且也会由于需要额外掩模而导致附加成本。由于绝缘体(例如埋入式氧化物层)，可以将高达2V的电压施加到晶体管17的后栅极[2]。后栅极触点18相对于源极触点3的正电压导致阈值电压的降低。这也称为正向体偏置。
图6以功能图图示说明根据本发明的用于切换模拟电输入信号的开关设备的实施例。
根据本发明的优选实施例，开关设备1包括用于提供正电源电压PSV的正电源电压触点26；
其中电压提供布置23包括电容器26；
其中正极端子24电连接到电容器27的正极触点28；
其中负极端子25电连接到电容器27的负极触点29；
其中自举布置10被配置，使得在导通状态ONS期间，
电容器27的正极触点28未电连接到正电源电压触点26，并且
电容器27的负极触点29未电连接到接地触点7；
其中自举布置10被配置，使得在断开状态OFS期间，
电容器27的正极触点28电连接到正电源电压触点26，并且
电容器27的负极触点29电连接到接地触点7。
根据本发明的优选实施例，自举布置10包括用于将电容器27的正极触点28电连接到正电源电压触点25的第一开关30；
其中自举布置10包括用于将电容器27的负极触点29电连接到接地触点7的第二开关31；
其中自举布置10包括第三开关32，所述第三开关用于将电容器27的正极触点28电连接到开关晶体管17的前栅极触点5和开关晶体管17的后栅极触点18；
其中自举布置10包括第四开关33，所述第四开关用于将电容器27的负极触点29电连接到开关晶体管17的源极触点3；
其中自举布置10包括第五开关34，所述第五开关用于将接地触点7电连接到开关晶体管17的前栅极触点5和开关晶体管17的后栅极18触点。
如前所提及的，提出实施具有翻转阱19的NMOS开关晶体管，使得其后栅极触点18和前栅极触点5被一起短路，因此开关设备可以被称为“后栅极和前栅极自举式开关”。在图示说明中还示出了形成在NMOS的n阱和p衬底之间的接合处的寄生二极管20。在不导电的断开阶段OFS期间，第一开关30和第二开关31闭合，并且电容器27被充电到正电源电压。在导电的导通阶段ONS期间，电容器27通过第三开关32和第四开关33连接在开关晶体管17的栅极触点5、18和源极接点之间。这导致前栅极触点5和后栅极触点18两者自举到源极触点3。这种拓扑相对于只有前栅极触点5自举到源极触点3的常规自举开关改善了开关线性度，原因有两个：
i)正向体偏置降低了电压阈值，从而降低了在导通状态期间的开关晶体管的开关电阻，以及
ii)由于后栅极触点18也跟踪输入信号IS，相关于输入信号IS的阈值电压变化被移除，从而在导通状态期间产生输入无关的开关电阻。附加地，在导通状态期间的由于正向体偏置引起的阈值电压的降低允许开关晶体管17在导通状态期间以相对较小的纵横比(宽度/长度)具有低开关电阻。
根据本发明的优选实施例，开关30、31、32、33、34由一个或多个二进制控制信号φ1、φ2控制。
图7以电路图图示说明根据本发明的用于切换模拟电输入信号IS的开关设备1的实施例。自举布置10类似于在[6]和[12]中描述的自举布置。然而，如本文中描述的，通过将这种自举布置10与开关晶体管17相结合来改善提出的开关设备1的性能。图7的电路图和图6的功能图表示相同的开关设备1。然而，必须注意的是，图7的电路图仅是根据图6的框图的开关设备的实施方式的示例。
为了实施提出的自举式开关设备1的切换方案，可以选择类似于中[6]中所呈现的拓扑，因为它不需要附加的时钟升压。图7图示说明开关拓扑的实施方式。开关自举式拓扑的电路实施方式中的主要挑战是由于产生超过正电源电压PSV的内部电压电平而维持所有开关30、31、32、33、34的可靠操作。借助于埋入式绝缘体22，绝缘体上硅晶体管17的后栅极触点18可以支持高达2V的电压电平。由于内部电压电平低于该限值，所以晶体管17的后栅极触点8可以被短路到接地触点7，而不会引起介电击穿。
第一开关30被实现为PMOS晶体管35。此外，第二开关31被实现为NMOS晶体管36。第三开关32对应于PMOS晶体管37。第四开关33由NMOS晶体管38表示并且第五开关34由NMOS晶体管40表示。NMOS晶体管39通过保护其免受超过正电源电压PSV的电压电平而确保了NMOS晶体管40的可靠操作。
晶体管35、36、37、38、39、40、41、42中的每个可以是FDSOI晶体管35、36、37、38、39、40、41、42，使得晶体管35、36、37、38、39、40、41、42中的每个的后栅极触点可以被短路到接地触点，而不会引起介电击穿。
为了分别在导通状态ONS和断开状态OFS期间充分地导通和断开PMOS晶体管37，借助于PMOS晶体管41、NMOS晶体管42和NMOS晶体管43来控制PMOS晶体管37的栅极。因此，图7中的PMOS晶体管37对应于图6中的第一开关32。尽管PMOS晶体管41、NMOS晶体管42和NMOS晶体管43不对应于图6的任何开关30、31、32、33和34，它们是PMOS晶体管37可靠操作所需的。
38的栅极也由与开关晶体管开关17的栅极相同的信号控制。
如图6所看到的，在导通状态ONS期间没有被短路到接地触点7的开关34的端子在导通状态期间经受正电源电压PSV和输入信号IS的电压之和的电压，因为电容器的浮动电压FV具有与正电源电压PSV相同的值。如果仅使用一个NMOS晶体管40来实施开关34，则这会引起可靠性问题。这是因为在导通状态ONS期间，对于输入信号IS的电压的正值，跨NMOS晶体管40的栅极氧化物和通道经受大于额定正电源电压PSV的电势差。为了解决该问题，如图7所看到的，添加NMOS晶体管39，其栅极短路到正电压供应触点26。这允许在导通状态ONS期间正电源电压PSV和输入信号IS的电压之和部分地跨NMOS晶体管39下降。因此，NMOS晶体管40的栅极氧化物和通道不会电气过应力。
图8示出了根据本发明的开关设备1和根据现有技术的开关设备1的总谐波失真的仿真结果。第一曲线CU1示出取决于输入信号IS的峰-峰幅度的根据本发明的开关设备1的总谐波失真。第二曲线CU2示出取决于输入信号IS的峰-峰幅度的根据现有技术的开关设备1的总谐波失真。
使用包括开关设备1和负载电容器的基本差分采样和保持电路来验证性能。针对最小通道长度，确定相应的开关晶体管2或17的宽度，以使在导通状态ONS期间针对以20MHz的奈奎斯特采样频率计时的5pF负载电容器实现大约300Ω的电阻。额定正电源电压PSV为0.8V，而输入共模电压为400mV。图8示出针对输入信号IS计算的采样信号OS的总谐波失真(THD)，所述输入信号IS跨宽的振幅范围具有接近于奈奎斯特带宽的9.5MHz的频率。从曲线图中可以观察出，与常规开关设备1相比，在导电期间线性度的显著改善由根据本发明的开关设备1实现。
上面描述的仅仅是说明性的，并且需要理解的是，本文中描述的布置和细节的修改和变化对于本领域的其他技术人员将是显而易见的。因此，意图是仅由所附的权利要求的范围限制，而不是由通过上面描述和解释而呈现的具体细节来限制。
产生这些结果的研究已获得欧洲联盟的资助。
附图标记
1 开关设备
2 作为常规体硅NMOS晶体管的开关晶体管
3 源极触点
4 漏极触点
5 前栅极触点
6 体触点
7 接地触点
8 输入触点
9 输出触点
10 自举布置
11 开关
12 开关
13 源极区域
14 漏极区域
15 栅极区域
16 体区域
17 作为翻转阱式绝缘体上硅NMOS晶体管的开关晶体管
18 后栅极触点
19 翻转阱
20 寄生二极管
21 永久电连接
22 埋入式绝缘体
23 电压提供布置
24 正极端子
25 负极端子
26 正电压供应触点
27 电容器
28 正极触点
29 负极触点
30 第一开关
31 第二开关
32 第三开关
33 第四开关
34 第五开关
35 PMOS晶体管
36 NMOS晶体管
37 PMOS晶体管
38 NMOS晶体管
39 NMOS晶体管
40 NMOS晶体管
41 PMOS晶体管
42 NMOS晶体管
43 NMOS晶体管
IS 输入信号
OS 输出信号
ONS 导通状态
OFS 断开状态
GAV 栅极电压
GRV 接地电压
PSV 正电源电压
φ1 第一二进制控制信号
φ2 第二二进制控制信号
FV 浮动电压
参考文献
[1]O.Weber et al.,"14nm FDSOI technology for high speed and energyefficient applications,"2014Symposium on VLSI Technology(VLSI-Technology):Digest of Technical Papers,Honolulu,HI,2014,pp.1-2.
[2]R.Carter et al.,"22nm FDSOI technology for emerging mobile,Internet-of-Things,and RF applications,"2016IEEE International ElectronDevices Meeting(IEDM),San Francisco,CA,2016,pp.2.2.1-2.2.4.
[3]B.Razavi,"The Bootstrapped Switch[A Circuit for All Seasons],"inIEEE Solid-StateCircuits Magazine,vol.7,no.3,pp.12-15,Summer 2015.
[4]U.Moon et al.,"Switched-capacitor circuit techniques in submicronlow-voltage CMOS,"
VLSI and CAD,1999.ICVC'99.6th International Conference on,Seoul,1999,pp.
349-358.
[5]J.Steensgaard,"Bootstrapped low-voltage analog switches,"Circuitsand Systems,1999.
ISCAS'99.Proceedings of the 1999 IEEE International Symposium on,Orlando,FL,1999,
pp.29-32 vol.2.
[6]M.Dessouky and A.Kaiser,"Input switch configuration suitable forrail-to-rail operationof switched op amp circuits,"in Electronics Letters,vol.35,no.1,pp.8-10,7 Jan 1999.
[7]J.Brunsilius et al.,"A 16b 80MS/s 100mW 77.6dB SNR CMOS pipelineADC,"2011
IEEE International Solid-State Circuits Conference,San Francisco,CA,2011,pp.186-188.[8]B.Nikolic et al.,Circuit Design in Nanoscale FDSOITechnologies,MIEL 2014,Belgrade,
Serbia,12-14 may,2014.
[9]UTBB-FDSOI Design&Migration Methodology,STMicroelectronics
[10]Huang,Guanzhong,and Pingfen Lin."A fast bootstrapped switch forhigh-speedhigh-resolution A/D converter."Circuits and Systems(APCCAS),2010IEEE Asia PacificConference on.IEEE,2010.
[11]U.C.Berkeley,EE247,Lecture 19,ADC Converters,Lecture Notes,2006.
[12]Chun-Cheng Liu,Soon-Jyh Chang,Guan-Ying Huang,Ying-Zu Lin“A 10-bit 50-MS/sSAR ADC With a Monotonic Capacitor Switching Procedure”,in IEEEJournal ofSolid-State Circuits,Volume:45,Issue:4,April 2010.

Claims (11)

1.用于切换模拟电输入信号(IS)的开关设备，所述开关设备(1)包括：
开关晶体管(17)，所述开关晶体管是翻转阱式绝缘体上硅NMOS晶体管，包括电连接到源极区域(13)的源极触点(3)、电连接到漏极区域(14)的漏极触点(4)、电连接到栅极区域(15)的前栅极触点(5)以及电连接到翻转阱(19)的后栅极触点(18)；
输入触点(8)，所述输入触点用于接收所述模拟电输入信号(IS)，其中所述输入触点(8)电连接到所述开关晶体管(17)的源极触点(3)；
输出触点(9)，所述输出触点用于在所述开关设备(1)的导通状态(ONS)期间输出对应于所述模拟电输入信号(IS)的模拟电输出信号(OS)并且用于在所述开关设备(1)的断开状态(OFS)期间不输出模拟电输出信号(OS)，其中所述输出触点(9)电连接到所述开关晶体管(17)的漏极触点(4)；以及
自举布置(10)，所述自举布置包括用于在所述导通状态(ONS)期间提供恒定浮动电压(FW)的电压提供布置(23)，其中浮动电压(FW)在所述电压提供布置(23)的正极端子(24)以及负极端子(25)处被提供；
其中所述自举布置(10)被配置，使得在所述导通状态(ONS)期间，
所述正极端子(24)电连接到所述开关晶体管(17)的前栅极触点(5)和所述开关晶体管(17)的后栅极触点(18)，并且
所述负极端子(25)电连接到所述开关晶体管(17)的源极触点(3)；
其中所述自举布置(10)被配置，使得在所述断开状态(OFS)期间，
所述正极端子(24)和所述负极端子(25)未电连接到所述开关晶体管(17)。
2.根据权利要求1所述的开关设备，其中所述开关设备(1)包括用于提供接地电压(GRV)的接地触点(7)；
其中所述自举布置(10)被配置，使得，
在所述导通状态(ONS)期间，所述开关晶体管(17)的前栅极触点(5)和所述开关晶体管(17)的后栅极触点(18)未电连接到所述接地触点(7)；
其中所述自举布置(10)被配置，使得在所述断开状态(OFS)期间，
所述开关晶体管(17)的前栅极触点(5)和所述开关晶体管(17)的后栅极触点(18)电连接到所述接地触点(7)。
3.根据权利要求2所述的开关设备，其中所述开关设备(1)包括用于提供正电源电压(PSV)的正电源电压触点(26)；
其中所述电压提供布置(23)包括电容器(27)；
其中所述正极端子(24)电连接到所述电容器(27)的正极触点(28)；
其中所述负极端子(25)电连接到所述电容器(27)的负极触点(29)；
其中所述自举布置(10)被配置，使得在所述导通状态(ONS)期间，
所述电容器(27)的正极触点(28)未电连接到所述正电源电压触点(26)，并且
所述电容器(27)的负极触点(29)未电连接到所述接地触点(7)；
其中所述自举布置(10)被配置，使得在所述断开状态(OFS)期间，
所述电容器(27)的正极触点(28)电连接到所述正电源电压触点(26)，并且
所述电容器(27)的负极触点(29)电连接到所述接地触点(7)。
4.根据权利要求3所述的开关设备，其中所述自举布置(10)包括用于将所述电容器(27)的正极触点(28)电连接到所述正电源电压触点(26)的第一开关(30)；
其中所述自举布置(10)包括用于将所述电容器(27)的负极触点(29)电连接到所述接地触点(7)的第二开关(31)；
其中所述自举布置(10)包括用于将所述电容器(27)的正极触点(28)电连接到所述开关晶体管(17)的前栅极触点(5)和所述开关晶体管(17)的后栅极触点(18)的第三开关(32)；
其中所述自举布置(10)包括用于将所述电容器(27)的负极触点(29)电连接到所述开关晶体管(17)的源极触点(3)的第四开关(33)；
其中所述自举布置(10)包括用于将所述接地触点(7)电连接到所述开关晶体管(17)的前栅极触点(5)和所述开关晶体管(17)的后栅极触点(18)的第五开关(34)。
5.根据权利要求4所述的开关设备，其中开关(30、31、32、33、34)由一个或多个二进制控制信号(φ1φ2)控制。
6.根据权利要求1所述的开关设备，其中所述开关晶体管(17)是翻转阱式完全耗尽型绝缘体上硅NMOS晶体管。
7.根据权利要求1所述的开关设备，其中所述开关晶体管(17)包括埋入式绝缘体(22)，其中所述源极区域(13)、所述漏极区域(14)和所述栅极区域(15)被布置在所述埋入式绝缘体(22)的第一侧，并且其中所述翻转阱(19)被布置在所述埋入式绝缘体(22)的第二侧。
8.根据权利要求7所述的开关设备，其中所述开关晶体管(17)包括衬底区域(16)，其中所述埋入式绝缘体(22)被布置在所述翻转阱(19)的第一侧，并且其中所述衬底区域(16)被布置在所述翻转阱(19)的第二侧。
9.根据权利要求1所述的开关设备，其中所述后栅极触点(18)通过永久电连接(21)而电连接到所述前栅极触点(5)。
10.一种用于模拟/数字转换器的采样器，其中所述采样器包括根据权利要求1所述的开关设备(1)。
11.一种模拟/数字转换器，其中所述模拟/数字转换器包括根据权利要求10所述的采样器。
CN201880047030.4A 2017-07-14 2018-07-13 用于切换模拟电输入信号的开关设备 Active CN110915137B (zh)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
EP17181434.6 2017-07-14
EP17181434.6A EP3429080A1 (en) 2017-07-14 2017-07-14 Switch device for switching an analog electrical input signal
PCT/EP2018/069156 WO2019012140A1 (en) 2017-07-14 2018-07-13 SWITCHING DEVICE FOR SWITCHING AN ANALOGUE ELECTRICAL INPUT SIGNAL

Publications (2)

Publication Number Publication Date
CN110915137A CN110915137A (zh) 2020-03-24
CN110915137B true CN110915137B (zh) 2023-09-08

Family

ID=59350779

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201880047030.4A Active CN110915137B (zh) 2017-07-14 2018-07-13 用于切换模拟电输入信号的开关设备

Country Status (6)

Country Link
US (1) US11184002B2 (zh)
EP (1) EP3429080A1 (zh)
JP (1) JP7043117B2 (zh)
CN (1) CN110915137B (zh)
DE (1) DE112018003595T5 (zh)
WO (1) WO2019012140A1 (zh)

Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP7329411B2 (ja) 2019-10-18 2023-08-18 エイブリック株式会社 アナログスイッチ
CN111049506A (zh) * 2019-12-11 2020-04-21 成都铭科思微电子技术有限责任公司 深n阱电压动态控制电路
JP6795714B1 (ja) * 2020-01-27 2020-12-02 ラピスセミコンダクタ株式会社 出力回路、表示ドライバ及び表示装置
CN111508954A (zh) * 2020-04-28 2020-08-07 上海华力集成电路制造有限公司 一种基于fdsoi工艺平台的保护二极管结构及其制作方法
CN113375186B (zh) * 2021-06-29 2022-10-04 华帝股份有限公司 一种离子火焰检测电路及方法
US11804836B1 (en) * 2022-05-20 2023-10-31 Analog Devices, Inc. Bootstrapped switch with fast turn off

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1747295A (zh) * 2004-08-24 2006-03-15 国际整流器公司 带有动态背栅极偏置和短路保护的自举二极管仿真器
CN101977046A (zh) * 2010-09-25 2011-02-16 西安电子科技大学 自举采样开关电路和自举电路
CN102111138A (zh) * 2009-12-03 2011-06-29 Nxp股份有限公司 具有互补钟控开关本体nmos-pmos伪元件的开关本体nmos-pmos开关
CN102823133A (zh) * 2010-04-12 2012-12-12 沙皮恩斯脑部刺激控制有限公司 用于控制双向开关系统的控制电路系统和方法、双向开关、开关矩阵以及医疗刺激器
CN104321968A (zh) * 2012-05-22 2015-01-28 美国亚德诺半导体公司 Cmos晶体管的线性化方法

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4128545B2 (ja) * 2004-05-20 2008-07-30 富士通株式会社 サンプリングスイッチ
FR2871630B1 (fr) * 2004-06-11 2007-02-09 Commissariat Energie Atomique Procede de commande d'un interrupteur analogique
JP2006108568A (ja) * 2004-10-08 2006-04-20 Sanyo Electric Co Ltd スイッチング素子およびそれを用いた保護回路
US7710164B1 (en) * 2007-06-18 2010-05-04 Intersil Americas Inc. Highly linear bootstrapped switch with improved reliability
JP2009005187A (ja) * 2007-06-22 2009-01-08 Toshiba Corp トランジスタスイッチ回路、サンプルホールド回路
US8593181B2 (en) 2011-08-04 2013-11-26 Analog Devices, Inc. Input switches in sampling circuits
US9584112B2 (en) 2013-12-30 2017-02-28 Maxlinear, Inc. Method and system for reliable bootstrapping switches
US10295572B1 (en) * 2018-04-12 2019-05-21 Nxp Usa, Inc. Voltage sampling switch
US10784764B2 (en) * 2019-02-01 2020-09-22 Texas Instruments Incorporated Switched-mode DC/DC converter having a bootstrapped high-side driver

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1747295A (zh) * 2004-08-24 2006-03-15 国际整流器公司 带有动态背栅极偏置和短路保护的自举二极管仿真器
CN102111138A (zh) * 2009-12-03 2011-06-29 Nxp股份有限公司 具有互补钟控开关本体nmos-pmos伪元件的开关本体nmos-pmos开关
CN102823133A (zh) * 2010-04-12 2012-12-12 沙皮恩斯脑部刺激控制有限公司 用于控制双向开关系统的控制电路系统和方法、双向开关、开关矩阵以及医疗刺激器
CN101977046A (zh) * 2010-09-25 2011-02-16 西安电子科技大学 自举采样开关电路和自举电路
CN104321968A (zh) * 2012-05-22 2015-01-28 美国亚德诺半导体公司 Cmos晶体管的线性化方法

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
14nm FDSOI technology for high speed and energy efficient applications;O. Weber等;《2014 Symposium on VLSI Technology (VLSI-Technology): Digest of Technical Papers》;第1-2页 *

Also Published As

Publication number Publication date
JP7043117B2 (ja) 2022-03-29
JP2020528233A (ja) 2020-09-17
WO2019012140A1 (en) 2019-01-17
CN110915137A (zh) 2020-03-24
US11184002B2 (en) 2021-11-23
EP3429080A1 (en) 2019-01-16
DE112018003595T5 (de) 2020-04-09
US20200127659A1 (en) 2020-04-23

Similar Documents

Publication Publication Date Title
CN110915137B (zh) 用于切换模拟电输入信号的开关设备
CN101218683B (zh) 用累积电荷吸收器改进mosfet的线性的方法和设备
US7969203B1 (en) Switch-body PMOS switch with switch-body dummies
JP5751498B2 (ja) スイッチングシステム及びスイッチング方法
US7138846B2 (en) Field effect transistor switch circuit
KR20200018806A (ko) 데드-타임 제어를 위한 타이밍 제어기
US7274222B2 (en) Control method for an analogue switch
US9048836B2 (en) Body bias switching for an RF switch
CN107278351B (zh) 包括具有体极连接的开关晶体管的rf电路
JP2005006072A (ja) 高周波スイッチ装置および半導体装置
US9461643B2 (en) High freuency semiconductor switch and wireless device
US7936187B1 (en) Switch-body NMOS-PMOS switch with complementary clocked switch-body NMOS-PMOS dummies
JP2006304013A (ja) スイッチ回路
JP2010220200A (ja) 導通切替回路、導通切替回路ブロック、及び導通切替回路の動作方法
US7193264B2 (en) Floating gate transistors
CN103684379A (zh) 低电源电压的开关架构
US9654095B2 (en) Electronic switching device with reduction of leakage currents and corresponding control method
US20110148473A1 (en) Switch-body pmos switch with switch-body dummies
JP5481461B2 (ja) スイッチ
EP2330741A2 (en) Switch-body PMOS switch with switch-body dummies
Bora et al. Low-voltage low-distortion sampling switch design in 22 nm FD-SOI CMOS technology
CN216981894U (zh) 开关电路、多通道采样控制电路、模数转换电路和芯片
CN111725999A (zh) 具有低启动电压的切换式电源供应器及其开关控制电路
US7622983B2 (en) Method and device for adapting the voltage of a MOS transistor bulk
JP4538016B2 (ja) 高周波スイッチ装置および半導体装置

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant