CN102111138A - 具有互补钟控开关本体nmos-pmos伪元件的开关本体nmos-pmos开关 - Google Patents

Abstract

采样保持馈电开关，具有并联的PMOS分支和并联的NMOS分支，每个从输入节点延伸至与保持电容器连接的输出节点。每个PMOS分支具有与相匹配的PMOS伪FET连接的PMOS开关FET，以及每个NMOS分支具有与相匹配的NMOS伪FET连接的NMOS开关FET。采样时钟将PMOS开关FET接通和断开，同步反采样时钟产生PMOS伪FET的互补的on-off切换。同时，同步反采样时钟将NMOS开关FET接通和断开，以及采样时钟产生NMOS伪FET的互补的on-off切换。偏置序列电路以互补的方式偏置PMOS开关FET的本体和PMOS伪FET的本体，也以互补的方式偏置NMOS开关FET的本体和NMOS伪FET的本体。PMOS伪FET的on-off切换注入抵消了通过PMOS信号开关FET注入的电荷的电荷，以及注入抵消了通过PMOS信号开关FET注入的伪信号脉冲的伪信号脉冲。NMOS伪FET的on-off切换注入抵消了通过NMOS信号开关FET注入的电荷的电荷，以及注入抵消了通过NMOS信号开关FET注入的伪信号脉冲的伪信号脉冲。

Description

具有互补钟控开关本体NMOS-PMOS伪元件的开关本体NMOS-PMOS开关

技术领域

本发明的技术领域一般涉及对时变电信号的瞬时值进行采样和保持的电路。

背景技术

采样保持(“S/H”)电路(以下通常被称为“S/H电路”)具有信号输入端子、S/H时钟输入端子、以及保持信号输出端子。S/H电路在信号输入端子接收具有一个或多个时变属性(例如，幅度或相位)的电信号，并在S/H时钟输入端子接收采样时钟。响应于采样命令事件(例如，S/H时钟的上升或下降沿之一)，S/H电路在保持信号输出端子获得然后保持输入信号的采样。

采样保持电路用于多种应用，例如，模数转换器(“ADC”)设备，通过对时变输入信号进行采样，并向ADC的信号输入端子呈现保持值，以满足ADC比较器的设置和保持需求。另一示例应用是在数模转换器(“DAC”)的输出端的“去伪信号器(de-glitcher)”，用于以足以允许对输出伪信号进行调整的DAC时钟之后的时延对DAC输出进行采样。

理想地，保持在S/H电路的保持信号输出端的采样是在精确的时间点、在空间中的精确点存在的输入信号的精确值，其中“精确”意味着准确到无限精度。

然而对于S/H电路相关领域的技术人员来说，长期以来的认识是，实际操作S/H电路会受到各种非理想特性的影响，因而在采样瞬时之后的给定时间的实际采样事实上并不是在该瞬时存在的输入信号的精确值。例如，这些非理想特性包括：采样抖动，表示理想保持时钟事件与S/H实际保持采样值的瞬时之间的时差的统计方差；获取时间，表示S/H电路将保持电容器充电至采样信号值所需的时间；以及电荷注入；时钟馈通和消隐脉冲电平(pedestal)误差。

各种已知的方法提出至少部分地降低或补偿实际S/H电路的上述非理想特性中的一个或多个

例如，S/H电路最简单的信号开关组件是通过MOS工艺制作的单个晶体管，如PMOS FET或NMOS FET。PMOS FET和NMOS FET中的每个通过在MOS供电电压V_DD和系统地之间的摆动的时钟信号进行控制。但是，单个晶体管PMOS FET或NMOS FET结构中固有的一个问题在于，FET需要阈值栅极-源极电压(通常被称为V_TH)以切换为ON，意味着形成在栅极之下从源极延伸至漏极的导通沟道。因此，PMOS器件能够传输的最低信号电压等于0+V_TH，以及因而NMOS器件的最高电压等于V_DD-V_TH。

为了避免该固有的缺陷，并提供与S/H电路相关的技术领域中已知的其它优点，引入了互补MOSFET(CMOS)开关，现在在S/H技术领域中被熟知。典型的CMOS开关包括并联连接的PMOS FET和NMOS FET，时钟信号与PMOS FET的栅极连接，并且该时钟的互补与NMOS FET的栅极连接。并联的PMOS和NMOS FET同时导通和截止，经受CLK和NCLK的边沿之间的时差。

然而，相关技术领域的CMOS S/H开关电路具有固有的缺点。一个缺点在于信号相关导通(ON)电阻，它会导致相关技术领域的CMOS S/H开关电路具有固有的非线性。

针对该CMOS开关的该固有的非线性的各种方法是长期以来已知的。所有的这些方法长期以来也被认为具有显著的缺陷。例如，一种方法是显著地提升了栅极控制电压“V_G”，这降低了MOS开关的源极“V_S”处的信号变化所引起的“(V_G-V_S)/V_S”变化。提升栅极电压具有有限的有效性。此外，增大的栅极电压通常会导致加速器件故障的增大的风险。

这些方法中通常被称为“自举”方法的另一方法是栅极电压以某个偏置跟随模拟输入信号，以使开关接通并保持“V_GS”恒定，从而保持导通(ON)电阻的略微恒定。然而，偏置电压必须足够高以使开关接通，且具有低的导通电阻，但是同时偏置电压必须足够低以限制添加在栅极上的应力低于击穿电平。

长期以来在与S/H电路相关的技术领域中已知的自举方法的另一限制在于，自举电路控制“V_GS”，但是却不提供对CMOS开关中源极-本体电压相关性、或MOS器件导通电阻的V_SB相关性的控制。导通电阻的V_SB相关性是另一线性误差源。针对降低“V_SB”相关线性误差而提出的常规方法包括：通过在采样模式下缩短MOS FET的本体端至它们的源极端的距离而使误差降至零。但是长期以来认为这种方法不会获得可被许多应用所接受的S/H电路性能。

发明内容

根据一个示例实施例的采样保持电路包括与并联PMOS信号ON-OFF开关支路组合的并联NMOS信号ON-OFF开关支路的特定组合和设置，每个信号ON-OFF支路从信号输入节点延伸至输出节点。根据一方面，输出节点可以与保持电容器的结构连接，或者可以是保持电容器的结构。

根据一方面，并联NMOS信号ON-OFF开关支路可以包括与第二NMOS信号开关支路并联的第一NMOS信号开关支路，每个NMOS信号开关支路具有NMOS开关FET，第一NMOS信号开关支路中的第一NMOS开关FET将源极与输入节点连接，并将漏极与输出节点连接，以及第二NMOS信号开关支路中的第二NMOS开关FET将漏极与输入节点连接，并将源极与输出节点连接；类似地，并联PMOS信号ON-OFF开关支路可以包括与第二PMOS信号开关支路并联的第一PMOS信号开关支路，每个PMOS信号开关支路具有PMOS开关FET，第一PMOS信号开关支路中的第一PMOS开关FET将源极与输入节点连接，并将漏极与输出节点连接，以及第二PMOS信号开关支路中的第二PMOS开关FET将漏极与输入节点连接，并将源极与输出节点连接。

根据一个示例实施例的一方面，PMOS开关FET中的每一个具有用于接收在第一电压(如，给定的地(GND))和第二电压(如，电源干线电压V_DD)之间进行切换的时钟(CLK)信号的栅极，以及NMOS信号FET中的每一个具有用于接收CLK信号的反相NCLK的栅极。根据一个示例，CLK和NCLK状态可以体现采样状态和保持状态。根据该示例，采样状态可以是在GND处的CLK，以及在V_DD处的NCLK，从而接通并联的第一和第二PMOS信号开关支路中的PMOS开关FET，以及同样，接通并联的第一和第二NMOS信号开关支路中的NMOS开关FET，从而将输入节点与输出节点连接。同样，保持状态可以是在V_DD处的CLK，以及在GND处的NCLK，从而断开并联的第一和第二PMOS信号开关支路中的PMOS开关FET，以及断开并联的第一和第二NMOS信号开关支路中的NMOS开关FET，从而将输出节点与输入节点隔离。

根据一个或多个不同的实施例的一个示例，PMOS信号开关支路包括具有与第一PMOS开关FET串联的第一PMOS伪FET的第一PMOS信号开关支路和具有与第二PMOS开关FET串联的第二PMOS伪FET的第二PMOS信号开关支路，所述第一PMOS伪FET位于输入节点与第一PMOS开关FET的源极之间，以及所述第二PMOS伪FET位于输出节点与第二PMOS开关FET的源极之间。类似地，NMOS信号开关支路包括具有与第一NMOS开关FET串联的第一PMOS伪FET的第一NMOS信号开关支路和具有也与第二NMOS开关FET串联的第二NMOS伪FET的第二NMOS信号开关支路，所述第一NMOS伪FET位于输入节点与第一NMOS开关FET的源极之间，以及所述第二NMOS伪FET位于输出节点与第二NMOS开关FET的源极之间。

根据一个示例实施例的一方面，PMOS伪FET中的每一个具有用于接收CLK的反时钟信号(NCLK)的栅极，以及NMOS伪FET中的每一个具有用于接收时钟信号(CLK)的栅极，响应于CLK和NCLK切换至采样状态，PMOS伪FET和NMOS伪FET的互补切换OFF在采样状态下分别与PMOS开关FET和NMOS开关FET的切换ON同时发生；以及响应于CLK和NCLK切换至保持状态，PMOS伪FET和NMOS伪FET的互补切换ON分别与PMOS开关FET和NMOS开关FET的切换OFF同时发生。

根据一个或多个不同实施例的一个示例的采样保持电路包括：每个PMOS信号开关支路中的PMOS开关FET，具有与用于产生不同PMOS开关FET偏置电平的特定序列的FET偏置序列发生器连接、并且由用于产生不同PMOS开关FET偏置电平的特定序列的FET偏置序列发生器偏置的本体连接，所述序列与CLK信号同步；以及类似地包括：每个NMOS信号开关支路中的NMOS开关FET，具有与用于产生不同NMOS开关FET偏置电平的特定序列的FET偏置序列发生器连接、并且由用于产生不同NMOS开关FET偏置电平的特定序列的FET偏置序列发生器偏置的本体连接，所述序列与NCLK信号同步。

根据一个或多个不同实施例的一个示例的一方面，不同的PMOS开关FET电平的特定序列和同时的不同的NMOS开关FET偏置电平的特定序列包括：在利用在每个开关FET的栅极下创建的沟道而使PMOS开关FET和NMOS开关FET为导通的采样间隔内，将输入节点与开关FET的本体连接，将每个PMOS开关FET的本体和每个NMOS开关FET的本体偏置为输入节点上的信号电压。

在其它特征和益处中，一个或多个示例实施例的这一方面降低了PMOS开关FET的“导通电阻”和NMOS开关FET的“导通电阻”，并且去除了由于本体效应而导致的一阶非线性误差。

根据一个或多个不同实施例的一个示例的一方面，特定和不同偏置电平的序列包括：在PMOS开关FET和NMOS开关FET为截止的保持间隔内，将PMOS开关FET的本体偏置为V_DD，以及将NMOS开关FET的本体偏置为GND，以在开关FET的栅极之下创建耗尽区，并进一步将输入节点与保持电容器隔离。

根据一个或多个不同示例实施例的采样保持电路包括：每个PMOS信号开关支路中的PMOS伪FET，具有与用于产生不同PMOS伪FET偏置电平的特定序列的FET偏置序列发生器连接、并且由用于产生不同PMOS伪FET偏置电平的特定序列的FET偏置序列发生器偏置的本体连接，所述序列与NCLK信号同步；以及类似地包括：每个NMOS信号开关支路中的NMOS伪FET，具有与用于产生不同NMOS伪FET偏置电平的特定序列的FET偏置序列发生器连接、并且由用于产生不同NMOS伪FET偏置电平的特定序列的FET偏置序列发生器偏置的本体连接，所述序列与CLK信号同步。

根据一个或多个不同示例实施例的一方面，特定和不同偏置电平的特定序列包括：在采样间隔内，将PMOS伪FET的本体偏置为V_DD，以及将NMOS伪FET的本体偏置为GND，以在每个PMOS伪FET的栅极之下和在每个NMOS伪FET的栅极之下创建耗尽区。

根据一个或多个示例实施例的一方面，特定和不同偏置电平的序列包括：在保持间隔内，将PMOS伪FET的本体和NMOS伪FET的本体偏置为输出节点处的采样电压，以在每个PMOS伪FET的栅极之下和每个NMOS伪FET的栅极之下创建沟道。

根据各个示例实施例的一方面，第一PMOS开关FET和第二PMOS开关FET可以具有彼此相同的几何形状、以及彼此相同的性能相关尺寸和彼此相同的物理实现取向(physical implementation orientation)，此外，第一伪PMOS FET可以具有大致上与第一PMOS开关FET相同的几何形状、相同的性能相关尺寸和相同的物理实现取向，以及第二伪PMOS FET可以具有大致上与第二PMOS开关FET相同的几何形状、相同的性能相关尺寸和相同的物理实现取向。

根据各个示例实施例的一方面，第一NMOS开关FET和第二NMOS开关FET可以具有彼此相同的几何形状、以及彼此相同的性能相关尺寸和彼此相同的物理实现取向，此外，第一伪NMOS FET可以具有大致上与第一NMOS开关FET相同的几何形状、相同的性能相关尺寸和相同的物理实现取向，以及第二伪NMOS FET可以具有大致上与第二NMOS开关FET相同的几何形状、相同的性能相关尺寸和相同的物理实现取向。

根据一个或多个不同实施例的一方面，构建和设置PMOS开关FET和PMOS伪FET，从而在使导电P沟道消失(extinguish)并形成耗尽区以从采样模式切换至保持模式的过程中从PMOS开关FET的源极和漏极排出的总电荷等于在填充相应的耗尽区并形成相应的P沟道的过程中由PMOS伪FET汲取的总电荷。

根据一个或多个示例实施例的一方面，构建和设置NMOS开关FET和NMOS伪FET，从而在使导电N沟道消失并形成耗尽区以从采样模式切换至保持模式的过程中从NMOS开关FET的源极和漏极排出的总电荷等于在填充相应的耗尽区并形成相应的N沟道的过程中由NMOS伪FET汲取的总电荷。

根据一个或多个实施例，每个PMOS开关FET具有与相关联的PMOS伪FET的栅极-源极耦合电容基本相等的栅极-源极耦合电容，并具有与相关联的PMOS伪FET的栅-漏耦合电容基本相等的栅极-漏极耦合电容。

根据一个或多个实施例，每个NMOS开关FET具有与相关联的NMOS伪FET的栅极-源极耦合电容基本相等的栅极-源极耦合电容，并具有与相关联的NMOS伪FET的栅极-漏极耦合电容基本相等的栅极-漏极耦合电容。

根据一个或多个不同实施例的一方面，与各具有相匹配的PMOS伪FET的并联PMOS开关FET、各具有相匹配的NMOS伪FET的并联NMOS开关FET、开关FET和伪FET的互补钟控、以及开关FET和伪FET的互补偏置组合，时钟生成电路生成具有同步定时的CLK和NCLK，通过开关FET来控制电荷注入的同步生成，以及通过伪FET来控制电荷抵消，并控制开关FET处的一个极性的时钟馈通和相应的伪FET处的相反极性的抵消时钟馈通的同步生成。

上述实施例的示意性示例以及上述示出的优点、特征和益处并非独占的或者限制性的。根据将以示意性的详情进一步描述的各个实施例和方面，各种示例性实施例的其它优点将是显而易见的，阅读了本公开的本领域技术人员将易于认识到在所附权利要求的范围内的其它变体、以及其它应用。

附图说明

图1示出了根据一个或多个实施例的一个互补钟控和偏置的NMOS-PMOS S/H开关的一个示例实施方式的功能框图，其中该开关具有互补钟控和偏置的NMOS-PMOS伪FET的一个示例方面；

图2是一个示例互补晶体管本体偏置序列电路的电路框图表示，该互补晶体管本体偏置序列电路被配置为：在采样保持时钟和反采样保持时钟的控制下，向根据一个或多个实施例的示例NMOS-PMOS S/H的PMOS开关和伪FET的本体施加偏置的顺序切换；

图3是一个时钟生成电路的一个示例实施方式的电路图表示，该时钟生成电路生成同步的采样保持时钟信号和反采样保持时钟信号的一个示例；

图4A描述了根据一个或多个实施例的、实现具有PMOS信号开关FET元件和相应的PMOS伪FET元件组合的一个示例PMOS支路的半导体器件设置的一个示例截面图；以及

图4B描述了根据一个或多个实施例的、实现具有NMOS信号开关FET元件和相应的NMOS伪FET元件组合的一个示例NMOS支路的半导体器件结构的一个示例截面图。

具体实施方式

对具有本发明的一个或多个示例性实施例的S/H电路的各种示意性示例以及各种子部分和子结构的各种示例、以及这种电路、子部分和子结构的各种示例组件进行了描述。特定示例仅用于示例的目的，用于进一步帮助采样保持电路领域的技术人员形成足以使本领域技术人员以其知识和技能用于实践本发明的概念的理解。然而，能够实践或实现一个或多个实施例的结构、设置和材料并不限于这些特定的示意性示例。

附图通过图形的示意来帮助本领域技术人员形成对所公开的主体的清楚的理解。然而将会理解，附图并不是硬件说明书或制作图，因为例如，图形符号可以有一定大小，并被置于易于查看的地方，而并非表示结构数量。

为了避免实施例的新特征和方面的不清楚，省略了本领域技术人员已知的各种技术背景的不必要的细节，例如，相关半导体制作和设计规则、以及电路仿真工具等。

可以单独地描述示例实施例，并具有特定的差异。然而，单独描述或差异的描述并不必意味着相应的实施例或方面是彼此排他的。例如，结合一个实施例描述的特定特征、功能或特性可以包括在、或者可以适于其它实施例。

现在参照附图，将对实践各种示例实施例中的一个或多个的各种设置、架构、系统和结构的示意性示例进行描述。

图1示出了表示根据一个或多个实施例的示例NMOS-PMOS FET S/H馈电开关10的一个示意性示例实施方式的示例电路图。示例10包括PMOSS/H开关电路12和NMOS S/H开关电路14，如将在之后详细描述地，它们形成了将输入节点A与输出节点B连接、以及将输入节点A与输出节点B隔离的并联开关路径。

将会理解，术语“采样和保持”和“S/H”并不是对根据所描述的实施例的NMOS-PMOS FET开关电路的结构、或者可以实践实施例的应用或组合的范围的限制。相反，术语“采样和保持”(包括“馈电开关10”之前的标记“S/H”)仅指应用范围内的一个示例应用，即，节点A上的输入信号与节点B上的保持电容器Cs的循环连接(即，采样)，以及该信号与Cs的隔离(即，保持)。

继续参照图1，在所描述的示例10中，PMOS S/H开关电路12和NMOSS/H开关电路14各自的输入节点AP和AN连接在一起，并与公共输入节点A连接。同样，PMOS和NMOS S/H开关电路12和14各自的输出节点BP和BN连接在一起，并与公共输出节点B连接。PMOS S/H开关电路12和NMOS S/H开关电路14优选地各包括至少一对并联开关FET支路。这在示例10中示为一对并联PMOS开关FET支路，由并联连接在输入节点AP和输出节点BP之间的PMOS开关FET P1和P2来实现。同样，一对NMOS开关FET N1和N2形成NMOS电路14输入节点AN与输出节点BN之间的并联NMOS支路。

继续参照图1，根据一方面，在形成PMOS和NMOS电路12和14中的每一个电路的各自FET支路的至少一对中，每个支路包括与该支路中的开关FET的源极直接连接的伪FET。伪FET提供将在本公开后面的部分详细描述的特定电荷注入抵消，以及时钟馈通抵消功能，操作和益处。如上所述，与开关电路的相应开关FET和输入和输出节点(即，AP、BP、AN和BN)相关的伪FET的位置、以及与相应的开关FET的各自的连接的特定方面与这些功能和益处有关。

在图1的示例10中，参照PMOS开关电路12，PMOS伪FET P3的源极与PMOS开关FET P1的源极直接连接，形成一个PMOS支路，以及PMOS伪FET P4的源极与PMOS开关FET P2的源极直接连接，形成另一个PMOS支路。如将PMOS伪FET P3和P4中的每一个的源极和漏极连接的相应导线所示出，这些FET不提供关于将输入节点AP与输出节点BP连接、或将输入节点AP与输出节点BP隔离的信号切换功能，因而使用术语“伪FET”。类似地，在图1的示例10的NMOS开关电路14中，NMOS伪FET N3的源极与NMOS开关FET N1的源极直接连接，形成一个NMOS支路，以及NMOS伪FET N4的源极与NMOS开关FET N2的源极直接连接，形成另一个NMOS支路。

继续参照图1，根据一方面，PMOS开关FET P1的源极面向输入节点AP，而并联支路PMOS开关FET P2的源极面向输出节点BP。由于PMOS伪FET P3和P4的源极各与相应的PMOS开关FET P1和P2的源极直接连接，因而无论FET P1和P2的开关状态如何，伪FET与相应的开关FET的这些源极-源极连接是固定的。如将从以下的其它详细描述中进一步理解地，位于输入节点AP和PMOS开关FET P1的源极之间的伪FET P3提供通过各个实施例的时钟和偏置序列特征对伪FET P3的控制，从而将抵消电荷注入输入节点AP。类似地，伪FET P4的位置和设置(即，在PMOS开关FET P2的源极与输出节点BP之间)允许伪FET P4在各种实施例的钟控和FET本体偏置序列方面的控制下将抵消电荷注入输出节点BP(以及例如保持电容器Cs)。

继续参照图1，根据一方面，NMOS开关电路14可以使它的开关FET和伪FET以基本与上述PMOS开关电路12内的PMOS开关FET和PMOS伪FET的设置构成镜像的方式设置。更具体地，NMOS开关FET N1的源极可以面向电路14输入节点AN，以及并联支路NMOS开关FET N2的源极可以面向电路14输出节点BN。NMOS伪FET N3和N4的源极可以各与相应的NMOS开关FET N1和N2的源极直接连接。如将在以下的其它详细描述中进一步描述地，输入节点AN与NMOS开关FET N1的源极之间的NMOS伪FET N3提供通过各种实施例的时钟和偏置序列特征对伪FET N3的控制，从而将抵消电荷注入输入节点AN。同样，在NMOS开关FET N2与电路14输出节点BN之间的伪FET N4允许伪FET N4在各种实施例的钟控和FET本体偏置序列方面的控制下，将抵消电荷注入输出节点BN，因而进入保持电容器Cs。

继续参照图1，根据一方面，PMOS开关电路12可以具有相应的晶体管本体偏置序列电路20，用于将PMOS本体偏置电压的特定序列施加于PMOS开关FET的每一个(如P1和P2)，以及将一般的互补PMOS本体偏置电压施加于PMOS伪FET的每一个(如P3和P4)，这将在本公开之后的部分进行详细描述。

继续参照图1，根据一方面，NMOS开关电路14可以具有相应的晶体管本体偏置序列电路22，用于将NMOS本体偏置电压的特定序列施加于NMOS开关FET的每一个(如N1和N2)，以及将一般的互补NMOS本体偏置电压施加于NMOS伪FET的每一个(如N3和N4)，这将在本公开之后的部分进行详细描述。

继续参照图1，根据一方面，在具有各种实施例的一个或多个FET本体序列方面的S/H开关电路的实践中，优选地，具有切换的本体偏置的FET的每一个具有相应的本体连接，以更好地给予偏置电压。例如，在图1的示例10中，PMOS开关电路12的PMOS FET P1至P4中的每一个可以具有相应的本体偏置连接，如图1中标记为“b_P1”、“b_P2”、“b_P3”和“b_P4”的连接。类似地，在图1的示例10中，NMOS开关电路14的NMOSFET N1至N4中的每一个可以具有相应的本体偏置连接，如图1中标记为“b_N1”、“b_N2”、“b_N3”和“b_N4”的连接。关于实施方式，例如，可以通过在形成FET P1至P4的本体的各个N阱中的N+植入来实现PMOS电路开关12的本体连接b_P1-b_P4。类似地，例如，可以通过在这些NMOSFET中的每一个的P阱中的P+植入来实现针对NMOS电路开关14的NMOS FET N1-N4的诸如示例b_N1-b_N4的本体连接。形成主体连接的该植入的示意性示例在下文参考图4A和4B详细描述。

图1示出了表示关于逻辑ON-OFF开关SW1至SW4的操作的PMOSFET本体偏置序列发生器20的一个实施方式的一个示例功能框图，其中每个开关示为通过外部采样保持CLK或反NCLK根据开关的位置中所指示的真值表进行控制。例如，根据CLK信号，当CLK在V_DD时，所描述的开关SW1被定义为打开，因而在CLK是GND时，所描述的开关SW1被定义为关闭。

将会理解，图1描述的PMOS偏置序列电路20的逻辑定义、以及NMOS偏置序列电路22的逻辑定义仅是示例逻辑描述，并不必是电路规范。进一步将会理解，用于接收独立的CLK和NCLK信号的PMOS FET本体偏置序列发生器20和NMOS FET本体偏置序列发生器22的图1描述仅是一个示例实施方式。可选的实施方式是仅接收CLK信号，并仅使用CLK信号，配置实现序列发生器20和22的组件向本体b_P1-b_P4和b_N1-b_N4产生与由所示的图1中CLK和NCLK控制的开关SW1-SW4和开关SW5-SW8的设置所产生电压的相同的电压。然而，本领域技术人员将会理解，由CLK和NCLK控制的开关SW1-SW4的图1描述可以采用并受益于特别生成的CLK和NCLK之间的同步定时，这将在本公开之后的部分详细描述。本领域技术人员将会理解，PMOS FET本体偏置序列发生器20和NMOS FET本体偏置序列发生器22的可选实施方式可能需要考虑相应的对各个FET生成偏置电压中的定时问题。

继续参照图1，将会理解，FET本体偏置序列发生器20和22中的每一个的所示位置、以及将它们相应的功能分为两块(即，块20和22)、以及序列发生器块20内的开关SW1-SW4和序列发生器块22内的开关SW5-SW8的位置可以与它们各自组件的物理位置无关。

图1的示例10示出了用于将偏置本体电压从PMOS FET本体偏置序列发生器20分发至PMOS开关电路12的FET的一个示意性示例电路。示例10还示出了用于将偏置本体电压从NMOS FET本体偏置序列发生器22分发至NMOS开关电路14的FET的一个示例电路。用于分发PMOS本体偏置电压的一个示意性示例包括：从PMOS偏置序列发生器20延伸至PMOS开关FET P1和P2的本体连接b_P1和b_P2的PMOS开关本体偏置供电线28，以及从该序列发生器20延伸至PMOS伪FET P3和P4的本体连接b_P3和b_P4的PMOS伪偏置节点30。类似地，用于分发NMOS本体偏置电压的一个示意性示例包括：从序列发生器22延伸至NMOS开关FET N1和N2的本体连接b_N1和b_N2的NMOS开关本体偏置供电线32，以及从该序列发生器22延伸至NMOS伪FET本体连接b_N3和b_N4的NMOS伪偏置节点34。

在描述示例SW1-SW4和SW5-SW8的内部开关操作之前，将对PMOS偏置序列发生器20将整体偏置序列施加于P1-P4、以及NMOS偏置序列发生器22将整体偏置序列施加于N1-N4进行描述。

首先，在图1的示例10中，采样模式是在与PMOS开关FET P1和P2(以及NMOS伪FET N3和N4)的栅极连接的CLK处于GND、以及与NMOS开关FET N1和N2的栅极(以及PMOS伪FET P3和P4)的栅极连接的NCLK处于V_DD时。因此，PMOS开关FET P1和P2和NMOS开关FET N1和N2导通，以及因而Signal_IN通过四个并行路径与输出节点B连接，从而对电容器Cs进行充电。在该采样模式期间，PMOS本体偏置序列发生器20将PMOS开关FET P1和P2的本体偏置为输入信号电压Signal_IN，以及同样，NMOS本体偏置序列发生器22将NMOS开关FET N1和N2的本体偏置为相同的Signal_IN电压。该偏置降低了PMOS开关FET P1和P2与NMOS开关FET N1和N2二者之间的导通电阻。对于伪FET，在采样模式期间，PMOS序列发生器20将PMOS伪FET P3和P4的本体反偏置为V_DD，以及NMOS序列发生器22将NMOS伪FET的本体偏置为GND。反偏置的目的在于在PMOS伪FET P3和P4的栅极和NMOS伪FET N3和N4的栅极之下形成耗尽区。耗尽区能够增加当CLK和NCLK将电路10切换为保持模式时在伪FET的栅极之下形成导电沟道所需的电荷量，这将在之后的部分详细描述。

对于PMOS开关电路12，如将在之后的部分详细描述的，PMOS偏置序列发生器20结合基本相同结构的PMOS FET P1、P2、P3和P4所施加的偏置序列的目标在于：将形成PMOS伪FET P3和P4的栅极之下的导电沟道所需的电荷与在从采样模式切换至保持模式时必须从PMOS开关FET P1和P2的源极和漏极所排出的总P电荷匹配。如将在之后的部分详细描述地，总的排出电荷是被排出以形成耗尽区的电荷与沟道电荷之和。在其它特征和益处中，这将会抵消在从采样模式切换至保持模式时由PMOS开关FET P1和P2表现的电荷注入。以同样的方式，以及如将在之后的部分详细描述地，对于NMOS开关电路14，NMOS偏置序列发生器22所施加的偏置序列的目标在于：将形成NMOS伪FET N3和N 4的栅极之下的导电沟道所需的电荷与在从采样模式切换至保持模式时必须从NMOS开关FET N1和N2的源极和漏极所排出的总P电荷匹配。

对PMOS和NMOS偏置序列发生器20和22所施加的偏置的描述继续，当CLK和NCLK切换至保持模式，PMOS开关FET P1和P2被CLK所断开，以及NMOS开关FET N1和N2被NCLK所断开。为了甚至进一步断开这些开关FET，在保持模式期间，PMOS FET本体偏置序列发生器20将V_DD反偏置施加于PMOS开关FET P1和P2的本体，以及NMOS FET本体偏置序列发生器22将GND反偏置施加于NMOS开关FET N1和N2的本体。这进一步将输入节点A与输出节点B隔离。同时，当时钟CLK和NCLK从采样模式切换至保持模式时，PMOS FET本体偏置序列发生器20将PMOS伪FET P3和P4的本体偏置为节点B上的输出电压，同样，NMOS FET本体偏置序列发生器22将NMOS伪FET N3和N4的本体偏置为该输出电压。偏置伪FET的目的在于形成各自栅极之下的导电沟道，以执行将在之后的部分详细描述的电荷注入抵消功能。

继续参照图1，示例PMOS偏置序列发生器20可以通过表示为ON-OFF开关SW1和ON-OFF开关SW3的堆叠的切换电路拓扑来实现。在所示的示例10中，由于CLK与PMOS开关电路PMOS开关FET P1和P2的栅极连接，因而采样模式是在CLK处于GND且NCLK处于V_DD时。因此，SW1为ON或者闭合，以及SW3为OFF或者打开。结果，通过图1的示例PMOS偏置序列电路20中所示的开关SW1和SW3的示例拓扑，在PMOS开关FET P1和P2为导通的采样模式中，它们各自的本体连接b_P1和b_P2与输入节点A连接，因而将其偏置为Signal_IN电压。

继续参照图1，具体参照采样模式期间的PMOS偏置序列电路20，关于PMOS伪FET P3和P4。根据示例开关SW2和SW4的所示真值表，在采样模式SW4为ON或闭合，以及SW2为OFF或打开期间，开关SW4将PMOS伪FET偏置线30与V_DD干线(rail)连接，反偏置PMOS伪FETP3和P4。

继续参照图1，在采样模式期间的NMOS偏置序列电路14，示例NMOS偏置序列电路22以基本相同的方式操作，将NMOS开关FET N1和N2的本体偏置为Signal_IN电压。更具体地，对于NMOS开关FET N1和N2，在采样模式下，CLK处于GND且NCLK处于V_DD，因而SW5为ON而SW7为OFF。开关SW5因而将(与整体输入节点A直接连接的)NMOS开关电路14输入AN与NMOS开关FET偏置线32连接，这将NMOS开关FET N1和N2的本体偏置为输入节点A处的Signal_IN。如先前所描述，这降低了NMOS开关FET N1和N2的导通电阻，因而便于保持电容器Cs的充电。

对于采样模式期间的NMOS伪FET N3和N4，根据示例开关SW6和SW8的所示真值表，在采样模式SW6为OFF或打开而SW8为ON或闭合期间。因此，开关SW8将NMOS伪FET偏置线34与GND连接，反偏置NMOS伪FET N3和N4。

优选地，出于根据之后的部分进一步的详细描述所易于理解的原因，PMOS伪FET P3和P4的几何形状、性能相关尺寸和物理实现取向与相应的PMOS开关FET P1和P2的几何形状、性能相关尺寸和物理实现取向相同、或基本相同。出于基本相同的原因，NMOS伪FET N3和N4的几何形状、性能相关尺寸和物理实现取向与相应的NMOS开关FET N1和N2的几何形状、性能相关尺寸和物理实现取向相同、或基本相同。

参考图1，该优选结构关系由所有PMOS FET P1至P4以及所有NMOSFET N1至N4来表示，利用同样的“Wp/Lp”标记来标记P1至P4，利用同样的“Wn/Ln”来标记N1至N4，其中，如与这些实施例相关的FET领域中所使用的那样，“Wp/Lp”和“Wn/Ln”分别表示PMOS和NMOS结构的“宽度”和“长度”。关于“相同”的含义，可以理解的是数值范围和具体的物理参数是取决于应用的，而且与S/H电路有关的领域中的普通技术人员通过向本申请应用普通的专业知识和普通的工程实践标准，可以容易地且充分地识别特定的容限、数值范围等，以满足应用。

为了参考的目的，下面描述根据一个实施例的示例方法，该方法使用图1上执行的示意性操作(示例10)。与S/H电路有关的领域中的普通技术人员在阅读本申请的全部内容后将会理解其概念以及在对电荷注入效应和时钟馈穿效应进行补偿中的相关优势，从而足以进一步实现根据一个或更多个实施例的装置和方法。

首先，导通的MOS开关FET(例如PMOS开关FET P1和P2以及NMOS开关FET N1和N2)的特性是在栅极下面存在导电沟道。对于PMOS FET，导电沟道由栅极-本体电压形成，该栅极-本体电压足够低以收集来自N阱的正(P)电荷，从而在N阱面对栅极的表面处形成P电荷的高浓度层(即沟道)。这在该沟道和N阱之间的界面处留下了耗尽区。对于NMOS FET，导电沟道由栅极-本体电压形成，该栅极-本体电压足够高以收集来自P阱的负(N)电荷，并在P阱面对栅极的表面处形成N电荷的高浓度层(即沟道)。这在该沟道和P阱之间的界面处留下了耗尽区。

参考PMOS开关FET P1和P2，当这些FET的栅极电压从GND升至V_DD时，维持上述P电荷导电沟道和耗尽区的电场中止。这将会把PMOS开关FET从导通切换至截止。同时，由于维持导电沟道的电场中止，形成该导电沟道的P电荷必然流向其他地方。其中一些P电荷可能会耗散至N阱。然而，各种因素(包括上述耗尽区与沟道中的电荷具有相同电场极性)阻止沟道中存储的正电荷中的大部分迁移回N阱，相反，这些P电荷中的大部分通过源极和漏极排出(expel)。

现在参考NMOS开关FET N1和N2，当它们从导通切换到截止时，出现类似的电荷排出。更具体地，当这些NMOS FET的栅极电压从V_DD降到GND时，维持上述N电荷导电沟道和耗尽区的电场中止，因而形成该导电沟道的N电荷必然耗散。这些N电荷中的一些将会耗散至P阱，但是与沟道中的电荷具有相同电场极性的上述耗尽区阻止沟道中存储的N电荷中的大部分迁移回P阱。相反，这些N电荷中的大部分通过NMOS开关FET N1和N2的源极和漏极流出(exude)。

理论上可能的是：在CLK和NCLK从采样模式变为保持模式的同时(因而同时使PMOS开关FET P1和P2以及NMOS开关FET N1和N2截止)，从NMOS开关FET N1和N2的源极和漏极排出的N电荷与PMOS开关FETP1和P2的源极和漏极排出的P电荷在数量上和定时上恰好相同。然而，通常不是这样。一个原因是，PMOS器件的宽度可能是NMOS器件的宽度的至少两倍，因而其导电沟道P电荷可能NMOS器件的导电沟道N电荷的至少两倍大。因此，参考图1的示例10，当来自支路输入节点AN和AP的电荷注入在输入模式A下汇总时，来自支路输出节点BN和BP的电荷注入被汇总，其结果是短持续时间的内大量的净电荷注入输入节点A和输出节点B。关于输入节点A，这种短持续时间的电荷注入引起过冲电压。该过冲电压的还原时间(settling time)由输入信号源的电压电平以及供流(sourcing current)能力和排流(draining current)能力决定。更重要的，关于输出节点B，短持续时间的电荷注入引起信号相关偏移，这可能是非线性错误的重要来源。这种非线性误差被称作“沟道电荷注入效应”。

在上文描述的图1的装置中的PMOS伪FET P3和P4以及NMOS伪FETN3和N4(例如分别由PMOS序列发生器电路20和NMOS序列发生器电路22提供偏置)提供的特性和优点中，尤其是抵消了关于PMOS开关电路12和NMOS电路14中每一个的沟道电荷注入效应。

现在参考图1的示例10，在采样模式期间(即当CLK处于GND)，PMOS开关FET P1和P2导通。如上所述，在这些PMOS FET P1和P2的栅极下形成导电P沟道。每一个PMOS沟道中的总电荷(指定为“Q_sp”)由器件的尺寸、栅极-源极电压差V_GSP(V_GSP＝V_GP-V_SP)以及阈值电压“V_THP”来确定。V_THP电压是沟道区中的栅极材料和体材料硅之间的功函数、费米电势、耗尽层电荷、由于界面处的杂质和不完美性而导致的正电荷、栅极电容以及源极-本体偏置(V_SBP)的函数。根据实施例，电路中的V_SBP可以是零，因为正如上文参考PMOS FET本体偏置序列电路20所述，在采样模式期间，输入节点A可以连接至PMOS开关FET P1和P2的本体偏置连接b_P1和b_P2。

同样，关于NMOS开关FET N1和N2，在采样模式期间(即当NCLK处于V_DD)，NMOS开关FET N1和N2导通。因此，在这些NMOS FET N1和N2的栅极下形成导电N沟道。每一个NMOS沟道中的总电荷被指定为“Q_sn”，并且类似于PMOS沟道的“Q_sp”，其由器件的尺寸、栅极-源极电压差V_GSN(V_GSN＝V_GN-V_SN)以及阈值电压“V_THN”来确定。V_THN电压是沟道区中的栅极材料和体材料硅之间的功函数、费米电势、耗尽层电荷、由于界面处的杂质和不完美性而导致的负电荷、栅极电容以及源极-本体偏置(V_SBN)的函数。如同PMOS开关FET P1和P2的V_SBP，NMOS开关FET N1和N2的V_SBN在根据实施例的电路中可以是零，因为正如上文参考NMOS FET本体偏置序列电路22所述，在采样模式期间，输入节点A可以连接至NMOS开关FET N1和N2的本体偏置连接b_N1和b_N2。

继续参考图1的示例10，同样在采样模式期间，PMOS伪FET P3和P4截止，因为与其栅极连接的NCLK是V_DD。如上所述，PMOS伪FET P3和P4的本体连接b_P3和b_P4也被V_DD电源电势反偏置。该反偏置导致了P3和P4每一个中的反偏p-n结，因而产生了围绕其各自的源极区和漏极区的耗尽区。在NCLK的上升沿处在伪PMOS FET P3和P4的N阱(之后称作耗尽区)中存在的电荷(这里任意地标记为“Qhp”)在该上升沿后的短间隔时间中耗散。由于FET P3和P4的反偏置形成的耗尽区，电荷Qhp从伪PMOS FETP3和P4中每一个的源极和漏极流出，然后分布在向输入节点A提供输入信号的信号源与Cs之间。然而，PMOS伪FET P3和P4导致的电荷注入没有实质性影响。原因在于，由于在采样模式中存在从输出接点B到信号源的DC路径(由于PMOS开关FET P1和P2导通)，因此采样电容器Cs上的采样电压最终形成与Signal_IN相同的值，而不由电荷Qhp来确定。

此外，在采样模式期间，NMOS伪FET N3和N4截止，因为与其各自的栅极连接的CLK处于GND。NMOS伪FET N3和N4的截止导致与上文针对PMOS伪FET P3和P4大体上同一基本类型的电荷注入，不同之处在于相反的电荷极性。这里将该电荷任意地标记为“Qhn”。与上文参考PMOS伪FET P3和P4的描述大体相同的原因(即，由于NMOS开关FET N1和N2导通，在输入节点A和输出节点B之间产生DC路径)，该电荷注入没有实质性影响。

继续参考图1，当CLK从GND变为V_DD与此同时NCLK从V_DD变为GND时，电路10变为保持模式，从而将输入节点A与输出节点B隔离。更具体地，与PMOS开关FET P1和P2的栅极相连的CLK变为V_DD，将使这些FET截止，而与NMOS开关FET N1和N2的栅极相连的NCLK使这些FET截止。这样，如上所述，PMOS开关FET P1和P2每一个中形成的沟道以及NMOS开关FET N1和N3每一个中形成的沟道消失。

PMOS开关FET P1和P2的每一个沟道中的电荷“Q_sp”排到电路12的输入节点AP和电路12的输出节点BP。同样，NMOS开关FET N1和N2的每一个沟道中的电荷“Q_sn”同时排到电路14的输入节点AN和电路14的输出节点BN。

参考PMOS电路12，与CLK变为V_DD导致的采样至保持的转变同时发生地，开关SW1和SW3将V_DD连接至偏置线28，从而连接至本体连接b_P1和b_P2，将V_SBP设置为负电压V_SP-V_DD。这个反偏置与上文针对PMOS伪FETP3和P4在采样模式期间描述的相同，因而创建了P1和P2栅极下的耗尽区。同样，在采样至保持的转变时，NCLK从V_DD转变为GND，开关SW5和SW7依次切换将GND连接到NMOS开关FET偏置线32，从而连接至本体连接b_N1和b_N2，将V_SBN设置为正电压V_SN-GND。这个反偏置与上文针对NMOS伪FET N3和N4在采样模式期间描述的相同，因而创建了N1和N2栅极下的耗尽区。

如上所述，根据一个方面，优选地使PMOS FET P1和P2的物理尺寸、几何形状和其他参数值与PMOS伪FET P3和P4的对应的物理尺寸、几何形状和其他参数相同。同样，根据一个方面，优选地使NMOS FET N1和N2的物理尺寸、几何形状和其他参数值与NMOS伪FET N3和N4的对应的物理尺寸、几何形状和其他参数相同。

假定按此方式制造PMOS FET P1至P4，从PMOS开关FET P1和P2中新产生的耗尽区(由上述反偏置导致)排出的电荷与PMOS伪FET P3和P4中形成耗尽区时从PMOS伪FET P3和P4排出的电荷Qhp相等。假定以相同的尺寸和结构来制造NMOS FET N1至N4，基于相同的原因，从NMOS开关FET N1和N2中新产生的耗尽区排出的电荷与当切换至采样模式时在形成NMOS伪FET N3和N4的耗尽区时从NMOS伪FET N3和N4排出的电荷Qhn相等。因此，关于PMOS开关电路12，当CLK和NCLK从采样模式切换至保持模式时，从PMOS开关FET P1和P2的源极和漏极排出到电路12输入节点AP和输出节点BP的总电荷是：(Qsp+Qhp)。同时，从NMOS开关FET N1和N2的源极和漏极排出到电路14输入节点AN和输出节点BN的总电荷是：(Qsn+Qhn)。

下面描述根据一个或多个实施例的由PMOS开关电路(例如所述示例12)提供的电荷注入抵消特性的多个概念和示例操作，随后描述由NMOS开关电路(例如图1的示例14)提供的电荷抵消特性的类似概念和示例操作。

参考图1的示例PMOS开关电路12，在PMOS FET P1和P2截止的同时，PMOS伪FET P3和P4导通，从反偏置耗尽状态变为导通状态，因为向P3和P4的栅极馈电的NCLK变为GND。开关SW2和SW4也在NCLK和CLK的控制下发生变化，将P3和P4的本体偏置为输出节点B上的电压，该处是Cs电容器中存储的采样信号。结果，在P3和P4的栅极下建立P电荷沟道。由于PMOS伪FET P3和P4从反偏置耗尽状态切换至导通状态，建立沟道所需的总电荷QtotalP不仅仅是沟道电荷Qsp。相反，总电荷QtotalP等于(Qhp+Qsp)，其中Qhp是通过将PMOS伪晶体管P3和P4在采样模式中反偏置而填充PMOS伪晶体管P3和P4中存在的耗尽区所需的电荷，而Qsp是建立P电荷沟道的电荷。

相关领域的普通技术人员将会理解，由于PMOS伪FET P3和P4的物理参数与PMOS信号开关FET P1和P2的物理参数匹配，并且与上述偏置序列和上述结构匹配，当电路10从采样模式切换至保持模式时，由PMOS伪FETP3和P4吸取的形成它们各自的导电沟道的总电荷(即Qsp+Qhp)恰好等于从PMOS信号开关FET P1和P2的沟道和耗尽区注入的、消灭其导电沟道并形成其耗尽区的上述总电荷。

上述电荷注入效应抵消也由NMOS开关电路14提供。

参考图1的示例NMOS开关电路14，在NMOS FET N1和N2截止的同时，NMOS伪FET N3和N4导通，从反偏置耗尽状态变为导通状态，因为向N3和N4的栅极馈电的CLK从GND变为V_DD。开关SW6和SW8也在NCLK和CLK的控制下发生变化，将N3和N4的本体偏置为输出节点B上的电压，该处是Cs电容器中存储的采样信号。结果，在N3和N4的栅极下建立N电荷沟道。由于在形成该沟道时NMOS伪FET N3和N4从反偏置耗尽状态切换至导通状态，建立该沟道所需的总电荷QtotalN是沟道电荷Qsn与电荷Qhn之和，其中电荷Qhn是通过将NMOS伪晶体管N3和N4在采样模式中反偏置而填充NMOS伪晶体管N3和N4中形成的耗尽区所需的N电荷。

假定NMOS伪FET N3和N4的物理参数与NMOS信号开关FET N1和N2的物理参数匹配，结合上述NMOS偏置序列，当电路10从采样模式切换至保持模式时，由NMOS伪FET N3和N4吸取的形成它们各自的导电沟道的总电荷(即Qsn+Qhn)恰好等于从NMOS信号开关FET N1和N2的沟道和耗尽区注入的、消灭这些导电沟道和耗尽区的上述总电荷。

因此，容易理解的是，根据各个公开的实施例的PMOS-NMOS S/H馈电电路(例如所述图1的示例10)以及各种备选实施方式提供了对PMOS-NMOS S/H馈电电路的现有技术中存在的“沟道电荷注入效应”的完全补偿，并基本消除了“沟道电荷注入效应”。

下面描述根据图1的示例10的采样和保持电路内的时钟馈通效应抵消，由根据实施例的S/H电路上执行的S/H操作和方法来提供。为了加快对足以根据各个公开的实施例进行实践的有关概念的理解，首先参考PMOS开关电路12描述时钟馈通效应抵消。本领域的普通技术人员将会容易地理解，在阅读了整个申请后，可以将参考PMOS开关电路12描述的操作和概念应用于NMOS开关电路(例如示例14)上的时钟馈通效应抵消。

参考图1，特别是示例PMOS开关电路12，如果缺少PMOS伪FET(例如所述示例中的FET P3和P4)，由改变状态的CLK的电压变化(即CLK的边沿)导致的一种类型的时钟馈通经由PMOS开关FET P1和P2的栅极-源极/栅极-漏极寄生电容器耦合至采样电容器Cs和输入节点A。参考图1的PMOS开关FET P1的分解图100，示出了这些寄生电容，并将其标记为模型化元件“Cgsp”和“Cgdp”。可以理解，“Cgsp”和“Cgdp”关于P1和P2的栅极与输入和输出节点A和B之间的耦合的关系是相反的，因为在图1的示例10中，PMOS开关FET P1的源极连接到输入节点AP(其直接连接到输入节点A)，而PMOS开关FET P2的漏极连接到输入节点AP。类似地，PMOS开关FET P1的漏极连接到输出节点BP(其直接连接到输入节点B)，而PMOS开关FET P2的源极连接到输出节点BP。

如上所述，使用图1的示例中的时钟转换，当CLK信号从GND变换(toggle)至V_DD时，出现从采样到保持的转变。这样，CLK的电压变化V_DD经由PMOS开关FET P1的寄生电容器“Cgdp”和并联的PMOS开关FETP2的“Cgsp”耦合至输出节点B，并且在它们和保持电容器Cs之间重新分布。如果缺少伪FET或等同物的设置(例如PMOS伪FET P3和P4)，使栅极的切换与PMOS开关FET P1和P2处的栅极切换互补，上述耦合产生可称为“+V_{OFF_SW}”的偏移。

另外，在CLK信号从GND变换至V_DD时发生采样至保持的转变，CLK的电压变化V_DD也经由PMOS开关FET P1的寄生电容器“Cgsp”和并联的PMOS开关FET P2的“Cgdp”耦合至输入节点A。本领域的普通技术人员可以理解，该耦合引起输入节点A处的正的伪信号(glitch)。

现在参考PMOS伪FET P3和P4，从采样模式到保持模式转变时，上述CLK信号从GND变换至V_DD，与此同时与PMOS伪FET P3和P4的栅极相连的NCLK从V_DD变换至GND。根据一个优选实施例，PMOS伪FET P3和P4在结构上与PMOS信号开关FET P1和P2基本相同，具有与PMOS开关FETP1和P2基本相同的“Cgsp”和“Cgdp”。此外，PMOS伪FET P3和P4中每一个的源极和漏极连接在一起。因此，参考PMOS伪FET P4，在采样至保持的转变处，该FET P4的栅极处的NCLK电压(等于-V_DD)的下降沿通过FET寄生电容器“Cgsp”和“Cgdp”耦合至输出节点B，并且在它们和Cs保持电容器之间共享。这产生了另一个偏移，可将其任意地标记为“-V_{OFF_DUMMY}”。类似地，参考PMOS伪FET P3，当与其栅极相连的NCLK从V_DD变换至GND时，该电压变化经由FET P3的“Cgsp”和“Cgdp”耦合并到达输入节点A，引起负的伪信号。

如上所述，根据各个实施例，PMOS开关FET P1和P2以及PMOS伪FETP3和P4可以在物理结构和设置上彼此关联，使得这些PMOS FET的“Cgsp”和“Cgdp”彼此相等。

因此，“+V_{OFF_SW}”与“-V_{OFF_DUMMY}”之和可能为零，并且能够提供如下所述的优点和特性：Cs上的偏移可以被抵消，而且可以消除伪信号，或者可以将伪信号至少减小到PMOS开关FET P1和P2以及PMOS伪FET P3和P4之间的工艺失配所约束的程度。

上述时钟馈通抵消概念可以容易地应用于NMOS开关电路14，以提供基本相同的时钟馈通效应抵消。更具体地，这是通过如下方式而获得的：NMOS开关FET N1和N2(接收NCLK)与NMOS伪FET N3和N4(接收CLK)的所示互补计时，以及配置和制造NMOS开关FET N1和N2与NMOS伪FETN3和N4以具有基本相同的栅极-源极耦合电容和栅极-漏极耦合电容。该配置和制造可以由本领域的普通技术人员在阅读本申请后容易地执行。

图2示出了一个示例配置200，可以实现图1的示例电路10中的PMOS偏置序列发生器电路20。

参考图2，在SW1-SW3开关对的示例实现中，示例200包括CMOS开关202和PMOS FET开关204的堆叠设置，以产生连接到PMOS开关FET偏置线28的偏置电压，该偏置线28连接(如图1所示)到PMOS开关FET P1和P2的本体连接b_P1和b_P2。在202和204组成的堆叠设置中，CMOS开关202的一端202A可以连接到图1的输入节点A(图2中未示出)，另一端202B可以连接到PMOS FET 204的漏极204D，并且PMOS FET 204的源极204S可以连接至V_DD。CMOS开关202的端202B与PMOS FET 204的漏极204D之间的所示连接可以连接至图1所示的PMOS开关FET偏置线28。从图2中可以看出，当CLK为ON时(是GND)，CMOS开关202导通，并且因为NCLK是OFF，PMOS FET开关204截止。因此，PMOS开关FET偏置线28连接至输入节点A，以接收Signal_IN。当CLK是OFF且NCLK是ON时，202和204的状态相反，并且PMOS开关FET偏置线28通过PMOS FET开关204连接至V_DD。

继续参考图2，示例200还可以以CMOS开关206和PMOS FET开关208的堆叠设置实现SW2-SW4开关对，以产生连接到PMOS伪FET偏置线30的偏置电压，偏置线30向PMOS伪FET P3和P4的本体连接b_P3和b_P4馈电。该操作与上文描述的CMOS开关202和PMOS FET开关204的堆叠设置的操作类似。当NCLK处于GND时，CMOS开关206导通，并且因为CLK是OFF，PMOS FET开关208截止。因此，PMOS伪FET偏置线30连接至输出节点B，以接收采样电容器Cs上存储的信号。当NCLK是OFF且CLK是ON时，206和208的状态相反，并且PMOS伪FET偏置线30通过PMOS FET开关208连接至V_DD。

可以理解，图2示出了电路功能框图，并且可能不代表开关SW1至SW4相对于PMOS开关FET P1和P2和/或PMOS伪FET P3和P4的优选物理设置。

根据一个或更多个实施例的一个方面，形成图2的示例200的组件相对于形成具有图1所示实施例的S/H馈电电路的组件的如下物理设置可以是优选的：SW1的CMOS开关202实现可以优选地位于PMOS开关FET P1和P2的本体以及输入节点A之间；SW3的PMOS开关204实现可以优选地位于PMOS开关FET P1和P2的本体以及V_DD电源之间；SW2的CMOS开关206实现可以优选地位于PMOS伪FET P3和P4的本体以及输出节点B之间；以及SW4的PMOS开关208实现可以优选地位于PMOS伪FET P3和P4的本体以及电源干线V_DD之间。

继续参考图2，示例开关网络200中使用的PMOS器件的本体可以由V_DD电源电势来偏置，而且CMOS开关202和206内的NMOS器件(未单独编号)的本体可以由GND电势来偏置。

图3示出了采样和保持控制信号产生电路的一个实现300的电路图，其用于从给定的CLK_IN产生CLK和NCLK。参考图3，示例300包括由连接在V_DD和GND之间的PMOS FET(示出但未单独编号)和NMOS FET(示出但未单独编号)的堆叠而形成的逆变器302，以及由PMOS传输晶体管(示出但未单独编号)和NMOS传输晶体管(示出但未单独编号)的并联形成的常开(always on)缓冲器304。

继续参考图3，在示例逆变器302中，PMOS FET的源极连接至V_DD，而PMOS FET的漏极连接至NMOS FET的漏极，该连接是产生NCLK的中点。逆变器302的NMOS FET的源极连接至GND。给定的CLK_IN连接至逆变器302中的两个FET的栅极。容易看出，如果CLK_IN处于V_DD，则PMOSFET截止且NMOS FET导通，从而产生NCLK信号的结连接至GND。因此，NCLK是CLK_IN信号的反相、延迟的版本。NCLK被延迟，这是因为形成逆变器302的FET的固有切换延迟。延迟量可以被任意地参考为DL1个时间单位。

继续参考图3，常开缓冲器304产生CLK作为CLK_IN信号的正相、延迟的版本。优选地，通过形成缓冲器304的FET使其具有与逆变器302的FET相同、基本相同的物理参数作为相对物理设置，使延迟量DL2与DL1相同。缓冲器304是常开的，因为其PMOS FET的栅极连接至GND，而且其本体偏置于V_DD，以及NMOS FET的栅极连接至V_DD，而且其本体偏置于GND。缓冲器304的FET因而是强开的(strongly on)，使得CLK信号在从GND至V_DD的整个范围内摆动。

就固定范围来说，或者就统计来说，DL1和DL2之间的容差是应用相关的，S/H电路领域的普通技术人员在阅读了本申请并考虑具体应用后，可以容易地指定或识别该容差。该技术人员可以容易地理解，可以利用指定或计算技术人员在阅读了本申请后可识别的因素的模型在SPICE上对该电路进行建模，来识别DL1和DL2之间的最大差，其中，所述因素例如是与PMOS和NMOS开关FET及其相关联的PMOS和NMOS伪FET相关联的上述Qhp、Qsp、Qhn和Qsn电荷，这些FET中每一个的切换特性、这些FET中每一个的“Cgs”和“Cgd”值，以及有关的轨迹线延迟和阻抗。

本领域的普通技术人员在阅读了本申请后可以理解，当根据上述实施例进行设置和操作时，DL1和DL2之间的最大差以及实际实现的电路中各个时刻处的CLK和NCLK边沿之间的差会影响电荷注入之间的匹配、操作信号开关FET(即PMOS开关FET P1和P2，和NMOS开关FET N1和N2)表现出的伪信号、上述反作用电荷注入、伪FET(即P3和P4以及N3和N4)表现出的伪信号。

图4A是根据各个实施例中的一个或更多个的PMOS-NMOS S/H馈电开关的PMOS开关电路的一个示例支路(例如图1的示例PMOS开关电路12的一个支路)的一个示例抽象截面图。参考图4A，该示例形成在具有第一N阱404和第二N阱406的P衬底402上。第一N阱404可以实现PMOS伪FET(例如P3)的本体，第二N阱406可以实现其对应的PMOS开关FET(例如P1)的本体。第一N阱404可包含形成PMOS伪FET P3的本体连接b_P3的n+植入物408，并且p+植入物410和412可以形成该FET P3的漏极和源极。类似地，第二N阱406可包含形成PMOS开关FET P1的本体连接b_P1的n+植入物414，并且p+植入物416和418可以形成该FET P1的源极和漏极。

继续参考图4A，形成PMOS伪FET P3的本体连接b_P3的n+植入物408可以连接至偏置线(例如图1中的偏置线30)，类似地，形成PMOS开关FETP1的本体连接b_P1的n+植入物414可以连接至偏置线(例如图1中的偏置线28)。由N阱404上形成的电介质绝缘层422上的n+多晶硅(n+poly)420形成的栅极可以连接至NCLK，用作PMOS伪FET P3的栅极。同样，由N阱406上形成的电介质绝缘层426上的n+多晶硅424形成的栅极可以连接至CLK，形成PMOS开关FET P1的栅极。优选地但非必须地，P衬底402由连接至GND的p+植入物428偏置。

图4B是根据各个实施例中的一个或更多个的PMOS-NMOS S/H馈电开关的NMOS开关电路的一个示例支路(例如图1的示例NMOS开关电路14的一个支路)的一个示例抽象截面图。参考图4B，NMOS开关电路14的一个示例支路例如可以形成于图4A所示的同一P衬底402(其上形成PMOS开关电路12)上。图4B的示例包括深N阱450，其中形成了第一P阱452和第二P阱454。第一P阱452可以实现NMOS伪FET(例如N3)的本体，第二N阱454可以实现其对应的NMOS开关FET(例如N1)的本体。假定第一P阱452形成了伪FET N3的本体，该P阱可以包含形成N3的本体连接b_N3的p+植入物456，并且可以包括形成伪FET N3的漏极和源极的n+植入物458和460。假定第二P阱454形成了NMOS开关FET N1的本体，该P阱可以包含形成N1的本体连接b_N1的p+植入物462，以及n+植入物464和466可以形成该FET N1的源极和漏极。

继续参考图4B，形成NMOS伪FET N3的本体连接b_N3的p+植入物456可以连接至偏置线(例如图1中的偏置线34)，类似地，形成NMOS开关FETN1的本体连接b_N1的n+植入物462可以连接至偏置线(例如图1中的偏置线32)。由P阱452上形成的电介质绝缘层470上的n+多晶硅468形成的栅极可以连接至CLK线，用作NMOS伪FET N3的栅极。由P阱454上形成的电介质绝缘层474上的n+多晶硅层472形成的栅极可以连接至NCLK信号，形成NMOS开关FET N1的栅极。如上文参考图4A所描述地，优选但非必须地，P衬底402由连接至GND的p+植入物476偏置。

尽管已经参考实施例的特定示范方面详细描述了各个示范实施例，应当理解，本发明能够有其他的实施例，并且能够在各个方面对细节进行修改。本领域的技术人员可以理解，在本发明的精神和范围内，可以进行改变和修改。

因此，上述公开内容、说明书以及附图仅用于示意的目的而绝非限制本发明，本发明仅由权利要求书来限定。

Claims (13)

1.一种采样/保持馈电开关，用于可切换地将接收输入信号的输入节点与输出节点连接和隔离，所述输出节点能够与用于保持输入信号的采样的采样电容器连接，所述采样/保持馈电开关包括：

第一PMOS信号支路和第二PMOS信号支路，所述PMOS信号支路中的每一个从输入节点延伸至输出节点、并具有与相应的PMOS伪FET连接的PMOS开关FET，所述PMOS开关FET中的每一个和所述PMOS伪FET中的每一个具有各自的栅极和各自的本体；

第一NMOS信号支路和第二NMOS信号支路，所述NMOS信号支路中的每一个从输入节点延伸至输出节点、并具有与相应的NMOS伪FET连接的NMOS开关FET，所述NMOS开关FET中的每一个和所述NMOS伪FET中的每一个具有各自的栅极和各自的本体；以及

时钟分发电路，被配置为：接收在GND电压与V_DD电压之间切换的时钟信号CLK，并将所述CLK分发至所述PMOS开关FET的栅极和所述NMOS伪FET的栅极；以及接收所述CLK的反信号NCLK，并将所述NCLK分发至所述PMOS伪FET的栅极和所述NMOS开关FET的栅极；以及

FET偏置序列电路，被配置为：接收所述CLK和所述NCLK，以及接收输入节点上的信号电压和输出节点上的保持电压；以及与所述CLK同步地，在不同的操作模式下，将PMOS开关FET的本体、NMOS开关FET的本体、PMOS伪FET的本体、以及NMOS伪FET的本体偏置为不同的偏置电平。

2.根据权利要求1所述的采样/保持馈电开关，还包括：时钟生成电路，用于生成所述CLK和所述NCLK，

其中，第一PMOS信号支路中的第一PMOS开关FET具有与输入节点连接的源极和与输出节点连接的漏极，以及第二PMOS信号支路中的第二PMOS开关FET具有与输入节点连接的漏极和与输出节点连接的源极，

第一和第二PMOS开关FET中的每一个具有与所述CLK连接的栅极，以及

第一和第二PMOS开关FET中的每一个被配置为：响应于所述CLK处于GND电压，在各自的源极和各自的漏极之间形成各自的导电沟道；以及响应于所述CLK处于V_DD电压，去除所述导电沟道。

3.根据权利要求1所述的采样/保持馈电开关，还包括：时钟生成电路，用于生成所述CLK和所述NCLK，

其中，第一NMOS信号支路中的第一NMOS开关FET具有与输入节点连接的源极和与输出节点连接的漏极，以及第二NMOS信号支路中的第二NMOS开关FET具有与输出节点连接的源极和与输入节点连接的漏极，

第一和第二NMOS开关FET中的每一个具有与所述NCLK连接的栅极，以及

第一和第二NMOS开关FET中的每一个被配置为：响应于所述NCLK处于V_DD电压，在各自的源极和各自的漏极之间形成各自的导电沟道；以及响应于所述NCLK处于GND电压，去除所述导电沟道。

4.根据权利要求1所述的采样/保持馈电开关，

其中，第一PMOS信号支路中的第一PMOS伪FET具有与第一PMOS开关FET的源极直接连接的源极以及与输入节点直接连接的漏极，通过位于第一PMOS开关FET的源极和输入节点之间的低阻抗金属线来连接第一PMOS伪FET的源极和漏极；以及

第二PMOS信号支路中的第二PMOS伪FET具有与第二PMOS开关FET的源极直接连接的源极以及与输出节点直接连接的漏极，通过位于第二PMOS开关FET的源极和输出节点之间的低阻抗金属线来连接第二PMOS伪FET的源极和漏极，以及

第一和第二PMOS伪FET中的每一个具有与所述NCLK连接的栅极。

5.根据权利要求1所述的采样/保持馈电开关，

其中，第一NMOS信号支路中的第一NMOS伪FET具有与第一NMOS开关FET的源极直接连接的源极以及与输入节点直接连接的漏极，通过位于第一NMOS开关FET的源极和输入节点之间的低阻抗金属线来连接第一NMOS伪FET的源极和漏极；以及

第二NMOS信号支路中的第二NMOS伪FET具有与第二NMOS开关FET的源极直接连接的源极以及与输出节点直接连接的漏极，通过位于第二NMOS开关FET的源极和输出节点之间的低阻抗金属线来连接第二NMOS伪FET的源极和漏极，以及

第一和第二NMOS伪FET中的每一个具有与所述CLK连接的栅极。

6.根据权利要求1所述的采样/保持馈电开关，

其中PMOS开关FET中的每一个、PMOS伪FET中的每一个、NMOS开关FET中的每一个、以及NMOS伪FET中的每一个具有与各自的本体连接的相应的本体连接，以及

所述本体连接中的每一个与FET偏置序列电路连接。

7.根据权利要求6所述的采样/保持馈电开关，

其中，所述FET偏置序列电路通过多个本体偏置线与所述本体连接相连，所述多个本体偏置线包括与PMOS开关FET的本体连接相连的PMOS开关FET偏置线、与PMOS伪FET的本体连接相连的PMOS伪FET偏置线、与NMOS开关FET的本体连接相连的NMOS开关FET偏置线和与NMOS伪FET的本体连接相连的NMOS伪FET偏置线。

8.根据权利要求7所述的采样/保持馈电开关，

其中，所述FET偏置序列电路被配置为接收所述CLK、所述NCLK信号、输入信号、保持信号、GND和V_DD供电；以及被配置为：与CLK处于GND电压同时地将输入节点与PMOS开关FET偏置线和NMOS开关偏置线连接，将V_DD电压与PMOS开关FET偏置线连接，以及将GND电压与NMOS伪FET偏置线连接；以及被配置为：与CLK处于V_DD电压同时地将V_DD电压与PMOS开关FET偏置线连接，将GND电压与NMOS开关FET偏置线连接，以及将输出节点与PMOS伪FET偏置线和NMOS伪FET偏置线连接。

9.根据权利要求6所述的采样/保持馈电开关，其中所述FET偏置序列电路包括：

PMOS开关FET偏置序列电路，包括：

用于接收所述CLK的第一开关，所述第一开关响应于所述CLK处于所述GND电压，具有将输入节点与PMOS开关FET的本体连接相连的ON状态；以及响应于所述CLK处于所述V_DD

电压，具有将输入节点与PMOS开关FET的本体连接断开的OFF状态；

用于接收所述NCLK的第二开关，所述第二开关响应于所述NCLK处于所述GND电压，具有将V_DD电压与PMOS开关FET的本体偏置连接相连的ON状态；以及响应于所述NCLK处于所述V_DD电压，具有将V_DD节点与PMOS开关FET的本体连接断开的OFF状态；以及

PMOS伪FET偏置序列电路，包括：

用于接收所述CLK的第三开关，所述第三开关响应于所述CLK处于所述GND电压，具有将V_DD电压与PMOS伪FET的本体连接相连的ON状态；以及响应于所述CLK处于所述V_DD电压，具有将V_DD电压与PMOS伪FET的本体连接断开的OFF状态；以及

用于接收所述NCLK的第四开关，所述第四开关响应于所述NCLK处于所述GND电压，具有将输出节点与PMOS伪FET的本体连接相连的ON状态；以及响应于所述NCLK处于所述V_DD电压，具有将输出节点与PMOS伪FET的本体连接断开的OFF状态。

10.根据权利要求6所述的采样/保持馈电开关，其中所述FET偏置序列电路还包括：

NMOS开关FET偏置序列电路，包括：

用于接收所述CLK的第五开关，所述第五开关响应于所述CLK处于所述GND电压，具有将输入节点与NMOS开关FET的本体连接相连的ON状态；以及响应于所述CLK处于所述V_DD电压，具有将输入节点与NMOS开关FET的本体连接断开的OFF状态；

用于接收所述NCLK的第六开关，所述第六开关响应于所述NCLK处于所述GND电压，具有将GND电压与NMOS开关FET的本体连接相连的ON状态；以及响应于所述NCLK处于所述V_DD电压，具有将GND电压与NMOS开关FET的本体连接

断开的OFF状态；以及

NMOS伪FET偏置序列电路，包括：

用于接收所述NCLK的第七开关，所述第七开关响应于所述NCLK处于所述GND电压，具有将输出节点与NMOS伪FET的本体连接相连的ON状态；以及响应于所述NCLK处于所述V_DD电压，具有将输出节点与NMOS伪FET的本体连接断开的OFF状态；以及

用于接收所述CLK的第八开关，所述第八开关响应于所述CLK处于所述GND电压，具有将GND电压与NMOS伪FET的本体连接相连的ON状态；以及响应于所述CLK处于所述V_DD电压，具有将GND电压与NMOS伪FET的本体连接断开的OFF状态。

11.根据权利要求2所述的采样/保持馈电开关，

其中，所述时钟生成电路接收给定的时钟信号CLK_IN，以作为响应，生成CLK和所述CLK的反信号NCLK，

所述时钟生成电路包括：

由具有给定PMOS晶体管大小的一个PMOS晶体管和具有给定NMOS晶体管大小的一个NMOS晶体管形成的反相器，用于接收CLK_IN，并作为响应，生成所述NCLK；以及

常开缓冲器，用于接收所述CLK_IN，并作为响应，生成所述CLK，所述常开缓冲器由具有所述给定PMOS晶体管大小的PMOS晶体管和具有所述给定NMOS晶体管大小的NMOS晶体管形成。

12.根据权利要求1所述的采样/保持馈电开关，

其中，第一PMOS信号支路和第二PMOS信号支路中的PMOS开关FET中的每一个具有给定的PMOS几何形状、给定的性能相关PMOS尺寸、以及给定的PMOS物理实现取向；以及

第一PMOS信号支路和第二PMOS信号支路中的PMOS伪FET中的每一个具有与所述给定的PMOS几何形状、所述给定的性能相关PMOS尺寸、以及所述给定的PMOS物理实现取向相同的PMOS几何形状、性能相关PMOS尺寸、以及PMOS物理实现取向。

13.根据权利要求1所述的采样/保持馈电开关，

其中，第一NMOS信号支路和第二NMOS信号支路中的NMOS开关FET中的每一个具有给定的NMOS几何形状、给定的性能相关NMOS尺寸、以及给定的NMOS物理实现取向；以及

第一NMOS信号支路和第二NMOS信号支路中的NMOS伪FET中的每一个具有与所述给定的NMOS几何形状、所述给定的性能相关NMOS尺寸、以及所述给定的NMOS物理实现取向相同的NMOS几何形状、性能相关NMOS尺寸、以及NMOS物理实现。

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