CN100499122C - 用于混压输出入接口之耐高压电源线间静电防护电路 - Google Patents

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CN100499122C CNB2006100829458A CN200610082945A CN100499122C CN 100499122 C CN100499122 C CN 100499122C CN B2006100829458 A CNB2006100829458 A CN B2006100829458A CN 200610082945 A CN200610082945 A CN 200610082945A CN 100499122 C CN100499122 C CN 100499122C
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    • H01L27/0251—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices
    • H01L27/0266—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices using field effect transistors as protective elements

Abstract

本发明提供一种用于静电放电(Electrostatic Discharge；ESD)防护之电路，其包含电阻器；串连于该电阻器之电容器；第一晶体管，其包含栅极，该栅极连接至第一电力供应，而该第一电力供应通过该电阻器将第一电压提供至该栅极，以及连接至该第一电力供应的第一终端；第二晶体管，其包含栅极，该栅极连接至第二电力供应，而该第二电力供应提供小于该第一电压的第二电压，该第二晶体管具有连接至该第一晶体管之第二终端的第一终端；以及第三晶体管，其包含栅极，该栅极连接于该第二电力供应，该第三晶体管之第一终端连接至该第二晶体管之第二终端，而第二终端连接于与该第一电压及该第二电压相异的参考电压。

Description

用于混压输出入接口之耐高压电源线间静电防护电路
技术领域
本发明涉及静电放电(ESD)防护，并且特别涉及一种用于混压输出入(Input/Output；I/O)接口的ESD钳位电路。
背景技术
静电放电(ESD)是一种对于集成电路(Integrated Circuit；IC)造成致命威胁的现象。一个典型ESD事件，例如当您在地毯上走动之后，用手去接触半导体元件时，可轻易地摧毁一个半导体装置。严格说来，ESD是一种快速放电事件，这可在两个具有不同电位的物体之间传送电荷。对IC所造成的损害是依照在该事件的过程中所释放之电流密度与电压梯度而定。
ESD损害对于按纳米刻度之CMOS工艺所制造的互补金属氧化物半导体(Complementary Metal-Oxide Semiconductor，CMOS)集成电路(IC)产品已成为主要的可靠性课题。在纳米刻度IC中，栅极氧化膜的厚度随着该IC的几何性降低而变薄，用来降低内部电路所需之操作电压，以降低功率消耗。
在具有多个子系统的电子系统中，像是在计算机系统内，一般说来存在有多个可提供不同电力位准的电力供应。上述这些子系统，像是系统中的IC及芯片，经常操作在不同的电力电压。因此，为兼容于不同的电力供应电压，在IC之输出入(I/O)接口处的信号电压可能高于该IC的操作电压。例如，在由0.18μm CMOS工艺所制造的IC中，内部电路按1.8V(伏特)的电力供应电压而运作，I/O装置按3.3V的电力供应电压而运作，或是在混压系统中传送或接收具有3.3V的电压位准的信号。为避免因跨于该I/O装置之各节点所施加的电压过高而产生过度电场，该过度电场会造成该栅极氧化物的劣化或崩溃，故于传统方法中，以相对较厚的栅极氧化层来制造各I/O装置，藉此避免栅极过度电压的问题。然而，在制造过程中要求额外光刻掩膜来制造厚栅极氧化层，造成产品生产成本之增加。
电子产业需要一种可行的解决方式，藉以维持纳米刻度CMOS IC内之各项电子性质与装置几何性，以降低产品成本。从而希望具有一种ESD钳位电路，能够快速地响应于ESD事件来防护内部电路，而又不致于在正常情况下影响到该内部电路的运作。
发明内容
本发明涉及一种ESD钳位电路及一种提供ESD防护之方法，这些可解决一个或更多因先前技术之限制与缺点所造成的问题。
根据本发明之一具体实施例，提供一种用于静电放电(ESD)防护之电路，其包含电阻器；串接于该电阻器之电容器；第一电容器，其串连于该电阻器；第一晶体管，其包含栅极，该栅极连接至第一电力供应，而该第一电力供应通过该电阻器将第一电压提供至该栅极，以及连接至该第一电力供应的第一终端；第二晶体管，其包含栅极，该栅极连接至第二电力供应，而该第二电力供应提供小于该第一电压的第二电压，该第二晶体管具有连接至该第一晶体管之第二终端的第一终端；第三晶体管，其包含栅极，该栅极连接至该第二电力供应，该第三晶体管之第一终端连接至该第二晶体管之第二终端，而第二终端连接至与该第一电压及该第二电压相异的参考电压；以及第二电容器，该第二电容器连接于该第一晶体管的栅极与该第二晶体管的栅极之间。
同时根据本发明，提供一种用于静电放电(ESD)防护之电路，其包含电压耦合装置，该装置包含连接至提供第一电压之第一电力供应的第一终端；第一晶体管，其包含有连接至该电压耦合装置之第二终端的栅极，以及连接至该第一电力供应之第一终端；第二晶体管，其包含有连接至提供低于该第一电压之第二电压的第二电力供应之栅极，以及连接至该第一晶体管之栅极的第一终端；第三晶体管，其包含有连接至该第二晶体管之第二终端的栅极，以及连接至该第一晶体管之第二终端的第一终端；以及第四晶体管，其包含连接至该第二电力供应之栅极，连接至该第三晶体管之栅极的第一终端，以及连接至与该第一电压及该第二电压相异之参考电压的第二终端。
进一步根据本发明，兹提供一种用于静电放电(ESD)防护之电路，其中包含电压分压器电路，该电路连接于提供第一电压的第一电力供应与参考电压之间；第一晶体管，其包含连接至该电压分压器电路之终端的栅极，以及连接至该第一电力供应之第一终端；第二晶体管，其包含连接至提供低于该第一电压之第二电压的第二电力供应之栅极，以及连接至该第一晶体管之栅极的第一终端；第三晶体管，其包含连接至该第二晶体管之第二终端的栅极，以及连接至该第一晶体管之第二终端的第一终端；以及第四晶体管，其包含连接至该第二电力供应之栅极，连接至该第三晶体管之栅极的第一终端，以及连接至与该第一电压及该第二电压相异之参考电压的第二终端。
又根据本发明，提供一种提供静电放电(ESD)防护之方法，其包含提供延迟电路，其包含电阻器以及电容器；提供第一晶体管，其包含连接至该延迟电路之栅极，以及连接至提供第一电压之第一电力供应的第一终端；提供第二晶体管，其包含连接至提供低于该第一电压之第二电压的第二电力供应之栅极，以及连接至该第一晶体管之第二终端的第一终端，其中该电容器连接于该第一晶体管的栅极与该第二晶体管的栅极之间；提供第三晶体管，其包含连接至该第二电力供应的栅极，以及连接至该第二晶体管之第二终端的第一终端，以及连接至与该第一电压及该第二电压相异之参考电压的第二终端；在该第二晶体管的第二终端与该参考电压之间形成寄生电阻器；以及将ESD电流从该第一电力供应通过该寄生电阻器而导引至参考电压。
仍又根据本发明，兹提供一种提供静电放电(ESD)防护之方法，其包含提供电压耦合装置，该装置包含连接至提供第一电压之第一电力供应的第一终端；提供第一晶体管，其包含连接至该电压耦合装置之第二终端的栅极，以及连接至该第一电力供应之第一终端；提供第二晶体管，其包含连接至提供低于该第一电压之第二电压的第二电力供应之栅极，以及连接至该第一晶体管之栅极的第一终端；提供第三晶体管，其包含连接至该第二晶体管之第二终端的栅极，以及连接至该第一晶体管之第二终端的第一终端；提供第四晶体管，其包含连接至该第二电力供应之栅极，连接至该第三晶体管之栅极的第一终端，以及连接至与该第一电压及该第二电压相异之参考电压的第二终端；在该第三晶体管的第二终端与该参考电压之间形成寄生电阻器；以及响应于ESD事件，将ESD脉冲之一部分通过该电压耦合装置耦合至该第一晶体管。
进一步根据本发明，提供一种用于静电放电(ESD)防护之方法，其中包含提供电压分压器电路，该电路连接于提供第一电压的第一电力供应与参考电压之间；提供第一晶体管，其包含连接至该电压分压器电路之终端的栅极，以及连接至该第一电力供应之第一终端；提供第二晶体管，其包含连接至提供低于该第一电压之第二电压的第二电力供应之栅极，以及连接至该第一晶体管之栅极的第一终端；提供第三晶体管，其包含连接至该第二晶体管之第二终端的栅极，以及提供连接至该第一晶体管之第二终端的第一终端；提供第四晶体管，其中含有连接至该第二电力供应之栅极，连接至该第三晶体管之栅极的第一终端，以及连接至与该第一电压及该第二电压相异之参考电压的第二终端；以及在该第一电压之经分割部分处偏压该第一晶体管之栅极，以将该第一晶体管保持在关闭状态下。
本发明之其它特性与优点将在如后说明中部分提出，自该说明中将很容易明白其中一部分，或者亦可通过实际操作本发明而习知。通过在权利要求中所特别指出之各项权利要求及组合便可实现获得本发明的各项特性与优点。
应了解的是，前面的一般叙述与后面的详细说明两者皆仅具示范及解释性质，而不具限制本发明之申请专利范围的意义。
附图说明
参照附图将可更清楚了解前述发明内容以及本发明之具体实施方式。为达说明本发明之目的，将于各附图中较佳地绘出各具体实施例。然而应了解的是，本发明并不局限于图中所示的刻板排列方式与设备。
在各图式中：
图1为根据本发明之一具体实施例之静电放电(ESD)钳位电路的示意性方框图；
图2为根据本发明之一具体实施例之ESD钳位电路的电路图；
图3A及3B为说明如图2所示而按正常情况所操作之ESD钳位电路的模拟结果点绘图；
图4A及4B为说明如图2所示而响应于ESD事件所操作之ESD钳位电路的模拟结果点绘图；
图5为根据本发明之另一具体实施例之ESD钳位电路的电路图；
图6A为说明如图5所示而按正常情况所操作之ESD钳位电路的模拟结果点绘图；
图6B及6C为说明如图5而响应于ESD事件所操作之ESD钳位电路的模拟结果点绘图；
图7A为根据本发明之一具体实施例之ESD防护装置的示意图；
图7B为根据本发明之另一具体实施例之ESD防护装置的示意图；
图8为根据本发明之一具体实施例，为在混压接口中提供ESD防护的方法示意图。
主要元件标记说明
12                    ESD监测电路
14                    ESD防护电路
16                    焊垫
20                    ESD钳位电路
22                    ESD监测电路
24                    ESD防护电路
26                    寄生电阻器
28                    寄生npn晶体管
30                    ESD钳位电路
32                    ESD监测电路
34               ESD防护电路
41               SCR装置
42               寄生电阻器
51               FOD装置
52               寄生电阻器
53               寄npn晶体管
60               第一ESD钳位电路
61               内部电路
62               第二ESD钳位电路
具体实施方式
现将详细参照本发明的具体实施例，其范例如随附图中所述。在所有图式中，将尽可能使用相同的参考编号来表示相同或类似的部件。
图1为根据本发明之一具体实施例之静电放电(ESD)钳位电路的示意性方框图。现参照图1，该ESD钳位电路包含ESD监测电路12及ESD防护电路14，上述这些电路之每一个在焊垫16处经连接至内部电路或待予防护之电路(图中未表示)。该ESD监测电路12在内部电路之正常操作的过程中是被保持在关闭状态下。当发生ESD事件时，(例如)在该ESD钳位电路之接针或垫16处，该ESD监测电路12即触发该ESD防护电路14，藉以对该内部电路或各电路提供ESD防护。基于基体触发式设计，在2001年12月“IEEE Trans.Device and Materials Reliability”第1册第190-203页的“Investigation of the Gate-Driven Effect andSubstrate-Triggered Effect on ESD Robustness of CMOS Devices”中由T.Y.Chen与M.D.Ker所揭示，该ESD监测电路12响应于ESD事件而提供触发电流以快速并均匀地开启该ESD防护电路14。
图2为根据本发明之第一较佳具体实施例之ESD钳位电路的电路图。现参照图2，该ESD钳位电路20包含(但不限于)ESD监测电路22及ESD防护电路24。该ESD防护电路包含堆叠式n-型金属氧化物半导体(StackedN-type Metal-Oxide Semiconductor；STNMOS)装置、硅控制整流器(SiliconControlled Rectifier；SCR)装置、或是场氧化元件(Field Oxide Device；FOD)之一，其可工作于约该内部电路所要求之操作电压位准的两倍。为便于说明，在全篇规格文件中，将以STNMOS装置用来作为该ESD防护电路24。该ESD钳位电路20在混压环境下运作，包含第一电力供应VDDH，以及用以对上述这些内部电路进行供电的第二电力供应VDDL。该第一电力供应VDDH的最大操作电压位准可为该第二电力供应VDDL的两倍。标注为CP之电容代表该电路在节点b的等效寄生电容。
该ESD监测电路22包含第一p-型金属氧化物半导体(P-typeMetal-Oxide Semiconductor；PMOS)晶体管MP1、第二PMOS晶体管MP2、第三PMOS晶体管MP3，以及n-型金属氧化物半导体(N-type Metal-OxideSemiconductor；NMOS)晶体管MN3。该第一PMOS晶体管MP1的栅极通过电阻器R1而耦合于该第一电力供应VDDH，以及耦合于该第一电力供应VDDH的源极(未经编号)。该第二PMOS晶体管MP2包含耦合于该第一PMOS晶体管MP1之漏极(未经编号)的源极(未经编号)，以及耦合于该第三晶体管PMOS MP3之栅极(未经编号)的栅极(未经编号)，以及该第二电力供应VDDL。该第三PMOS晶体管MP3作为电容器，并且在其它的具体实施例中可由电容加以替换，形成具该电阻器R1之RC延迟电路。该NMOS晶体管MN3包含耦合于该第二PMOS晶体管MP2之栅极的栅极(未经编号)，耦合于该第二PMOS晶体管MP2之漏极的漏极(未经编号)，耦合于参考电压位准之源极(未经编号)。
该按STNMOS装置之形式的ESD防护电路24包含第一NMOS晶体管MN1及第二NMOS晶体管MN2。在该STNMOS元件装置中，可于该ESD防护电路24中形成寄生电阻器26及寄生npn晶体管28。该第一NMOS晶体管MN1包含耦合于该第二电力供应VDDL之栅极(未经编号)，以及耦合于该第一电力供应VDDH的漏极(未经编号)。该第二NMOS晶体管MN2包含耦合于该参考电压位准之栅极(未经编号)与源极(未经编号)，以及耦合于该第一NMOS晶体管MN1之源极(未经编号)的漏极(未经编号)。
在IC的正常操作期间，在节点a处之电压位准(即Va)会通过该电阻器R1而受偏压于VDDH，其关闭该第一PMOS晶体管MP1。节点c处的电压位准(即Vc)被偏压于约(VDDL+|Vtp|)处，其中该Vtp是该第二晶体管MP2的临界电压。该NMOS晶体管MN3，即通过在节点b处所施加之VDDL电压位准(即为VDDL之Vb)所开启，而偏压该npn晶体管28的基极(base)到接地电位。因此，可将该ESD监测电路22保持于关闭状态，并且不会影响到该IC的正常操作。由于VDDL约等于1/2VDDH，因此上述这些晶体管之每一个的漏极至栅极、栅极至源极、以与栅极至基极电压，均低于该VDDL。因为CMOS装置在目前可支撑为1.1倍于其正常操作电压之电压位准(即1.1VDDL)的电场，所以该ESD钳位电路20并不会引发任何栅极氧化层可靠性的问题。
而对于供电方面，既然电力供应电压的正常扬升时间为数毫秒(Millisecond；ms)之数阶，因此该电阻器R1及该第三PMOS晶体管MP3之数值经选择以使得该电压Va可在供电上升期间随该电力信号而扬升，而不致产生任何RC延迟，以确保将该ESD监测电路22保持在关闭状态下。另一方面，关于ESD事件方面，由于ESD信号的扬升时间为从几个至几十纳秒(Nanosecond；ns)的范围，因此该电阻器R1及该第三PMOS晶体管MP3的数值可经选择而使得该电压Va缓慢地扬升，以确保由该电阻器R1及该第三PMOS晶体管MP3所形成的延迟电路能够产生RC延迟。在一根据本发明之具体实施例中，该RC延迟为从约0.1到1微秒(Microsecond；μs)的范围。
响应于ESD事件，该电压Va因该RC延迟之故，与该VDDH相比为相对地较低电位，因此开启该第一PMOS晶体管MP1。由于在ESD事件期间，IC为浮接状态，因此该第二电力供应VDDL具有起始电压在接地电压位准(0V)。该第二PMOS晶体管MP2因而被视为是在开启状态下，并且该NMOS晶体管MN3为在关闭状态下。当在该第一电力供应VDDH上发生ESD事件时，触发电流将自上述这些PMOS晶体管MP1及MP2提供至该STNMOS装置的基极(未经编号)，然后通过该寄生电阻26至该接地，其开启寄生npn晶体管28，及该ESD防护电路24。然后该ESD电流通过该寄生npn晶体管28而被放电至接地。
图3A、3B及4A、4B说明在该ESD钳位电路20内的电压或电流响应，其通过SPICE模拟所获。图3A及3B为说明如图2所示而按正常情况所操作之ESD钳位电路20的模拟结果点绘图。现参照图3A，经模拟之VDDH及VDDL信号分别地具有约2.5V及1.2V的数值，并具有约1ms的扬升时间。图3B说明在供电上升的过程中，于图2中所示之处a、b及c点的电压响应。现参照图3B，在供电上升期间该电压Va会在1ms内上扬升至该VDDH位准，其关闭该第一PMOS晶体管MP1，及该ESD监测电路22。
图4A及4B为说明如第2图所示而响应于ESD事件所操作之ESD钳位电路20的模拟结果点绘图。在该ESD监测电路22里，根据本发明之一具体实施例，晶体管MP1、MP2、MP3及MN3的信道宽度对信道长度(Widthto Length；W/L)比分别地约为30(μm)/0.15(μm)、30/0.15、5/7.5及5/0.15，且该电阻器R1约为50K欧姆。现参照图第4A，6V的模拟ESD信号在VDDh上具有10ns扬升时间，代表出现在该第一电力供应VDDH上的ESD脉冲。因该RC延迟之故，Va并不会如该VDDh信号般如此快速地扬升，其开启该第一PMOS晶体管MP1。图4B说明响应于该第二PMOS晶体管MP2的电流。参照于图4B，当该ESD脉冲扬升时，自该PMOS晶体管MP1及MP2流动到该STNMOS装置之基极的电流IMP2会快速地扬升。
图5为根据本发明之一第二较佳具体实施例之ESD钳位电路30的电路图。参照图5，该ESD钳位电路30包含ESD监测电路32及ESD防护电路34。该ESD监测电路32包含第一、第二、第三与第四PMOS晶体管MP01、MP02、MP03与MP04，以及第一、第二与第三NMOS晶体管MN01、MN02与MN03。该第一及第二PMOS晶体管MP01及MP02可作为分压器串行，藉以将节点A处偏压至该VDDH之一部分。在该第二具体实施例里，该第一及第二PMOS晶体管MP01及MP02是被制造为具有相同大小，因此该VA约为1/2VDDH。在正常操作期间，由于该VDDL约等于1/2VDDH，因此含有经耦合于该VDDL之栅极(未经编号)的第三PMOS晶体管MP03会被关闭。含有经耦合于该VDDL之栅极(未经编号)的第三NMOS晶体管MN03会被开启。在节点B处的电压位准(即VB)被拉向参考电压位准，其关闭该第二NMPS晶体管MN02。在节点C处的电压位准(即VC)在约(1/2VDDH-Vtn)处受到偏压，其中该Vtn是该第一NMOS晶体管MN01的临界电压。因此，在正常操作期间，该ESD监测电路32被保持为关闭状态，并且无电流流入该ESD防护电路34。
在该第二较佳具体实施例里，上述这些第一及第二PMOS晶体管MP01及MP02被设计为具有微小尺寸，藉以防止过度泄漏电流。在本发明的其它具体实施例里，在本范例中由上述这些PMOS晶体管MP01及MP02所形成的分压器串行可为四、六、八或以上之多个上述这些PMOS晶体管，以进一步压制泄漏电流。
若因VDDH上之噪声而产生的电压振荡通过该第四PMOS晶体管MP04而耦合至VA，则该VC的电压位准将扬升超过1/2VDDH。此电压扬升将在该第二NMOS晶体管MN02上造成栅极氧化层可靠性的问题。为避免此风险，该ESD钳位电路30进一步包含第五PMOS晶体管MP05，藉以将该VC的电压位准钳夹于VDDL+Vtp，在此该Vtp为该第五PMOS晶体管MP05的临界电压。该第五PMOS晶体管MP05设计为具微小尺寸，以确保在ESD事件期间能够将多数的ESD触发电流导经该寄生晶体管28。
当在该VDDH电力线路上出现ESD事件时，可将一部分的ESD电压通过该第四PMOS晶体管MP04而耦合至该MN01的栅极，这将快速地拉高该VA，而开启该第一NMOS晶体管MN01。在该ESD事件期间，由于该VDDL为浮接状态并具有0V之起始电压，因此开启该第三PMOS晶体管MP03，并且将VB拉至约VA而开启该第二NMOS晶体管MN02。基体触发电流被提供至该STNMOS装置的基极(MNO4及MNO5)，其开启该ESD防护电路34，通过该寄生npn晶体管28而将ESD电流导通至接地。
图6A、6B及6C说明在该ESD钳位电路30内的电压或电流响应，其通过SPICE模拟所获。图6A是说明如图5所示而按正常情况所操作之ESD钳位电路30的模拟结果点绘图。参照图6A，经模拟之VDDH及VDDL信号分别地具有约2.5V及1.2V的数值，且具有约1ms的扬升时间。在供电上升期间，该电压VA及VC会在1ms内实质上扬升至VDDL位准处，而VB则被保持在参考电压位准处。
图6B及6C为说明如图5而响应于ESD事件所操作之ESD钳位电路30的模拟结果点绘图。在该ESD监测电路32里，根据本发明之一具体实施例，上述这些晶体管MP01、MP02、MP03、MP04、MN01、MN02及MN03的W/L比分别地约为0.4(μm)/20(μm)、0.4/20、10/0.15、5/7.5、30/0.15、30/0.15及5/0.15。现参照图6B，6V的模拟ESD信号在VDDh上具有10ns扬升时间，代表出现在该VDDH电力线路上的ESD脉冲。因耦合效应之故，VA快速地扬升超过该VDDH，其开启该第一NMOS晶体管MN01、该第二NMOS晶体管MN02，及该ESD监测电路32。VB大致等于VA。图6C说明该第二NMOS晶体管MN02的电流响应。参照于图6C，当该ESD脉冲扬升时，自上述这些NMOS晶体管MN01及MN02流到该STNMOS装置之基底的电流IMN2在快速地扬升。
图7A为根据本发明之第三具体实施例之ESD防护装置的示意图。即如前述，适当的ESD防护电路除STNMOS装置以外，亦可包含硅控制整流器(SCR)装置或是场氧化元件(FOD)。参照于图7A，该ESD防护装置包含SCR装置41，其包含连接至ESD监测电路的基体(经标注为p-基体)。响应于ESD事件，该基体通过该ESD监测电路所提供之电流而触发，其开启该ESD防护电路。接着，通过寄生电阻器42将ESD电流传导至接地。可在Ker等人之美国专利第6,747,861号，标题为“Electrostatic DischargeProtection for a Mixed-Voltage Device Using a Stacked-Transistor-TriggeredSilicon Controlled Rectifier”案文中观察到此SCR装置。
图7B为根据本发明之另一具体实施例之ESD防护装置的略图。参照图7B，该ESD防护装置包含FOD装置51，其包含连接至ESD监测电路的基体(未经编号)。响应于ESD事件，该基体通过自该ESD监测电路所提供，通过该寄生电阻器52接地的电流所触发，其开启寄生npn晶体管53，及该ESD防护装置。然后，将ESD电流通过该寄生晶体管53而导通至接地。可在本申请案之诸发明人其一的Ker之美国专利第5,744,842号，标题为“Area-Efficient VDD-to-VSS ESD Protection Circuit”案文中观察到此FOD装置。
图8为根据本发明之一具体实施例在混压接口中提供ESD防护的方法示意图。参照于图8，已在先前各项具体实施例中加以讨论之第一ESD钳位电路60连接于该VDDH与各VSS线路之间，用于ESD电流自该VDDH线路传导至该VSS线路，以响应于出现在VDDH上之ESD事件。在该VDDL与各VSS线路之间平行连接于该内部电路61的第二ESD钳位电路62，用于ESD电流自该VDDL线路传导至该VSS线路，以响应于出现在VDDL上的ESD事件。
所属技术领域的技术人员应可了解，可对上述各具体实施例进行变化，而不致悖离其广泛的发明性概念。所以，应了解的是，本发明并不限于所揭示之特定具体实施例，也涵盖由权利要求所定义之本发明精神与范畴内的各项修改。
此外，在描述本发明之代表性具体实施例中，本说明书可能已经将本发明之方法及/或程序表现为特定的步骤序列。然而就某种程度来说，该方法或程序并不仰赖于本文所陈述之特定步骤顺序，因此，该方法或程序不应受限于本文所述之特定步骤序列。所属技术领域的技术人员即可了解，亦可采用其它的步骤序列。所以，不应将本说明书中所陈述之特定步骤顺序诠释为本申请专利范围的限制条件。此外，不应将和本发明之方法及/或程序有关的申请专利范围限制在必须以文中所撰之顺序来执行，而所属技术领域的技术人员即可明了上述这些序列均可改变，且仍落在本发明的精神与范畴内。

Claims (36)

1.一种用于静电放电防护之电路，其特征是包含：
电阻器；
第一电容器，其串连于该电阻器；
第一晶体管，其包含栅极，该栅极连接至第一电力供应，该第一电力供应通过该电阻器将第一电压提供至该栅极，以及连接至该第一电力供应的第一终端；
第二晶体管，其包含栅极，该栅极连接至第二电力供应，该第二电力供应提供低于该第一电压的第二电压，该第二晶体管具有连接至该第一晶体管之第二终端的第一终端；
第三晶体管，其包含栅极，该栅极连接至该第二电力供应，该第三晶体管之第一终端连接至该第二晶体管之第二终端，第二终端连接至与该第一电压及该第二电压相异的参考电压；以及
第二电容器，该第二电容器连接于该第一晶体管的栅极与该第二晶体管的栅极之间。
2.根据权利要求1所述的电路，其特征是进一步包含寄生电阻器，该寄生电阻器形成于该第二晶体管的第二终端与该参考电压之间。
3.根据权利要求1所述的电路，其特征是进一步包含寄生晶体管，该寄生晶体管包含基极，该基极连接至该第二晶体管的第二终端。
4.根据权利要求1所述的电路，其特征是该第二电压为该第一电压的一半。
5.根据权利要求1所述的电路，其特征是进一步包含堆叠n-型金属氧化物半导体装置，该堆叠n-型金属氧化物半导体装置连接于该第一电力供应与该参考电压之间。
6.根据权利要求1所述的电路，其特征是进一步包含硅控制整流器装置，该硅控制整流器装置连接于该第一电力供应与该参考电压之间。
7.根据权利要求1所述的电路，其特征是进一步包含场氧化组件，该场氧化组件连接于该第一电力供应与该参考电压之间。
8.一种用于静电放电防护之电路，其特征是包含：
电压耦合装置，其包含连接至提供第一电压之第一电力供应的第一终端；
第一晶体管，其包含连接至该电压耦合装置之第二终端的栅极，以及连接至该第一电力供应之第一终端；
第二晶体管，其包含连接至提供低于该第一电压之第二电压的第二电力供应之栅极，以及连接至该第一晶体管之栅极的第一终端；
第三晶体管，其包含连接至该第二晶体管之第二终端的栅极，以及连接至该第一晶体管之第二终端的第一终端；以及
第四晶体管，其包含连接至该第二电力供应之栅极，连接至该第三晶体管之栅极的第一终端，以及连接至与该第一电压及该第二电压相异之参考电压的第二终端。
9.根据权利要求8所述的电路，其特征是进一步包含电压分压器串行，该电压分压器串行连接于该第一电力供应与该参考电压之间。
10.根据权利要求9所述的电路，其特征是该第一晶体管之栅极连接至该电压分压器串行之终端。
11.根据权利要求8所述的电路，其特征是进一步包含第五晶体管，该第五晶体管包含连接至该第二电力供应的栅极，以及连接至该第一晶体管之第二终端的第一终端。
12.根据权利要求8所述的电路，其特征是进一步包含寄生电阻器，该寄生电阻器形成于该第三晶体管的第二终端与该参考电压之间。
13.根据权利要求8所述的电路，其特征是进一步包含寄生晶体管，该寄生晶体管包含连接至该第三晶体管之第二终端的基极。
14.根据权利要求8所述的电路，其特征是进一步包含堆叠n-型金属氧化物半导体装置，该堆叠n-型金属氧化物半导体装置连接于该第一电力供应与该参考电压之间。
15.根据权利要求8所述的电路，其特征是进一步包含硅控制整流器装置，该硅控制整流器装置连接于该第一电力供应与该参考电压之间。
16.根据权利要求8所述的电路，其特征是进一步包含场氧化组件，该场氧化组件连接于该第一电力供应与该参考电压之间。
17.一种用于静电放电防护之电路，其特征是包含：
电压分压器电路，其连接于提供第一电压的第一电力供应与参考电压之间；
第一晶体管，其包含连接至该电压分压器电路之终端的栅极，以及连接至该第一电力供应之第一终端；
第二晶体管，其包含连接至提供低于该第一电压之第二电压的第二电力供应之栅极，以及连接至该第一晶体管之栅极的第一终端；
第三晶体管，其包含连接至该第二晶体管之第二终端的栅极，以及连接至该第一晶体管之第二终端的第一终端；以及
第四晶体管，其包含连接至该第二电力供应之栅极，连接至该第三晶体管之栅极的第一终端，以及连接至与该第一电压及该第二电压相异之参考电压的第二终端。
18.根据权利要求17所述的电路，其特征是进一步包含电压耦合装置，该电压耦合装置连接于该第一电力供应与该第一晶体管的栅极之间。
19.根据权利要求17所述的电路，其特征是进一步包含第五晶体管，该第五晶体管包含连接至该第二电力供应的栅极，以及连接至该第一晶体管之第二终端的第一终端。
20.根据权利要求17所述的电路，其特征是进一步包含寄生电阻器，该寄生电阻器形成于该第三晶体管的第二终端与该参考电压之间。
21.根据权利要求17所述的电路，其特征是进一步包含寄生晶体管，该寄生晶体管包含连接至该第三晶体管之第二终端的基极。
22.一种提供静电放电防护之方法，其特征是包含：
提供延迟电路，其包含电阻器以及电容器；
提供第一晶体管，其包含连接至该延迟电路之栅极，以及连接至提供第一电压之第一电力供应的第一终端；
提供第二晶体管，其包含连接至提供低于该第一电压之第二电压的第二电力供应之栅极，以及连接至该第一晶体管之第二终端的第一终端，其中该电容器连接于该第一晶体管的栅极与该第二晶体管的栅极之间；
提供第三晶体管，其包含连接至该第二电力供应的栅极，以及连接至该第二晶体管之第二终端的第一终端，以及连接至与该第一电压及该第二电压相异之参考电压的第二终端；
在该第二晶体管的第二终端与该参考电压之间形成寄生电阻器；以及
将静电放电电流从该第一电力供应通过该寄生电阻器而导引至参考电压。
23.根据权利要求22所述的方法，其特征是上述这些第一、第二及第三晶体管之每一个包含栅极、源极、漏极及基极，其进一步包含将上述这些第一、第二及第三晶体管之每一个之栅极-源极、栅极-基极以与栅极-基极间的电压差维持在低于该第二电压的电压位准。
24.根据权利要求22所述的方法，其特征是进一步包含回应于静电放电事件，提供长于静电放电脉冲之扬升时间的延迟。
25.根据权利要求22所述的方法，其特征是进一步包含在待予防护之集成电路的正常操作期间，提供短于该电力上升信号之上升时间的延迟。
26.根据权利要求22所述的方法，其特征是进一步包含：
形成寄生晶体管；以及
响应于静电放电事件，将电流提供至该寄生晶体管之基极。
27.一种提供静电放电防护之方法，其特征是包含：
提供电压耦合装置，其包含连接至提供第一电压之第一电力供应的第一终端；
提供第一晶体管，其包含连接至该电压耦合装置之第二终端的栅极，以及连接至该第一电力供应之第一终端；
提供第二晶体管，其包含连接至提供低于该第一电压之第二电压的第二电力供应之栅极，以及连接至该第一晶体管之栅极的第一终端；
提供第三晶体管，其包含连接至该第二晶体管之第二终端的栅极，以及连接至该第一晶体管之第二终端的第一终端；
提供第四晶体管，其包含连接至该第二电力供应之栅极，连接至该第三晶体管之栅极的第一终端，以及连接至与该第一电压及该第二电压相异之参考电压的第二终端；
在该第三晶体管的第二终端与该参考电压之间形成寄生电阻器；以及
响应于静电放电事件，将静电放电脉冲的一部分通过该电压耦合装置耦合至该第一晶体管。
28.根据权利要求27所述的方法，其特征是进一步包含将静电放电电流从该第一电力供应通过该寄生电阻器传导至该参考电压。
29.根据权利要求27所述的方法，其特征是进一步包含：
形成寄生晶体管；以及
响应于静电放电事件，将电流提供至该寄生晶体管之基极。
30.根据权利要求27所述的电路，其特征是进一步包含提供第五晶体管，该第五晶体管包含连接至该第二电力供应的栅极，以及连接至该第一晶体管之第二终端的第一终端。
31.根据权利要求27所述的方法，其特征是进一步包含：
提供电压分压器串行，该电压分压器串行连接于该第一电力供应与该参考电压之间；以及
将该第一晶体管的栅极连接至该电压分压器串行之终端。
32.一种提供静电放电防护之方法，其特征是包含：
提供电压分压器电路，该电压分压器电路连接于提供第一电压的第一电力供应与参考电压之间；
提供第一晶体管，其包含连接至该电压分压器电路之终端的栅极，以及连接至该第一电力供应之第一终端；
提供第二晶体管，其包含连接至提供低于该第一电压之第二电压的第二电力供应之栅极，以及连接至该第一晶体管之栅极的第一终端；
提供第三晶体管，其包含连接至该第二晶体管之第二终端的栅极，以及连接至该第一晶体管之第二终端的第一终端；
提供第四晶体管，其包含连接至该第二电力供应之栅极，连接至该第三晶体管之栅极的第一终端，以及连接至与该第一电压及该第二电压相异之参考电压的第二终端；以及
在该第一电压之经分割部分处偏压该第一晶体管之栅极，以将该第一晶体管保持在关闭状态下。
33.根据权利要求32所述的方法，其特征是进一步包含提供电压耦合装置，该电压耦合装置连接于该第一电力供应与该第一晶体管的栅极之间。
34.根据权利要求32所述的方法，其特征是进一步包含提供第五晶体管，该第五晶体管包含连接至该第二电力供应的栅极，以及连接至该第一晶体管之第二终端的第一终端。
35.根据权利要求32所述的方法，其特征是进一步包含回应于静电放电事件，将一部分的静电放电脉冲耦合至该第一晶体管的栅极。
36.根据权利要求32所述的方法，其特征是进一步包含：
提供寄生晶体管；以及
响应于静电放电事件，将电流提供至该寄生晶体管之基极。
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