KR0155322B1 - 인버터 기능을 갖는 프로그램이 가능한 양방향성 버퍼 - Google Patents

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Abstract

본 발명은 집적회로에서 인버팅 기능을 갖는 프로그램이 가능한 양방향성 버퍼에 관한 것으로서, 소정 갯수로 입력되는 제어신호의 논리레벨에 따라 스위칭하는 스위칭 수단과, 스위칭 수단에 의해 출력된 입력신호를 인버팅하여 양방향으로 출력하는 인버팅 수단으로 구성되어 임계경로의 지연시간을 줄일 수 있고 칩의 성능을 향상시킬 수가 있는 것이다.

Description

인버터 기능을 갖는 프로그램이 가능한 양방향성 버퍼
제1도는 본 발명의 인버터 기능을 갖는 프로그램이 가능한 양방향성 버퍼의 회로도.
제2도는 본 발명을 적용한 실시예의 회로도.
* 도면의 주요부분에 대한 부호의 설명
10, 11 : 제1, 제2NMOS 트랜지스터 12, 13 : 제1, 제2PMOS 트랜지스터
21 ~ 24 : 제1 내지 제4인버터
본 발명은 집적회로에서 양방향성 버퍼에 관한 것으로, 특히 입력되는 제어신호를 인버팅하여 양방향으로 출력하고 신호선에 프로그램이 가능하도록 한 인버팅 기능을 갖는 프로그램이 가능한 양방향성 버퍼에 관한 것이다.
일반적으로, 현장 가공형 반도체(FPGA)는 사용자가 원하는 디지털 회로를 현장에서 구현할 수 있게 하는 반도체 칩이다.
원하는 기능을 구현할 때 신호선들을 연결하기 위해 스위치 소자를 이용하는데, 이때 사용되는 스위치 소자로는 메모리 소자, 트랜지스터, 안티퓨즈나 E(E)PROM 등이 있다.
구현된 회로의 성능을 결정하는 임계경로(Critical path)는 상기 스위치 소자들의 성능과 배치배선기의 성능에 따라 달라지게 된다.
그러나, 종래의 배선을 위한 양방향성 버퍼는 로직기능을 수행하지 못하므로 부가적인 로직모듈에 의한 칩의 성능저하의 문제점이 있었다.
이에 따라, 본 발명은 신호선에 프로그램이 가능한 양방향성 버퍼를 배치하여 임계경로의 지연시간을 줄일 수 있게 하고, 인버팅이 가능하게 하여 칩의 성능을 향상시키기 위한 인버팅 기능을 갖는 프로그램이 가능한 양방향성 버퍼를 제공하는데 그 목적이 있다.
상기 목적을 달성하기 위한 본 발명의 특징은, 소정 갯수로 입력되는 제어신호의 논리레벨에 따라 스위칭하는 스위칭 수단과, 상기 스위칭 수단에 의해 출력된 입력신호를 인버팅하여 양방향으로 출력하는 인버팅 수단으로 구성되어 임계경로의 지연시간을 줄일 수 있고 칩의 성능을 향상시키는 것이다.
이하, 본 발명을 첨부된 도면에 의거하여 상세히 설명하면 다음과 같다.
제1도는 본 발명의 인버터 기능을 갖는 프로그램이 가능한 양방향 성 버퍼의 회로도이다.
그 구성은, 제1도에 도시된 바와 같이, 입력되는 제어신호(A, B)의 논리레벨이 하이일때 구동하는 제1, 제2NMOS 트랜지스터(10, 11)와, 입력되는 제어신호의 논리레벨이 로우일때 구동하는 제1, 제2PMOS 트랜지스터(12, 13)와, 상기 제1NMOS 트랜지스터(10)의 구동에 따라 제1의 입력신호(X)를 인버팅하여 상기 제2NMOS 트랜지스터(11) 및 제3인버터(23)로 출력하는 제1인버터(21)와, 상기 제1PMOS 트랜지스터(12)의 구동에 따라 제2의 입력신호(Y)를 인버팅하여 상기 제2PMOS 트랜지스터(13) 및 제4인버터(24)로 출력하는 제2인버터(22)와, 입력되는 제어신호(A, B)의 논리레벨이 하이 및 로우일때 상기 제1인버터(21)를 통해 출력된 제1의 입력신호(X)를 재 인버팅하여 상기 제1PMOS 트랜지스터(12) 및 제2인버터(22)로 출력하고, 입력되는 제어신호(A, B)의 논리레벨이 로우 및 하이일때 상기 제2NMOS 트랜지스터(11)를 통해 출력된 제2의 입력신호(Y)를 상기 제2인버터(22)로 출력하는 제3인버터(23)와, 제2인버터(22)의 출력을 입력으로 하여 제1인버터(21)의 값을 정해주는 제4인버터(24)로 구성되어 있다.
이와같은 구성을 보다 상세히 설명하면 다음과 같다.
제어신호 A, B는 안티퓨즈에 연결하여 상기 각 MOS 트랜지스터의 게이트에 공급되고, 제어신호의 4가지 논리레벨의 조건에 따라 제1의 입력신호(X)를 제2의 입력신호(Y)로 또는 제2의 입력신호(Y)를 제1의 입력신호(X)로 그대로 출력하거나 인버팅시켜 입력된 신호를 전달한다.
각 트랜지스터들은 제어신호 A, B에 따라서 동작되며, 여기서 제어신호 A는 제1NMOS 트랜지스터(10) 및 제2PMOS 트랜지스터(13)의 게이트에, 제어신호 B는 제2NMOS 트랜지스터(11) 및 제1PMOS 트랜지스터(12)에 입력된다.
그리고 상기 제1NMOS 트랜지스터(10) 및 제2PMOS 트랜지스터(13)의 일측은 제1의 입력신호(X) 노드에 연결되며, 제2NMOS 트랜지스터(11) 및 제2PMOS 트랜지스터(12)의 일측은 제2의 입력신호(Y) 노드에 연결된다.
또한, 상기 제1인버터(21)는 노드 1과 노드 4 사이에, 제2인버터(22)는 노드 2와 노드 3 사이에, 제3인버터(23)는 노드 1과 노드 2 사이에, 제4인버터(24)는 노드 3과 노드 4 사이에 각각 연결되어 있다.
이와같은 본 발명의 구성에 따른 동작을 아래의 표 1을 참조하여 설명하면 다음과 같다.
인버팅 기능의 양방향성 버퍼의 동작은, 제어신호 A, B 모두 '0' 인 경우 제1, 2PMOS 트랜지스터(12, 13)만 단락되며, 이때 제2의 입력신호(Y)가 제1PMOS 트랜지스터(12), 노드 2, 제2인버터(22), 노드 3, 제2PMOS 트랜지스터(13)를 거쳐 제1의 입력신호(X)로 출력되는 경로가 형성된다.
이때, 제1의 입력신호(X)는 상기 제2의 입력신호(Y)가 인버팅된 것이다.
또한, 제어신호 A, B가 각각 '0', '1' 인 경우에는 제2PMOS 트랜지스터(13)와 제2NMOS 트랜지스터(11)가 단락되며, 이때 제2의 입력신호(Y)가 제2NMOS 트랜지스터(11), 노드 1, 제3인버터(23), 노드 2, 제2인버터(22), 노드 3, 제2PMOS 트랜지스터(13)를 통해 제1의 입력신호(X)로 전달된다.
또 다른 경우로서, 제어신호 A, B가 '1', '0' 인 경우 제1NMOS 트랜지스터(10)와 제1PMOS 트랜지스터(12)가 단락된다.
이때에는 제1의 입력신호(X)가 제1NMOS 트랜지스터(10), 노드 4, 제1인버터(21), 노드 1, 제3인버터(23), 노드 2, 제1PMOS 트랜지스터(12)를 통해 제2의 입력신호(Y)로 전달된다.
마지막 조건으로, 제어신호 A, B가 모두 '1' 인 경우는 제1NMOS 트랜지스터(10)와 제2NMOS 트랜지스터(11)만 단락되는데, 이때 제1의 입력신호(X)는 제1NMOS 트랜지스터(10), 노드 4, 제1인버터(21), 노드 1, 제1PMOS 트랜지스터(12)를 거쳐 제2의 입력신호(Y)로 전달된다.
한편, 각 트랜지스터들은 각각 CMOS 스위치로 구현할 수가 있다.
상기와 같은 구성 및 동작을 하는 양방향성 버퍼를 안티퓨즈를 이용하여 구현한 실시예를 제2도를 참조하여 설명하면 다음과 같다.
본 발명의 양방향성 버퍼(100)를 이용할 경우, 제어신호 A와 B의 값은 안티퓨즈(300)를 이용하여 VDD(전원) 또는 GND(접지)에 연결함으로써 '1' 또는 '0' 값이 정하여지므로 원하는 기능을 수행할 수가 있는 것이다.
여기서, 기존의 안티퓨즈 스위치를 이용할 경우에는 제어신호 A와 B에 스위치(200)가 단락되는 전압을 인가하면 된다.
여기서, 상기 제어신호 A, B는 메모리 소자에 용이하게 연결될 수 있다.
이와같은 양방향성 버퍼는 집적회로에서 여러개의 배선선분으로 이루어진 배선채널들이 정해진 방향으로 배치되어지고, 상기의 배선채널에서 이웃해 있거나 교차하는 배선선분간에 존재하는 전기적으로 프로그램이 가능한 소자들과 나란히 배치되며, 상기의 소자들은 통상시에 부도체의 상태를 유지한다.
이상과 같은 본 발명은 신호선에 프로그램이 가능한 양방향성 버퍼를 배치하여 임계경로의 지연시간을 줄일 수 있고, 입력신호를 인버팅이 가능하게 하여 칩의 성능을 향상시킨 효과가 있다.

Claims (2)

  1. 소정 갯수로 입력되는 제어신호(A, B)의 논리레벨에 따라 스위칭하는 스위칭 수단과; 상기 스위칭 수단에 의해 입력되는 제1, 제2입력신호를 상기 제어신호의 논리레벨의 조합에 따라 인버팅하거나 그대로 출력하는 4개의 인버터 체인으로 구성된 인버팅 수단으로 구성하되, 상기 스위칭수단은 입력되는 제어신호(A, B)의 논리레벨이 하이일때 구동하는 제1, 제2NMOS 트랜지스터와, 입력되는 제어신호의 논리레벨이 로우일때 구동하는 제1, 제2PMOS 트랜지스터와, 상기 입력되는 제어신호(A, B)의 논리레벨이 로우 및 하이인 경우 동작하는 상기 제2NMOS 트랜지스터 및 제2PMOS 트랜지스터와, 상기 입력되는 제어신호(A, B)의 논리레벨이 로우 및 하이일때 동작하는 상기 제1NMOS 트랜지스터 및 제1PMOS 트랜지스터를 스위칭하고, 상기 인버팅 수단은 상기 제1NMOS 트랜지스터의 구동에 따라 입력된 제1입력신호(X)를 인버팅하여 상기 제2NMOS 트랜지스터 및 제3인버터로 출력하는 제1인버터와, 상기 제1PMOS 트랜지스터의 구동에 따라 입력된 제2입력신호(Y)를 인버팅하여 상기 제2PMOS 트랜지스터 및 제4인버터로 출력하는 제2인버터와, 입력되는 제어신호(A, B)의 논리레벨이 하이 및 로우일때 상기 제1PMOS 트랜지스터 및 제2인버터로 출력하는 인버팅된 상기 제1인버터를 통해 출력된 제1입력신호(X)와, 입력되는 제어신호의 논리레벨이 로우 및 하이일 때 상기 제2NMOS 트랜지스터를 통해 출력된 제2입력신호(Y)를 인버팅하여 상기 제2인버터로 출력하는 제3인버터와, 제2인버터의 출력을 입력으로 하여 제1인버터의 값을 정해주는 제4인버터로 구성된 것을 특징으로 하는 인버팅 기능을 갖는 프로그램이 가능한 양방향성 버퍼.
  2. 제1항에 있어서, 상기 제어신호(선) A, B는 안티퓨즈에 연결하여 사용하는 것을 특징으로 하는 인버팅 기능을 갖는 프로그램이 가능한 양방향성 버퍼.
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