JP6238534B2

JP6238534B2 - リーク電流保護回路が備えられたパワーモジュール

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Publication number: JP6238534B2
Application number: JP2013051513A
Authority: JP
Inventors: 鎬正金; 申　在光; 在光申; 佑仁鄭; 賢植崔
Original assignee: Samsung Electronics Co Ltd
Current assignee: Samsung Electronics Co Ltd
Priority date: 2012-03-14
Filing date: 2013-03-14
Publication date: 2017-11-29
Anticipated expiration: 2033-03-14
Also published as: CN103311901A; US20130241604A1; KR102005450B1; JP2013192444A; KR20130104584A; US9088151B2

Description

（関連出願への相互参照）
本出願は、２０１２年３月１４日に韓国特許庁に出願されており、本願明細書に参照によって組み込まれている韓国特許出願第２０１２−００２６２０１号の優先権の利益を享受する。

本発明は、パワー素子を含むモジュールに関し、さらに詳細には、リーク電流保護回路を有するパワー素子モジュール(パワーモジュール)に関する。

通常のＭＯＳ型電界効果トランジスタ（ＭｅｔａｌＯｘｉｄｅＳｅｍｉｃｏｎｄｕｃｔｏｒＦｉｅｌｄＥｆｆｅｃｔＴｒａｎｓｉｓｔｏｒ：ＭＯＳＦＥＴ）または絶縁ゲートバイポーラトランジスタ（ＩｎｓｕｌａｔｅｄＧａｔｅＢｉｐｏｌａｒＴｒａｎｓｉｓｔｏｒ：ＩＧＢＴ）は、動作と関連して多様な保護回路を有しているが、例えば、デサチュレーション (Ｄｅ−Ｓａｔｕｒａｔｉｏｎ)、低電圧ロックアウト (ＵｎｄｅｒＶｏｌｔａｇｅＬｏｃｋ−Ｏｕｔ：ＵＶＬＯ)、過電圧(ＯｖｅｒＶｏｌｔａｇｅ)、ソフトターンオフ(ＳｏｆｔＴｕｒｎ−Ｏｆｆ)に対する保護回路（ＰｒｏｔｅｃｔｉｏｎＣｉｒｃｕｉｔ)を有している。通常のＭＯＳＦＥＴまたはＩＧＢＴは、このように多様な保護回路を有しているが、これらの素子は、ゲートリーク電流と関連して問題を有しておらず、そのため、別途の保護回路を有していない。

しかし、パワー素子、例えば、高電子移動度トランジスタ (ＨｉｇｈＥｌｅｃｔｒｏｎＭｏｂｉｌｉｔｙＴｒａｎｓｉｓｔｏｒ：ＨＥＭＴ)の場合、ゲートリーク電流が発生する恐れがある。これにより、リーク電流を解決するために多様な方法が提示されてきたが、殆ど製造工程や構造的な変更を含む解決方法である。

特開第２００３−００７０２３１号公報

本発明が解決しようとする課題は、限界値（ｃｒｉｔｉｃａｌｖａｌｕｅ）以上のリーク電流の発生を防止するパワーモジュールを提供することである。

前記課題を達成するために、本発明の一実施形態によるパワーモジュールは、パワー素子と、該パワー素子に接続（電気的に接続）されている周辺部と、を備え、前記周辺部は、相補型金属酸化膜半導体ＣＭＯＳ（ＣｏｍｐｌｅｍｅｎｔａｒｙＭｅｔａｌＯｘｉｄｅＳｅｍｉｃｏｎｄｕｃｔｏｒ：ＣＭＯＳ）と、前記ＣＭＯＳのゲートに接続されていると共に、該ＣＭＯＳを介して前記パワー素子に接続されているゲートドライバと、前記ゲートドライバの動作制御する制御ブロックと、入力端が前記パワー素子に接続され、出力端が前記制御ブロックに接続されたリーク電流保護回路と、を備え、前記リーク電流保護回路は、複数のＮＭＯＳ（Ｎ−ｃｈａｎｎｅｌＭＯＳ）トランジスタと、該複数のＮＭＯＳトランジスタに接続された複数のＰＭＯＳトランジスタと、入力端が前記ＮＭＯＳトランジスタ及び前記ＰＭＯＳトランジスタの接続配線に接続され、出力端が前記制御ブロックに接続された比較器と、を備える。

このようなパワーモジュールにおいて、前記リーク電流保護回路は、前記比較部の一方の入力端に接続された第１回路部と前記比較部の他方の入力端に接続された第２回路部とを含む。この時、前記第１回路部は、２個のＮＭＯＳトランジスタと、２個のＰＭＯＳトランジスタとを含み、前記２個のＮＭＯＳトランジスタのうち一方のＮＭＯＳトランジスタのゲートに、前記パワー素子のゲート電圧が印加され、他方のＮＭＯＳトランジスタのゲートに、第１電圧が印加される。また、前記第２回路部は、２個のＮＭＯＳトランジスタと、２個のＰＭＯＳトランジスタとを含み、前記２個のＮＭＯＳトランジスタのうち一方のＮＭＯＳトランジスタのゲートに、前記パワー素子のソース電圧が印加され、他方のＮＭＯＳトランジスタのゲートに、前記第１電圧より低い第２電圧が印加される。

前記リーク電流保護回路は、３個のＮＭＯＳトランジスタ及びそれにそれぞれ接続された３個のＰＭＯＳトランジスタを含み、前記比較器の２個の入力端にそれぞれ一つずつ接続された２個のＮＭＯＳトランジスタのゲートに印加される電圧が異なり、３番目のＮＭＯＳトランジスタのゲートには、バイアス電圧が印加される。

ゲートに印加される電圧の高いＮＭＯＳトランジスタのチャネルの幅は、ゲートに印加される電圧の低いＮＭＯＳトランジスタのチャネルの幅より狭い。

ゲートに印加される電圧の高いＮＭＯＳトランジスタのチャネルの長さは、ゲートに印加される電圧の低いＮＭＯＳトランジスタのチャネルの長さより長い。

前記リーク電流保護回路は、２個のＮＭＯＳトランジスタ、及び該２個のＮＭＯＳトランジスタに接続された２個のＰＭＯＳトランジスタを含み、前記比較器の入力端は、１個である。この時、前記２個のＮＭＯＳトランジスタのゲートにそれぞれ異なる電圧が印加され、印加される電圧の高い一方のＮＭＯＳトランジスタのチャネルの幅は、他方のＮＭＯＳトランジスタのチャネルの幅より狭い。また、前記２個のＮＭＯＳトランジスタのゲートにそれぞれ異なる電圧が印加され、印加される電圧の高い一方のＮＭＯＳトランジスタのチャネルの長さは、他方のＮＭＯＳトランジスタのチャネルの長さより長い。

本発明の他の実施形態によるパワーモジュールは、パワー素子と、該パワー素子に接続されている周辺部を備え、前記周辺部は、ＣＭＯＳと、前記ＣＭＯＳのゲートに接続されていると共に、該ＣＭＯＳを介して前記パワー素子に接続されているゲートドライバと、前記ゲートドライバの動作制御する制御ブロックと、入力端が前記パワー素子と前記ＣＭＯＳとを接続する配線に接続され、出力端が前記制御ブロックに接続されたリーク電流保護回路と、を含み、前記リーク電流保護回路は、大きさの異なる複数の抵抗と、入力端が複数の抵抗間に接続され、出力端が前記制御ブロックに接続された比較器と、を含む。

このようなパワーモジュールにおいて、前記リーク電流保護回路は、直列に接続された第１及び第２抵抗と、直列に接続された第３及び第４抵抗とを含み、前記比較器の２個の入力端のうち一方の入力端は、前記第１及び第２抵抗の間に、他方の入力端は、前記第３及び第４抵抗の間にそれぞれ接続されたものである。

前記第１抵抗の入力端と前記第３抵抗の入力端は、前記パワー素子と前記ＣＭＯＳとを接続する配線の異なる二つの地点に接続され、各入力端の間に電位差を有する。

前記配線に電圧降下要素が備えられ、前記第１抵抗の入力端は、前記電圧降下要素と前記ＣＭＯＳとの間に接続され、前記第３抵抗の入力端は、前記電圧降下要素と前記パワー素子との間に接続される。

前記電圧降下要素は、抵抗またはトランジスタである。

前記第１抵抗の大きさは、前記第３抵抗の大きさと異なる。

前記第２抵抗の大きさは、前記第４抵抗の大きさと異なる。

本発明によれば、本発明の一実施形態によるパワーモジュールは、ゲートリーク電流保護回路を備える。したがって、パワー素子から発生するリーク電流が設定された限界リーク電流以上となることを感知して、パワー素子だけではなく、パワーモジュールの動作に関連した部品(例えば、ゲートドライバ)を保護することができる。これにより、パワー素子及びモジュールの安定した動作が維持できるので、パワー素子及びモジュールに対する動作信頼性を高めることができる。

本発明の一実施形態に係るパワー素子保護回路が備えられたパワーモジュールの構成を示す図である。本発明の他の実施形態に係るパワー素子保護回路が備えられたパワーモジュールの構成を示す図である。図２で電圧降下要素が別途の抵抗である場合を示す図である。図２で電圧降下要素がトランジスタである場合を示すダイアグラムである。第１実施形態に係る図１のゲートリーク電流検出器の回路である。第２実施形態に係る図１のゲートリーク電流検出器の回路である。第３実施形態に係る図１のゲートリーク電流検出器の回路である。図２のゲートリーク電流検出器の回路である。

以下、本発明の実施形態に係るパワー素子保護回路を備えるパワー素子モジュールを、添付した図面を参照して詳細に説明する。図面に示された層や領域の厚さは、明細書の明確性のために誇張して示した。

図１は、本発明の一実施形態に係るパワー素子保護回路を備えるパワー素子モジュール(以下、第１パワー素子モジュール)を示す。

図１を参照すれば、第１パワー素子モジュールは、パワー素子２０、制御ブロック(ｃｏｎｔｒｏｌｂｌｏｃｋ)２２、ゲートドライバ２４、第１及び第２トランジスタ２８,３０、及びゲートリーク電流検出器(ＧａｔｅＬｅａｋａｇｅＣｕｒｒｅｎｔＤｅｔｅｃｔｏｒ,２６を備える。制御ブロック２２は、ゲートリーク電流検出器２６から受信した信号に基づいて、ゲートドライバ２４の動作を制御する。ゲートドライバ２４の動作は、制御ブロック２２から受信した制御信号によって制御される。ゲートドライバ２４は、第１及び第２トランジスタ２８,３０を通じてパワー素子２０にゲート電圧を印加し、制御ブロック２２から受信した制御信号によって、オン(ＯＮ)またはオフ(ＯＦＦ)となる。第１トランジスタ２８は、Ｎ型ＭＯＳ(ＭｅｔａｌＯｘｉｄｅＳｅｍｉｃｏｎｄｕｃｔｏｒ)トランジスタである。

第２トランジスタ３０は、Ｐ型ＭＯＳトランジスタである。第１及び第２トランジスタ２８,３０は、ＣＭＯＳを構成する。パワー素子２０は、例えば、高電子移動度トランジスタ(ＨｉｇｈＥｌｅｃｔｒｏｎＭｏｂｉｌｉｔｙＴｒａｎｓｉｓｔｏｒ：ＨＥＭＴ)である。制御ブロック２２は、ゲートドライバ２４を通じてパワー素子２０に接続（電気的に接続）されている。すなわち、ゲートドライバ２４は、制御ブロック２２とパワー素子２０との間に備えられる。ゲートドライバ２４は、ゲートリーク電流検出器２６と直接接続されていない。

ゲートドライバ２４とパワー素子２０との間に、第１及び第２トランジスタ２８,３０が備えられている。ゲートドライバ２４は、第１及び第２トランジスタ２８,３０を介してパワー素子２０に接続される。ゲートドライバ２４は、第１及び第２トランジスタ２８,３０のゲートに接続されている。第１及び第２トランジスタ２８,３０は、並列に接続されている。ゲートリーク電流検出器２６は、制御ブロック２２とパワー素子２０との間に備えられる。ゲートリーク電流検出器２６の出力端は、制御ブロック２２に接続される。ゲートリーク電流検出器２６の２個の入力端のうち一方は、パワー素子２０のソースに、他方は、第１及び第２トランジスタ２８,３０とパワー素子２０のゲートとの間に接続される。ゲートリーク電流検出器２６は、パワー素子２０のゲートとソースとの間の電圧を測定し、測定された電圧が、設定された電圧以上となれば、制御ブロック２２に制御信号を送り、制御ブロック２２は、この制御信号によって、ゲートドライバ２４の動作をオフ（ＯＦＦ）にする。この結果、パワー素子２０から電流の漏れがなくなり、第１パワー素子モジュールがリーク電流から保護される。前記設定された電圧は、パワー素子２０のリーク電流が限界値以上となる電圧である。

図２は、本発明の他の実施形態によるパワー素子保護回路を備えるパワー素子モジュール(以下、第２パワー素子モジュール)を示す。第２パワー素子モジュールは、第２ゲートリーク電流検出器３６を備える。第２ゲートリーク電流検出器３６の出力端は、制御ブロック２２に接続される。第２ゲートリーク電流検出器３６は、第１及び第２トランジスタ２８,３０とパワー素子２０のゲートとの間に流れる電流を測定するように備えられたものである。そのため、第２ゲートリーク電流検出器３６の第１及び第２入力端４０,４２は、第１及び第２トランジスタ２８,３０とパワー素子２０のゲートとを接続する配線４４に接続される。第１及び第２入力端４０,４２は、相互離隔されて配線４４に接続されている。第１及び第２入力端４０,４２の間の配線４４には、電流測定のための手段であって、電圧降下要素４６が備えられる。その他の構成は、図１の第１パワー素子モジュールと同一である。電圧降下要素４６は、例えば、寄生抵抗、すなわち、配線４４自体の抵抗であってもよく、図３に示したように、配線４４に別途に備えられた抵抗４６Ａであってもよく、図４に示したように、配線４４に備えられたトランジスタ４４Ｂであってもよい。電圧降下要素４６の両端の電位差によって、電圧降下要素４６を流れる電流が発生する。したがって、配線４４に流れる電流は、電圧降下要素４６の両端の電圧を測定することによって測定される。このような理由で、第２ゲートリーク電流検出器３６は、電圧測定を通じた電流を測定する検出器と見なすことができる。電圧降下要素４６の両端で測定された電圧が、設定された電圧以上となれば、第２ゲートリーク電流検出器３６は、制御ブロック２２に制御信号を送る。以後の動作は、図１で説明した通りである。図２における上記設定された電圧は、電圧降下要素４６を通過する電流が、設定された電流となる電圧である。この時、前記設定された電流は、パワー素子２０から発生するリーク電流が、所定値以上となる電流である。すなわち、前記設定された電流以上の電流がパワー素子２０に供給される場合、パワー素子２０のリーク電流は、設定された値以上となる。図１及び図２で、パワー素子２０を除外した残りは、便宜上、周辺部と称する。

次いで、図１のゲートリーク電流検出器２６及び図２の第２ゲートリーク電流検出器３６の回路の実施形態を説明する。

まず、図１のゲートリーク電流検出器２６の回路の例を、図５ないし図７を参照して説明する。

図５は、第１実施形態に係る図１のゲートリーク電流検出器２６の回路を示す。

図５を参照すれば、回路は、第１回路部Ｃ１と第２回路部Ｃ２、及び比較器８６を含む。比較器８６のポジティブ(ｐｏｓｉｔｉｖｅ)(＋)入力端に第２回路部Ｃ２が接続され、ネガティブ(ｎｅｇａｔｉｖｅ)(−)入力端に第１回路部Ｃ１が接続される。第１回路部Ｃ１は、第１及び第２ＮＭＯＳトランジスタ５０,５２と第１及び第２ＰＭＯＳトランジスタ５４,５６を含む。第１及び第２ＮＭＯＳトランジスタ５０,５２のソースは、共通して接地されている。第１及び第２ＰＭＯＳトランジスタ５４,５６のドレインは、共通して電源に接続されている。第１ＮＭＯＳトランジスタ５０のドレインと、第１ＰＭＯＳトランジスタ５４のソースは、接続されている。第２ＮＭＯＳトランジスタ５２のドレインと、第２ＰＭＯＳトランジスタ５６のソースは、接続されている。第２ＮＭＯＳトランジスタ５２と、第２ＰＭＯＳトランジスタ５６を接続する配線５８に、比較器８６のネガティブ(−)入力端が接続される。第１及び第２ＰＭＯＳトランジスタ５４,５６のゲートは、相互接続されており、第１ＰＭＯＳトランジスタ５４のソースと接続される。第１ＮＭＯＳトランジスタ５０のゲートには、第１電圧Ｖａが印加される。第２ＮＭＯＳトランジスタ５２のゲートは、パワー素子２０のゲートと接続されて、パワー素子２０のゲートに印加される電圧ｎ１が印加される。

第２回路部Ｃ２は、第３及び第４ＮＭＯＳトランジスタ６０,６２と、第３及び第４ＰＭＯＳトランジスタ６４,６６を含む。第３及び第４ＮＭＯＳトランジスタ６０,６２の接続関係と第３及び第４ＰＭＯＳトランジスタ６４,６６の接続関係と、第３及び第４ＮＭＯＳトランジスタ６０,６２と、第３及び第４ＰＭＯＳトランジスタ６４,６６との接続関係は、第１回路部Ｃ１に含まれたトランジスタ５０,５２,５４,５６の接続関係と同一である。第２回路部Ｃ２で、第３ＮＭＯＳトランジスタ６０に第２電圧Ｖｂが印加される。

第４ＮＭＯＳトランジスタ６２のゲートは、パワー素子２０のソースと接続されて、パワー素子２０のソース電圧ｎ２が印加される。第４ＮＭＯＳトランジスタ６２と、第４ＰＭＯＳトランジスタ６６の接続配線６８に、比較器８６のポジティブ(＋)入力端が接続される。

第１回路部Ｃ１の第２ＮＭＯＳトランジスタ５２のゲートに印加される電圧ｎ１は、第２回路部Ｃ２の第４ＮＭＯＳトランジスタ６２のゲートに印加される電圧ｎ２より常に高い。これにより、第１回路部Ｃ１の第１電圧Ｖａは、第２回路部Ｃ２の第２電圧Ｖｂより低く維持される。これにより、比較器８６のネガティブ(−)入力端に印加される電圧とポジティブ(＋)入力端に印加される電圧とは、パワー素子２０のゲートに印加される電圧ｎ１と、ソースに印加される電圧ｎ２との差が限界リーク電流以上のリーク電流を発生させる電圧差となるまで、一定に維持される。電圧ｎ１と電圧ｎ２との差が、リーク電流を発生させる上記電圧差となるにつれ、比較器８６のネガティブ(−)入力端に入力される電圧が上昇する。その結果、比較器８６の出力信号ｎ３が発生する。比較器８６の出力信号ｎ３は、制御ブロック２２の入力信号となる。制御ブロック２２は、比較器８６から信号ｎ３が入力されると、ゲートドライバ２４の動作をオフ（ＯＦＦ）にする。

図６は、第２実施形態による図１のゲートリーク電流検出器２６の回路を示す。

図６を参照すれば、第１ないし第３ＮＭＯＳトランジスタ７０,７２,７４と、第１ないし第３ＰＭＯＳトランジスタ８０,８２,８４とを含む。第１ないし第３ＮＭＯＳトランジスタ７０,７２,７４のソースは、共通して接地されている。第１ないし第３ＰＭＯＳトランジスタ８０,８２,８４のドレインは、共通して電源が接続されており、ゲートは、相互接続されている。第１ないし第３ＰＭＯＳトランジスタ８０,８２,８４のソースは、それぞれ第１ないし第３ＮＭＯＳトランジスタ７０,７２,７４のドレインに接続されている。第３ＰＭＯＳトランジスタ８４のソースは、第１ないし第３ＰＭＯＳトランジスタ８０,８２,８４のゲートを接続する配線に接続されている。第２ＮＭＯＳトランジスタ７２と、第２ＰＭＯＳトランジスタ８２とを接続する配線に、比較器８６のポジティブ(＋)入力端が接続される。そして、第１ＮＭＯＳトランジスタ７０と、第１ＰＭＯＳトランジスタ８０とを接続する配線に、比較器８６のネガティブ(−)入力端が接続される。第３ＮＭＯＳトランジスタ７４のゲートには、バイアス電圧Ｖｂｉａｓが印加される。第１ＮＭＯＳトランジスタ７０のゲートは、パワー素子２０のゲートと接続されて、パワー素子２０のゲート電圧ｎ１が印加される。第２ＮＭＯＳトランジスタ７２のゲートは、パワー素子２０のソースに接続されて、パワー素子２０のソース電圧ｎ２が印加される。電圧ｎ１は、電圧ｎ２より高い。第２ＮＭＯＳトランジスタ７２のチャネルの幅Ｗ２は、第１ＮＭＯＳトランジスタ７０のチャネルの幅Ｗ１より大きい(Ｗ２＞Ｗ１)。または、第２ＮＭＯＳトランジスタ７２のチャネルの長さＬ２は、第１ＮＭＯＳトランジスタ７０のチャネルの長さＬ１より短い(Ｌ２＜Ｌ１)。これにより、比較器８６のネガティブ(−)入力端に印加される電圧と、ポジティブ(＋)入力端に入力される電圧とは、電圧ｎ１と電圧ｎ２との差が限界リーク電流以上のリーク電流を発生させる電圧差となるまで一定に維持される。トランジスタ７０,７２を形成するとき、このような条件を考慮して、チャネルの幅、または長さを調節する。電圧ｎ１と電圧ｎ２との差がリーク電流を発生させる上記電圧差となるにつれ、比較器８６のネガティブ(−)入力端に入力される電圧が上昇する。この結果、比較器８６の出力信号ｎ３が発生し、制御ブロック２２を通じて、ゲートドライバ２４がオフ（ＯＦＦ）となる。

図７は、第３実施形態に係る図１のゲートリーク電流検出器２６の回路を示す。

図７を参照すれば、回路は、第１及び第２ＮＭＯＳトランジスタ９０,９２と、第１及び第２ＰＭＯＳトランジスタ１００、１０２を含み、比較器９６を含む。第１及び第２ＮＭＯＳトランジスタ９０,９２のソースは、共通して接地されている。第１及び第２ＰＭＯＳトランジスタ１００、１０２のドレインに、共通電源が接続されている。第１ＮＭＯＳトランジスタ９０のドレインは、第１ＰＭＯＳトランジスタ１００のソースと接続される。第２ＮＭＯＳトランジスタ９２のドレインは、第２ＰＭＯＳトランジスタ１０２のソースと接続される。第１及び第２ＰＭＯＳトランジスタ１００、１０２のゲートは、相互接続されている。第２ＰＭＯＳトランジスタ１０２のソースは、第１及び第２ＰＭＯＳトランジスタ１００、１０２のゲートと接続される。第１ＮＭＯＳトランジスタ９０のドレインと第１ＰＭＯＳトランジスタ１００のソースとを接続する配線９８に、比較器９６の入力端が接続される。第１ＮＭＯＳトランジスタ９０のゲートは、パワー素子２０のゲートと接続され、パワー素子２０のゲートに印加される電圧ｎ１が印加される。第２ＮＭＯＳトランジスタ９２のゲートは、パワー素子２０のソースに接続され、パワー素子２０のソースに印加される電圧ｎ２が印加される。電圧ｎ１は、電圧ｎ２より高い(ｎ１＞ｎ２)。第２ＮＭＯＳトランジスタ９２のチャネルの幅Ｗ２２は、第１ＮＭＯＳトランジスタ９０のチャネルの幅Ｗ１１より広い(Ｗ２２＞Ｗ１１)。または、第２ＮＭＯＳトランジスタ９２のチャネルの長さＬ２２は、第１ＮＭＯＳトランジスタ９０のチャネルの長さＬ１１より短い(Ｌ２２＜Ｌ１１)。これにより、第１及び第２ＮＭＯＳトランジスタ９０,９２のドレインの電位は、電圧ｎ１と電圧ｎ２との差が限界リーク電流を超えるリーク電流を発生させる電圧差となるまで一定に維持される。第１及び第２ＮＭＯＳトランジスタ９０,９２を設けるとき、このような条件を考慮して、チャネルの幅または長さを調節する。電圧ｎ１と電圧ｎ２との差が限界リーク電流を発生させる電圧差以上となるにつれ、第１ＮＭＯＳトランジスタ９０のドレインの電位がさらに高まり、比較器９６で出力信号ｎ３が発生し、制御ブロック２２を通じてゲートドライバ２４がオフ（ＯＦＦ）となる。

図８は、図２の第２ゲートリーク電流検出器３６の回路を示す。

図８を参照すれば、回路は、比較器１１０と、第１ないし第４抵抗Ｒｍ１,Ｒｍ２,Ｒｎ１,Ｒｎ２を含む。第１及び第２抵抗Ｒｍ１,Ｒｍ２は、直列に接続されている。第３及び第４抵抗Ｒｎ１,Ｒｎ２も、直列に接続されている。第１抵抗Ｒｍ１の入力端は、図２で、第１及び第２トランジスタ２８,３０と、電圧降下要素４６との間に接続される。第１抵抗Ｒｍ１の出力端は、第２抵抗Ｒｍ２の入力端に接続される。したがって、第１抵抗Ｒｍ１の入力端には、第１及び第２トランジスタ２８,３０と、電圧降下要素４６との間の電圧ｎ１１が印加される。第１抵抗Ｒｍ１の出力端と、第２抵抗Ｒｍ２の入力端とを接続する配線に、比較器１１０のポジティブ(＋)入力端が接続される。第３抵抗Ｒｎ１の入力端は、図２でパワー素子２０のゲートと、電圧降下要素４６との間に接続され、第３抵抗Ｒｎ１の出力端は、第４抵抗Ｒｎ２の入力端に接続される。したがって、第３抵抗Ｒｎ１の入力端には、パワー素子２０のゲートと、電圧降下要素４６との間の電圧ｎ２２が印加される。第３抵抗Ｒｎ１の出力端は、第４抵抗Ｒｎ２の入力端に接続される。第３抵抗Ｒｎ１の出力端と、第４抵抗Ｒｎ２の入力端とを接続する配線は、比較器１１０のネガティブ(−)入力端に接続される。第３抵抗Ｒｎ１の入力端に印加される電圧ｎ２２は、第１抵抗Ｒｍ１の入力端に印加される電圧ｎ１１より小さい(ｎ２２＜ｎ１１)。第１抵抗Ｒｍ１は、第３抵抗Ｒｎ１より大きい(Ｒｍ１＞Ｒｎ１)。または、第２抵抗Ｒｍ２は、第４抵抗Ｒｎ２より小さい(Ｒｍ２＜Ｒｎ２)。これにより、電圧ｎ１１と電圧ｎ２２との差、すなわち、電圧降下要素４６の両端の電位差が、設定された電位差となるまで、比較器１１０のポジティブ(＋)入力端及びネガティブ(−)入力端に印加される電圧は、一定に維持される。電圧降下要素４６の両端の電位差が、前記設定された電位差以上となるにつれ、比較器１１０の入力端に入力される電圧が変化し、その結果、比較器１１０からの出力信号ｎ３３が制御ブロック２２に伝達され、制御ブロック２２は、出力信号ｎ３３に対応してゲートドライバ２４をオフ（ＯＦＦ）にする。第１ないし第４抵抗Ｒｍ１,Ｒｍ２,Ｒｎ１,Ｒｎ２の大きさは、このような状況を考慮して決定することができる。この時、前記設定された電位差は、パワー素子２０に限界以上のリーク電流を発生させるのに十分な電流が流れる電圧である。すなわち、前記設定された電位差による電流以上の電流がパワー素子２０に供給されれば、パワー素子２０から発生するリーク電流は、設定された限界値より大きくなる。

前記説明で多くの事項が具体的に記載されているが、それらは、発明の範囲を限定するものではなく、望ましい実施形態の例示と解釈されねばならない。したがって、本発明の範囲は、説明された実施形態によって決定されず、特許請求の範囲に記載された技術的思想によって決定されねばならない。

本発明は、電子モジュール関連の技術分野に好適に適用可能である。

２０パワー素子
２２制御ブロック
２４ゲートドライバ
２６ゲートリーク電流検出器
２８第１トランジスタ
３０第２トランジスタ
ｎ１ゲート電圧
ｎ２ソース電圧
ｎ３出力信号

Claims

パワー素子と、
該パワー素子に接続されている周辺部と、
を備え、
前記周辺部は、
ＣＭＯＳと、
前記ＣＭＯＳのゲートに接続されていると共に、該ＣＭＯＳを介して前記パワー素子に接続されているゲートドライバと、
前記ゲートドライバの動作制御する制御ブロックと、
入力端が前記パワー素子に接続され、出力端が前記制御ブロックに接続されたリーク電流保護回路と、
を備え、
前記リーク電流保護回路は、
複数のＮＭＯＳトランジスタと、
該複数のＮＭＯＳトランジスタに接続された複数のＰＭＯＳトランジスタと、
入力端が前記ＮＭＯＳトランジスタ及び前記ＰＭＯＳトランジスタの接続配線に接続され、出力端が前記制御ブロックに接続された比較器と、
を備え、
前記複数のＮＭＯＳトランジスタのうち、２個のＮＭＯＳトランジスタは、前記パワー素子に接続され、前記複数のＮＭＯＳトランジスタのうち、前記２個のＮＭＯＳトランジスタは、前記比較器に接続され、
前記リーク電流保護回路の前記入力端は、前記パワー素子のゲートに接続された第１入力端と前記パワー素子のソースに接続された第２入力端と、を備え、
前記第１入力端は、前記２個のＮＭＯＳトランジスタの一方のゲートに接続され、前記第２入力端は、前記２個のＮＭＯＳトランジスタの他方のゲートに接続されたパワーモジュール。
前記リーク電流保護回路は、
前記比較器の一方の入力端に接続された第１回路部、及び前記比較器の他方の入力端に接続された第２回路部を含むことを特徴とする請求項１に記載のパワーモジュール。
前記第１回路部は、２個のＮＭＯＳトランジスタと、２個のＰＭＯＳトランジスタとを含み、前記２個のＮＭＯＳトランジスタのうち一方のＮＭＯＳトランジスタのゲートに、前記パワー素子のゲート電圧が印加され、他方のＮＭＯＳトランジスタのゲートに、第１電圧が印加されることを特徴とする請求項２に記載のパワーモジュール。
前記第２回路部は、２個のＮＭＯＳトランジスタと、２個のＰＭＯＳトランジスタとを含み、前記２個のＮＭＯＳトランジスタのうち一方のＮＭＯＳトランジスタのゲートに、前記パワー素子のソース電圧が印加され、他方のＮＭＯＳトランジスタのゲートに、前記第１電圧より低い第２電圧が印加されることを特徴とする請求項３に記載のパワーモジュール。
パワー素子と、前記パワー素子に接続された周辺部を備え、
前記周辺部は、
ＣＭＯＳと、
前記ＣＭＯＳのゲートに接続され、前記ＣＭＯＳを介して前記パワー素子に接続されたゲートドライバと、
前記ゲートドライバを動作制御する制御ブロックと、
入力端が前記パワー素子に接続され、出力端が前記制御ブロックに接続されたリーク電流保護回路と、を備え、
前記リーク電流保護回路は、
複数のＮＭＯＳトランジスタと、
前記複数のＮＭＯＳトランジスタに接続された複数のＰＭＯＳトランジスタと、
入力端が前記ＮＭＯＳトランジスタと前記ＰＭＯＳトランジスタの接続配線に接続され、出力端が前記制御ブロックに接続された比較器と、を備え、
前記リーク電流保護回路は、３個のＮＭＯＳトランジスタ、及びこれにそれぞれ接続された３個のＰＭＯＳトランジスタを含み、前記比較器の２個の入力端にそれぞれ一つずつ接続された２個のＮＭＯＳトランジスタのゲートに印加される電圧が異なり、３番目のＮＭＯＳトランジスタのゲートには、バイアス電圧が印加されることを特徴とするパワーモジュール。
ゲートに印加される電圧の高いＮＭＯＳトランジスタのチャネルの幅は、ゲートに印加される電圧の低いＮＭＯＳトランジスタのチャネルの幅より狭いことを特徴とする請求項５に記載のパワーモジュール。
ゲートに印加される電圧の高いＮＭＯＳトランジスタのチャネルの長さは、ゲートに印加される電圧の低いＮＭＯＳトランジスタのチャネルの長さより長いことを特徴とする請求項５又は６に記載のパワーモジュール。
パワー素子と、前記パワー素子に接続された周辺部を備え、
前記周辺部は、
ＣＭＯＳと、
前記ＣＭＯＳのゲートに接続され、前記ＣＭＯＳを介して前記パワー素子に接続されたゲートドライバと、
前記ゲートドライバを動作制御する制御ブロックと、
入力端が前記パワー素子に接続され、出力端が前記制御ブロックに接続されたリーク電流保護回路と、を備え、
前記リーク電流保護回路は、
複数のＮＭＯＳトランジスタと、
前記複数のＮＭＯＳトランジスタに接続された複数のＰＭＯＳトランジスタと、
入力端が前記ＮＭＯＳトランジスタと前記ＰＭＯＳトランジスタの接続配線に接続され、出力端が前記制御ブロックに接続された比較器と、を備え、
前記リーク電流保護回路は、２個のＮＭＯＳトランジスタ及び該２個のＮＭＯＳトランジスタに接続された２個のＰＭＯＳトランジスタを含み、前記比較器の入力端は、１個であり、
前記２個のＮＭＯＳトランジスタのうち一方のＮＭＯＳトランジスタのゲートは、前記パワー素子のソースに接続され、前記２個のＮＭＯＳトランジスタのうち他方のＮＭＯＳトランジスタのゲートは、前記パワー素子のゲートに接続されることを特徴とするパワーモジュール。
前記２個のＮＭＯＳトランジスタのゲートにそれぞれ異なる電圧が印加され、印加される電圧の高い一方のＮＭＯＳトランジスタのチャネルの幅は、他方のＮＭＯＳトランジスタのチャネルの幅より狭いことを特徴とする請求項８に記載のパワーモジュール。
前記２個のＮＭＯＳトランジスタのゲートにそれぞれ異なる電圧が印加され、印加される電圧の高い一方のＮＭＯＳトランジスタのチャネルの長さは、他方のＮＭＯＳトランジスタのチャネルの長さより長いことを特徴とする請求項８又は９に記載のパワーモジュール。