DE19548940A1

DE19548940A1 - Halbleitereinrichtung und Verfahren zum Einstellen eines internen Stromversorgungspotentials der Halbleitereinrichtung

Info

Publication number: DE19548940A1
Application number: DE19548940A
Authority: DE
Inventors: Makoto Suwa
Original assignee: Mitsubishi Electric Corp
Current assignee: Mitsubishi Electric Corp
Priority date: 1995-04-26
Filing date: 1995-12-28
Publication date: 1996-11-07
Anticipated expiration: 2015-12-29
Also published as: KR960039524A; JPH08298722A; US5736894A; DE19548940C2; KR100206351B1

Description

Die vorliegende Erfindung bezieht sich auf eine Halbleiterein richtung und auf ein Verfahren zum Einstellen eines internen Stromversorgungspotentials der Halbleitereinrichtung.

Insbesondere ist die vorliegende Erfindung anwendbar bei einer Halbleitereinrichtung, an die ein externes Stromversorgungspoten tial und ein Massepotential angelegt werden und die einen vorge schriebenen Betrieb ausführt, ebenso wie auf ein Verfahren zum Einstellen eines internen Stromversorgungspotentials der Halblei tereinrichtung.

In einer bisherigen Halbleiterspeichereinrichtung ist, zum Ver hindern des Erniedrigens einer Durchbruchsspannung, die durch die Miniaturisierung der Elemente der Halbleiterspeichereinrichtung verursacht wird, zum Unterdrücken des Stromverbrauchs, der durch eine größere Kapazität verursacht wird, und zum Sichern der Kom patibilität mit anderen Halbleiterspeichereinrichtung eine inter ne Stromversorgungsschaltung vorgesehen, die ein externes Strom versorgungspotential extVcc erniedrigt, um ein internes Stromver sorgungspotential intVcc zu liefern.

Fig. 11 ist ein Blockschaltbild, das eine Struktur eines Bei spiels eines dynamischen Speichers mit wahlfreiem Zugriff (im folgenden als ein DRAM bezeichnet), der die interne Stromversor gungsschaltung aufweist, zeigt.

Wie in Fig. 11 gezeigt ist, weist der DRAM Steuersignaleingabean schlüsse 51 bis 53, 57, eine Adreßsignaleingabeanschlußgruppe 54, einen Stromversorgungsanschluß 55, einen Masseanschluß 56 und eine Datensignal-Eingabe/Ausgabe-Anschlußgruppe 58 auf. Des wei teren weist der DRAM eine Takterzeugungsschaltung 59, einen Adreßpuffer 60, einen Zeilendekoder 61, einen Spaltendekoder 62, ein Speicherfeld 63, einen Lese-Auffrisch-Verstärker + Einga be/Ausgabe-Steuerschaltung 64, einen Eingabepuffer 65, einen Aus gabepuffer 66 und eine interne Stromversorgungsschaltung 67 auf.

Die Takterzeugungsschaltung 59 wählt einen vorgeschriebenen Be triebsablauf basierend auf Signalen /RAS, /CAS, /WE, die von au ßerhalb (extern) an die Steuersignaleingabeanschlüsse 51 bis 53 angelegt werden, aus und steuert den DRAM als Ganzes.

Der Adreßpuffer 60 legt selektiv Adreßsignale A0-An, die von außerhalb über die Adreßsignaleingabeanschlußgruppe 54 angelegt werden, an den Zeilendekoder 61 und den Spaltendekoder 62 an. Das Speicherfeld 63 weist eine Speicherkapazität von zum Beispiel 16M Bit auf. 1-Bit-Daten, d. h. ein Ein-Bit-Wert wird in einer Spei cherzelle gespeichert. Jede Speicherzelle ist an einer eindeuti gen Adresse, die durch eine Spaltenadresse und eine Zeilenadresse bestimmt wird, angeordnet.

In Übereinstimmung mit dem Adreßsignal, das von dem Adreßpuffer 60 angelegt wird, bestimmt der Zeilendekoder 61 eine Zeilenadres se des Speicherfeldes 63. In Übereinstimmung mit dem Adreß signal, das von dem Adreßpuffer 60 angelegt wird, bestimmt der Spaltendekoder 62 eine Spaltenadresse des Speicherfeldes 63. Die Lese-Auffrisch-Verstärker + Eingabe/Ausgabe-Steuerschaltung 64 verbindet die Speicherzelle an der Adresse, die durch den Zeilen dekoder 61 und den Spaltendekoder 62 bestimmt ist, mit einem Ende eines globalen Signal/Eingabe/Ausgabe-Leitungspaares GIO.

Das andere Ende des globalen Signal-Eingabe/Ausgabe-Leitungs paares GIO ist mit dem Eingabepuffer 65 und dem Ausgabepuffer 66 verbunden. Als Reaktion auf ein Signal /WE, das zur Zeit des Schreibens über den Steuersignaleingabeanschluß 53 angelegt wird, legt der Eingabepuffer 65 Daten, die von bzw. über die Datensi gnal-Eingabe/Ausgabe-Anschlußgruppe eingegeben werden, über das globale Signal-Eingabe/Ausgabe-Leitungspaar GIO an die ausgewähl ten Speicher an. Als Reaktion auf ein Signal /OE, das zur Zeit des Lesebetriebes von bzw. über den Steuersignaleingabeanschluß 57 eingegeben wird, gibt der Ausgabepuffer 66 Daten, die aus der ausgewählten Speicherzelle gelesen sind, an die Datensignal- Eingabe/Ausgabe-Anschlußgruppe 58 aus.

An den Stromversorgungsanschluß 55 und den Masseanschluß 56 sind von außerhalb ein externes Stromversorgungspotential extVCC und das Massepotential Vss angelegt. Die interne Stromversorgungs schaltung 67 erniedrigt das externe Stromversorgungspotential extVcc, das an die externe Stromversorgungsleitung 70 angelegt ist, und erzeugt das interne Stromversorgungspotential intVcc. Das interne Stromversorgungspotential intVcc und das Massepoten tial Vss werden dem gesamten DRAM über die interne Stromversor gungsleitung 72 bzw. die Masseleitung 71 zugeführt.

Fig. 12 ist ein Blockschaltbild, das eine Struktur einer internen Stromversorgungsschaltung 67 zeigt. Wie in Fig. 12 gezeigt ist, weist die interne Stromversorgungsschaltung 67 eine Niveauerzeu gungsschaltung 81, eine Niveausyntheseschaltung 86 und eine Trei berschaltung 87 auf, und die Niveauerzeugungsschaltung 81 weist Konstantstromschaltungen 82 und 84, eine V₁-Erzeugungsschaltung 83 und eine V₂-Erzeugungsschaltung 85 auf.

Wie in Fig. 13 gezeigt ist, weist die Niveauerzeugungsschaltung 81 eine Konstantstromquelle 88 mit steuerbarer Ausgabe und eine variable Widerstandsschaltung 89, die in Reihe zwischen die ex terne Stromversorgungsleitung 70 und die Masseleitung 71 geschal tet sind, und weiterhin eine variable Widerstandsschaltung 90 und eine Konstantstromquelle 91 mit steuerbarer Ausgabe, die in Reihe zwischen die externe Stromversorgungsleitung 70 und die Masselei tung 71 geschaltet sind, auf. Die Konstantstromquellen 88 und 91 bilden die in Fig. 12 gezeigten Konstantstromschaltungen 82 bzw. 85. Die variablen Widerstandsschaltungen 89 und 90 bilden die V₁- Erzeugungsschaltung 83 bzw. die V₂-Erzeugungsschaltung 84 aus Fig. 12.

Von einem Verbindungsknoten N89 zwischen der Konstantstromquelle 88 und der variablen Widerstandsschaltung 89 wird ein erstes Po tential V₁ ausgegeben. Wenn der Stromwert der Konstantstromquelle 88 durch I₁ und Widerstandswert der variablen Widerstandsschal tung 89 durch R₁ dargestellt sind, dann gilt V₁ = I₁ × R₁. Von ei nem Verbindungsknoten N90 zwischen der variablen Widerstands schaltung 90 und der Konstantstromquelle 91 wird ein zweites Po tential V₂ ausgegeben. Wenn der Widerstandswert der variablen Widerstandsschaltung 90 durch R₂ und der Stromwert der Konstant stromquelle 91 durch I₂ dargestellt sind, dann gilt V₂ = extVcc - R₂ × I₂.

Wie in Fig. 14 gezeigt ist, weist die variable Widerstandsschal tung 89 eine Mehrzahl von in Reihe geschalteten (sechs in der Figur) Widerstandselementen 100 bis 105 und Sicherungen (Schmelz sicherungen) 110 bis 114, die jeweils parallel zu den Widerstand selementen 101 bis 105, wie es in Fig. 14 gezeigt ist, geschal tet sind, auf. Die Widerstandselemente 100 bis 105 weisen ent sprechend vorgeschriebene Widerstandswerte R₀₀ bis R₀₅ auf. Die Sicherungen 110 bis 114 werden (nach Bedarf) durch einen Laser strahl durchgebrannt bzw. durchgeschmolzen. Wenn die Sicherungen 110 bis 114 nicht durchgeschmolzen sind, ist der Widerstandswert R₁ der variablen Widerstandsschaltung 89 gleich R₀₀. Wenn zum Bei spiel die Sicherung 110 durchgeschmolzen ist, wäre der Wider standswert R₁ der variablen Widerstandsschaltung 89 gleich R₀₀ + R₀₁. Dasselbe gilt für die variablen Widerstandsschaltung 90. Vergleichbare variable Widerstandsschaltungen sind in den Konstantstromquellen 88, 91 enthalten, und die Stromwerte I₁ und I₂ der Konstantstromquellen 88 und 91 werden durch Durchbrennen bzw. Durchschmelzen der Sicherungen der variablen Widerstands schaltungen, die in den Konstantstromquellen enthalten sind, ein gestellt. Darum können, selbst falls die Ausgabepotentiale V₁ und V₂ der Niveauerzeugungsschaltung 81 aufgrund von Variationen durch die Herstellung von den gewünschten bzw. eingestellten Wer den abweichen, V₁ und V₂ auf den gewünschten bzw. eingestellten Wert korrigiert werden, in dem die Widerstandswerte R₁, R₂ und die Stromwerte I₁, I₂ justiert werden.

Die Niveausyntheseschaltung 86 gibt das höhere Potential der Po tentiale V₁ und V₂ als ein Referenzpotential Vref an die Treiber schaltung 87 aus. Die Treiberschaltung 87 vergleicht das Potenti al eines Ausgabeknotens 87a, der mit der internen Stromversor gungsleitung 72 verbunden ist, mit dem Referenzpotential Vref und steuert das Potential des Ausgabeknotens 87a derart, daß das Po tential an dem Ausgabeknoten 87a immer auf dem Referenzpotential Vref gehalten wird. Darum ist intVcc = Vref.

Fig. 15 zeigt eine Änderung im internen Stromversorgungspotential intVcc bezüglich der Änderung im externen Stromversorgungspoten tial extVcc. Während sich das externe Stromversorgungspotential extVcc in einem Bereich, der niedriger als VE1 ist, befindet, ist intVcc gleich extVcc, und so wie das externe Stromversorgungspo tential extVcc ansteigt, steigt auch das interne Stromversor gungspotential intVcc an. Während das externe Stromversorgungspoten tial extVcc in dem Bereich von VE1 bis VE2 ist, wird das interne Stromversorgungspotential intVcc auf einem konstanten Potential V₁ gehalten. Während sich das externe Stromversorgungspotential extVcc in dem Bereich, der höher als VE2 ist, befindet, ist intVcc gleich extVcc-ΔV₂, und das interne Stromversorgungspo tential ist um eine vorgeschriebene Spannung niedriger als das externe Stromversorgungspotential extVcc, aber es steigt zusammen mit dem externe Stromversorgungspotential extVcc an. Hier ist ΔV₂ = R₂ × I₂. Der Bereich VE1 extVcc VE2 wird für den normalen Betrieb des DRAM verwendet, und innerhalb dieses Bereiches ist, selbst wenn das externe Stromversorgungspotential extVcc fluktu iert, das interne Stromversorgungspotential intVcc konstant, was einen stabilen Betrieb des DRAM sichert. Währenddessen wird das interne Stromversorgungspotential intVcc so angepaßt bzw. so er zeugt, daß es zusammen mit dem externe Stromversorgungspotential extVcc ansteigt, wenn externe Stromversorgungspotential extVcc in einem Bereich ist, in dem extVcc < VE2, um eine hohe Spannung an die internen Schaltungen des DRAM zum Zeitpunkt eines Zuverläs sigkeitstests oder eines Betriebsspielraumtests anzulegen.

Jedoch gibt die interne Stromversorgungsschaltung 68 des DRAM die folgenden Probleme.

Fig. 16 zeigt ein Verfahren der Einstellung eines internen Strom versorgungspotentials intVcc. In Fig. 16 bezeichnet V_T eine Kur ve, die das interne Stromversorgungspotential intVcc darstellt, wenn V₁ und V_T auf den eingestellten Werten sind, und V_T1 ist eine Kurve, die das interne Stromversorgungspotential intVcc dar stellt, wenn V₁ und V₂ aufgrund einer Variation bei der Herstel lung von dem bzw. den eingestellten Werten abweichen. Das Verfah ren der Korrektur der abweichenden Kurve V_T1 zu V_T wird nun be schrieben.

Zuerst wird das interne Stromversorgungspotential intVcc an zwei Punkten, an denen extVcc = Va und Vb ist, gemessen. Dabei ist Va ein Potential, das bestimmt wird, wenn das interne Stromversor gungspotential intVcc gleich V₁ ist, und Vb ist ein Potential, das bestimmt wird, wenn das interne Stromversorgungspotential intVcc gleich V₂ ist. Dann wird V₁ um die Differenzspannung Δa zwischen dem gemessenen Wert bei extVcc = Va und dem eingestell ten Wert korrigiert. Vergleichbar wird V₂ um das Differenzpoten tial Δb zwischen dem gemessenen Wert bei extVcc = Vb und dem ein gestellten Wert korrigiert. Als Folge kann das interne Stromver sorgungspotential intVcc mit der Charakteristik von V_T erhalten werden.

Wenn jedoch V₁ niedriger als der eingestellte Wert und V₂ höher als der eingestellte Wert wird, und wenn sich die ideale Kurve V_T und die tatsächliche Kurve V_T2 an einem Punkt schneiden, an dem extVcc = Va ist, wie in Fig. 17 gezeigt ist, ist eine Justierung mit dem oben beschriebenen Verfahren nicht möglich. Genauer ge sagt ist dort, wo extVcc = Va ist, die Differenzspannung Δa zwi schen dem gemessenen Wert des interne Stromversorgungspotential intVcc und dem eingestellten Wert gleich 0, und es wird bestimmt, daß eine Korrektur von V₁ nicht notwendig ist. Währenddessen ist dort, wo extVcc = Vb ist, der gemessene Wert des interne Strom versorgungspotential intVcc um Δb höher als der eingestellte Wert, und daher wird eine Justierung zum Erniedrigen von V₂ um Δb ausgeführt. Als ein Ergebnis stimmt die korrigierte Kurve V_T2′ nicht mit der idealen Kurve V_T überein.

Es ist dasselbe in dem Beispiel aus Fig. 18, in dem V₁ höher als der eingestellte Wert und V₂ niedriger als der eingestellte Wert ist, und in dem sich die ideale Kurve V_T und die tatsächliche Kurve V_T3 an dem Punkt kreuzen, an dem extVcc = Vb ist. Die korri gierte Kurve V_T3′ stimmt nicht mit der idealen Kurve V_T überein. Es ist nicht möglich, eine einmal durchgebrannte Sicherung zum erneuten Justieren des interne Stromversorgungspotential intVcc wieder herzustellen, und daher muß der DRAM als defekt ausge schieden werden.

Es ist daher Aufgabe der vorliegenden Erfindung, eine Halblei tereinrichtung, die einen Fehler bei der Justierung des internen Stromversorgungspotentials verhindern kann, und ein entsprechen des Verfahren zum Einstellen des internen Stromversorgungspoten tials eine Halbleitereinrichtung anzugeben.

Diese Aufgabe wird gelöst durch eine Halbleitereinrichtung nach Anspruch 1 bzw. ein Verfahren nach Anspruch 11.

Weiterbildungen der Erfindung sind in den Unteransprüchen angege ben.

Die Halbleitereinrichtung, zum Beispiel eine Halbleiterspei chereinrichtung, entsprechend einer Ausführungsform der vorlie genden Erfindung weist eine Deaktivierungsschaltung zum Deakti vieren, wenn die Einstellung der Ausgabe von entweder der ersten oder zweiten Potentialerzeugungsschaltung auszuführen ist, der entsprechenden anderen Potentialerzeugungsschaltung auf. Darum können das erste Potential und das zweite Potential unabhängig voneinander eingestellt werden, wenn die internen Stromversor gungspotentiale einzustellen bzw. justieren sind, und deswegen kann ein Fehler der Einstellung der internen Stromversorgungspo tentiale verhindert werden, wie er durch die Vermischung bzw. Konfusion zwischen dem ersten und dem zweiten Potential bei der in der Beschreibungseinleitung beschriebenen Technik auftreten kann.

Bevorzugterweise weist die erste Potentialerzeugungsschaltung eine erste Konstantstromschaltung und eine erste variable Wider standsschaltung, die in Reihe geschaltet sind, auf, und die zwei te Potentialerzeugungsschaltung weist eine zweite variable Wider standsschaltung und eine zweite Konstantstromschaltung, die in Reihe geschaltet sind, auf. Darum können die erste und die zweite Potentialerzeugungsschaltung leicht ausgebildet werden.

Bevorzugterweise weist jede, die erste Konstantstromschaltung, die erste variable Widerstandsschaltung, die zweite variable Wi derstandsschaltung und die zweite Konstantstromschaltung, eine Mehrzahl von Widerstandselementen, die in Reihe geschaltet sind, und Sicherungen (Schmelzsicherungen), die entsprechend parallel zu den Widerstandselementen geschaltet sind, auf, und die Ein stellung dieser Schaltungen wird durch Durchbrennen bzw. Durch schmelzen der Sicherungen ausgeführt. Darum kann jede Schaltung leicht und sicher eingestellt bzw. justiert werden.

Bevorzugterweise ist jedes der Widerstandselemente aus einem er sten Transistor ausgebildet, der einen vorgeschriebenen Leitungs widerstandswert aufweist. Darum kann das Widerstandselement leicht vorgesehen werden.

Bevorzugterweise teilen sich die erste und die zweite Konstant stromschaltung mindestens eine Mehrzahl bzw. mehrere Sätze der Widerstandselemente und Sicherungen. Darum kann die Schaltungs fläche reduziert werden.

Bevorzugterweise gibt die Potentialsyntheseschaltung ein erstes Potential, wenn das externe Stromversorgungspotential innerhalb eines vorgeschriebenen Bereiches ist, und ein zweites Potential, wenn das externe Stromversorgungspotential höher als eine obere Grenze des vorgeschriebenen Bereiches ist, aus. Darum wird, wenn das externe Stromversorgungspotential innerhalb des vorgeschrie benen Bereiches ist, ein konstantes internes Stromversorgungspo tential für den normalen Betrieb erhalten, und wenn das externe Stromversorgungspotential höher als die obere Grenze des vorge schriebenen Bereiches ist, kann ein internes Stromversorgungspo tential zum Testen einer Durchbruchsspannung, das zusammen mit dem externen Stromversorgungspotential ansteigt, erhalten werden.

Bevorzugterweise weist die Deaktivierungsschaltung einen zweiten Transistor zum Trennen der ersten Konstantstromschaltung von der ersten variablen Widerstandsschaltung, einen dritten Transistor zum Kurzschließen von Anschlüssen der ersten variablen Wider standsschaltung, einen vierten Transistor zum Trennen der zweiten variablen Widerstandsschaltung von der zweiten Konstantstrom schaltung und einen fünften Transistor zum Kurzschließen von An schlüssen der zweiten Konstantstromschaltung auf. Darum kann die Deaktivierungsschaltung leicht ausgebildet werden.

Eine Testschaltung zum Simulieren, die das erste und das zweite Potential, wie sie nach dem Durchbrennen bzw. -schmelzen der Si cherung wären, vor dem Durchschmelzen einer Sicherung simuliert, ist vorgesehen. Darum kann ein Fehler beim Durchschmelzen der Sicherung verhindert werden.

Bevorzugterweise weist die Testschaltung ein Testwiderstandsele ment und einen fünften Transistor, der parallel geschaltet ist, auf. Darum kann die Testschaltung leicht ausgebildet werden.

Bevorzugterweise ist eine Signalerzeugungsschaltung, die auf ein von außen (extern) angelegtes Signal reagiert, zum Anlegen eines Signals an eine Eingangselektrode der ersten bis fünften Transi storen vorgesehen. Darum können die Deaktivierungsschaltung und die Testschaltung leicht gesteuert werden.

Bei dem Verfahren zum Einstellen eines internen Stromversorgungs potentials der Halbleitereinrichtung entsprechend einer Ausfüh rungsform der vorliegenden Erfindung wird, wenn die Einstellung der Ausgabe von entweder der ersten oder zweiten Potentialerzeu gungsschaltung auszuführen ist, die entsprechende andere Poten tialerzeugungsschaltung deaktiviert, und daher können das erste und das zweite Potential vollständig unabhängig voneinander ein gestellt werden, wenn das interne Stromversorgungspotential ein zustellen bzw. zu justieren ist. Darum kann anders als bei der in der Beschreibungseinleitung beschriebenen Technik ein Fehler bei der Einstellung bzw. Justierung des internen Stromversorgungspo tentials durch Vermischen bzw. Stören des ersten und des zweiten Potentials verhindert werden.

Weitere Merkmale und Zweckmäßigkeiten der Erfindung ergeben sich aus der Beschreibung von Ausführungsbeispielen anhand der Figuren.

Von den Figuren zeigen:

Fig. 1 eine schematische Darstellung, die eine Struktur einer Niveauerzeugungsschaltung in einer internen Stromversorgungsschaltung ei nes DRAM entsprechend Ausführungsform 1 der vorliegenden Erfindung zeigt;

Fig. 2 ein Verfahren zum Einstellen von V₁ der Ni veauerzeugungsschaltung, die in Fig. 1 ge zeigt ist;

Fig. 3 ein Verfahren zum Einstellen von V₂ der Ni veauerzeugungsschaltung, die in Fig. 1 ge zeigt ist;

Fig. 4 eine schematische Darstellung, die eine Struktur einer Niveauerzeugungsschaltung ei ner internen Stromversorgungsschaltung des DRAM entsprechend Ausführungsform 2 der vor liegenden Erfindung zeigt;

Fig. 5 ein Verfahren zum Einstellen von V₁ der Ni veauerzeugungsschaltung, die in Fig. 4 ge zeigt ist;

Fig. 6 ein Verfahren zum Einstellen von V₂ der Ni veauerzeugungsschaltung, die in Fig. 4 ge zeigt ist;

Fig. 7 eine schematische Darstellung, die ein ver bessertes Beispiel der in Fig. 4 gezeigten Niveauerzeugungsschaltung zeigt;

Fig. 8 eine schematische Darstellung, die ein ver bessertes Beispiel der in Fig. 4 gezeigten Niveauerzeugungsschaltung zeigt;

Fig. 9 eine schematische Darstellung, die eine Struktur einer Niveauerzeugungsschaltung ei ner internen Stromversorgungsschaltung des DRAM entsprechend Ausführungsform 3 der vor liegenden Erfindung zeigt;

Fig. 10 eine Blockdarstellung, die eine Struktur ei ner Testmodussignalerzeugungsschaltung des DRAM entsprechend Ausführungsform 4 der vor liegenden Erfindung zeigt;

Fig. 11 eine Blockdarstellung, die eine Struktur ei nes Beispiels eines DRAM zeigt;

Fig. 12 eine Blockdarstellung, die eine Struktur ei ner internen Stromversorgungsschaltung des in Fig. 11 gezeigten DRAM zeigt;

Fig. 13 eine schematische Darstellung, die eine Struktur einer Niveauerzeugungsschaltung der in Fig. 12 gezeigten internen Stromversor gungsschaltung zeigt;

Fig. 14 eine schematische Darstellung, die eine Struktur einer variablen Widerstandsschal tung, die in Fig. 13 gezeigt ist, zeigt;

Fig. 15 Ausgabecharakteristiken der in Fig. 12 ge zeigten internen Stromversorgungsschaltung;

Fig. 16 ein Verfahren zum Einstellen der in Fig. 12 gezeigten internen Stromversorgungsschaltung;

Fig. 17 Probleme der in Fig. 12 gezeigten internen Stromversorgungsschaltung und

Fig. 18 eine andere Darstellung, die Probleme der in Fig. 12 gezeigten internen Stromversorgungs schaltung zeigt.

Ausführungsform 1

Fig. 1 ist eine schematische Darstellung, die eine Struktur der Niveauerzeugungsschaltung 1 einer internen Stromversorgungsschal tung eines DRAM entsprechend Ausführungsform 1 der vorliegenden Erfindung zeigt.

Wie in Fig. 1 gezeigt ist, ist die Niveauerzeugungsschaltung 1 der Niveauerzeugungsschaltung 81 darin ähnlich, daß sie V₁ = I₁ × R₁, V₂ = extVcc-I₂ × R₂ erzeugt und daß V₁ und V₂ durch einstellen der Stromwerte I₁, I₂ und der Widerstandswerte R₁ und R₂ justiert werden können. Die Niveauerzeugungsschaltung 1 unter scheidet sich von der Niveauerzeugungsschaltung 81 dadurch, daß Transistoren 14, 16, 23 und 25 zum Inaktivieren einer V₁-Erzeu gungsschaltung 3 oder einer V₂-Erzeugungsschaltung 5, wenn V₁, V₂ zu justieren sind, und zum Feststellen von V₁ oder V₂ auf dem Mas sepotential Vss = 0 V neu vorgesehen sind.

Genauer gesagt weist die Niveauerzeugungsschaltung 1 Konstant stromschaltungen 2 und 4, eine V₁-Erzeugungsschaltung 3 und eine V₂-Erzeugungsschaltung 5 auf. Die Konstantstromschaltung 2 weist p-Kanal-MOS-Transistoren 6, 9, 11 und 13, n-Kanal-MOS-Transi storen 7, 10, 12 und eine variable Widerstandsschaltung 8 auf. Die variable Widerstandsschaltung 8 weist eine der in Fig. 12 gezeigten variablen Widerstandsschaltung 89 vergleichbare Struk tur auf, und der Widerstandswert R₃ der variablen Widerstands schaltung 8 kann durch Durchbrennen bzw. -schmelzen der Sicherun gen 110 bis 114 eingestellt bzw. justiert werden.

Der p-Kanal-MOS-Transistor 6 und der n-Kanal-MOS-Transistor 7, die variable Widerstandsschaltung 8 und der p-Kanal-MOS-Tran sistor 9 und der n-Kanal-MOS-Transistor 10 bzw. der p-Kanal-MOS- Transistor 11 und der n-Kanal-MOS-Transistor 12 sind jeweils in Reihe zwischen die externe Stromversorgungsleitung 70 und die Masseleitung 71 geschaltet. Der p-Kanal-MOS-Transistor 13 ist zwischen die externe Stromversorgungsleitung 70 und einen Ausga beknoten N2 der Konstantstromschaltung 2 geschaltet. Die Gates der p-Kanal-MOS-Transistoren 6 und 9 sind mit dem Drain des p- Kanal-MOS-Transistors 6 verbunden. Die n-Kanal-MOS-Transistoren 7, 10 und 12 sind alle (mit ihren Gates) mit dem Drain des n- Kanal-MOS-Transistors 10 verbunden. Die Gates der p-Kanal-MOS- Transistoren 11 und 13 sind zusammen mit dem Drain des p-Kanal- MOS-Transistors 11 verbunden. Genauer gesagt bilden die p-Kanal- MOS-Transistoren 6 und 9, die n-Kanal-MOS-Transistoren 7, 10 und 12, und die p-Kanal-MOS-Transistoren 11 und 13 entsprechende Stromspiegelschaltungen. Darum fließt, wenn angenommen wird, daß die Größen der MOS-Transistoren 6, 7, 9 bis 13 alle dieselben sind, der Strom mit demselben Wert I₁ durch jeden der MOS- Transistoren 6, 7, 9 bis 13. Darum fließt in dem p-Kanal-MOS- Transistor 13 ein Strom mit einem Wert I₁, der umgekehrt propor tional zu dem Widerstandswert R₃ der variablen Widerstandsschal tung 8 ist. Der Stromwert I₁ kann durch Durchbrennen der Siche rungen 110 bis 114 der variablen Widerstandsschaltung 8 justiert bzw. eingestellt werden.

Die V₁-Erzeugungsschaltung 3 weist einen p-Kanal-MOS-Transistor 14 und eine variable Widerstandsschaltung 15, die in Reihe zwi schen den Ausgabeknoten N2 der Konstantstromschaltung 2 und die Masseleitung 71 geschaltet sind, und einen n-Kanal-MOS-Transistor 16, der parallel zu der variablen Widerstandsschaltung 15 ge schaltet ist, auf. An die Gates des p-Kanal-MOS-Transistors 14 und des n-Kanal-MOS-Transistors 16 ist ein Testmodussignal Φ₁, das von außen über eine Anschlußfläche, die nicht gezeigt ist, angelegt wird, angelegt. Die variable Widerstandsschaltung 15 weist eine der variablen Widerstandsschaltung 89 aus Fig. 12 ver gleichbare Struktur auf, und der Widerstandswert R1 der variablen Widerstandsschaltung 15 kann durch Durchbrennen der Sicherungen 110 bis 114 justiert bzw. eingestellt werden.

Wenn das Testmodussignal Φ₁ auf einem inaktiven Niveau auf "L" ist, dann ist der p-Kanal-MOS-Transistor 14 leitend gemacht, der n-Kanal-MOS-Transistor 16 ist nicht-leitend gemacht, und von dem Verbindungsknoten N3 zwischen dem p-Kanal-MOS-Transistor 14 und der variablen Widerstandsschaltung 15 wird V₁ = R₁ × I₁ ausgege ben. Wenn das Testmodussignal Φ₁ auf dem aktiven Niveau auf "H" ist, wird der p-Kanal-MOS-Transistor 14 nicht-leitend gemacht, der n-Kanal-MOS-Transistor 16 wird leitend gemacht, und V₁ er reicht V₁ = 0V.

Die Konstantstromschaltung 4 weist p-Kanal-MOS-Transistoren 17 und 20, n-Kanal-MOS-Transistoren 18, 21 und 24 und eine variable Widerstandsschaltung 19 auf. Die variable Widerstandsschaltung 19 weist dieselbe Struktur wie die in Fig. 12 gezeigte variable Wi derstandsschaltung 89 auf, und der Widerstandswert R₄ der varia blen Widerstandsschaltung 19 kann durch Durchbrennen der Siche rungen 110 bis 114 eingestellt bzw. justiert werden.

Der p-Kanal-MOS-Transistor 17 und der n-Kanal-MOS-Transistor 18 bzw. die variable Widerstandsschaltung 19 und der p-Kanal-MOS- Transistor 20 und der n-Kanal-MOS-Transistor 21 sind jeweils in Reihe zwischen die externe Stromversorgungsleitung 70 und die Masseleitung 71 geschaltet. Der n-Kanal-MOS-Transistor 24 ist zwischen den Ausgabeknoten N5 der V₂-Erzeugungsschaltung 5 und die Masseleitung 71 geschaltet. Die Gates der p-Kanal-MOS- Transistoren 17 und 20 sind gemeinsam mit dem Drain des p-Kanal- MOS-Transistors 17 verbunden. Die n-Kanal-MOS-Transistoren 18, 20 und 24 sind (mit ihren Gates) mit dem Drain des n-Kanal-MOS- Transistors 21 verbunden. Genauer gesagt bilden die p-Kanal-MOS- Transistoren 17 und 20 und die n-Kanal-MOS-Transistoren 18, 21 und 24 entsprechende Stromspiegelschaltungen. Daher fließt, falls MOS-Transistoren 17, 18, 20, 21 und 24 dieselbe Transistorgröße aufweisen, derart derselbe Stromwert I₂ durch jeden der MOS- Transistoren 17, 18, 20, 21 und 24. Daher fließt in dem p-Kanal- MOS-Transistor 24 ein Strom mit einem Wert I₂, der umgekehrt pro portional zu dem Widerstandswert R₄ der variablen Widerstands schaltung 19 ist. Der Stromwert I₂ kann durch Durchbrennen der Sicherungen 110 bis 114 der variablen Widerstandsschaltung 19 eingestellt bzw. justiert werden.

Die V₁-Erzeugungsschaltung 5 weist eine variable Widerstands schaltung 22 und einen p-Kanal-MOS-Transistor 23, die in Reihe zwischen die externe Stromversorgungsschaltung 70 und den Ausga beknoten N5 geschaltet sind, und einen n-Kanal-MOS-Transistor 25, der parallel zu dem n-Kanal-MOS-Transistor 24 der Konstantstrom schaltung 4 geschaltet ist, auf. An die Gates des p-Kanal-MOS- Transistors 23 und des n-Kanal-MOS-Transistors 25 ist ein Testmo dussignal Φ₂ von außen über eine Anschlußfläche, die nicht ge zeigt ist, angelegt. Die variable Widerstandsschaltung 22 weist eine der in Fig. 12 gezeigten variablen Widerstandsschaltung 89 vergleichbare Struktur auf, und der Widerstandswert R₂ der varia blen Widerstandsschaltung 22 kann durch Durchbrennen der Siche rungen 110 bis 114 eingestellt bzw. justiert werden.

Wenn das Testmodussignal Φ₂ auf einem inaktiven Niveau auf "L" ist, wird der p-Kanal-MOS-Transistor 23 leitend gemacht, der n- Kanal-MOS-Transistor 25 wird nicht-leitend gemacht, und von dem Ausgabeknoten N5 wird V₂ = extVcc-R₂ × I₂ ausgegeben. Wenn das Testmodussignal Φ₂ auf dem aktiven Niveau auf "H" ist, wird der p-Kanal-MOS-Transistor 23 nicht-leitend gemacht, der n-Kanal-MOS- Transistor 25 wird leitend gemacht, und V₂ würde V₂ = 0V sein.

Die Fig. 2 und 3 zeigen ein Verfahren zum Einstellen eines inter nen Stromversorgungspotentials intVcc. Dabei wird hier ein Bei spiel, welches entsprechend der in der Beschreibungseinleitung unter Bezugnahme auf Fig. 5 beschriebenen Technik nicht einge stellt bzw. justiert werden konnte, als ein Beispiel diskutiert. Wie in den Fig. 2 und 3 gezeigt ist, ist V_T die ideale Kurve, die das interne Stromversorgungspotential intVcc zeigt, wenn V₁ und V₂ auf dem eingestellten bzw. wie gewünscht eingestellten Wert sind, V_N1 ist eine Kurve vor der Einstellung, die das interne Stromver sorgungspotential intVcc zeigt, wenn V₁ um Δa kleiner als der eingestellte Wert und V₂ = 0V ist, V_N1′ ist eine Kurve nach der Einstellung, die das interne Stromversorgungspotential intVcc zeigt, wenn V₁ auf dem eingestellten Wert und V₂ = 0V ist, V_N2 ist eine Kurve vor der Einstellung, die das interne Stromversorgungs potential intVcc zeigt, wenn V₂ um Δb größer als der eingestellte Wert und V₁ = 0V ist, und V_N2′ ist eine Kurve nach der Einstel lung, die das interne Stromversorgungspotential intVcc zeigt, wenn V₂ auf dem eingestellten Wert und V₁ = 0V ist.

Zuerst ist das Testmodussignal Φ₁ auf das "L"-Niveau eingestellt, das Testmodussignal Φ₂ ist auf das "H"-Niveau eingestellt, so daß V₂ = 0V ist, und das interne Stromversorgungspotential intVcc wird an dem Punkt gemessen, an dem extVcc = Va ist. Zu diesem Zeit punkt gilt, da V₂ = 0V, daß intVcc = V₁. Danach wird die Span nungsdifferenz Δa zwischen dem eingestellten Wert V₁ und dem ge messenen Wert von intVcc = V₁ an dem Punkt, an dem extVcc = Va ist, berechnet, und die Widerstandswerte R₃ und R₁ der variablen Widerstandsschaltungen 8 und 15 werden justiert, wobei V₁ um die Differenzspannung Δa angehoben wird. Als Folge kann die Kurve V_N1 aus Fig. 2 auf die Linie von V_N1′ korrigiert werden.

Danach wird das Testmodussignal Φ₁ auf das "H"-Niveau und das Testmodussignal Φ₂ auf das "L"-Niveau eingestellt, so daß V₁ = 0V ist, und das interne Stromversorgungspotential intVcc wird dort, wo extVcc = Vb ist, gemessen. Zu diesem Zeitpunkt gilt, da V₁ = 0V, daß intVcc = V₂. Danach wird die Differenzspannung Δb zwi schen dem gemessenen Wert von intVcc = V₂ und dem eingestellten Wert von V₂ an den Punkt, an dem extVcc = Vb ist, berechnet, die Widerstandswerte R₄ und R₂ der variablen Widerstandsschaltung 19 und 22 werden justiert und derart wird V₂ um die Differenzspan nung Δb erniedrigt. Derart kann die Linie V_N2 aus Fig. 3 auf die Kurve V_N2′ korrigiert werden.

In dem normalen Modus sind die Testmodussignale Φ₁ und Φ₂ beide auf das "L"-Niveau fest eingestellt. Zu dieser Zeit würde die Kurve, die das interne Stromversorgungspotential intVcc dar stellt, die Kurve, die durch Synthetisieren bzw. Addieren der Kurven V_N1′ und V_N2′ erhalten wird, sein, wobei die resultierende Kurve mit der idealen Kurve V_T übereinstimmt.

Bei dieser Ausführungsform wird, wenn V₁ einzustellen bzw. zu justieren ist, V₂ auf 0V eingestellt, und wenn V₂ einzustellen bzw. zu justieren ist, wird V₁ auf 0V eingestellt. Daher kann, anders als bei der in der Beschreibungseinleitung beschriebenen Technik, bei der beim Justieren des interne Stromversorgungspo tential V₁ und V₂ durcheinander gebracht werden, ein Fehler beim Einstellen bzw. Justieren des interne Stromversorgungspotential intVcc verhindert werden.

Ausführungsform 2

Fig. 4 zeigt eine Struktur einer Niveauerzeugungsschaltung 31 einer internen Stromversorgungsschaltung eines DRAM entsprechend Ausführungsform 2 der vorliegenden Erfindung.

Wie in Fig. 4 gezeigt ist, weist die Niveauerzeugungsschaltung 31 eine Konstantstromschaltung 32, eine V₁-Erzeugungsschaltung 33, eine Konstantstromschaltung 34 und eine V₂-Erzeugungsschaltung 35 auf. Die Konstantstromschaltung 32, die V₂-Erzeugungsschaltung 33, die Konstantstromschaltung 34 und die V₁-Erzeugungsschaltung 35 der Niveauerzeugungsschaltung 31 unterscheiden sich von der Konstantstromschaltung 2, der V₁-Erzeugungsschaltung 3, der Kon stantstromschaltung 4 und der V₂-Erzeugungsschaltung 5 der in Fig. 1 gezeigten Niveauerzeugungsschaltung 1 dadurch, daß neuer dings Testschaltungen 26, 27, 28 bzw. 29 vorgesehen sind. Die Testschaltungen 26 bis 29 sind zum Simulieren der Zustände der Sicherungen 110 bis 114 in den variablen Widerstandsschaltungen 8, 15, 19 bzw. 22 nach dem Durchschmelzen vorgesehen.

Die Testschaltung 26 weist ein Widerstandselement 36, das zwi schen die variable Widerstandsschaltung 8 und den p-Kanal-MOS- Transistor 9 geschaltet ist, und einen p-Kanal-MOS-Transistor 37, der parallel zu dem Widerstandselement 36 geschaltet ist, auf. Der p-Kanal-MOS-Transistor 37 empfängt an seinem Gate das Testmo dussignal Φ₃.

Die Testschaltung 27 weist ein Widerstandselement 38, das zwi schen den Ausgabeknoten N3 der V₁-Erzeugungsschaltung 33 und die variable Widerstandsschaltung 15 geschaltet ist, und einen n- Kanal-MOS-Transistor 39, der parallel zu dem Widerstandselement 38 geschaltet ist, auf. Der n-Kanal-MOS-Transistor 39 empfängt an seinem Gate das Testmodussignal Φ₄.

Die Testschaltung 28 weist ein Widerstandselement 40, das zwi schen die variable Widerstandsschaltung 19 und den p-Kanal-MOS- Transistor 20 geschaltet ist, und einen p-Kanal-MOS-Transistor 41, der parallel zu dem Widerstandselement 40 geschaltet ist, auf. Der p-Kanal-MOS-Transistor 41 empfängt an seinem Gate ein Testmodussignal Φ₅.

Die Testschaltung 29 weist ein Widerstandselement 42, das zwi schen die variable Widerstandsschaltung 22 und den p-Kanal-MOS- Transistor 23 geschaltet ist, und einen p-Kanal-MOS-Transistor 43, der parallel zu dem Widerstandselement 42 geschaltet ist, auf. Der p-Kanal-MOS-Transistor 43 empfängt an seinem Gate ein Testmodussignal Φ₆.

Die Testmodussignale Φ₃ bis Φ₆ werden von außen in einer ähnlichen Art und Weise wie die Testmoden Φ₁ bis Φ₂ von außen (extern) über Anschlußflächen, die nicht gezeigt sind, eingegeben.

In dem normalen Modus sind die Testmodussignale Φ₃, Φ₄, Φ₅ und Φ₆ auf dem "L"-Niveau, "H"-Niveau, "L"-Niveau bzw. "L"-Niveau, und die MOS-Transistoren 37, 39, 41 und 43 sind alle leitend. In dem Testmodus, wenn die Zustände nach dem Durchschmelzen der Siche rungen 110 bis 114 in dem Testmodus zu simulieren sind, sind die Testmodussignale Φ₃, Φ₄, Φ₅ bzw. Φ₆ auf das "H"-Niveau, "L"-Niveau, "H"-Niveau und "H"-Niveau eingestellt, so daß die MOS-Transi storen 37, 39, 41 bzw. 43 nicht-leitend gemacht sind. Durch diese Maßnahme kann derselbe Zustand eingerichtet werden, als ob die Widerstandswerte R₃, R₁, R₄ und R₂ der variablen Widerstandsschal tungen 8, 15, 19 und 22 auf R₃ + ΔR₃, R₁ + ΔR₁, R₄ + ΔR₄ bzw. R₂ + ΔR₂ erhöht sind. Dabei sind ΔR₃, ΔR₁, ΔR₄ und ΔR₂ die Widerstands werte der Widerstandselemente 36, 38, 40 bzw. 42.

Fig. 5 und 6 zeigen ein Verfahren zum Einstellen bzw. Justieren eines internen Stromversorgungspotentials intVcc. Dabei wird, wie bezüglich der Fig. 2 und 3, das Beispiel, in dem V₁ niedriger als der eingestellte Wert und V₂ höher als der eingestellte Wert sind, beschrieben.

In den Fig. 5 und 6 ist V_T die ideale Kurve, die das interne Stromversorgungspotential intVcc zeigt, wenn V₁ und V₂ auf dem eingestellten Wert sind, V_N1 und V_N2 sind Kurven vor der Einstel lung und V_N1′ und V_N2′ sind Kurven nach der Einstellung.

Zuerst wird in vergleichbarer Art und Weise wie bei Ausführungs form 1 die Differenzspannung Δa zwischen dem eingestellten Wert von V₁ und dem gemessenen Wert an dem Punkt, an dem extVcc = Va ist, berechnet. Danach wird das Testmodussignal Φ₃ auf das "H"- Niveau eingestellt, so daß der p-Kanal-MOS-Transistor 37 nicht leitend gemacht wird. Als Folge erhöht sich der Widerstandswert der Reihenschaltung der variablen Widerstandsschaltung 8 und der Testschaltung 26 von R₃ auf R₃ + ΔR₃, der Stromwert I₁ reduziert sich, und V₁ erniedrigt sich. Der charakteristische Abschnitt des internen Stromversorgungspotentials intVcc zu diesem Zeitpunkt entspricht V_N11 in Fig. 5. Das interne Stromversorgungspotential intVcc = V₁ an dem Punkt, an dem extVcc = Va ist, wird gemessen, und die Differenzspannung Δa₁ von V₁ vor und nach dem Setzen des Testmodussignals Φ₃ auf das "H"-Niveau wird berechnet. Genauer gesagt wird die Änderung Δa₁ von V₁ bezüglich der Änderung ΔR₃ des Widerstandswertes der Konstantstromschaltung 32 tatsächlich ge messen.

Danach wird das Testmodussignal Φ₃ auf das "L"-Niveau zurückge bracht, und das Testmodussignal Φ₄ wird auf das "L"-Niveau ge setzt. Als Folge erhöht sich der Widerstandswert der Serienschal tung der variablen Widerstandsschaltung 15 und der Testschaltung 27 von R₁ auf R₁ + ΔR₁ und V₁ steigt an. Die charakteristische Kurve des interne Stromversorgungspotential intVcc zu diesem Zeitpunkt entspricht V_N12 in Fig. 5. In diesem Zustand wird das interne Stromversorgungspotential intVcc = V₁ an einem Punkt ge messen, an dem extVcc = Va ist und die Differenzspannung Δa₂ vor und nach dem Setzen des Testmodussignals Φ₄ auf das "H"-Niveau wird berechnet. In anderen Worten wird die Änderung Δa₂ von V₁ bezüglich der Änderung ΔR₁ des Widerstandswertes der V₂-Erzeu gungsschaltung 33 tatsächlich gemessen. Es ist möglich, die Ab weichung von V₁ von dem eingestellten bzw. gewünschten Wert ba sierend auf den beiden Werten Δa₁ und Δa₂ zu korrigieren. Fig. 5 zeigt ein Beispiel, bei dem der gemessene Wert niedriger als der eingestellte bzw. gewünschte Wert von V₁ ist. In diesem Fall kann V₁ durch Erhöhen des Widerstandswertes R₁ der V₁-Erzeugungsschal tung 33 korrigiert werden. Der notwendige Wert der Korrektur des Widerstands in diesem Fall wird durch (Δa/Δa₂) × ΔR₁ dargestellt. Andererseits wird, falls der gemessene Wert von V₁ höher als der eingestellte bzw. gewünschte Wert ist, der Widerstandswert R₃ der Konstantstromschaltung 32 erhöht und der Strom I₁ derart redu ziert, daß V₁ so erniedrigt wird, daß es gleich dem eingestellten bzw. gewünschten Wert ist. Der notwendige Wert der Korrektur des Widerstands wird in diesem Fall durch (Δa/Δa₁) × ΔR₃ dargestellt.

Das Verfahren der Einstellung von V2 wird nun beschrieben. Zuerst wird in vergleichbarer Art und Weise wie bei Ausführungsform 1 die Differenzspannung Δb zwischen dem eingestellten bzw. ge wünschten Wert und dem gemessenen Wert von V₂ an dem Punkt, an dem extVcc = Va ist, berechnet. Danach wird das Testmodussignal Φ₆ auf das "H"-Niveau eingestellt, so daß der p-Kanal-MOS-Tran sistor 43 nicht-leitend gemacht wird. Als Folge erhöht sich der Widerstandswert der Serienschaltung der variablen Widerstands schaltung 22 und der Testschaltung 29 von R₂ auf R₂ + ΔR₂ und V₂ erniedrigt sich von extVcc-I2 × R2 auf extVcc-(R₂ + ΔR₂). Die charakteristische Kurve internen Stromversorgungspotentials intVcc zu diesem Zeitpunkt entspricht V_N21 aus Fig. 6. In diesem Zustand wird das interne Stromversorgungspotential intVcc = V₂ an dem Punkt, an dem extVcc = Vb ist, gemessen, und die Differenz spannung Δb₁ von V2 vor und nach dem Setzen des Testmodussignals Φ₆ auf das "H"-Niveau wird berechnet. In anderen Worten wird die Änderung Δb₁ von V2 bezüglich der Änderung ΔR₂ des Widerstands wertes der V₂-Erzeugungsschaltung 35 tatsächlich gemessen.

Danach wird das Testmodussignal Φ₆ auf das "L"-Niveau zurückge bracht, und das Testmodussignal Φ₅ wird auf das "H"-Niveau ge setzt. Als Folge erhöht sich der Widerstandswert der Reihenschal tung der variablen Widerstandsschaltung 19 und der Testschaltung 28 von R₄ auf R₄ + ΔR₄, der Stromwert von I₂ reduziert sich und V₂ erhöht sich. Die charakteristische Kurve des internen Stromver sorgungspotentials intVcc zu diesem Zeitpunkt entspricht V_N22. In diesem Zustand wird das interne Stromversorgungspotential intVcc = V₂ an dem Punkt, an dem extVcc = Vb ist, gemessen, und die Dif ferenzspannung Δb₂ vor und nach dem Setzen des Testmodussignals Φ₅ auf das "H"-Niveau wird berechnet. In anderen Worten wird die Änderung Δb₂ von V₂ bezüglich der Änderung ΔR₄ des Widerstandswer tes der Konstantstromschaltung 34 tatsächlich gemessen.

Basierend auf den beiden Werten Δb₁ und Δb₂ wird der notwendige Korrekturwert für den Widerstand berechnet. Wenn der gemessene Wert von V₂ höher als der eingestellte bzw. gewünschte Wert ist, wird der Widerstandswert R₂ der V₂-Erzeugungsschaltung 35 erhöht und V₂ erniedrigt. Der Korrekturwert des Widerstands ist zu die sem Fall (Δb/Δb₁) × ΔR₂. Währenddessen wird, falls der gemessene Wert von V₂ niedriger als der eingestellte bzw. gewünschte Wert ist, der Widerstandswert R₄ der Konstantstromschaltung 34 erhöht, der Strom I₂ wird reduziert, und V₂ wird erhöht. Der Korrekturwert ist zu diesem Zeitpunkt (Δb/ΔB₂) × ΔR₄.

Bei dieser Ausführungsform können die Zustände der variablen Wi derstandsschaltungen 8, 10, 19 bzw. 22, nachdem die Sicherungen 110 bis 114 ganz oder teilweise durchgeschmolzen sind, durch die Testschaltungen 26 bis 29 simuliert werden, und daher kann die Einstellung bzw. die Justierung des interne Stromversorgungspo tentials intVcc ohne irgendeinen Fehler sicher ausgeführt werden.

Jedes der Widerstandselemente 36, 38, 40 und 42, die in den Test schaltungen 26, 28, 28 bzw. 29 vorgesehen sind, und jedes der Widerstandselemente 100 bis 105, die in den entsprechenden varia blen Widerstandsschaltungen 8, 15, 19, 22 vorgesehen sind, können eine willkürliche bzw. frei wählbare Struktur aufweisen. Jedoch können sie zum Beispiel, wie in den Fig. 7 und 8 gezeigt ist, durch einen p-Kanal-MOS-Transistor, der einen vorgeschriebenen Leitungswiderstandswert aufweist, ausgebildet sein. Das Gate von jedem p-Kanal-MOS-Transistor ist mit einem Knoten verbunden, des sen Potential niedriger als das der Source ist. Zum Beispiel sind das Gate des p-Kanal-MOS-Transistors 38′, der das Widerstandsele ment 38 der Testschaltung 27 bildet, und das Gate von jedem der p-Kanal-MOS-Transistoren 100′ bis 105′, die die Widerstandsele mente 100 bis 105 der variablen Widerstandsschaltung 15 bilden, gemeinsam mit der Masseleitung 71 verbunden. Das Gate des p- Kanal-MOS-Transistors 42′, der das Widerstandselement 42 der Testschaltung 29 bildet, und das Gate von jedem der p-Kanal-MOS- Transistoren 100′ bis 105′, die die Widerstandselemente 100 bis 105 der variablen Widerstandsschaltung 22 bilden, sind gemeinsam mit dem Drain des p-Kanal-MOS-Transistors 43 verbunden.

Ausführungsform 3

Fig. 9 ist eine schematische Darstellung, die eine Struktur einer Niveauerzeugungsschaltung 44 einer interne Stromversorgungspoten tial in einem DRAM entsprechend Ausführungsform 3 der vorliegen den Erfindung zeigt. Die Niveauerzeugungsschaltung 44 unterschei det sich von der Niveauerzeugungsschaltung 31, die in Fig. 4 ge zeigt ist, dadurch, daß die p-Kanal-MOS-Transistoren 17 und 20, die n-Kanal-MOS-Transistoren 18 und 21, die variable Widerstands schaltung 19 und die Testschaltung 28 der Konstantstromschaltung 34 entfernt sind, und daß das Gate des n-Kanal-MOS-Transistors 24 mit den Gates der n-Kanal-MOS-Transistoren 7, 10 und 12 der Kon stantstromschaltung 32 verbunden ist. Genauer gesagt teilen sich zwei Konstantstromschaltungen 32 und 45 die p-Kanal-MOS-Transi storen 6 und 9, die n-Kanal-MOS-Transistoren 7 und 10, die varia ble Widerstandsschaltung 8 und die Testschaltung 26.

In der Niveauerzeugungsschaltung 44 ist nur eine variable Wider standsschaltung 8 zum Einstellen bzw. Justieren der Stromwerte I₁ und I₂ vorgesehen. Darum wird die Justierung durch Bezugnahme auf die größere der Differenzspannungen Δa und Δb zwischen dem gemes senen Wert und dem eingestellten Wert von V₁ bzw. V₂, zum Beispiel bezüglich V₁, durchgeführt. Darum wird V₂ übermäßig korrigiert. Das Übermaß wird durch Einstellen des Widerstandswertes R₂ der V₂- Erzeugungsschaltung 35 korrigiert.

Bei dieser Ausführungsform kann zusätzlich zu denselben Effekten, die bei Ausführungsform 2 erhalten wurden, der Stromverbrauch reduziert und die Chipfläche reduziert werden, da die variable Widerstandsschaltung 8 usw. durch zwei Konstantstromschaltungen 32 und 45 geteilt werden.

Ausführungsform 4

Fig. 10 zeigt die Struktur einer Testmodussignalerzeugungsschal tung 46 entsprechend Ausführungsform 4 der vorliegenden Erfin dung. Wie in Fig. 10 gezeigt ist, weist die Testmodussignalerzeu gungsschaltung 46 eine WCBR-Erkennungsschaltung 47, eine Hoch spannungserkennungsschaltung 48 und eine Adreßverriegelung + Dekoderschaltung 49 auf.

Die WCBR-Erkennungsschaltung 47 erkennt einen WCBR-Zeitablauf (bei dem Signale /CAS und /WE beim Abfall des Signals /RAS auf dem "L"-Niveau sind). Die Hochspannungserkennungsschaltung 48 erkennt das Anlegen einer hohen Spannung an einen spezifischen Pin (zum Beispiel einen Adreßpin 54.0, an dem das Adreßsignal A0 eingegeben wird) - Die Adreßverriegelung + Dekoderschaltung 49 verriegelt die den anderen Adreßpins 54.1 bis 54.n eingegebenen Signale A1 bis An, wenn diese Bedingungen erfüllt sind, und er zeugt Testmodussignale Φ₁ bis Φ₆ in Übereinstimmung mit den logi schen Niveaus derselben.

Bei dieser Ausführungsform ist es nicht notwendig, Anschlußflä chen bzw. Kontakte für die Eingabe der Testmodussignale, die in dem normalen Modus ohnehin nicht notwendig sind, vorzusehen. Dar um kann die Chipfläche reduziert werden.

Obwohl die vorliegende Erfindung im Detail beschrieben und darge stellt worden ist, ist klar zu verstehen, daß dasselbe nur zur Illustration und als Beispiel dient, und daß dasselbe nicht als Begrenzung der Erfindung zu verstehen ist.

Claims

1. Halbleitereinrichtung zum Ausführen eines vorgeschriebenen Betriebes, die ein externes Stromversorgungspotential (extVcc) und ein Massepotential (Vss) empfängt und aufweist:
interne Einrichtungen (59 bis 66), die ein internes Stromversor gungspotential (intVcc), das durch Erniedrigen des externen Stromversorgungspotentials (extVcc) bereitgestellt wird, und das Massepotential (Vss) empfangen, zum Ausführen des vorgeschriebe nen Betriebes;
eine erste Potentialerzeugungseinrichtung (2 und 15) mit ein stellbarer Ausgabe, die das externe Stromversorgungspotential (extVcc) und das Massepotential (Vss) empfängt, zum Ausgeben ei nes ersten Potentials (V₁), das um eine vorgeschriebene Spannung höher als das Massepotential ist;
eine zweite Potentialerzeugungseinrichtung (22 und 4), die das externe Stromversorgungspotential (extVcc) und das Massepotential (Vss) empfängt, zum Ausgeben eines zweiten Potentials (V₂), das um eine vorgeschriebene Spannung niedriger als das externe Strom versorgungspotential (extVcc) ist;
eine Potentialsyntheseeinrichtung (86) zum Zusammenführen des ersten und des zweiten Potentials, die von der ersten und der zweiten Potentialerzeugungseinrichtung (2 und 15, 22 und 4) aus gegeben werden, zur Ausgabe des internen Stromversorgungspotenti als (intVcc); und
eine Deaktivierungseinrichtung (14, 16, 23 und 25) zum Deaktivie ren, wenn eine Ausgabeeinstellung von entweder der ersten oder der zweiten Potentialerzeugungseinrichtung auszuführen ist, der entsprechenden anderen der ersten und zweiten Potentialerzeu gungseinrichtung.

2. Halbleitereinrichtung nach Anspruch 1, dadurch gekennzeich net,
daß die erste Potentialerzeugungseinrichtung (2 und 15) eine er ste Konstantstromeinrichtung (2) mit einstellbarer Ausgabe und eine erste variable Widerstandsschaltung (15), die in Reihe zwi schen eine Leitung für das externe Stromversorgungspotential und eine Leitung für das Massepotential geschaltet sind, aufweist und das erste Potential derart ausgibt, daß es um eine Spannung, die durch Multiplizieren eines Stromwertes (I₁) der ersten Konstant stromeinrichtung (2) und eines Widerstandswertes (R₁) der ersten variablen Widerstandsschaltung (15) erhalten wird, höher als das Massepotential (Vss) ist, ausgibt, und
daß die zweite Potentialerzeugungseinrichtung (22 und 4) eine zweite variable Widerstandseinrichtung (22) und eine zweite Kon stantstromschaltung (4) mit einstellbarer Ausgabe, die in Reihe zwischen eine Leitung für das externe Stromversorgungspotential und eine Leitung für das Massepotential geschaltet sind, aufweist und das zweite Potential derart, daß es um eine Spannung, die durch Multiplizieren eines Widerstandswertes (R₂) der zweiten variablen Widerstandseinrichtung (22) und eines Stromwertes (I₂) der zweiten Konstantstromeinrichtung (4) erhalten wird, niedriger als das externe Stromversorgungspotential (extVcc) ist, ausgibt.

3. Halbleitereinrichtung nach Anspruch 2, dadurch gekennzeich net,
daß die erste Konstantstromeinrichtung (2), die erste variable Widerstandseinrichtung (15), die zweite variable Widerstandsein richtung (22) und die zweite Konstantstromeinrichtung (4) jeweils eine Mehrzahl von Widerstandselementen (100 bis 105), die in Rei he geschaltet sind, und Sicherungen (110 bis 114), die parallel zu entsprechenden Widerstandselementen geschaltet sind, aufwei sen, und
daß der Stromwert (I₁) der ersten Konstantstromeinrichtung (2), der Widerstandswert (R₁) der ersten variablen Widerstandseinrich tung (15), der Widerstandswert (R₂) der zweiten variablen Wider standseinrichtung (22) und der Stromwert (I₂) der zweiten Kon stantstromeinrichtung (4) durch Durchschmelzen von Sicherungen (110 bis 114) in der jeweiligen Einrichtung eingestellt werden.

4. Halbleitereinrichtung nach Anspruch 3, dadurch gekennzeich net, daß das Widerstandselement (100 bis 105) durch einen ersten Tran sistor (100′ bis 105′), der einen vorgeschrieben Leitungswider standswert aufweist, ausgebildet ist.

5. Halbleitereinrichtung nach Anspruch 3 oder 4, dadurch ge kennzeichnet, daß die erste und die zweite Konstantstromeinrichtung mindestens die Mehrzahl der Widerstandselemente (100 bis 105), die in Reihe geschaltet sind, und die Sicherungen (110 bis 114), die parallel zu den entsprechenden Widerstandselementen (100 bis 105) geschal tet sind, teilen.

6. Halbleitereinrichtung nach einem der Ansprüche 1 bis 5, da durch gekennzeichnet, daß die Potentialsyntheseeinrichtung (86) das erste Potential (V₁), das von der ersten Potentialerzeugungseinrichtung (2 und 15) ausgegeben wird, als das interne Stromversorgungspotential (intVcc) ausgibt, wenn das externe Stromversorgungspotential (extVcc) innerhalb eines vorgeschriebenen Bereiches ist, und daß sie das zweite Potential (V₂), das von der zweiten Potentialer zeugungseinrichtung (2 und 4) ausgegeben wird, als das interne Stromversorgungspotential (intVcc) ausgibt, wenn das externe Stromversorgungspotential (extVcc) höher als eine obere Grenze des vorgeschriebenen Bereiches ist.

7. Halbleitereinrichtung nach einem der Ansprüche 2 bis 6, da durch gekennzeichnet,
daß die Deaktivierungseinrichtung (14, 16, 23 und 25) einen zweiten Transistor, der zwischen die erste Konstantstro meinrichtung (2) und die erste variable Widerstandseinrichtung (15) geschaltet ist und der nicht-leitend gemacht wird, wenn die Ausgabe der zweiten Potentialerzeugungseinrichtung (22 und 4) einzustellen ist,
einen dritten Transistor (16), der parallel zu der ersten varia blen Widerstandseinrichtung (15) geschaltet ist und der leitend gemacht wird, wenn die Ausgabe der zweiten Potentialerzeugungs einrichtung (22 und 4) einzustellen ist,
einen vierten Transistor (23), der zwischen die zweite variable Widerstandseinrichtung (22) und die zweite Konstantstromeinrich tung (4) geschaltet ist und der nicht-leitend gemacht wird, wenn die Ausgabe der ersten Potentialerzeugungseinrichtung (2 und 15) einzustellen ist, und
einen fünften Transistor, der parallel zu der zweiten Konstant stromeinrichtung (4) geschaltet ist und der leitend gemacht wird, wenn die Ausgabe der ersten Potentialerzeugungseinrichtung (2 und 15) einzustellen ist,
aufweist.

8. Halbleitereinrichtung nach einem der Ansprüche 3 bis 7, ge kennzeichnet durch eine Testeinrichtung (26, 27, 29, 28), die entsprechend jeweils der ersten Konstantstromeinrichtung (32), der ersten variablen Widerstandseinrichtung (15), der zweiten variablen Widerstand seinrichtung (22) und der zweiten Konstantstromeinrichtung (34) zum Simulieren, bevor eine Sicherung der entsprechenden Einrich tung durchgebrannt wird, des ersten oder des zweiten Potentials nach dem Durchbrennen der Sicherung vorgesehen ist.

9. Halbleitereinrichtung nach Anspruch 8, dadurch gekennzeich net,
daß die Testeinrichtung (26, 27, 29, 28) ein Testwiderstandselement (36, 38, 42, 40), das in Reihe mit der Mehrzahl der Widerstandselemente der entsprechenden Einrichtung geschaltet ist, und
einen fünften Transistor (37, 39, 43, 41), der parallel zu dem Testwiderstandselement (36, 38, 42, 40) geschaltet ist und der zur Zeit des Testens nicht-leitend gemacht wird, aufweist.

10. Halbleitereinrichtung nach Anspruch 9, gekennzeichnet durch eine Signalerzeugungseinrichtung (46), die auf ein extern ange legtes Signal mit dem Anlegen eines Steuersignals an eine Ein gangselektrode der ersten bis fünften Transistoren (14, 16, 23, 25, 37, 39, 41, 43) reagiert.

11. Verfahren zum Einstellen eines internen Stromversorgungspo tentials in einer Halbleitereinrichtung, die
eine erste Potentialerzeugungseinrichtung (2 und 15) mit ein stellbarer Ausgabe, die ein externes Stromversorgungspotential (extvcc) und ein Massepotential (Vss) empfängt, zum Ausgeben ei nes ersten Potentials (V₁), das um eine vorgeschriebene Spannung höher als das Massepotential ist;
eine zweite Potentialerzeugungseinrichtung (22 und 4) mit ein stellbarer Ausgabe, die das externe Stromversorgungspotential (extVcc) und das Massepotential (Vss) empfängt, zum Ausgeben ei nes zweiten Potentials (V₂), das um eine vorgeschriebene Spannung niedriger als das externe Stromversorgungspotential (extVcc) ist;
eine Potentialsyntheseeinrichtung (86) zum Ausgeben des ersten Potentials (V1), das von der ersten Potentialerzeugungseinrich tung (2 und 15) ausgegeben wird, als das interne Stromversor gungspotential (intVcc), wenn das externe Stromversorgungspoten tial innerhalb eines vorgeschriebenen Bereiches ist, und zum Aus geben des zweiten Potentials (V2), das von der zweiten Poten tialerzeugungseinrichtung (22 und 4) ausgegeben wird, als das interne Stromversorgungspotential (intVcc), wenn das externe Stromversorgungspotential höher als eine obere Grenze des vorge schriebenen Bereiches ist, und
eine interne Einrichtung (59 bis 66), die das interne Stromver sorgungspotential (intVcc), das von der Potentialsyntheseeinrich tung (86) ausgegeben wird, und das Massepotential (Vss) empfängt, zum Ausführen eines vorgeschriebenen Betriebes,
wobei das Verfahren zum Einstellen des internen Stromversorgungs potentials die folgenden Schritte aufweist:
Anlegen eines vorgeschriebenen externen Stromversorgungspotenti als (extVcc) innerhalb des vorgeschriebenen Bereiches an die Halbleitereinrichtung und gleichzeitiges Deaktivieren der zweiten Potentialerzeugungseinrichtung (22 und 4) zum Einstellen der Aus gabe der ersten Potentialerzeugungseinrichtung (2 und 15) derart, daß das interne Stromversorgungspotential (intVcc) einen vorge schriebenen Wert aufweist; und
nachfolgendes Anlegen eines vorgeschriebenen externen Stromver sorgungspotentials (extVcc), das höher als die obere Grenze des vorgeschriebenen Bereiches ist, an die Halbleitereinrichtung und gleichzeitiges Deaktivieren der ersten Potentialerzeugungsein richtung (2 und 15) zum Einstellen der Ausgabe der zweiten Poten tialerzeugungseinrichtung (22 und 4) derart, daß das interne Stromversorgungspotential einen vorgeschriebenen Wert aufweist.