JPH06237165A - プログラマブルロジックアレイ - Google Patents
プログラマブルロジックアレイInfo
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- JPH06237165A JPH06237165A JP5232183A JP23218393A JPH06237165A JP H06237165 A JPH06237165 A JP H06237165A JP 5232183 A JP5232183 A JP 5232183A JP 23218393 A JP23218393 A JP 23218393A JP H06237165 A JPH06237165 A JP H06237165A
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
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Abstract
(57)【要約】 （修正有）
【目的】 反復してプログラム可能にする。
【構成】 入力バスから論理変数を選定し、かつダイナ
ミックメモリーに含まれるデータに基づいて、選定した
変数を組合せる。ＮＡＮＤゲートを使用することによっ
て、ブロックを履行する。データ信号は、ＮＡＮＤゲー
トの一つの入力に適応され、コンデンサーは他の入力に
接続される。ユーザはコンデンサーＣ１上に一つの”
１”あるいは”０”のいずれかを記憶する。一つの”
１”は、（ＮＡＮＤゲートの出力が変更することができ
ない）そのデータ信号をブロックする。一つの”０”
は、（その出力が前述のデータ信号の逆数である）デー
タ信号を通過する。このように、そのＰＬＡはただプロ
グラマブルだけでなく、反復してプログラマブルであ
る。すなわち、コンデンサー上の信号は変更することが
できるのである。
ミックメモリーに含まれるデータに基づいて、選定した
変数を組合せる。ＮＡＮＤゲートを使用することによっ
て、ブロックを履行する。データ信号は、ＮＡＮＤゲー
トの一つの入力に適応され、コンデンサーは他の入力に
接続される。ユーザはコンデンサーＣ１上に一つの”
１”あるいは”０”のいずれかを記憶する。一つの”
１”は、（ＮＡＮＤゲートの出力が変更することができ
ない）そのデータ信号をブロックする。一つの”０”
は、（その出力が前述のデータ信号の逆数である）デー
タ信号を通過する。このように、そのＰＬＡはただプロ
グラマブルだけでなく、反復してプログラマブルであ
る。すなわち、コンデンサー上の信号は変更することが
できるのである。
Description
【０００１】
【産業上の利用分野】本発明は第一のブール関数を満足
するためにプログラムされ、その後、第二のブール関数
を満足するために再プログラムされるプログラマブルロ
ジックアレイに関する。
するためにプログラムされ、その後、第二のブール関数
を満足するために再プログラムされるプログラマブルロ
ジックアレイに関する。
【０００２】
【従来の技術】簡易なプログラマブルロジックアレイに
ついて説明する。プログラマブルロジックアレイ（ＰＬ
Ａ）を図１を参照して説明する。そのプログラミング
は、フューズバンク３内にある適宜なフューズをＯＦＦ
することによって履行され、各ＡＮＤゲート６および９
からノードＮを切り離す。その残余のフューズによっ
て、その入力端子は前述のＡＮＤゲート６および９に接
続されることになり、これによって、その回路が形成さ
れる。
ついて説明する。プログラマブルロジックアレイ（ＰＬ
Ａ）を図１を参照して説明する。そのプログラミング
は、フューズバンク３内にある適宜なフューズをＯＦＦ
することによって履行され、各ＡＮＤゲート６および９
からノードＮを切り離す。その残余のフューズによっ
て、その入力端子は前述のＡＮＤゲート６および９に接
続されることになり、これによって、その回路が形成さ
れる。
【０００３】例えば、フューズ１２がＯＦＦされた場合
には、前述の回路は、図２に図示したものとなる。この
特定な回路は、論理関数Ａ・Ｂ + 反転Ａ・反転Ｂを満足
することになる。(記号”・”は論理的なＡＮＤで、 ”
＋”は論理的ＯＲ、Ａ又はＢの上に付されている”−”
はＡ又はＢの論理否定又は補数をを意味する)。その他
の論理関数は、その他のフューズの組み合わせをＯＦＦ
することによって満足することができる。
には、前述の回路は、図２に図示したものとなる。この
特定な回路は、論理関数Ａ・Ｂ + 反転Ａ・反転Ｂを満足
することになる。(記号”・”は論理的なＡＮＤで、 ”
＋”は論理的ＯＲ、Ａ又はＢの上に付されている”−”
はＡ又はＢの論理否定又は補数をを意味する)。その他
の論理関数は、その他のフューズの組み合わせをＯＦＦ
することによって満足することができる。
【０００４】一般的に、図１のアーキテクチャーによる
と、その結果として生じる論理関数は積の項の合計（す
なわち、論理的ＯＲｉｎｇ）である。ＯＲゲート４は前
述のＯＲｉｎｇを履行する。前述の積の項は、前述のＡ
ＮＤゲートによって生成される：Ａ・Ｂは一つの積で、
また反転Ａ・反転Ｂは別の積である。前述のＡＮＤゲー
トを提供し、また所定のフューズをＯＦＦすることによ
って生じる接続は、”ＡＮＤアレイ”として定義され
る。
と、その結果として生じる論理関数は積の項の合計（す
なわち、論理的ＯＲｉｎｇ）である。ＯＲゲート４は前
述のＯＲｉｎｇを履行する。前述の積の項は、前述のＡ
ＮＤゲートによって生成される：Ａ・Ｂは一つの積で、
また反転Ａ・反転Ｂは別の積である。前述のＡＮＤゲー
トを提供し、また所定のフューズをＯＦＦすることによ
って生じる接続は、”ＡＮＤアレイ”として定義され
る。
【０００５】図１のアーキテクチャーは、図３に図示し
ている如く、前述の回路を反復することによって、より
複雑な論理関数を満足するより複雑な論理回路を形成す
るために容易に拡大できる。
ている如く、前述の回路を反復することによって、より
複雑な論理関数を満足するより複雑な論理回路を形成す
るために容易に拡大できる。
【０００６】
【発明が解決しようとする課題】その他のプログラマブ
ルロジックアレイに付いて説明する。図３の展開に加え
て、他の方法が有効であり、より複雑な論理関数を満足
することができる。例えば、図４に、プログラマブルな
ＯＲアレイに結合したプログラマブルなリードオンリー
メモリー（ＰＲＯＭ）を図示している。 (図５は、図４
で履行されている従来の簡素化を示している）。前述の
図４のＰＲＯＭは、前述のＡＮＤアレイとして機能す
る。前述のＰＲＯＭのドット１２はそれぞれが接続状態
を示している。そのＯＲアレイのＸ印はＯＦＦすること
ができるフューズを示している。その小さい円１５は転
倒状態を指示している。 実例はそのオペレイションを
図解している。
ルロジックアレイに付いて説明する。図３の展開に加え
て、他の方法が有効であり、より複雑な論理関数を満足
することができる。例えば、図４に、プログラマブルな
ＯＲアレイに結合したプログラマブルなリードオンリー
メモリー（ＰＲＯＭ）を図示している。 (図５は、図４
で履行されている従来の簡素化を示している）。前述の
図４のＰＲＯＭは、前述のＡＮＤアレイとして機能す
る。前述のＰＲＯＭのドット１２はそれぞれが接続状態
を示している。そのＯＲアレイのＸ印はＯＦＦすること
ができるフューズを示している。その小さい円１５は転
倒状態を指示している。 実例はそのオペレイションを
図解している。
【０００７】その入力ワードがＩ3Ｉ2Ｉ1Ｉ0が１００１
である場合には、その時は、ラインＬ7からＬ0までにお
けるビットは、それぞれ１００１ ０１１０である。フ
ューズ１６がＯＦＦされると、Ｘ印上に配置したドット
によって指示されている如く、その満足される論理関数
は Ｏ3 ＝ Ｉ3・Ｉ2・反転Ｉ1・ 反転Ｉ0 Ｏ2 ＝ Ｉ3・Ｉ2・Ｉ1・Ｉ0 Ｏ1 ＝ Ｉ3・Ｉ2・Ｉ1・反転Ｉ0 Ｏ0 ＝ （Ｉ3・Ｉ2・反転Ｉ1・反転Ｉ0）＋（Ｉ3・Ｉ
2・反転Ｉ1・Ｉ0） となる。その出力ワードＯ3Ｏ2Ｏ1Ｏ0は１１１１であ
る。
である場合には、その時は、ラインＬ7からＬ0までにお
けるビットは、それぞれ１００１ ０１１０である。フ
ューズ１６がＯＦＦされると、Ｘ印上に配置したドット
によって指示されている如く、その満足される論理関数
は Ｏ3 ＝ Ｉ3・Ｉ2・反転Ｉ1・ 反転Ｉ0 Ｏ2 ＝ Ｉ3・Ｉ2・Ｉ1・Ｉ0 Ｏ1 ＝ Ｉ3・Ｉ2・Ｉ1・反転Ｉ0 Ｏ0 ＝ （Ｉ3・Ｉ2・反転Ｉ1・反転Ｉ0）＋（Ｉ3・Ｉ
2・反転Ｉ1・Ｉ0） となる。その出力ワードＯ3Ｏ2Ｏ1Ｏ0は１１１１であ
る。
【０００８】プログラマブルロジックアレイの他の実例
は、図６において図解している如く、フィールドプログ
ラマブルロジックアレイ、ＦＰＬＡ、である。このＦＰ
ＬＡは、ただ図６におけるＸ字形がフューズを表現して
いるので図６のＡＮＤアレイの”ドット”(すなわち、
接続状態)の位置が選択できる点を除いて、図４の ＰＲ
ＯＭ−ＰＬＡと同一である。すなわち、そのＡＮＤアレ
イは、ＮＯＴである図４のＡＮＤアレイに対照してプロ
グラマブルである。
は、図６において図解している如く、フィールドプログ
ラマブルロジックアレイ、ＦＰＬＡ、である。このＦＰ
ＬＡは、ただ図６におけるＸ字形がフューズを表現して
いるので図６のＡＮＤアレイの”ドット”(すなわち、
接続状態)の位置が選択できる点を除いて、図４の ＰＲ
ＯＭ−ＰＬＡと同一である。すなわち、そのＡＮＤアレ
イは、ＮＯＴである図４のＡＮＤアレイに対照してプロ
グラマブルである。
【０００９】プログラマブルロジックのさらに他の実例
は、図７において図示している如く、プログラマブルア
レイロジック（ＰＡＬ）である。ある意味では、図４の
ＰＲＯＭ−ＰＬＡの転倒である。すなわち、そのＰＲＯ
Ｍ−ＰＬＡにおいて、 前述の”ＡＮＤ”アレイはあら
かじめプログラムされており、そのＯＲアレイはプログ
ラマブルである、又そのＯＲアレイはあらかじめプログ
ラムされている。
は、図７において図示している如く、プログラマブルア
レイロジック（ＰＡＬ）である。ある意味では、図４の
ＰＲＯＭ−ＰＬＡの転倒である。すなわち、そのＰＲＯ
Ｍ−ＰＬＡにおいて、 前述の”ＡＮＤ”アレイはあら
かじめプログラムされており、そのＯＲアレイはプログ
ラマブルである、又そのＯＲアレイはあらかじめプログ
ラムされている。
【００１０】さらに他のタイプのプログラマブルロジッ
クは、電気的に消去可能でプログラム可能なメモリー
（ＥＥＰＲＯＭ）の形態で、静的ランダムアクセスメモ
リー（ＲＡＭ）を使用するプログラマブルゲートアレイ
において見出すことができる。そのＲＡＭは、図４にお
けるＰＲＯＭの代わりをすることになる。
クは、電気的に消去可能でプログラム可能なメモリー
（ＥＥＰＲＯＭ）の形態で、静的ランダムアクセスメモ
リー（ＲＡＭ）を使用するプログラマブルゲートアレイ
において見出すことができる。そのＲＡＭは、図４にお
けるＰＲＯＭの代わりをすることになる。
【００１１】ＰＡＬもしくはＰＬＡ（集合的に本書では
ＰＬＡと定義する)の各タイプは利点と不都合を持って
いる。一つの不都合は、ＰＬＡを使用する製品を開発す
る時に惹起する。製品の開発者は、往々にして、必要な
正確な論理関数を熟知していないし、試行錯誤してその
ＰＬＡを反復してプログラムすることによって、その関
数を導き出すのである。この反復したプログラミングは
時間を浪費するし、また不適切にプログラムしたＰＬＡ
を無駄にすることになる。 再プログラミングは、論理
関数が公知である時に要求される。しかしながら、その
開発者は、そのＰＬＡをプログラミングする時に、ミス
を犯すことになる。
ＰＬＡと定義する)の各タイプは利点と不都合を持って
いる。一つの不都合は、ＰＬＡを使用する製品を開発す
る時に惹起する。製品の開発者は、往々にして、必要な
正確な論理関数を熟知していないし、試行錯誤してその
ＰＬＡを反復してプログラムすることによって、その関
数を導き出すのである。この反復したプログラミングは
時間を浪費するし、また不適切にプログラムしたＰＬＡ
を無駄にすることになる。 再プログラミングは、論理
関数が公知である時に要求される。しかしながら、その
開発者は、そのＰＬＡをプログラミングする時に、ミス
を犯すことになる。
【００１２】本発明の目的は、プログラマブルアレイロ
ジックの改良したタイプを提供することである。本発明
の別の目的は、反復してプログラム可能なタイプのプロ
グラマブルアレイロジックを提供することである。
ジックの改良したタイプを提供することである。本発明
の別の目的は、反復してプログラム可能なタイプのプロ
グラマブルアレイロジックを提供することである。
【００１３】
【課題を解決するための手段】反復式プログラマブルロ
ジックアレイは、入力バスから論理変数を選定し、かつ
ダイナミックメモリーに含まれる再プログラム可能なデ
ータに基づいて、その選定した変数をブール関数に組み
合わすことを特徴とする。
ジックアレイは、入力バスから論理変数を選定し、かつ
ダイナミックメモリーに含まれる再プログラム可能なデ
ータに基づいて、その選定した変数をブール関数に組み
合わすことを特徴とする。
【００１４】
【実施例】発明の概念の一つの形態は、その説明を容易
にするために非常に簡素化した図解である図８を参照し
て、説明することができる。図８においては、図１のフ
ューズではなく、リレーが示されている。(閉路したリ
レー接点は完全な状態のフューズに対応し、開路したリ
レー接点はＯＦＦしたフューズに対応している)。図８
においては、リレーリード１４は、図８がプログラミン
グ前の状態におけるハードウェアを示していることに対
応して、ニュートラル位置で示されている。
にするために非常に簡素化した図解である図８を参照し
て、説明することができる。図８においては、図１のフ
ューズではなく、リレーが示されている。(閉路したリ
レー接点は完全な状態のフューズに対応し、開路したリ
レー接点はＯＦＦしたフューズに対応している)。図８
においては、リレーリード１４は、図８がプログラミン
グ前の状態におけるハードウェアを示していることに対
応して、ニュートラル位置で示されている。
【００１５】関数（反転Ａ・反転Ｂ）＋Ｂを満足するた
めに、その適宜なリレーを、図９において示されている
如く、閉路している。そのＯＲゲートはその所定の関数
を創出する。
めに、その適宜なリレーを、図９において示されている
如く、閉路している。そのＯＲゲートはその所定の関数
を創出する。
【００１６】図８において指定されている四個のリレー
はトランスミッションゲートとして作用する。すなわ
ち、その四個のリレーはいずれも信号をブロックする、
あるいはその信号を通過させる。その他の四個のリレー
はインバータ／バッファーとして指定されている。それ
らの四個のリレーはその信号を転倒する、あるいはその
信号を受け取ったまま通過させる。
はトランスミッションゲートとして作用する。すなわ
ち、その四個のリレーはいずれも信号をブロックする、
あるいはその信号を通過させる。その他の四個のリレー
はインバータ／バッファーとして指定されている。それ
らの四個のリレーはその信号を転倒する、あるいはその
信号を受け取ったまま通過させる。
【００１７】発明の背景において説明したＰＬＡと違っ
て、図８の装置は再プログラムすることが可能である。
何らかの間違いが論理関数をプログラミングする時に存
在するか、あるいは別の理由で別の異なった関数が必要
である場合には、新規な論理関数を確保するために、再
度プログラミングすることが可能である。
て、図８の装置は再プログラムすることが可能である。
何らかの間違いが論理関数をプログラミングする時に存
在するか、あるいは別の理由で別の異なった関数が必要
である場合には、新規な論理関数を確保するために、再
度プログラミングすることが可能である。
【００１８】ＮＡＮＤゲートがトランスミッションリレ
ーを置換する。図８は、その説明を容易にするためのリ
レーを図示する。しかしながら、図１０が図解している
如く、リレーは実際には使用されない。ＮＡＮＤゲート
は、図８でトランスミッションゲートとして指定された
リレーの代わりに、コンデンサーＣ1とともにトランス
ミッションゲートとして作用する。前述のＮＡＮＤゲー
トは下記の如く作用する。すなわち、コンデンサーＣ1
が電荷され、論理ＨＩをそのＮＡＮＤゲートに印加する
と、前述のＮＡＮＤゲートの出力は、下記の真理値表１
が示す如く、列３と４において、データ入力の逆数とな
る。反対に、前述のコンデンサーが放電され、信号ＬＯ
が前述のＮＡＮＤゲートに印加されると、前述のＮＡＮ
Ｄゲートの出力は、列１と２が示す如く、一つに固定さ
れる。
ーを置換する。図８は、その説明を容易にするためのリ
レーを図示する。しかしながら、図１０が図解している
如く、リレーは実際には使用されない。ＮＡＮＤゲート
は、図８でトランスミッションゲートとして指定された
リレーの代わりに、コンデンサーＣ1とともにトランス
ミッションゲートとして作用する。前述のＮＡＮＤゲー
トは下記の如く作用する。すなわち、コンデンサーＣ1
が電荷され、論理ＨＩをそのＮＡＮＤゲートに印加する
と、前述のＮＡＮＤゲートの出力は、下記の真理値表１
が示す如く、列３と４において、データ入力の逆数とな
る。反対に、前述のコンデンサーが放電され、信号ＬＯ
が前述のＮＡＮＤゲートに印加されると、前述のＮＡＮ
Ｄゲートの出力は、列１と２が示す如く、一つに固定さ
れる。
【００１９】
【表１】 真理値表１−ＮＡＮＤ 関数 列 入力コンデンサー データライン 出力 １ ０ ０ − １ ２ ０ １ − １ ３ １ ０ − １ ４ １ １ − ０
【００２０】このように、図１０の前述のＮＡＮＤゲー
トは、その信号をデータ入力上でブロックするか、ある
いはその信号を通過せしめることのいずれかによって、
トランスミッションゲートとして作用する。（上記の如
く通過することができた信号は、その入力してくる信号
の逆数である。必要であれば、第二の転倒が、実際の論
理値を回復するために、前述のＮＡＮＤゲートの通過の
前後いずれかで履行せしめられる。後で、下記したＥＸ
−ＯＲゲートがこの転倒を履行することを説明する）。
トは、その信号をデータ入力上でブロックするか、ある
いはその信号を通過せしめることのいずれかによって、
トランスミッションゲートとして作用する。（上記の如
く通過することができた信号は、その入力してくる信号
の逆数である。必要であれば、第二の転倒が、実際の論
理値を回復するために、前述のＮＡＮＤゲートの通過の
前後いずれかで履行せしめられる。後で、下記したＥＸ
−ＯＲゲートがこの転倒を履行することを説明する）。
【００２１】ＥＸ−ＯＲゲートは転倒リレーを置換す
る。図１０の排他的なＯＲ（ＥＸ−ＯＲ）ゲートは、コ
ンデンサーＣ2に存在する信号に依拠して、バッファー
あるいは転倒バッファーのいずれとしても作用する。す
なわち、真理値表２が示す如く、コンデンサーが”１”
の信号を伝達すると、その出力は、列３と４が指示して
いる如く、そのデータラインの逆数となり、又逆にコン
デンサーが”０”の信号を伝達すると、その出力は、列
１と２が指示する如く、その入力と同一となる。
る。図１０の排他的なＯＲ（ＥＸ−ＯＲ）ゲートは、コ
ンデンサーＣ2に存在する信号に依拠して、バッファー
あるいは転倒バッファーのいずれとしても作用する。す
なわち、真理値表２が示す如く、コンデンサーが”１”
の信号を伝達すると、その出力は、列３と４が指示して
いる如く、そのデータラインの逆数となり、又逆にコン
デンサーが”０”の信号を伝達すると、その出力は、列
１と２が指示する如く、その入力と同一となる。
【００２２】
【表２】 真理値表２−ＥＸ−ＯＲ関数 列 入力コンデンサー データライン 出力 １ ０ ０ − ０ ２ ０ １ − １ ３ １ ０ − １ ４ １ １ − ０
【００２３】このように、そのプログラミングに依存し
て、順次前述のコンデンサーＣ2の電荷に基づくインバ
ータあるいはバッファーとして作用する。
て、順次前述のコンデンサーＣ2の電荷に基づくインバ
ータあるいはバッファーとして作用する。
【００２４】より複雑な形を説明する。図１１は、図１
０の概念がどのようにしてプログラマブルな論理装置を
提供するかを図解している。図１１の細区分が図１２に
示されている。
０の概念がどのようにしてプログラマブルな論理装置を
提供するかを図解している。図１１の細区分が図１２に
示されている。
【００２５】図１１と図１２の記号２１は、図１２にお
けるＮＡＮＤコンデンサー組み２１Ａによって示されて
いる如くトランスミッションゲートを示している。その
トランスミッションゲートは図１０との関連において説
明されている如く作用する。
けるＮＡＮＤコンデンサー組み２１Ａによって示されて
いる如くトランスミッションゲートを示している。その
トランスミッションゲートは図１０との関連において説
明されている如く作用する。
【００２６】図１１と図１２の記号２４は、それぞれ図
１２のコンデンサーＣ2等のようなコンデンサーを指示
している。前述のコンデンサーＣ2は、前述のＥＸ−Ｏ
Ｒゲート１８とともに、図１０に関連して説明した如
く、インバータ／バッファーとして作用する。
１２のコンデンサーＣ2等のようなコンデンサーを指示
している。前述のコンデンサーＣ2は、前述のＥＸ−Ｏ
Ｒゲート１８とともに、図１０に関連して説明した如
く、インバータ／バッファーとして作用する。
【００２７】従って図１２の装置については、図１３に
代表的に図解する。前述のコンデンサーＣ1とＣ2に適宜
の電荷を印加することによって、所定の論理関数を満足
するために図１３のスイッチＳＷをそのように位置づけ
る。図１１の残余の細区分は同一の方法でプログラムさ
れ、またＮＡＮＤゲート２５においてＮＡＮＤ処理され
る。図１１のロジックの適用は、選択されたデータライ
ンをデコーダーの方法で有効あるいは無効とすることが
できる。すなわち、図１１の右側に位置づけられた各Ｅ
Ｘ−ＯＲゲート２６は、記号２４によって指示した各々
のコンデンサー上に与えられた電荷によって転倒モード
あるいは非転倒モードのいずれにおいてもプログラムさ
れることができる。記号２１で指示した各トランスミッ
ションゲートは所定の如くプログラムされることができ
る。その場合に、ライン２７がＨＩＧＨになると、各適
宜にプログラムされたＥＸ−ＯＲの出力はＨＩＧＨとな
り、デコーダーがそうであるようにそのラインをＢＵＳ
ＨＩＧＨ側に引くことになる。
代表的に図解する。前述のコンデンサーＣ1とＣ2に適宜
の電荷を印加することによって、所定の論理関数を満足
するために図１３のスイッチＳＷをそのように位置づけ
る。図１１の残余の細区分は同一の方法でプログラムさ
れ、またＮＡＮＤゲート２５においてＮＡＮＤ処理され
る。図１１のロジックの適用は、選択されたデータライ
ンをデコーダーの方法で有効あるいは無効とすることが
できる。すなわち、図１１の右側に位置づけられた各Ｅ
Ｘ−ＯＲゲート２６は、記号２４によって指示した各々
のコンデンサー上に与えられた電荷によって転倒モード
あるいは非転倒モードのいずれにおいてもプログラムさ
れることができる。記号２１で指示した各トランスミッ
ションゲートは所定の如くプログラムされることができ
る。その場合に、ライン２７がＨＩＧＨになると、各適
宜にプログラムされたＥＸ−ＯＲの出力はＨＩＧＨとな
り、デコーダーがそうであるようにそのラインをＢＵＳ
ＨＩＧＨ側に引くことになる。
【００２８】図１６に関連して別の説明をする。その装
置は入力変数２０のブール関数を生成する。これによっ
てノード２１において積の合計を惹起する。この惹起す
る合計はＤタイプのフリップフロップ２２に任意に記憶
される。 その後、ノード２１における合計あるいはフ
リップフロップ２２の記憶された合計のＯＲは、出力バ
ス２４を駆動する出力バッファーに伝送される。
置は入力変数２０のブール関数を生成する。これによっ
てノード２１において積の合計を惹起する。この惹起す
る合計はＤタイプのフリップフロップ２２に任意に記憶
される。 その後、ノード２１における合計あるいはフ
リップフロップ２２の記憶された合計のＯＲは、出力バ
ス２４を駆動する出力バッファーに伝送される。
【００２９】プログラミングはどのようにして履行され
るか。次の説明によって、ＥＸ−ＯＲあるいはＮＡＮＤ
のプログラミングを考察する。図１５において、インバ
ータ３０はシフトレジスターとして集合的に作用する。
特定なシリアルビットストリームは、所定の”１”及
び”０”の組合せが、各々のノードＮ１−Ｎ４において
存在するまで、前述のシフトレジスターに沿って通過せ
しめられる。例えば、その組合せは下記のようなもので
ある： ノードＮ１ − ”１” ノードＮ２ − ”０” ノードＮ３ − ”０” ノードＮ４ − ”１” ところで、そのロードラインがＨＩＧＨに引かれて、
ＦＥＴが、電動的になり、”１”あるいは”０”をノー
ドから各々のコンデンサーに転送することができる。
るか。次の説明によって、ＥＸ−ＯＲあるいはＮＡＮＤ
のプログラミングを考察する。図１５において、インバ
ータ３０はシフトレジスターとして集合的に作用する。
特定なシリアルビットストリームは、所定の”１”及
び”０”の組合せが、各々のノードＮ１−Ｎ４において
存在するまで、前述のシフトレジスターに沿って通過せ
しめられる。例えば、その組合せは下記のようなもので
ある： ノードＮ１ − ”１” ノードＮ２ − ”０” ノードＮ３ − ”０” ノードＮ４ − ”１” ところで、そのロードラインがＨＩＧＨに引かれて、
ＦＥＴが、電動的になり、”１”あるいは”０”をノー
ドから各々のコンデンサーに転送することができる。
【００３０】この例においては、そのゲートは下記の如
くプログラムされる： ＮＡＮＤ１ − 通過と転倒 ＮＡＮＤ２ − ブロック： 出力はＨＩに保持 ＥＸ−ＯＲ１ − 転倒 ＥＸ−ＯＲ２ − 出力が入力に続く。 データローディングがシリアル処理であっても、大量の
データを短時間にロードすることができる。例えば、イ
ンバータ３０のサイクル時間は５０ナノ秒である。この
ように、1,048個のコンデンサーをプログラムする場合
に、図の装置は２,０９６個のインバータ（各インバー
タに２個）が必要となる。２,０９６クロックサイクル
では１０４.８秒かかり、前述のコンデンサーをプログ
ラミングするための時間を表現している。
くプログラムされる： ＮＡＮＤ１ − 通過と転倒 ＮＡＮＤ２ − ブロック： 出力はＨＩに保持 ＥＸ−ＯＲ１ − 転倒 ＥＸ−ＯＲ２ − 出力が入力に続く。 データローディングがシリアル処理であっても、大量の
データを短時間にロードすることができる。例えば、イ
ンバータ３０のサイクル時間は５０ナノ秒である。この
ように、1,048個のコンデンサーをプログラムする場合
に、図の装置は２,０９６個のインバータ（各インバー
タに２個）が必要となる。２,０９６クロックサイクル
では１０４.８秒かかり、前述のコンデンサーをプログ
ラミングするための時間を表現している。
【００３１】前述のコンデンサーは、実際のコンデンサ
ーであり、好適には、前述のＮＡＮＤゲートあるいはＥ
Ｘ−ＯＲゲートのいずれかの内部に包含されているＦＥ
Ｔのゲートキャパシタンスの形態を取ることができる。
これらのキャパシタンスは電荷を漏洩し、その結果とし
て定期的に電荷（チャージ）を加えなければ成らない。
そのチャージは従来技術において公知である。これらの
キャパシタンスはダイナミックシリアルアクセスメモリ
ーに似ている。
ーであり、好適には、前述のＮＡＮＤゲートあるいはＥ
Ｘ−ＯＲゲートのいずれかの内部に包含されているＦＥ
Ｔのゲートキャパシタンスの形態を取ることができる。
これらのキャパシタンスは電荷を漏洩し、その結果とし
て定期的に電荷（チャージ）を加えなければ成らない。
そのチャージは従来技術において公知である。これらの
キャパシタンスはダイナミックシリアルアクセスメモリ
ーに似ている。
【００３２】このタイプのメモリー（例えば、ダイナミ
ックシリアルアクセス）は図６において指示したＰＲＯ
ＭあるいはＥＥＰＲＯＭ上で利点を有する。その利点
は、ＰＲＯＭやＥＥＰＲＯＭようなランダムアクセスデ
ィバイスが必要とするデコーディング体系のような、ア
ドレス装置を除外するシリアルアクセス特性において存
在する。アドレス装置を排除することで、論理装置を支
える集積回路上の貴重なスペースを節約することにな
る。
ックシリアルアクセス）は図６において指示したＰＲＯ
ＭあるいはＥＥＰＲＯＭ上で利点を有する。その利点
は、ＰＲＯＭやＥＥＰＲＯＭようなランダムアクセスデ
ィバイスが必要とするデコーディング体系のような、ア
ドレス装置を除外するシリアルアクセス特性において存
在する。アドレス装置を排除することで、論理装置を支
える集積回路上の貴重なスペースを節約することにな
る。
【００３３】別の観点から見ると、図１５のダイナミッ
クメモリー（すなわち、コンデンサー）のプログラミン
グは、ランダムアクセス（すなわち、ファーストアクセ
ス）の通常の利点が必要でない程度に、まれに履行せし
められるのである。
クメモリー（すなわち、コンデンサー）のプログラミン
グは、ランダムアクセス（すなわち、ファーストアクセ
ス）の通常の利点が必要でない程度に、まれに履行せし
められるのである。
【００３４】コンデンサー上にロードされるデータはパ
ーソナルコンピューター（ＰＣ）を含む多くの異なった
場所に記憶される。そのＰＣはディスクドライブにデー
タを記憶し、ＲＳ２３２チャンネルを使用してコンデン
サーをロードする。そのＲＳ２３２プロトコルを使用す
るシリアルデータトランスファーは従来技術において公
知である。
ーソナルコンピューター（ＰＣ）を含む多くの異なった
場所に記憶される。そのＰＣはディスクドライブにデー
タを記憶し、ＲＳ２３２チャンネルを使用してコンデン
サーをロードする。そのＲＳ２３２プロトコルを使用す
るシリアルデータトランスファーは従来技術において公
知である。
【００３５】本発明者は発明の背景説明において述べた
ＥＥＰＲＯＭディバイスが、本書において詳述する再プ
ログラミングを履行するために適応できると指摘する。
しかしながら、前述のＥＥＰＲＯＭは、ランダムアクセ
スディバイスであり、上記の不都合をもっている。
ＥＥＰＲＯＭディバイスが、本書において詳述する再プ
ログラミングを履行するために適応できると指摘する。
しかしながら、前述のＥＥＰＲＯＭは、ランダムアクセ
スディバイスであり、上記の不都合をもっている。
【００３６】図１１は、積の合計の満足化を図解してい
る。しかしながら、いかなるブール関数も積の合計ある
いは合計の積のいずれによっても満足することができる
ことは、周知である。ドモルガンの定理によって、ＮＡ
ＮＤゲートは、図１４において示されている如く、転倒
した二つの入力値のＯＲｉｎｇに等値であることも周知
である。例えば、エム．モリス・マノ、”コンピュータ
ー技術”、ハードウェア設計、第二章（プレンティスホ
ール、１９８８）およびトーマス・バートリー”ディジ
タルコンピューター基本条件”、第三章（マグローヒ
ル、 １９８５）を参照のこと。これらの両方の本は、
その全体において参照のために言及する。
る。しかしながら、いかなるブール関数も積の合計ある
いは合計の積のいずれによっても満足することができる
ことは、周知である。ドモルガンの定理によって、ＮＡ
ＮＤゲートは、図１４において示されている如く、転倒
した二つの入力値のＯＲｉｎｇに等値であることも周知
である。例えば、エム．モリス・マノ、”コンピュータ
ー技術”、ハードウェア設計、第二章（プレンティスホ
ール、１９８８）およびトーマス・バートリー”ディジ
タルコンピューター基本条件”、第三章（マグローヒ
ル、 １９８５）を参照のこと。これらの両方の本は、
その全体において参照のために言及する。
【００３７】たとえ図１３のＮＡＮＤゲートがそれらの
信号を通過するときに、そのデータを転倒しても、その
転倒は、後続のＥＸ−ＯＲあるいは後続のＮＡＮＤによ
る再転倒によって（満足せしめられている論理関数に依
存して）望まれる場合には、補正することができる。
信号を通過するときに、そのデータを転倒しても、その
転倒は、後続のＥＸ−ＯＲあるいは後続のＮＡＮＤによ
る再転倒によって（満足せしめられている論理関数に依
存して）望まれる場合には、補正することができる。
【００３８】発明はそれ自体を再プログラムできる。与
えられたプログラミングで、本発明は与えられた論理関
数（あるいは真理値表）を満足する。上記の如く、多く
のタイプのＰＬＡと違って、本発明は、再プログラムさ
れることが可能である。さらに本発明は、使用中に再プ
ログラムすることが可能であるし、この再プログラミン
グは、ここで説明される如く、フィードバックシステム
によって、履行することができる。
えられたプログラミングで、本発明は与えられた論理関
数（あるいは真理値表）を満足する。上記の如く、多く
のタイプのＰＬＡと違って、本発明は、再プログラムさ
れることが可能である。さらに本発明は、使用中に再プ
ログラムすることが可能であるし、この再プログラミン
グは、ここで説明される如く、フィードバックシステム
によって、履行することができる。
【００３９】図１５の”１”と”０”のストリングで指
示した外部シフトレジスターがライン３４に接続してい
ると仮定する。その外部シフトレジスター３３はインバ
ーター３０とともにタイムを計測される。そのタイム計
測時に、そのビットは繰り上がる。そのロードラインが
ＨＩＧＨ側に引かれると、そのコンデンサーには新規な
データが今繰り上がったビットの形態でロードされる。
示した外部シフトレジスターがライン３４に接続してい
ると仮定する。その外部シフトレジスター３３はインバ
ーター３０とともにタイムを計測される。そのタイム計
測時に、そのビットは繰り上がる。そのロードラインが
ＨＩＧＨ側に引かれると、そのコンデンサーには新規な
データが今繰り上がったビットの形態でロードされる。
【００４０】フィードバックが使用される場合には、そ
のタイム計測は、図１１のライン４４などのような一つ
の論理出力によって履行することができる。
のタイム計測は、図１１のライン４４などのような一つ
の論理出力によって履行することができる。
【００４１】発明の観点について言及する。一つの見地
から、本発明は、図１３において示されたトランスミッ
ションゲートの方法によって、図１２において図示した
バスにある論理変数を選択する。そこで、本発明は、図
示していない他の論理装置と同様に、図１３において示
されているインバータ／バッファーを使用することによ
って、その選択した変数をブール関数に組み込む。
から、本発明は、図１３において示されたトランスミッ
ションゲートの方法によって、図１２において図示した
バスにある論理変数を選択する。そこで、本発明は、図
示していない他の論理装置と同様に、図１３において示
されているインバータ／バッファーを使用することによ
って、その選択した変数をブール関数に組み込む。
【００４２】他の見地から、図１５に示された本発明
は、例えば、プログラムしたデータをコンデンサーＣ1
上に記憶する。前述のプログラムしたデータは満足せし
められる特定な論理関数を決定する。前述のプログラム
したデータは、”１”および”０”のストリングをリー
ド３４に供給することができ、かつ前述のシフトレジス
ター３０に必要データを提供するディバイスによってロ
ードされる。そのようなディバイスは、パーソナルコン
ピュータ、静的なＲＡＭ、及び主にオペレータがクロッ
クパルスの間に適時に開閉する（前述のリード３４に接
続された）無弾力なスイッチを含む。
は、例えば、プログラムしたデータをコンデンサーＣ1
上に記憶する。前述のプログラムしたデータは満足せし
められる特定な論理関数を決定する。前述のプログラム
したデータは、”１”および”０”のストリングをリー
ド３４に供給することができ、かつ前述のシフトレジス
ター３０に必要データを提供するディバイスによってロ
ードされる。そのようなディバイスは、パーソナルコン
ピュータ、静的なＲＡＭ、及び主にオペレータがクロッ
クパルスの間に適時に開閉する（前述のリード３４に接
続された）無弾力なスイッチを含む。
【００４３】一旦ロードされると、前述のコンデンサー
Ｃ1上のデータは、前述のシフトレジスターを再ロード
するか、あるいは再循環することのいずれか及びその適
宜のデータがノードＮ１−Ｎ４に存在するときには閉じ
ることによって再供給されなければならない。
Ｃ1上のデータは、前述のシフトレジスターを再ロード
するか、あるいは再循環することのいずれか及びその適
宜のデータがノードＮ１−Ｎ４に存在するときには閉じ
ることによって再供給されなければならない。
【００４４】さらに別の見地から、本発明は、事前に存
在し有効である積の合計を反復して変更することを可能
とする。すなわち、図１０の装置に関しては、プログラ
ミングに先立って、コンデンサーＣ1あるいはＣ2上には
電荷がない。どのＣ2上にも電荷がない状態では、各関
連のＥＸ−ＯＲゲートはバッファーとして作用し、その
入力信号を通過する。どのＣ1上にも電荷がない状態で
は、各関連のＮＡＮＤゲートはインバータとして作用す
る。
在し有効である積の合計を反復して変更することを可能
とする。すなわち、図１０の装置に関しては、プログラ
ミングに先立って、コンデンサーＣ1あるいはＣ2上には
電荷がない。どのＣ2上にも電荷がない状態では、各関
連のＥＸ−ＯＲゲートはバッファーとして作用し、その
入力信号を通過する。どのＣ1上にも電荷がない状態で
は、各関連のＮＡＮＤゲートはインバータとして作用す
る。
【００４５】その適宜のＣ2がプログラムされている場
合には、その出力における信号は（Ｉ1・反転Ｉ1） ＋
（Ｉ2・反転Ｉ2）となる。これは、その有効で事前に存
在する積の合計である。さらに一般的には、実際のディ
バイスにおけるその有効な積の合計は（Ｉ1・反転Ｉ1・
Ｉ2・反転Ｉ2・ ．．．．．．ＩN・反転ＩN）1 ＋
（Ｉ1・反転Ｉ1・Ｉ2・反転Ｉ2・ ．．．．．．ＩN・
反転ＩN）2 ＋．．．．＋（Ｉ1・反転Ｉ1・Ｉ2・反転
Ｉ2・ ．．．．．． ＩN・反転ＩN）N となるであろ
う。
合には、その出力における信号は（Ｉ1・反転Ｉ1） ＋
（Ｉ2・反転Ｉ2）となる。これは、その有効で事前に存
在する積の合計である。さらに一般的には、実際のディ
バイスにおけるその有効な積の合計は（Ｉ1・反転Ｉ1・
Ｉ2・反転Ｉ2・ ．．．．．．ＩN・反転ＩN）1 ＋
（Ｉ1・反転Ｉ1・Ｉ2・反転Ｉ2・ ．．．．．．ＩN・
反転ＩN）2 ＋．．．．＋（Ｉ1・反転Ｉ1・Ｉ2・反転
Ｉ2・ ．．．．．． ＩN・反転ＩN）N となるであろ
う。
【００４６】そのユーザは、 所定の関数を確保するた
めに、適宜のトランスミッションゲートをプログラミン
グすることによって、有効な積の合計から望まれる項を
削除する。この手順の合計の積への拡張は明白である。
めに、適宜のトランスミッションゲートをプログラミン
グすることによって、有効な積の合計から望まれる項を
削除する。この手順の合計の積への拡張は明白である。
【００４７】
【発明の効果】本発明の一つの形式において、ＰＬＡに
よって満足せしめられる論理関数は、プログラム可能で
あるだけでなく、反復してプログラム可能である。その
プログラミングはダイナミックメモリーにプログラムデ
ータを搭載することによって履行される。このように、
その満足せしめられる論理関数は変更することが可能で
ある。これによって、本発明の重要な点は、プログラマ
ブルなロジックアレイ（ＰＬＡ）の能力を有するディバ
イスにおけるダイナミックランダムアクセスメモリー
（ＤＲＡＭ）の使用である。ＤＲＡＭは他のメモリーと
比較して集積回路上の僅かなスペースのみの占拠しかし
ないという有益な特徴を有している。さらに本発明の第
二の重要な点は、前述のＰＬＡの組立構造において従来
技術が使用できることである。これはディバイスの設計
や組立てに要求される時間を削減する。
よって満足せしめられる論理関数は、プログラム可能で
あるだけでなく、反復してプログラム可能である。その
プログラミングはダイナミックメモリーにプログラムデ
ータを搭載することによって履行される。このように、
その満足せしめられる論理関数は変更することが可能で
ある。これによって、本発明の重要な点は、プログラマ
ブルなロジックアレイ（ＰＬＡ）の能力を有するディバ
イスにおけるダイナミックランダムアクセスメモリー
（ＤＲＡＭ）の使用である。ＤＲＡＭは他のメモリーと
比較して集積回路上の僅かなスペースのみの占拠しかし
ないという有益な特徴を有している。さらに本発明の第
二の重要な点は、前述のＰＬＡの組立構造において従来
技術が使用できることである。これはディバイスの設計
や組立てに要求される時間を削減する。
【図１】簡易化したＰＬＡを示す図である。
【図２】図１のＰＬＡがプログラムされた構成の一例を
示す図である。
示す図である。
【図３】図１のＰＬＡが、より複雑な論理関数を収容す
るためにどのように拡張されるかを示す図である。
るためにどのように拡張されるかを示す図である。
【図４】別のタイプのＰＬＡを図解している。
【図５】図４、図６及び図７において使用されている図
面表示の意味を示している。
面表示の意味を示している。
【図６】別のタイプのＰＬＡを図解している。
【図７】別のタイプのＰＬＡを図解している。
【図８】本発明の簡易化した図解であり、そこではリレ
ーはスイッチの仕切りを表現している。（リレーは、好
適な実施例においては実際には使用していないが、図８
には説明を容易にするために示した）。
ーはスイッチの仕切りを表現している。（リレーは、好
適な実施例においては実際には使用していないが、図８
には説明を容易にするために示した）。
【図９】図８のリレーがプログラムされることが可能で
ある一つの状態を示している。
ある一つの状態を示している。
【図１０】図８のリレーの機能を履行する論理ゲートを
図解している。
図解している。
【図１１】図１０の装置がどのように論理関数を満足す
るかを図解している。
るかを図解している。
【図１２】図１１の細区分を示している。
【図１３】図１２の簡略化したものである。
【図１４】ドモルガンの定理を使用してＮＡＮＤゲート
がどのように分解するできるかを示している。
がどのように分解するできるかを示している。
【図１５】本発明の一つの形態を示している。
【図１６】本発明の他の形態を示している。
４ ＯＲゲート １２ ドット １４ リレーリード １５ 小さい円 １６ フューズ １８ ＥＸ−ＯＲゲート ２０ 入力変数 ２１ トランスミッションゲート ２１Ａ ＮＡＮＤコンデンサー組み ２２ フリップフロップ ２４ 出力バス ２５ ＮＡＮＤゲート ２６ ＥＸ−ＯＲゲート ２７ ライン ３０ インバータ ３３ シフトレジスター
───────────────────────────────────────────────────── フロントページの続き (72)発明者 ウィリアム ダブリュー．マッキンリー アメリカ合衆国 80526 コロラド、フォ ート コリンズ、ダブリュー．ホーストゥ ース ロード 2833
Claims (1)
- 【請求項１】 入力バスから論理変数を選定し、ダイナ
ミックメモリーに含まれる再プログラム可能なデータに
基づいて、前記選定した変数をブール関数に組み合わせ
ることを特徴とするプログラマブルロジックアレイ。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US935945 | 1992-08-27 | ||
| US07/935,945 US5432388A (en) | 1992-08-27 | 1992-08-27 | Repeatedly programmable logic array using dynamic access memory |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06237165A true JPH06237165A (ja) | 1994-08-23 |
Family
ID=25467940
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5232183A Pending JPH06237165A (ja) | 1992-08-27 | 1993-08-26 | プログラマブルロジックアレイ |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5432388A (ja) |
| EP (1) | EP0585119B1 (ja) |
| JP (1) | JPH06237165A (ja) |
| DE (1) | DE69314732T2 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
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| JPH0974351A (ja) * | 1995-09-05 | 1997-03-18 | Nippon Telegr & Teleph Corp <Ntt> | プログラマブル回路装置 |
| JP2006148301A (ja) * | 2004-11-17 | 2006-06-08 | Sony Corp | 半導体集積回路 |
| JP2010518540A (ja) * | 2007-02-13 | 2010-05-27 | インターナショナル・ビジネス・マシーンズ・コーポレーション | アドレス指定可能な仮想電子ヒューズを含む電子ヒューズ装置及び方法 |
Families Citing this family (14)
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|---|---|---|---|---|
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