JPS615494A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JPS615494A JPS615494A JP59125184A JP12518484A JPS615494A JP S615494 A JPS615494 A JP S615494A JP 59125184 A JP59125184 A JP 59125184A JP 12518484 A JP12518484 A JP 12518484A JP S615494 A JPS615494 A JP S615494A
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- Japan
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- address
- driver
- buffer
- wiring
- semiconductor memory
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔技術分野〕
この発明は、記憶装置技術さらには大規模な半導体記憶
装置に適用して特に有効な技術に関するもので、たとえ
ば、Δ４０８型半導体記憶装置における高速化に利用し
て有効な技術に関するものである、 〔背景技術〕 、第１図はＭＯ８型半導体記憶装置の平面レイアウト状
態の一例を示す。
装置に適用して特に有効な技術に関するもので、たとえ
ば、Δ４０８型半導体記憶装置における高速化に利用し
て有効な技術に関するものである、 〔背景技術〕 、第１図はＭＯ８型半導体記憶装置の平面レイアウト状
態の一例を示す。
同図に示すＭ Ｏ３ｊ５半導体記憶装置は、例えば１Ｍ
ビットといった比較的規模の大きな半導体記憶装置であ
って、単一の半導体基板ｒ、記憶マット八りＬ Ｍ２
．Ｍ３．Ｍ４とともに、Ｘアドレスバッフア１０、Ｘア
ドレスドライバ２０、Ｘアドレスデコーダ４０などが形
成されている。
ビットといった比較的規模の大きな半導体記憶装置であ
って、単一の半導体基板ｒ、記憶マット八りＬ Ｍ２
．Ｍ３．Ｍ４とともに、Ｘアドレスバッフア１０、Ｘア
ドレスドライバ２０、Ｘアドレスデコーダ４０などが形
成されている。
ｆ、ｃお、Ｙ系のアドレスバッファ、ドライバ、デコー
ダも形成されるが、ここでは図示を省略する。
ダも形成されるが、ここでは図示を省略する。
第１図において、ＸアドレスデータＡＯ〜Ａｎは、Ｘア
ドレスバッファ１０を経てＸアドレスドライバ２０に送
られ、そこで正論理のアドレスデータＡｏ〜Ａｎと負論
理のアドレスデータＡＯ〜Ａｎが作成さｆ＋る。この正
論理と負論理のアドレスデータＡ ｏ ＝Ａ ｎ 、
Ａ ｏ 〜Ａ ｎは、各記憶マツ）Ｍｌ 、Ｍ２．Ｍ３
．Ｍ４の周囲に布線した配線３０を経てアドレスデコー
ダ４０へ送られ、そこで記憶マットＭ１．Ｍ２．Ｍ３．
Ｍ４内のＸ線を択一的に選択する信号にデコードされる
。
ドレスバッファ１０を経てＸアドレスドライバ２０に送
られ、そこで正論理のアドレスデータＡｏ〜Ａｎと負論
理のアドレスデータＡＯ〜Ａｎが作成さｆ＋る。この正
論理と負論理のアドレスデータＡ ｏ ＝Ａ ｎ 、
Ａ ｏ 〜Ａ ｎは、各記憶マツ）Ｍｌ 、Ｍ２．Ｍ３
．Ｍ４の周囲に布線した配線３０を経てアドレスデコー
ダ４０へ送られ、そこで記憶マットＭ１．Ｍ２．Ｍ３．
Ｍ４内のＸ線を択一的に選択する信号にデコードされる
。
ところで、第１図に示した記憶装置では、Ｘアドレスパ
、ファ１０とＸアト；レスドライノく２０とが記憶マン
トＭｌ、Ｍ２．Ｍ３．Ｍ４の上辺に一緒になって配置さ
れているーこのため、Ｘアドレスドライバ２０とＸアド
レスデコーダ４０との間の配ａ３（Ｈ−！、各記ｔｌｌ
マツ） Ｍ １ 、 Ｍ ２． Ｍ ３゜Ｍ４の側部を
迂回して下側に周り込むまでの間に連続して布線され、
これによりＸアドレスドライバ２０からのアドレスデー
タＡＯ〜Ａｎ、Ａｏ〜〜ＡｎをＸアドレスデコーダ４０
まで導いている。
、ファ１０とＸアト；レスドライノく２０とが記憶マン
トＭｌ、Ｍ２．Ｍ３．Ｍ４の上辺に一緒になって配置さ
れているーこのため、Ｘアドレスドライバ２０とＸアド
レスデコーダ４０との間の配ａ３（Ｈ−！、各記ｔｌｌ
マツ） Ｍ １ 、 Ｍ ２． Ｍ ３゜Ｍ４の側部を
迂回して下側に周り込むまでの間に連続して布線され、
これによりＸアドレスドライバ２０からのアドレスデー
タＡＯ〜Ａｎ、Ａｏ〜〜ＡｎをＸアドレスデコーダ４０
まで導いている。
しかしながら、この種の半導体記憶装置では、第１図に
示すように、Ｘアドレスドライバ２０とＸアドレスデコ
ーダ４０間の配線３０の距離について、部分的に長いと
ころがどうしても生じてしまう。この場合、最も長いと
ころは、３つの記憶マツ）Ｍｌ 、Ｍ２．Ｍ３の縦の長
さと横の長さとを加算した距離Ｌｘ十Ｌｙになってしま
う。
示すように、Ｘアドレスドライバ２０とＸアドレスデコ
ーダ４０間の配線３０の距離について、部分的に長いと
ころがどうしても生じてしまう。この場合、最も長いと
ころは、３つの記憶マツ）Ｍｌ 、Ｍ２．Ｍ３の縦の長
さと横の長さとを加算した距離Ｌｘ十Ｌｙになってしま
う。
さら忙、第２図は上記配線３０の中の最も長く布線され
た部分だけを取出して示したものであるが、縦方向の距
離Ｌｙの部分および横方向の距離Ｌｘの部分にそれぞれ
相当量の配線容量Ｃｘ、Ｃｙと配線抵抗Ｒｙ、Ｒｘがそ
れぞれ寄生し、これが特定のアドレスデータＡｘをドラ
イバ２０からデコーダ４０まで伝達する速度を大きく低
下させる原因となってしまう。つまり、その配線３０に
寄生する容量Ｃｙ、Ｃｘと抵抗Ｒ−ｙ ＋ Ｒｘのそれ
ぞれの合計Ｃｙ＋ＣｘとＲｙ＋Ｒｘの積（ｃｙ＋Ｃｘ
） （Ｒｙ＋Ｒｘ ）に応じて増大する時定数が生じ、
この時定数により該配線３０を伝達するアドレスデータ
Ａｘに大きな遅れが生じてしまう。
た部分だけを取出して示したものであるが、縦方向の距
離Ｌｙの部分および横方向の距離Ｌｘの部分にそれぞれ
相当量の配線容量Ｃｘ、Ｃｙと配線抵抗Ｒｙ、Ｒｘがそ
れぞれ寄生し、これが特定のアドレスデータＡｘをドラ
イバ２０からデコーダ４０まで伝達する速度を大きく低
下させる原因となってしまう。つまり、その配線３０に
寄生する容量Ｃｙ、Ｃｘと抵抗Ｒ−ｙ ＋ Ｒｘのそれ
ぞれの合計Ｃｙ＋ＣｘとＲｙ＋Ｒｘの積（ｃｙ＋Ｃｘ
） （Ｒｙ＋Ｒｘ ）に応じて増大する時定数が生じ、
この時定数により該配線３０を伝達するアドレスデータ
Ａｘに大きな遅れが生じてしまう。
これにより、記憶装置のアクセス速度は、その最も大き
な時間遅れに依存して低下してしまう。
な時間遅れに依存して低下してしまう。
以上のような問題点が、この種の半導体記憶装
□；置におり・て生ずるということが、本発明者
によって明らかとされた。半導体記憶装置のうち、ダイ
ナミνり型ＲＡＭについては、特開昭５７−８２２８２
号に詳しく述べられている。
□；置におり・て生ずるということが、本発明者
によって明らかとされた。半導体記憶装置のうち、ダイ
ナミνり型ＲＡＭについては、特開昭５７−８２２８２
号に詳しく述べられている。
この発明の目的は、簡単なレイアウト上の構成の変更だ
けでもって、動作速度を大幅に向上させることができる
ようにした半導体記憶装置技術を提供するものである− この発明の前記ならびＫそのほかの目的と新規な特徴に
ついては、本明細誓の記述および添附図面から明かにな
るであろう。
けでもって、動作速度を大幅に向上させることができる
ようにした半導体記憶装置技術を提供するものである− この発明の前記ならびＫそのほかの目的と新規な特徴に
ついては、本明細誓の記述および添附図面から明かにな
るであろう。
本願において開示される発明のうち代表的なものの概要
を簡単に説明すれば、下記のとおりである。
を簡単に説明すれば、下記のとおりである。
すなわち、アドレスドライバをアドレスバッファとアド
レスデコーダ間の中継位置に配置することＩＩＣより、
各配線にそれぞれ生じる時定数の最大合計値を小さくし
、これにより全体としての動作速度の白土を可能にする
、という目的を達成するものである。
レスデコーダ間の中継位置に配置することＩＩＣより、
各配線にそれぞれ生じる時定数の最大合計値を小さくし
、これにより全体としての動作速度の白土を可能にする
、という目的を達成するものである。
以下、この発明の代表的な実施例を図面を参照しながら
説明する。
説明する。
なお、図面において同一あるいは相当する部分は同一符
号で示す。
号で示す。
第３図はこの発明の一実施例による半導体記憶装置の平
面レイアウト状態の一例を示す、同図に示す半導体記憶
装置はＭＯＳ型であって、例えば１′Ｍビ・ノドといっ
た比較的規模の大きな半導体記憶装置に形成される。こ
の半導体記憶装置は、単一の半導体基板に、記憶マツ）
Ｍｌ、Ｍ２゜Ｍ、３．Ｍ４とともに、Ｘアドレスバッフ
ァ１０、Ｘアドレスドライバ２０、Ｘアドレスデコーダ
４０などが形成されている。
面レイアウト状態の一例を示す、同図に示す半導体記憶
装置はＭＯＳ型であって、例えば１′Ｍビ・ノドといっ
た比較的規模の大きな半導体記憶装置に形成される。こ
の半導体記憶装置は、単一の半導体基板に、記憶マツ）
Ｍｌ、Ｍ２゜Ｍ、３．Ｍ４とともに、Ｘアドレスバッフ
ァ１０、Ｘアドレスドライバ２０、Ｘアドレスデコーダ
４０などが形成されている。
なお、Ｙ系のアドレスバッファ、ドライバ、デコーダも
形成されるが、ここでは図示を省略する。
形成されるが、ここでは図示を省略する。
第３図において、ＸアドレスデータＡＯ〜Ａｎは、Ｘア
ドレスバッファ１０から、記憶マットＭｌ、Ｍ２．Ｍ３
．Ｍ４の側部に沿って布線された第１の配線３０ａを経
て、Ｘアドレスドライバ２０へ送られる。このＸアドレ
スドライバ２０にて正論理のアドレスデータＡｏｘＡｎ
と負論理のアドレスデータＡｏ＝Ａｎが作成される。こ
の正論理と負論理のアドレスデータＡ、ｏ〜Ａｎ、Ａ。
ドレスバッファ１０から、記憶マットＭｌ、Ｍ２．Ｍ３
．Ｍ４の側部に沿って布線された第１の配線３０ａを経
て、Ｘアドレスドライバ２０へ送られる。このＸアドレ
スドライバ２０にて正論理のアドレスデータＡｏｘＡｎ
と負論理のアドレスデータＡｏ＝Ａｎが作成される。こ
の正論理と負論理のアドレスデータＡ、ｏ〜Ａｎ、Ａ。
〜Ａ ｎ ｋｊ、、記憶マットＭｌ、、Ｍ２．Ｍ３．Ｍ
４の間に沿−て布線された第２の配線３０ｂを経てアド
レスデコーダ４０へ送られ、そこで記憶マットＭｌ、Ｍ
２．Ｍ３．Ｍ４内のＸ線を択−的忙選択する信号にデコ
ードされる。
４の間に沿−て布線された第２の配線３０ｂを経てアド
レスデコーダ４０へ送られ、そこで記憶マットＭｌ、Ｍ
２．Ｍ３．Ｍ４内のＸ線を択−的忙選択する信号にデコ
ードされる。
ここで、Ｘアドレスバッファ１０とＸアドレスドライバ
２０とは互いに離れた位置に配置されている。すなわち
、記憶マツ）Ｍｌ、Ｍ２．Ｍ３゜Ｍ４の上辺にＸアドレ
スバッファ１０が配置される一方、各Ｘアドレスデコー
ダ４０の側部にＸアドレスドライバ２０がそれぞれ配置
されている。
２０とは互いに離れた位置に配置されている。すなわち
、記憶マツ）Ｍｌ、Ｍ２．Ｍ３゜Ｍ４の上辺にＸアドレ
スバッファ１０が配置される一方、各Ｘアドレスデコー
ダ４０の側部にＸアドレスドライバ２０がそれぞれ配置
されている。
そして、Ｘアドレスバッファ１０とＸアドレスドライバ
２０との間が第１の配線３０ａによって、また、Ｘアド
レスドライバ２０とＸアドレスデコーダ４０との間が第
２の配線３０ｂによってそれぞれ接続されている。つま
り、アドレスバッファ１０を介して与えられるアドレス
データＡ’ ｏ〜Ａｎから正論理と負論理のアドレスデ
ータＡＯ〜Ａｎ、Ａｏ”Ａｎを作成するアドレスドライ
バ２０と、このアドレスドライバ２０によって作成され
た正論理と負論理のアドレスデータＡｏ〜Ａ ｎ 、
Ａ、 ｏ ” Ａ ｎ Ｋ基づいて動作し、がつ記憶マ
ットＭｌ、Ｍ２．Ｍ３．Ｍ４の端部に沿って配置された
アドレスデコーダ４０とを有する半導体記憶装置にあっ
て、上記アドレスドライバ２０が上記アドレスバッファ
１０と上記アドレスデコーダ４０との略中間に位置する
ように配置されている。
２０との間が第１の配線３０ａによって、また、Ｘアド
レスドライバ２０とＸアドレスデコーダ４０との間が第
２の配線３０ｂによってそれぞれ接続されている。つま
り、アドレスバッファ１０を介して与えられるアドレス
データＡ’ ｏ〜Ａｎから正論理と負論理のアドレスデ
ータＡＯ〜Ａｎ、Ａｏ”Ａｎを作成するアドレスドライ
バ２０と、このアドレスドライバ２０によって作成され
た正論理と負論理のアドレスデータＡｏ〜Ａ ｎ 、
Ａ、 ｏ ” Ａ ｎ Ｋ基づいて動作し、がつ記憶マ
ットＭｌ、Ｍ２．Ｍ３．Ｍ４の端部に沿って配置された
アドレスデコーダ４０とを有する半導体記憶装置にあっ
て、上記アドレスドライバ２０が上記アドレスバッファ
１０と上記アドレスデコーダ４０との略中間に位置する
ように配置されている。
これ忙より、上記第１の配線３０ａの最も長い部分は記
憶マｙ トＭ１．Ｍ２．Ｍ３の縦方向の長さ分の距離Ｌ
Ｙだけとなり、また上記第２の配線３０ｂの最も長い部
分は記憶マートの横幅分の距離Ｌｘだけとなる、 第４図は上記配線３．Ｏａ、３０ｂの中の最も長く布線
された部分だけを取出して示したものであ
１（す るが、１つの配線に寄生する配線容量および配線抵抗の
最も大きな値は、縦方向に布線された第１の配線３０ａ
の最も長いところに寄生する容量Ｃｙと抵抗Ｒｙ、ある
いは横方向に布線された第２の配線３０ｂの最も長いと
ころに寄生する容量Ｃｘと抵抗Ｒｘとなる、そして、そ
の２つの配線３０ａ、３（ｌｂにそれぞれ寄生する容量
Ｃｙ、Ｃｘと抵抗Ｒｙ、Ｒｘはそれぞれ単独に時定数（
Ｃｙ争ＲｙとＣＸ−ＲＸ）を形成し、その一方（Ｃｙ・
Ｒｙ）がＸアドレスバッファ１０の出力側に、またその
他方（Ｃｘ−Ｒｘ）がＸアドレスドライバ２０の出力側
にそれぞれ介在するようになる。従って、ここで生じる
最も太ぎな時間遅れは、その２つの時定数Ｃｙ−Ｒｙと
Ｃｘ１ＩＲＸを単純に加Ｗ１−２だもの（Ｃｙ−Ｒｙ＋
℃ｘ１１Ｒｘ）に依存するようになる。
憶マｙ トＭ１．Ｍ２．Ｍ３の縦方向の長さ分の距離Ｌ
Ｙだけとなり、また上記第２の配線３０ｂの最も長い部
分は記憶マートの横幅分の距離Ｌｘだけとなる、 第４図は上記配線３．Ｏａ、３０ｂの中の最も長く布線
された部分だけを取出して示したものであ
１（す るが、１つの配線に寄生する配線容量および配線抵抗の
最も大きな値は、縦方向に布線された第１の配線３０ａ
の最も長いところに寄生する容量Ｃｙと抵抗Ｒｙ、ある
いは横方向に布線された第２の配線３０ｂの最も長いと
ころに寄生する容量Ｃｘと抵抗Ｒｘとなる、そして、そ
の２つの配線３０ａ、３（ｌｂにそれぞれ寄生する容量
Ｃｙ、Ｃｘと抵抗Ｒｙ、Ｒｘはそれぞれ単独に時定数（
Ｃｙ争ＲｙとＣＸ−ＲＸ）を形成し、その一方（Ｃｙ・
Ｒｙ）がＸアドレスバッファ１０の出力側に、またその
他方（Ｃｘ−Ｒｘ）がＸアドレスドライバ２０の出力側
にそれぞれ介在するようになる。従って、ここで生じる
最も太ぎな時間遅れは、その２つの時定数Ｃｙ−Ｒｙと
Ｃｘ１ＩＲＸを単純に加Ｗ１−２だもの（Ｃｙ−Ｒｙ＋
℃ｘ１１Ｒｘ）に依存するようになる。
ここで、注目すべきことは、第１図および第２図に示し
た半導体記憶装置において生じていた最大時定数が、配
線容量の合計（Ｃｙ＋Ｃｘ）と配線抵抗の合計（Ｒｙ＋
Ｒｘ）との積、すなわち（Ｃｙ十Ｃｘ）（Ｒｙ＋Ｒｘ） ＝ＣｙｌＩＲｙ＋Ｃｙ＠ＲＸ＋ＣＸ１１Ｒｙ十Ｃｘ＠Ｒ
Ｘ・・・（Ｉ）によって与えられていたのに対し、 第３図および第４図に示した半導体記憶装置において生
じる最大時短数は、その分割された配線別にそれぞれ生
じる時定数（Ｃｙ−Ｒｙ）と（Ｃｘ・Ｒｘ）との単純和
、すなわち Ｃｙ ・Ｒｙ＋Ｃｘ １ＩＲｘ−−−−−−（２１妃よ
って与えられるということである。
た半導体記憶装置において生じていた最大時定数が、配
線容量の合計（Ｃｙ＋Ｃｘ）と配線抵抗の合計（Ｒｙ＋
Ｒｘ）との積、すなわち（Ｃｙ十Ｃｘ）（Ｒｙ＋Ｒｘ） ＝ＣｙｌＩＲｙ＋Ｃｙ＠ＲＸ＋ＣＸ１１Ｒｙ十Ｃｘ＠Ｒ
Ｘ・・・（Ｉ）によって与えられていたのに対し、 第３図および第４図に示した半導体記憶装置において生
じる最大時短数は、その分割された配線別にそれぞれ生
じる時定数（Ｃｙ−Ｒｙ）と（Ｃｘ・Ｒｘ）との単純和
、すなわち Ｃｙ ・Ｒｙ＋Ｃｘ １ＩＲｘ−−−−−−（２１妃よ
って与えられるということである。
つまり、（１１−（２１＝Ｃｙ ＠Ｒｘ＋Ｃｘ １ＩＲ
ｙの分に相当する分だけ時定数が減少し、これにより最
も長い距離Ｌｙ＋Ｌｙを伝達されるアドレスデータＡｘ
によって生じるアクセス速度の遅れも大幅忙短縮するこ
とができ。従って、全体の動作速度も大幅に速めること
ができる。ここで、ちなみに、ＣＹ：３ ｐＦ、Ｃｘ＝
４ ｐＦとし、またＲｙ二２００Ω、Ｒｘ＝１００Ωと
すると、上記（１）の場合では（３＋４）（２００＋１
００）＝２１００となって約３．３ｎｓもの遅延時間に
相当する時定数が生じるのに対し、上記（２）の場合で
は３Ｘ２００＋４Ｘ１００＝１２００となって約１．０
ｎｓ程度の遅延時間に相当する時定数しか生ぜず、その
比は何と３倍にも達する。
ｙの分に相当する分だけ時定数が減少し、これにより最
も長い距離Ｌｙ＋Ｌｙを伝達されるアドレスデータＡｘ
によって生じるアクセス速度の遅れも大幅忙短縮するこ
とができ。従って、全体の動作速度も大幅に速めること
ができる。ここで、ちなみに、ＣＹ：３ ｐＦ、Ｃｘ＝
４ ｐＦとし、またＲｙ二２００Ω、Ｒｘ＝１００Ωと
すると、上記（１）の場合では（３＋４）（２００＋１
００）＝２１００となって約３．３ｎｓもの遅延時間に
相当する時定数が生じるのに対し、上記（２）の場合で
は３Ｘ２００＋４Ｘ１００＝１２００となって約１．０
ｎｓ程度の遅延時間に相当する時定数しか生ぜず、その
比は何と３倍にも達する。
（１） アドレスバッファを介して与えられるアドレ
スデータから正論理と負論理のアドレスデータを作成す
るアドレスドライバと、このアドレスドライバＷよって
作成された正論理と負論理のアドレスデータに基づいて
動作し、かつ記憶マットの端部に沿って配置されたアド
レスデコーダとを有する半導体記憶装置にあって、上記
アドレスドライバを上記アドレスバッファと上記アドレ
スデコーダとの略中間位置に配置したことにより、簡単
なレイアウト上の構成の変更だけでもって、動作速度を
大幅に向上させることができる、という効果が得られる
。
スデータから正論理と負論理のアドレスデータを作成す
るアドレスドライバと、このアドレスドライバＷよって
作成された正論理と負論理のアドレスデータに基づいて
動作し、かつ記憶マットの端部に沿って配置されたアド
レスデコーダとを有する半導体記憶装置にあって、上記
アドレスドライバを上記アドレスバッファと上記アドレ
スデコーダとの略中間位置に配置したことにより、簡単
なレイアウト上の構成の変更だけでもって、動作速度を
大幅に向上させることができる、という効果が得られる
。
以上本発明者によってなされた発明を実施例にもとづき
具体的に説明１．たが、この発明は上記実施例に限定さ
れるものでは／工＜、その要旨を逸脱しない範囲で４；
ｈ々変更可能であることはいうまでもない。例えば、上
記バッファ、ドライバ、デコーダはＹ系のものであって
もよい。
具体的に説明１．たが、この発明は上記実施例に限定さ
れるものでは／工＜、その要旨を逸脱しない範囲で４；
ｈ々変更可能であることはいうまでもない。例えば、上
記バッファ、ドライバ、デコーダはＹ系のものであって
もよい。
以上の説明では主として本発明者によってなされた発明
をその背景となった利用分野であるＭＯ８型半導体記憶
装置技術に適用した場合について説明したが、ＭＯＳ型
のダイナミックＲＡＭあるいはスタティックＲＡＭのよ
うなＭＯ８型半導体記憶装置に限定されるものではなく
、例えば、バイポーラ型半導体記憶装置あるいはＥＰＲ
ＯＭやＥＥＰＲＯＭの高速化技術などにも適用できる。
をその背景となった利用分野であるＭＯ８型半導体記憶
装置技術に適用した場合について説明したが、ＭＯＳ型
のダイナミックＲＡＭあるいはスタティックＲＡＭのよ
うなＭＯ８型半導体記憶装置に限定されるものではなく
、例えば、バイポーラ型半導体記憶装置あるいはＥＰＲ
ＯＭやＥＥＰＲＯＭの高速化技術などにも適用できる。
第１図はこの発明以前の半導体記憶装置の平面レイアウ
ト状態を示す図、 第２図は第１図に示した半導体記憶装置の一部を取出し
て示す回路図、 第３図はこの発明の実施例による半導体記憶装置の平面
レイアウト状態を示す図、 第４図は第３図に示した半導体記憶装置の一部を取出し
て示す回路図である。 １ト・・アドレスバッファ、２０・・・アドレスドライ
バ、２０・・・配線、３０ａ・・・第１の配線、３０ｂ
・・・第２の配線、４０・・・アドレスデコーダ、Ｍｌ
。 Ｍ ２ ＋ Ｍ ３ Ｔ Ｍ ４ ・−［ｉ２憶マ
ット、Ａ ｏ ＝Ａ ｎ 。 ＡＸ・・・アドレスデータ、Ｌｙ＋Ｌｘ・・・配線距離
、Ｃｘ、Ｃｙ・・・配線等量、Ｒｙ ＋ ＲＸ・・・配
線抵抗。 第 １ 図 Ａρ〜Ａ７１ 第２図 第 ３ 図 Ａ−〜Ａ柁 第４図 ５Ｃ
ト状態を示す図、 第２図は第１図に示した半導体記憶装置の一部を取出し
て示す回路図、 第３図はこの発明の実施例による半導体記憶装置の平面
レイアウト状態を示す図、 第４図は第３図に示した半導体記憶装置の一部を取出し
て示す回路図である。 １ト・・アドレスバッファ、２０・・・アドレスドライ
バ、２０・・・配線、３０ａ・・・第１の配線、３０ｂ
・・・第２の配線、４０・・・アドレスデコーダ、Ｍｌ
。 Ｍ ２ ＋ Ｍ ３ Ｔ Ｍ ４ ・−［ｉ２憶マ
ット、Ａ ｏ ＝Ａ ｎ 。 ＡＸ・・・アドレスデータ、Ｌｙ＋Ｌｘ・・・配線距離
、Ｃｘ、Ｃｙ・・・配線等量、Ｒｙ ＋ ＲＸ・・・配
線抵抗。 第 １ 図 Ａρ〜Ａ７１ 第２図 第 ３ 図 Ａ−〜Ａ柁 第４図 ５Ｃ
Claims (1)
- 【特許請求の範囲】 １、アドレスバッファを介して与えられるアドレスデー
タから正論理と負論理のアドレスデータを作成するアド
レスドライバと、このアドレスドライバによって作成さ
れた正論理と負論理のアドレスデータに基づいて動作し
、かつ記憶マットの端部に沿って配置されたアドレスデ
コーダとを有する半導体記憶装置であって、上記アドレ
スドライバを上記アドレスバッファと上記アドレスデコ
ーダとの略中間位置に配置したことを特徴とする半導体
記憶装置。 ２、上記アドレスバッファを上記記憶マットの上辺に配
置するのに対し、上記アドレスドライバをその上辺に対
する側辺に配置したことを特徴とする特許請求の範囲第
１項記載の半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59125184A JPS615494A (ja) | 1984-06-20 | 1984-06-20 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59125184A JPS615494A (ja) | 1984-06-20 | 1984-06-20 | 半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS615494A true JPS615494A (ja) | 1986-01-11 |
Family
ID=14903980
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59125184A Pending JPS615494A (ja) | 1984-06-20 | 1984-06-20 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS615494A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63273297A (ja) * | 1987-04-30 | 1988-11-10 | Oki Electric Ind Co Ltd | 半導体記憶装置 |
| JPH01140490A (ja) * | 1987-11-27 | 1989-06-01 | Nec Corp | 半導体メモリ装置 |
| JPH01220291A (ja) * | 1988-02-29 | 1989-09-01 | Nec Corp | 半導体メモリ装置 |
-
1984
- 1984-06-20 JP JP59125184A patent/JPS615494A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63273297A (ja) * | 1987-04-30 | 1988-11-10 | Oki Electric Ind Co Ltd | 半導体記憶装置 |
| JPH01140490A (ja) * | 1987-11-27 | 1989-06-01 | Nec Corp | 半導体メモリ装置 |
| JPH01220291A (ja) * | 1988-02-29 | 1989-09-01 | Nec Corp | 半導体メモリ装置 |
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