JPH1093032A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPH1093032A JPH1093032A JP8238907A JP23890796A JPH1093032A JP H1093032 A JPH1093032 A JP H1093032A JP 8238907 A JP8238907 A JP 8238907A JP 23890796 A JP23890796 A JP 23890796A JP H1093032 A JPH1093032 A JP H1093032A
- Authority
- JP
- Japan
- Prior art keywords
- wiring
- signal
- wiring layer
- wirings
- semiconductor device
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Semiconductor Memories (AREA)
Abstract
(57)【要約】
【課題】 共通信号線の線間ピッチを広げることなく線
間容量を大幅に低減する。 【解決手段】 メモリのデコーダ配線バス６の信号配線
６ａ〜６ｄにおいて、隣接する信号配線６ａ〜６ｄを異
なる配線層に形成し、且つ所定の長さ毎に形成する信号
配線６ａ〜６ｄの配線層を変更し、実質的に線間ピッチ
を大きくする。
間容量を大幅に低減する。 【解決手段】 メモリのデコーダ配線バス６の信号配線
６ａ〜６ｄにおいて、隣接する信号配線６ａ〜６ｄを異
なる配線層に形成し、且つ所定の長さ毎に形成する信号
配線６ａ〜６ｄの配線層を変更し、実質的に線間ピッチ
を大きくする。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置に関
し、特に、ＳＲＡＭ（Ｓｔａｔｉｃ ＲａｎｄｏｍＡｃ
ｃｅｓｓ Ｍｅｍｏｒｙ）などの配線間に寄生する線間
容量の低減に適用して有効な技術に関するものである。
し、特に、ＳＲＡＭ（Ｓｔａｔｉｃ ＲａｎｄｏｍＡｃ
ｃｅｓｓ Ｍｅｍｏｒｙ）などの配線間に寄生する線間
容量の低減に適用して有効な技術に関するものである。
【０００２】
【従来の技術】本発明者が検討したところによれば、た
とえば、超高速動作が要求されるＳＲＡＭなどの半導体
装置では、デコーダ配線などの配線バスそれ自体の線間
容量を小さくするために配線間のピッチを大きくして配
線を形成し、配線遅延を低減していた。
とえば、超高速動作が要求されるＳＲＡＭなどの半導体
装置では、デコーダ配線などの配線バスそれ自体の線間
容量を小さくするために配線間のピッチを大きくして配
線を形成し、配線遅延を低減していた。
【０００３】なお、この種の半導体装置について詳しく
述べてある例としては、１９９５年６月１日、株式会社
インプレス発行、Ｇｒｅｇｇ Ｗｙａｎｔ、Ｔｕｃｋｅ
ｒＨａｍｍｅｒｓｔｒｏｍ（著）、「イラストで読む
マイクロプロセッサ入門」Ｐ４４，Ｐ４５があり、この
文献には、マイクロプロセッサに設けられたバスユニッ
トの仕組みが記載されている。
述べてある例としては、１９９５年６月１日、株式会社
インプレス発行、Ｇｒｅｇｇ Ｗｙａｎｔ、Ｔｕｃｋｅ
ｒＨａｍｍｅｒｓｔｒｏｍ（著）、「イラストで読む
マイクロプロセッサ入門」Ｐ４４，Ｐ４５があり、この
文献には、マイクロプロセッサに設けられたバスユニッ
トの仕組みが記載されている。
【０００４】
【発明が解決しようとする課題】ところが、上記のよう
な配線バスの線間容量の低減では、次のような問題点が
あることが本発明者により見い出された。
な配線バスの線間容量の低減では、次のような問題点が
あることが本発明者により見い出された。
【０００５】すなわち、デコーダ配線などの配線バスに
おいて、各々の線間ピッチを大きくレイアウトしている
ために配線領域が大きくなってしまい、半導体チップの
縮小化が困難となるという問題がある。
おいて、各々の線間ピッチを大きくレイアウトしている
ために配線領域が大きくなってしまい、半導体チップの
縮小化が困難となるという問題がある。
【０００６】本発明の目的は、共通信号線の線間ピッチ
を広げることなく線間容量を大幅に低減することのでき
る半導体装置を提供することにある。
を広げることなく線間容量を大幅に低減することのでき
る半導体装置を提供することにある。
【０００７】本発明の前記ならびにその他の目的と新規
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。
【０００８】
【課題を解決するための手段】本願において開示される
発明のうち、代表的なものの概要を簡単に説明すれば、
以下のとおりである。
発明のうち、代表的なものの概要を簡単に説明すれば、
以下のとおりである。
【０００９】すなわち、本発明の半導体装置は、複数個
の信号源からの信号を対応する入力をもつ複数個の宛先
に伝送する共通信号線に形成されている複数の信号配線
において、隣接する信号配線を異なる配線層に形成した
ものである。
の信号源からの信号を対応する入力をもつ複数個の宛先
に伝送する共通信号線に形成されている複数の信号配線
において、隣接する信号配線を異なる配線層に形成した
ものである。
【００１０】それにより、線間ピッチを広げることな
く、共通信号線における線間容量を低減できる。
く、共通信号線における線間容量を低減できる。
【００１１】また、本発明の半導体装置は、前記信号配
線を所定の長さ毎に異なる配線層に形成したものであ
る。
線を所定の長さ毎に異なる配線層に形成したものであ
る。
【００１２】それにより、共通信号線の幅方向に配線さ
れる信号配線のレイアウトを容易に行うことができる。
れる信号配線のレイアウトを容易に行うことができる。
【００１３】さらに、本発明の半導体装置は、前記信号
配線を所定の長さ毎に電気的に絶縁した状態で交差させ
て配線経路を変更し、隣接していた信号配線の線間距離
を大きくするものである。
配線を所定の長さ毎に電気的に絶縁した状態で交差させ
て配線経路を変更し、隣接していた信号配線の線間距離
を大きくするものである。
【００１４】それにより、同じ配線層に形成される信号
配線間の距離をより離すことができるので線間容量をよ
り大幅に低減することができる。
配線間の距離をより離すことができるので線間容量をよ
り大幅に低減することができる。
【００１５】また、本発明の半導体装置は、前記共通信
号線が、デコーダに接続されるデコーダ配線バスよりな
るものである。
号線が、デコーダに接続されるデコーダ配線バスよりな
るものである。
【００１６】それにより、ＳＲＡＭやＤＲＡＭ（Ｄｙｎ
ａｍｉｃ ＲＡＭ）などのメモリの動作をより高速化さ
せることができる。
ａｍｉｃ ＲＡＭ）などのメモリの動作をより高速化さ
せることができる。
【００１７】以上のことにより、半導体装置の高速動作
に悪影響を及ぼすことなく、配線領域を小さくできるの
で、半導体チップサイズを大幅に縮小することができ
る。
に悪影響を及ぼすことなく、配線領域を小さくできるの
で、半導体チップサイズを大幅に縮小することができ
る。
【００１８】
【発明の実施の形態】以下、本発明の実施の形態を図面
に基づいて詳細に説明する。
に基づいて詳細に説明する。
【００１９】（実施の形態１）図１は、本発明の実施の
形態１によるメモリの基本構成を示した説明図、図２
は、本発明の実施の形態１によるデコーダ配線バスの信
号配線を示した平面の説明図、図３は、本発明の実施の
形態１によるデコーダ配線バスの信号配線の位置を模式
的に示した説明図、図４は、本発明者が検討したデコー
ダ配線バスの信号配線の位置を模式的に示した比較説明
図である。
形態１によるメモリの基本構成を示した説明図、図２
は、本発明の実施の形態１によるデコーダ配線バスの信
号配線を示した平面の説明図、図３は、本発明の実施の
形態１によるデコーダ配線バスの信号配線の位置を模式
的に示した説明図、図４は、本発明者が検討したデコー
ダ配線バスの信号配線の位置を模式的に示した比較説明
図である。
【００２０】本実施の形態１において、ＳＲＡＭなどの
メモリ（半導体装置）１は、２進情報の１ビットを記憶
するメモリセルがマトリクス構造に２次元配置されたメ
モリマトリクス２が分割して設けられている。
メモリ（半導体装置）１は、２進情報の１ビットを記憶
するメモリセルがマトリクス構造に２次元配置されたメ
モリマトリクス２が分割して設けられている。
【００２１】また、メモリ１には、メモリマトリクス２
の下方には、行および列によって選択されたメモリセル
に対して読み出し、書き込みの動作の制御を行うＩ／Ｏ
（Ｉｎｐｕｔ／Ｏｕｔｐｕｔ）コントロール回路３が設
けられてる。
の下方には、行および列によって選択されたメモリセル
に対して読み出し、書き込みの動作の制御を行うＩ／Ｏ
（Ｉｎｐｕｔ／Ｏｕｔｐｕｔ）コントロール回路３が設
けられてる。
【００２２】さらに、メモリ１には、Ｉ／Ｏコントロー
ル回路３の下方に列方向のメモリセルを選択するための
列アドレス入力信号を受けて、所定のビット線の選択を
行う回路である列デコーダ４が設けられている。
ル回路３の下方に列方向のメモリセルを選択するための
列アドレス入力信号を受けて、所定のビット線の選択を
行う回路である列デコーダ４が設けられている。
【００２３】また、メモリ１は、メモリマトリクス２の
側方に行方向のメモリセルを選択するための行アドレス
信号を受けて、所定のアドレス線を選択する回路である
行デコーダ５が設けられている。
側方に行方向のメモリセルを選択するための行アドレス
信号を受けて、所定のアドレス線を選択する回路である
行デコーダ５が設けられている。
【００２４】そして、これらメモリマトリクス２と行デ
コーダ５、メモリマトリクス２とＩ／Ｏコントロール回
路３やＩ／Ｏコントロール回路３と列デコーダ４の間な
どは、後述する複数本の信号配線が平行して形成された
デコーダ配線バス（共通信号線）６を介して電気的な接
続が行われている。
コーダ５、メモリマトリクス２とＩ／Ｏコントロール回
路３やＩ／Ｏコントロール回路３と列デコーダ４の間な
どは、後述する複数本の信号配線が平行して形成された
デコーダ配線バス（共通信号線）６を介して電気的な接
続が行われている。
【００２５】次に、デコーダ配線バス６における配線処
理について説明する。
理について説明する。
【００２６】まず、図２に示すように、たとえば、デコ
ーダ配線バス６が４本の信号配線６ａ〜６ｄによって構
成されていると、信号配線６ａ〜６ｄは、交互に絶縁膜
によって絶縁された異なる配線層に形成されている。ま
た、信号配線６ａ〜６ｄにおける配線間隔は、通常より
も小さい間隔で形成されている。
ーダ配線バス６が４本の信号配線６ａ〜６ｄによって構
成されていると、信号配線６ａ〜６ｄは、交互に絶縁膜
によって絶縁された異なる配線層に形成されている。ま
た、信号配線６ａ〜６ｄにおける配線間隔は、通常より
も小さい間隔で形成されている。
【００２７】よって、信号配線６ａが、第１配線層（ハ
ッチング部分）に形成されていると、その隣の信号配線
６ｂは第２配線層に形成される。また、信号配線６ｃ
は、同じく第１配線層に形成されるので、信号配線６が
第２配線層に形成される。なお、図２において、ハッチ
ングにより示された部分は、第１配線層を示すものであ
り、断面を示すものではない。
ッチング部分）に形成されていると、その隣の信号配線
６ｂは第２配線層に形成される。また、信号配線６ｃ
は、同じく第１配線層に形成されるので、信号配線６が
第２配線層に形成される。なお、図２において、ハッチ
ングにより示された部分は、第１配線層を示すものであ
り、断面を示すものではない。
【００２８】また、これら信号配線６ａ〜６ｄは、所定
の長さ毎に他の配線層、たとえば、第１配線層から第２
配線層または第２配線層から第１配線層などに繰り返し
て移動して形成されており、前述した信号配線６ａで
は、第１配線層に形成されているので所定の長さの信号
配線６ａが第１配線層に形成されると、スルーホールな
どのコンタクト７によって第２配線層に信号配線６ａが
形成される。これによって、信号配線６ａ〜６ｄの幅方
向に配線される他の信号配線のレイアウトを容易に行う
ことができる。
の長さ毎に他の配線層、たとえば、第１配線層から第２
配線層または第２配線層から第１配線層などに繰り返し
て移動して形成されており、前述した信号配線６ａで
は、第１配線層に形成されているので所定の長さの信号
配線６ａが第１配線層に形成されると、スルーホールな
どのコンタクト７によって第２配線層に信号配線６ａが
形成される。これによって、信号配線６ａ〜６ｄの幅方
向に配線される他の信号配線のレイアウトを容易に行う
ことができる。
【００２９】さらに、信号配線６ａ〜６ｄは、交互に異
なる配線層に形成されるので、同様に、信号配線６ｂ、
６ｄは、第２配線層からコンタクト７を介して第１配線
層に移動され、信号配線６ｃは、第１配線層からコンタ
クト７を介して第２配線層に移動されて形成されること
になる。
なる配線層に形成されるので、同様に、信号配線６ｂ、
６ｄは、第２配線層からコンタクト７を介して第１配線
層に移動され、信号配線６ｃは、第１配線層からコンタ
クト７を介して第２配線層に移動されて形成されること
になる。
【００３０】そして、信号配線６ａ〜６ｄは、所定の長
さ毎に繰り返して第１配線層、第２配線層を移動して形
成され、隣接する信号配線が同じ配線層に形成されてい
ないことになる。
さ毎に繰り返して第１配線層、第２配線層を移動して形
成され、隣接する信号配線が同じ配線層に形成されてい
ないことになる。
【００３１】次に、それぞれの信号配線６ａ〜６ｄにお
ける線間容量を信号配線６ａ〜６ｄの幅方向の断面を模
式的に示した図３を用いて説明する。
ける線間容量を信号配線６ａ〜６ｄの幅方向の断面を模
式的に示した図３を用いて説明する。
【００３２】信号配線６ａ〜６ｄにおいて、たとえば、
第１配線層に形成された信号配線６ａとそれに隣接する
第２配線層に形成された信号配線６ｂとの線間容量はＣ
１となり、信号配線６ａと同じ第１配線層に形成された
信号配線６ｃとの線間容量はＣ２となる。
第１配線層に形成された信号配線６ａとそれに隣接する
第２配線層に形成された信号配線６ｂとの線間容量はＣ
１となり、信号配線６ａと同じ第１配線層に形成された
信号配線６ｃとの線間容量はＣ２となる。
【００３３】ここで、本発明者が検討したデコーダ配線
バス２０における信号配線２０ａ〜２０ｄの配線処理に
ついて図４を用いて説明する。
バス２０における信号配線２０ａ〜２０ｄの配線処理に
ついて図４を用いて説明する。
【００３４】まず、デコーダ配線バス２０における４本
の信号配線２０ａ〜２０ｄは、すべて同じ配線層に形成
されており、各々の信号配線２０ａ〜２０ｄの距離は等
間隔となっている。
の信号配線２０ａ〜２０ｄは、すべて同じ配線層に形成
されており、各々の信号配線２０ａ〜２０ｄの距離は等
間隔となっている。
【００３５】よって、各々の隣接する信号配線２０ａ〜
２０ｄの線間容量は同じとなり、たとえば、隣接する信
号配線２０ａと信号配線２０ｂとの線間容量をＣ３とな
る。
２０ｄの線間容量は同じとなり、たとえば、隣接する信
号配線２０ａと信号配線２０ｂとの線間容量をＣ３とな
る。
【００３６】そして、これら線間容量Ｃ１〜Ｃ３の関係
は、 Ｃ３＞Ｃ１＋Ｃ２ （式１） となり、信号配線６ａ〜６ｄの配線間隔を小さくしても
配線層が異なるので配線間容量を小さくすることができ
る。
は、 Ｃ３＞Ｃ１＋Ｃ２ （式１） となり、信号配線６ａ〜６ｄの配線間隔を小さくしても
配線層が異なるので配線間容量を小さくすることができ
る。
【００３７】それにより、本実施の形態１においては、
隣接する信号配線６ａ〜６ｄが、異なる配線層に形成さ
れることになるので、線間容量を大幅に低減でき、且つ
配線領域を小さくできるので半導体チップのサイズを小
型化することができる。
隣接する信号配線６ａ〜６ｄが、異なる配線層に形成さ
れることになるので、線間容量を大幅に低減でき、且つ
配線領域を小さくできるので半導体チップのサイズを小
型化することができる。
【００３８】（実施の形態２）図５は、本発明の実施の
形態２によるデコーダ配線バスの信号配線を示した平面
の説明図である。
形態２によるデコーダ配線バスの信号配線を示した平面
の説明図である。
【００３９】本実施の形態２においては、ＳＲＡＭなど
の半導体装置であるメモリ１に形成されたデコーダ配線
バス６の信号配線６ａ〜６ｄが、図５に示すように、平
行して形成された平行配線領域ＨＨ１，ＨＨ２と信号配
線６ａ〜６ｄがツイスト状に交差して形成されたツイス
ト配線領域ＴＨが所定の長さ毎で構成されている。ま
た、この場合でも、信号配線６ａ〜６ｄの配線間隔は、
通常よりも小さい間隔で形成されている。
の半導体装置であるメモリ１に形成されたデコーダ配線
バス６の信号配線６ａ〜６ｄが、図５に示すように、平
行して形成された平行配線領域ＨＨ１，ＨＨ２と信号配
線６ａ〜６ｄがツイスト状に交差して形成されたツイス
ト配線領域ＴＨが所定の長さ毎で構成されている。ま
た、この場合でも、信号配線６ａ〜６ｄの配線間隔は、
通常よりも小さい間隔で形成されている。
【００４０】まず、平行配線領域ＨＨ１においては、信
号配線６ａ〜６ｄが平行して交互に異なる配線層に所定
の長さで形成されているので、信号配線６ａが第１配線
層（ハッチング部分）に形成されていると、その隣の信
号配線６ｂは第２配線層に形成され、信号配線６ｃは第
１配線層に形成されるので信号配線６ｄは、第２配線層
に形成されている。なお、図５において、ハッチングに
より示された部分は、第１配線層を示すものであり、断
面を示すものではない。
号配線６ａ〜６ｄが平行して交互に異なる配線層に所定
の長さで形成されているので、信号配線６ａが第１配線
層（ハッチング部分）に形成されていると、その隣の信
号配線６ｂは第２配線層に形成され、信号配線６ｃは第
１配線層に形成されるので信号配線６ｄは、第２配線層
に形成されている。なお、図５において、ハッチングに
より示された部分は、第１配線層を示すものであり、断
面を示すものではない。
【００４１】また、信号配線６ａ〜６ｄの配線間隔は、
通常よりも小さい間隔で形成されている。
通常よりも小さい間隔で形成されている。
【００４２】そして、ツイスト配線領域ＴＨでは、第１
配線層に形成された信号配線６ｃと第２配線層に形成さ
れた信号配線６ｂがコンタクト７を介してそれぞれ第２
配線層ならびに第１配線層に移動される。
配線層に形成された信号配線６ｃと第２配線層に形成さ
れた信号配線６ｂがコンタクト７を介してそれぞれ第２
配線層ならびに第１配線層に移動される。
【００４３】よって、ツイスト配線領域ＴＨでは、信号
配線６ａ，６ｂが第１配線層に形成され、信号配線６
ｃ，６ｄが第２配線層に形成されることになる。
配線６ａ，６ｂが第１配線層に形成され、信号配線６
ｃ，６ｄが第２配線層に形成されることになる。
【００４４】次に、このツイスト配線領域ＴＨでは、第
１配線層の信号配線６ａ，６ｂと第２配線層の信号配線
６Ｃ，６ｄとを交差させ、信号配線６ａの位置に信号配
線６ｃを移動させ、信号配線６ｂの位置に信号配線６ａ
を移動させ、信号配線６ｃの位置に信号配線６ｄを移動
させ、信号配線６ｄの位置に信号配線６ｂが位置するよ
うに移動させる。
１配線層の信号配線６ａ，６ｂと第２配線層の信号配線
６Ｃ，６ｄとを交差させ、信号配線６ａの位置に信号配
線６ｃを移動させ、信号配線６ｂの位置に信号配線６ａ
を移動させ、信号配線６ｃの位置に信号配線６ｄを移動
させ、信号配線６ｄの位置に信号配線６ｂが位置するよ
うに移動させる。
【００４５】よって、信号配線６ａに隣接していた信号
配線６ｂは、信号配線６ｃ，６ｄを交差して、信号配線
６ｂに隣接していた信号配線６ｃは信号配線６ａ，６ｂ
を交差して、信号配線６ｃに隣接していた信号配線６ｄ
は信号配線６ｂを交差して、それぞれ平行して形成され
ることになる。
配線６ｂは、信号配線６ｃ，６ｄを交差して、信号配線
６ｂに隣接していた信号配線６ｃは信号配線６ａ，６ｂ
を交差して、信号配線６ｃに隣接していた信号配線６ｄ
は信号配線６ｂを交差して、それぞれ平行して形成され
ることになる。
【００４６】次に、移動された信号配線６ａ〜６ｄは、
平行配線領域ＨＨ２において、再び信号配線６ａ〜６ｄ
が平行して交互に異なる配線層に所定の長さで形成され
るように、信号配線６ａ，６ｂをコンタクト７を介して
第２配線層に移動させ、信号配線６ｃ，６ｄを同じくコ
ンタクト７を介して第１配線層に移動させ形成する。
平行配線領域ＨＨ２において、再び信号配線６ａ〜６ｄ
が平行して交互に異なる配線層に所定の長さで形成され
るように、信号配線６ａ，６ｂをコンタクト７を介して
第２配線層に移動させ、信号配線６ｃ，６ｄを同じくコ
ンタクト７を介して第１配線層に移動させ形成する。
【００４７】よって、平行配線領域ＨＨ２では、平行配
線領域ＨＨ１で隣接していた信号配線、たとえば、信号
配線６ａと信号配線６ｂとが異なる配線層に形成された
信号配線６ｄを介して平行に形成されることになるの
で、線間容量をより大幅に低減できる。
線領域ＨＨ１で隣接していた信号配線、たとえば、信号
配線６ａと信号配線６ｂとが異なる配線層に形成された
信号配線６ｄを介して平行に形成されることになるの
で、線間容量をより大幅に低減できる。
【００４８】それにより、本実施の形態２では、ツイス
ト配線領域ＴＨによって信号配線６ａ〜６ｄをツイスト
状に交差して配線するので同じ配線層に形成される信号
配線間の距離を離すことができるので線間容量をより大
幅に低減することができ、且つ配線領域を小さくできる
ので半導体チップのサイズを小型化することができる。
ト配線領域ＴＨによって信号配線６ａ〜６ｄをツイスト
状に交差して配線するので同じ配線層に形成される信号
配線間の距離を離すことができるので線間容量をより大
幅に低減することができ、且つ配線領域を小さくできる
ので半導体チップのサイズを小型化することができる。
【００４９】また、本実施の形態２においては、平行配
線領域ＨＨ１（図５）の信号配線６ａ〜６ｄが平行して
交互に異なる配線層に形成されていたが、図６に示すよ
うに、たとえば、平行配線領域ＨＨ１における信号配線
６ｂ，６ｃなどの隣接する信号配線を同じ配線層に形成
してもよい。
線領域ＨＨ１（図５）の信号配線６ａ〜６ｄが平行して
交互に異なる配線層に形成されていたが、図６に示すよ
うに、たとえば、平行配線領域ＨＨ１における信号配線
６ｂ，６ｃなどの隣接する信号配線を同じ配線層に形成
してもよい。
【００５０】この場合、その後のツイスト配線領域ＴＨ
によって同様に、同じ配線層に形成される信号配線間の
距離を離すことができるので良好に線間容量を低減する
ことができる。
によって同様に、同じ配線層に形成される信号配線間の
距離を離すことができるので良好に線間容量を低減する
ことができる。
【００５１】以上、本発明者によってなされた発明を発
明の実施の形態に基づき具体的に説明したが、本発明は
前記実施の形態に限定されるものではなく、その要旨を
逸脱しない範囲で種々変更可能であることはいうまでも
ない。
明の実施の形態に基づき具体的に説明したが、本発明は
前記実施の形態に限定されるものではなく、その要旨を
逸脱しない範囲で種々変更可能であることはいうまでも
ない。
【００５２】
【発明の効果】本願によって開示される発明のうち、代
表的なものによって得られる効果を簡単に説明すれば、
以下のとおりである。
表的なものによって得られる効果を簡単に説明すれば、
以下のとおりである。
【００５３】（１）本発明によれば、線間ピッチを広げ
ることなく、共通信号線における線間容量を低減でき
る。
ることなく、共通信号線における線間容量を低減でき
る。
【００５４】（２）また、本発明では、上記（１）によ
り、半導体装置を高速動作させることができ、且つ配線
領域を小さくできるので、半導体チップサイズを大幅に
縮小することができる。
り、半導体装置を高速動作させることができ、且つ配線
領域を小さくできるので、半導体チップサイズを大幅に
縮小することができる。
【図１】本発明の実施の形態１によるメモリの基本構成
を示した説明図である。
を示した説明図である。
【図２】本発明の実施の形態１によるデコーダ配線バス
の信号配線を示した平面の説明図である。
の信号配線を示した平面の説明図である。
【図３】本発明の実施の形態１によるデコーダ配線バス
の信号配線の位置を模式的に示した説明図である。
の信号配線の位置を模式的に示した説明図である。
【図４】本発明者が検討したデコーダ配線バスの信号配
線の位置を模式的に示した比較説明図である。
線の位置を模式的に示した比較説明図である。
【図５】本発明の実施の形態２によるデコーダ配線バス
の信号配線を示した平面の説明図である。
の信号配線を示した平面の説明図である。
【図６】本発明の他の実施の形態によるデコーダ配線バ
スの信号配線を示した平面の説明図である。
スの信号配線を示した平面の説明図である。
１ メモリ（半導体装置） ２ メモリマトリクス ３ Ｉ／Ｏコントロール回路 ４ 列デコーダ ５ 行デコーダ ６ デコーダ配線バス（共通信号線） ６ａ〜６ｄ 信号配線 ７ コンタクト ＨＨ１，ＨＨ２ 平行配線領域 ＴＨ ツイスト配線領域 ２０ デコーダ配線バス ２０ａ〜２０ｄ 信号配線
Claims (4)
- 【請求項１】 複数本の信号配線が平行して形成され、
複数個の信号源からの信号を対応する入力をもつ複数個
の宛先に伝送する共通信号線が設けられた半導体装置で
あって、隣接する前記信号配線を異なる配線層に形成し
たことを特徴とする半導体装置。 - 【請求項２】 請求項１記載の半導体装置において、前
記信号配線が、所定の長さ毎に異なる配線層に形成され
たことを特徴とする半導体装置。 - 【請求項３】 請求項１記載の半導体装置において、前
記信号配線を所定の長さ毎に電気的に絶縁した状態で交
差させ、前記信号配線の配線経路を変更し、隣接してい
た前記信号配線の線間距離を大きくすることを特徴とす
る半導体装置。 - 【請求項４】 請求項１〜３のいずれか１項に記載の半
導体装置において、前記共通信号線が、デコーダに接続
されるデコーダ配線バスであることを特徴とする半導体
装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8238907A JPH1093032A (ja) | 1996-09-10 | 1996-09-10 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8238907A JPH1093032A (ja) | 1996-09-10 | 1996-09-10 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH1093032A true JPH1093032A (ja) | 1998-04-10 |
Family
ID=17037049
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8238907A Pending JPH1093032A (ja) | 1996-09-10 | 1996-09-10 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH1093032A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6711044B2 (en) | 2001-07-02 | 2004-03-23 | Matsushita Electric Industrial Co., Ltd. | Semiconductor memory device with a countermeasure to a signal delay |
| WO2005001926A1 (ja) * | 2003-06-30 | 2005-01-06 | Sanyo Electric Co., Ltd | 集積回路及びその設計方法 |
| WO2015146642A1 (ja) * | 2014-03-26 | 2015-10-01 | ソニー株式会社 | 固体撮像素子、及び、撮像装置 |
-
1996
- 1996-09-10 JP JP8238907A patent/JPH1093032A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6711044B2 (en) | 2001-07-02 | 2004-03-23 | Matsushita Electric Industrial Co., Ltd. | Semiconductor memory device with a countermeasure to a signal delay |
| KR100837021B1 (ko) * | 2001-07-02 | 2008-06-10 | 마츠시타 덴끼 산교 가부시키가이샤 | 반도체기억장치 |
| WO2005001926A1 (ja) * | 2003-06-30 | 2005-01-06 | Sanyo Electric Co., Ltd | 集積回路及びその設計方法 |
| WO2015146642A1 (ja) * | 2014-03-26 | 2015-10-01 | ソニー株式会社 | 固体撮像素子、及び、撮像装置 |
| US10658404B2 (en) | 2014-03-26 | 2020-05-19 | Sony Corporation | Solid state imaging device and imaging apparatus with pixel column having multiple output lines |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US7295454B2 (en) | Semiconductor memory device and arrangement method thereof | |
| KR19980024418A (ko) | 반도체 장치, 반도체 집적 회로 장치, 플립플롭 회로, 배타적 논리합 회로, 멀티플렉서 및 가산기 | |
| JPS6155198B2 (ja) | ||
| JPH0642536B2 (ja) | 半導体記憶装置 | |
| JPH1093032A (ja) | 半導体装置 | |
| JP2785655B2 (ja) | 半導体装置 | |
| JPH0580831B2 (ja) | ||
| JP2013183119A (ja) | 半導体装置及びその設計方法 | |
| US4746965A (en) | Integrated semiconductor circuit device | |
| KR19990088410A (ko) | 반도체장치 | |
| JPH0582746A (ja) | 半導体記憶装置 | |
| JP2000058772A (ja) | 半導体メモリ装置 | |
| EP0788109A2 (en) | Semiconductor integrated circuit having improved wiring in input terminal | |
| KR0139823B1 (ko) | 반도체장치 | |
| JP2006060182A (ja) | メモリ・デバイスのワードラインのための方法及び装置 | |
| JPH04352469A (ja) | 半導体記憶装置 | |
| JP2515029B2 (ja) | 半導体記憶装置 | |
| KR0183847B1 (ko) | 레이아웃의 면적을 줄인 반도체 메모리 장치 | |
| JPH0590427A (ja) | 半導体集積回路装置 | |
| JP2510001B2 (ja) | 敷詰型ゲ―トアレイ装置 | |
| JP4391728B2 (ja) | 半導体装置 | |
| KR20010002116A (ko) | 스태틱 랜덤 액세스 메모리를 다이내믹 랜덤 액세스 메모리와 로직회로 사이에서 버퍼로 사용하는 반도체 집적회로 | |
| JPH0479144B2 (ja) | ||
| JPH0143398B2 (ja) | ||
| JPH06232262A (ja) | 多層配線層を用いた集積回路 |