JPH0831528B2 - Ｅｃｌ半導体集積回路装置 - Google Patents
Ｅｃｌ半導体集積回路装置Info
- Publication number
- JPH0831528B2 JPH0831528B2 JP1362089A JP1362089A JPH0831528B2 JP H0831528 B2 JPH0831528 B2 JP H0831528B2 JP 1362089 A JP1362089 A JP 1362089A JP 1362089 A JP1362089 A JP 1362089A JP H0831528 B2 JPH0831528 B2 JP H0831528B2
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- JP
- Japan
- Prior art keywords
- power supply
- input
- wiring
- output
- chip
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- Design And Manufacture Of Integrated Circuits (AREA)
Description
【発明の詳細な説明】 ［産業上の利用分野］ 本発明は、ECL半導体集積回路装置に関し、特に、そ
の入力または出力回路部分の構造に関する。
の入力または出力回路部分の構造に関する。
［従来の技術］ 従来、ECLの半導体集積回路装置のレイアウトパター
ンは、第５図に示すものであった。すなわち、チップ11
内の内側に内部セル領域12が設けられ、内部セル領域12
の四辺の各辺に入出力レベル変換セル13の列が隣接して
いる。各々の入出力レベル変換セル13と、チップの縁端
との間に入出力パッド14と出力トランジスタ15とが設け
られ、チップのコーナー部分に電源パッド14aが設けら
れていた。
ンは、第５図に示すものであった。すなわち、チップ11
内の内側に内部セル領域12が設けられ、内部セル領域12
の四辺の各辺に入出力レベル変換セル13の列が隣接して
いる。各々の入出力レベル変換セル13と、チップの縁端
との間に入出力パッド14と出力トランジスタ15とが設け
られ、チップのコーナー部分に電源パッド14aが設けら
れていた。
この従来例チップの出力バッファ部分のレイアウト図
を第６図に示す。入出力レベル変換セル13上に、第２層
配線からなり第２のVCC電源ラインとなるVCCB電源配線1
7および第２層配線からなりVEE電源に接続するVEE電源
配線18が延在し、入出力レベル変換セル13と入出力パッ
ド14との間に、第２層配線からなり第１のVCC電源ライ
ンとなるVCCA電源配線16が延在しており、そして電源配
線16の下には、静電保護素子19が設けられていた。出力
トランジスタ15は、第２層配線下にレイアウトすること
は回避され、パッドに隣接し第２層配線の存在しない領
域に配置され、そして、出力トランジスタ15と入出力レ
ベル変換セル13とは、第１層配線からなる信号配線24a
により接続されていた。
を第６図に示す。入出力レベル変換セル13上に、第２層
配線からなり第２のVCC電源ラインとなるVCCB電源配線1
7および第２層配線からなりVEE電源に接続するVEE電源
配線18が延在し、入出力レベル変換セル13と入出力パッ
ド14との間に、第２層配線からなり第１のVCC電源ライ
ンとなるVCCA電源配線16が延在しており、そして電源配
線16の下には、静電保護素子19が設けられていた。出力
トランジスタ15は、第２層配線下にレイアウトすること
は回避され、パッドに隣接し第２層配線の存在しない領
域に配置され、そして、出力トランジスタ15と入出力レ
ベル変換セル13とは、第１層配線からなる信号配線24a
により接続されていた。
［発明が解決しようとする問題点］ 上述した従来のECLの半導体集積回路装置のチップ周
辺部のレイアウトでは、入出力レベル変換セル13と出力
トランジスタ15との間に、VCCA電源配線16が存在してい
るので、入出力レベル変換セルと出力トランジスタとを
接続する信号配線24aが長くなるとともに、信号配線と
電源配線との間に寄生容量を生じる。また、入出力レベ
ル変換セル13を入力バッファ用として用いた場合、入力
用レペル変換回路とパッドとを接続する信号配線もVCCA
電源配線16を横断しなければならず、またその配線長も
長いものとなる。そのため、従来例のものでは、信号線
に大きな容量が付加され、伝播遅延時間や波形のだれが
増大し、また、雑音をひろいやすいという欠点があっ
た。
辺部のレイアウトでは、入出力レベル変換セル13と出力
トランジスタ15との間に、VCCA電源配線16が存在してい
るので、入出力レベル変換セルと出力トランジスタとを
接続する信号配線24aが長くなるとともに、信号配線と
電源配線との間に寄生容量を生じる。また、入出力レベ
ル変換セル13を入力バッファ用として用いた場合、入力
用レペル変換回路とパッドとを接続する信号配線もVCCA
電源配線16を横断しなければならず、またその配線長も
長いものとなる。そのため、従来例のものでは、信号線
に大きな容量が付加され、伝播遅延時間や波形のだれが
増大し、また、雑音をひろいやすいという欠点があっ
た。
［問題点を解決するための手段］ 本発明のECL半導体集積回路装置は、半導体基板と、
該半導体基板上に絶縁層を介してチップ縁端からチップ
内側に向って順に配置された第１、第２および第３の電
源配線と、前記第３の電源配線よりチップ内側に配置さ
れた内部セルと、第２および第３の電源配線下の半導体
基板内に配列された複数の入出力レベル変換セルと、前
記第１および第２の電源配線間の半導体基板上にこれら
の電源配線と重なることなく形成された複数の入出力パ
ッドと、前記第１および第２の電源配線間の半導体基板
内に前記各電源配線と重なることなくかつ前記入出力パ
ッドに隣接して形成された複数の出力トランジスタと、
前記第１の電源配線下の半導体基板内に形成された静電
保護素子とを具備している。
該半導体基板上に絶縁層を介してチップ縁端からチップ
内側に向って順に配置された第１、第２および第３の電
源配線と、前記第３の電源配線よりチップ内側に配置さ
れた内部セルと、第２および第３の電源配線下の半導体
基板内に配列された複数の入出力レベル変換セルと、前
記第１および第２の電源配線間の半導体基板上にこれら
の電源配線と重なることなく形成された複数の入出力パ
ッドと、前記第１および第２の電源配線間の半導体基板
内に前記各電源配線と重なることなくかつ前記入出力パ
ッドに隣接して形成された複数の出力トランジスタと、
前記第１の電源配線下の半導体基板内に形成された静電
保護素子とを具備している。
［実施例］ 次に、本発明の実施例について、図面を参照して説明
する。
する。
第１図は、本発明の一実施例を示すチップのレイアウ
ト図である。チップ11の中央部には内部セル領域12が設
けられ、内部セル領域12の四辺の各辺に隣接して入出力
レベル変換セル13が配置されている。各々の入出力レベ
ル変換セル13の外側には、入出力パッド14と出力トラン
ジスタ15とが互に隣接して設けられており、そして、入
出力パッド14および出力トランジスタ15の外側には第１
のVCC電源ラインとなるVCCA電源配線16が配置されてい
る。また、電源配線16下の半導体基板内には、静電保護
素子19が形成されている。
ト図である。チップ11の中央部には内部セル領域12が設
けられ、内部セル領域12の四辺の各辺に隣接して入出力
レベル変換セル13が配置されている。各々の入出力レベ
ル変換セル13の外側には、入出力パッド14と出力トラン
ジスタ15とが互に隣接して設けられており、そして、入
出力パッド14および出力トランジスタ15の外側には第１
のVCC電源ラインとなるVCCA電源配線16が配置されてい
る。また、電源配線16下の半導体基板内には、静電保護
素子19が形成されている。
第２図に、本実施例ECL集積回路装置に用いられる出
力バッファ回路の回路図を示す。出力バッファ回路は、
レベル変換回路13a、出力トランジスタ15および静電保
護素子19から構成されており、そしてレベル変換回路13
aは、VCCB電源端子17aおよびVEE電源端子18aに接続され
ている。出力トランジスタ15のコレクタはVCCA電源端子
16aに接続され、そのベースはレベル変換回路の出力点
に、そしてそのエミッタは静電保護素子19の入出力端子
19bに接続されている。静電保護素子19の第１の端子19a
はVCCA電源端子16aに、また、第２の端子19cはVEE電源
端子18aに接続されている。
力バッファ回路の回路図を示す。出力バッファ回路は、
レベル変換回路13a、出力トランジスタ15および静電保
護素子19から構成されており、そしてレベル変換回路13
aは、VCCB電源端子17aおよびVEE電源端子18aに接続され
ている。出力トランジスタ15のコレクタはVCCA電源端子
16aに接続され、そのベースはレベル変換回路の出力点
に、そしてそのエミッタは静電保護素子19の入出力端子
19bに接続されている。静電保護素子19の第１の端子19a
はVCCA電源端子16aに、また、第２の端子19cはVEE電源
端子18aに接続されている。
第３図は、第２図に示された出力バッファ回路を第１
図に示したチップ上にレイアウトした場合のチップ周辺
部のレイアウト図である。チップ縁端11aからチップ11
の内側に向って順に、第２層配線からなるVCCA電源配線
16、第２層配線からなるVCCB電源配線17および第２層配
線からなるVEE電源配線18が配線されている。VCCA電源
配線16の下層には、第１層配線からなるVEE電源配線VEE
18bが配置され、その下の半導体基板内には静電保護素
子19が形成されている。そして、VCCA電源配線16とVCCB
電源配線17との間の半導体基板上には入出力パッド14が
配置され、入出力パッド14に隣接した、各電源配線と重
ならない半導体基板内には出力トランジスタ15が形成さ
れている。静電保護素子19の端子19a、19bおよび19c
は、それぞれ、VCCA電源配線16、入出力パッド14および
VEE電源配線18bに第１層配線によって接続されている。
出力トランジスタ15のコレクタ端子15aとエミッタ端子1
5cとは、それぞれ、VCCA電源配線16と入出力パッド14に
第１層配線により接続されている。出力トランジスタの
ベース端子15bは、レベル変換回路をレイアウトした入
出力レベル変換セル13の出力端子に第１層配線からなる
信号配線24により接続されている。この信号配線24は、
従来例の信号配線24aのようにVCCA電源配線16を横断す
ることがなく、また、その配線長は24aのそれよりはる
かに短い。
図に示したチップ上にレイアウトした場合のチップ周辺
部のレイアウト図である。チップ縁端11aからチップ11
の内側に向って順に、第２層配線からなるVCCA電源配線
16、第２層配線からなるVCCB電源配線17および第２層配
線からなるVEE電源配線18が配線されている。VCCA電源
配線16の下層には、第１層配線からなるVEE電源配線VEE
18bが配置され、その下の半導体基板内には静電保護素
子19が形成されている。そして、VCCA電源配線16とVCCB
電源配線17との間の半導体基板上には入出力パッド14が
配置され、入出力パッド14に隣接した、各電源配線と重
ならない半導体基板内には出力トランジスタ15が形成さ
れている。静電保護素子19の端子19a、19bおよび19c
は、それぞれ、VCCA電源配線16、入出力パッド14および
VEE電源配線18bに第１層配線によって接続されている。
出力トランジスタ15のコレクタ端子15aとエミッタ端子1
5cとは、それぞれ、VCCA電源配線16と入出力パッド14に
第１層配線により接続されている。出力トランジスタの
ベース端子15bは、レベル変換回路をレイアウトした入
出力レベル変換セル13の出力端子に第１層配線からなる
信号配線24により接続されている。この信号配線24は、
従来例の信号配線24aのようにVCCA電源配線16を横断す
ることがなく、また、その配線長は24aのそれよりはる
かに短い。
次に、第４図を参照して、第１図に示したチップにお
いて入出力レベル変換セル13を入力用レベル変換回路に
用いた例について説明する。同図に示されるように、静
電保護素子19の第１の端子19aは、第１層配線21、第２
層配線22を介してVCCB電源配線17に接続され、静電保護
素子の入出力端子19bと第２の端子19cとは、それぞれ、
入出力パッド14と第１層のVEE電源配線18bとに接続され
ている。また、入出力パッド14は、第１層配線からなる
信号配線23によって入力レベル変換回路を構成する入出
力レベル変換セル13内の入力端子と接続されている。入
力バッファ回路においては、出力トランジスタ15の各端
子が、他に接続されることはない。この実施例では、信
号配線23は、VCCA電源配線16を横断しておらず、また、
その配線長は短いもので済む。
いて入出力レベル変換セル13を入力用レベル変換回路に
用いた例について説明する。同図に示されるように、静
電保護素子19の第１の端子19aは、第１層配線21、第２
層配線22を介してVCCB電源配線17に接続され、静電保護
素子の入出力端子19bと第２の端子19cとは、それぞれ、
入出力パッド14と第１層のVEE電源配線18bとに接続され
ている。また、入出力パッド14は、第１層配線からなる
信号配線23によって入力レベル変換回路を構成する入出
力レベル変換セル13内の入力端子と接続されている。入
力バッファ回路においては、出力トランジスタ15の各端
子が、他に接続されることはない。この実施例では、信
号配線23は、VCCA電源配線16を横断しておらず、また、
その配線長は短いもので済む。
［発明の効果］ 以上説明したように、本発明によるECL半導体集積回
路装置は、チップの縁端からチップの内側へ向って順
に、第１、第２および第３の電源配線を配置し、第１の
電源配線の下には静電保護素子を、第１と第２の電源配
線の間には入出力パッドと出力トランジスタとを、そし
て、第２および第３の電源配線下には入出力レベル変換
セルを配置したものであるので、入出力レベル変換セル
と出力トランジスタとを接続する信号配線あるいは入出
力レベル変換セルとパッドとを接続する信号配線が電源
配線を横断することはなく、また、これらの信号配線を
短いものとすることができる。したがって、本発明によ
れば、信号配線の寄生容量を僅小なものにとどめること
ができ、伝播遅延時間の増大、信号波形のだれ、および
S/Nの悪化を防止することができる。
路装置は、チップの縁端からチップの内側へ向って順
に、第１、第２および第３の電源配線を配置し、第１の
電源配線の下には静電保護素子を、第１と第２の電源配
線の間には入出力パッドと出力トランジスタとを、そし
て、第２および第３の電源配線下には入出力レベル変換
セルを配置したものであるので、入出力レベル変換セル
と出力トランジスタとを接続する信号配線あるいは入出
力レベル変換セルとパッドとを接続する信号配線が電源
配線を横断することはなく、また、これらの信号配線を
短いものとすることができる。したがって、本発明によ
れば、信号配線の寄生容量を僅小なものにとどめること
ができ、伝播遅延時間の増大、信号波形のだれ、および
S/Nの悪化を防止することができる。
第１図は、本発明の一実施例を示すチップのレイアウト
図、第２図は、この実施例に用いられる出力バッファの
回路図、第３図は、第１図の出力バッファ部分のレイア
ウト図、第４図は、第１図の入力バッファ部分のレイア
ウト図、第５図は、従来例のチップレイアウト図、第６
図は、第５図の出力バッファ部分のレイアウト図であ
る。 11……チップ、11a……チップ縁端、 12……内部セル領域、13……入出力レベル変換セル、14
……入出力パッド、14a……電源パッド、15……出力ト
ランジスタ、15a……コレクタ端子、15b……ベース端
子、15c……エミッタ端子、16……VCCA電源配線、16a…
…VCCA電源端子、17……VCCB電源配線、17a……VCCB電
源端子、18……VEE電源配線（第２層）、18a……VEE電
源端子、18b……VEE電源配線（第１層）、19……静電保
護素子、19a〜19c……静電保護素子の端子、21……第１
層配線、22……第２層配線、23、24……信号配線（第１
層）。
図、第２図は、この実施例に用いられる出力バッファの
回路図、第３図は、第１図の出力バッファ部分のレイア
ウト図、第４図は、第１図の入力バッファ部分のレイア
ウト図、第５図は、従来例のチップレイアウト図、第６
図は、第５図の出力バッファ部分のレイアウト図であ
る。 11……チップ、11a……チップ縁端、 12……内部セル領域、13……入出力レベル変換セル、14
……入出力パッド、14a……電源パッド、15……出力ト
ランジスタ、15a……コレクタ端子、15b……ベース端
子、15c……エミッタ端子、16……VCCA電源配線、16a…
…VCCA電源端子、17……VCCB電源配線、17a……VCCB電
源端子、18……VEE電源配線（第２層）、18a……VEE電
源端子、18b……VEE電源配線（第１層）、19……静電保
護素子、19a〜19c……静電保護素子の端子、21……第１
層配線、22……第２層配線、23、24……信号配線（第１
層）。
Claims (1)
- 【請求項１】半導体基板と、該半導体基板上に絶縁層を
介してチップ縁端からチップ内側に向って順に配置され
た第１、第２および第３の電源配線と、前記第３の電源
配線よりチップ内側に配置された内部セルと、第２およ
び第３の電源配線下の半導体基板内に配列された複数の
入出力レベル変換セルと、前記第１および第２の電源配
線間の半導体基板上にこれらの電源配線と重なることな
く形成された複数の入出力パッドと、前記第１および第
２の電源配線間の半導体基板内に前記各電源配線と重な
ることなくかつ前記入出力パッドに隣接して形成された
複数の出力トランジスタと、前記第１の電源配線下の半
導体基板内に形成された静電保護素子とを具備したこと
を特徴とするECL半導体集積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1362089A JPH0831528B2 (ja) | 1989-01-23 | 1989-01-23 | Ｅｃｌ半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1362089A JPH0831528B2 (ja) | 1989-01-23 | 1989-01-23 | Ｅｃｌ半導体集積回路装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02194548A JPH02194548A (ja) | 1990-08-01 |
| JPH0831528B2 true JPH0831528B2 (ja) | 1996-03-27 |
Family
ID=11838275
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1362089A Expired - Lifetime JPH0831528B2 (ja) | 1989-01-23 | 1989-01-23 | Ｅｃｌ半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0831528B2 (ja) |
-
1989
- 1989-01-23 JP JP1362089A patent/JPH0831528B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH02194548A (ja) | 1990-08-01 |
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