KR20130032702A - 비교회로 및 이를 이용한 임피던스 교정회로. - Google Patents

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Abstract

비교회로는 기준전압에 응답하여 비교기의 오프셋 정보를 저장하고, 상기 오프셋 정보를 토대로 상기 기준전압 및 패드전압을 비교하여 제1 노드를 구동하는 오프셋제거부; 및 상기 제1 노드의 신호를 버퍼링하여 비교신호를 출력하는 비교신호출력부를 포함한다.

Description

비교회로 및 이를 이용한 임피던스 교정회로.{COMPARISION CIRUIT AND IMPEDANCE CALIBRAION CIRCUIT}
본 발명은 집적회로에 관한 것으로, 좀 더 구체적으로는 비교회로 및 이를 이용한 임피던스 교정회로에 관한 것이다.
집적회로의 수신단 또는 송신단에는 전송 채널의 특성 임피던스와 동일한 저항값을 가지는 터미네이션 저항이 연결된다. 터미네이션 저항은 수신단 또는 송신단의 임피던스와 전송 채널의 특성 임피던스를 매칭시켜, 전송 채널을 통하여 전송되는 신호들의 반사를 억제한다. 종래의 터미네이션 저항은 반도체 칩의 외부에 설치되었으나, 최근에는 터미네이션 저항이 반도체 칩의 내부에 설치되는 형태의 온다이 터미네이션(ODT)회로가 주로 사용되고 있다. 온다이 터미네이션회로는 온/오프 동작에 의해 내부에 흐르는 전류를 제어하는 스위칭회로를 포함하기 때문에, 칩 외부에 설치된 터미네이션 저항에 비하여 소모 전력이 더 작다. 온다이 터미네이션회로는 PVT(Process, Voltage, Temperature: 프로세스, 전압 , 온도)조건이 변함에 따라 그 저항값이 변하기 때문에, 사용하기에 앞서 임피던스 교정(ZQ Calivration)회로를 적용하여 ODT 회로의 저항값을 교정하는 과정을 수행한다.
임피던스 교정회로는 ZQ 패드에 연결된 외부저항의 저항값과 기준전압을 비교하는 비교기를 구비하여 온다이 터미네이션회로의 저항값을 교정하기 위한 풀-업코드 및 풀-다운코드를 생성한다. 여기서, ZQ 패드에 연결된 외부저항은 PVT 조건 변화에 관계없이 일정한 저항값(일반적으로 240Ω)을 갖는다.
한편, 비교기는 앞서 살펴본 임피던스 교정회로뿐만 아니라 집적회로 전반에 사용되는데, 입력전압들을 비교하여 논리레벨을 출력하는 동작을 수행한다. 그런데, 웨이퍼 제조 공정 중 비교기에 발생된 오프셋(off-set)은 비교기의 입력전압들을 비교하는 동작에 오류를 야기한다. 더욱이, 오프셋이 발생된 비교기를 임피던스 교정회로에 사용하는 경우 임피던스 미스매칭(Impedance mismatching)이 발생하여 데이터의 고속전송이 어려워지고, 출력되는 데이터에 왜곡이 발생된다.
본 발명은 오프셋을 제거할 수 있도록 한 비교회로 및 이를 이용한 임피던스 교정회로를 제공한다.
이를 위해 본 발명은 기준전압에 응답하여 비교기의 오프셋 정보를 저장하고, 상기 오프셋 정보를 토대로 상기 기준전압 및 패드전압을 비교하여 제1 노드를 구동하는 오프셋제거부; 및 상기 제1 노드의 신호를 버퍼링하여 비교신호를 출력하는 비교신호출력부를 포함하는 비교회로를 제공한다.
또한, 본 발명은 제1 내지 제3 구간신호를 입력받아 기준전압과 패드전압을 비교하여 비교신호를 생성하는 비교회로; 및 상기 비교신호에 응답하여 온다이 터미네이션회로의 저항값을 교정하기 위한 코드를 카운팅하고, 상기 제1 내지 제3 구간신호를 생성하는 카운터를 포함하는 임피던스 교정회로를 제공한다.
본 발명에 의하면 오프셋의 발생을 막아 비교기의 동작 오류를 방지할 수 있는 효과가 있다.
또한, 본 발명에 의하면 임피던스 교정회로에서 비교기의 오프셋을 제거함으로써, 임피던스 미스매칭이 발생하는 것을 방지할 수 있는 효과도 있다.
도 1은 본 발명의 일 실시예에 따른 임피던스 교정회로의 구성을 도시한 블럭도이다.
도 2는 도 1에 도시된 임피던스 교정회로의 동작을 설명하기 위한 타이밍도이다.
도 3은 도 1에 도시된 임피던스 교정회로에 포함된 구간신호생성부의 일 실시예에 따른 회로도이다.
도 4는 도 3에 도시된 구간신호생성부의 동작을 설명하기 위한 타이밍도이다.
도 5는 도 1에 도시된 임피던스 교정회로에 포함된 비교회로의 일 실시예에 따른 회로도이다.
도 1은 본 발명의 일 실시예에 따른 임피던스 교정회로의 구성을 도시한 블럭도이다.
도 1에 도시된 바와 같이, 본 실시예에 따른 임피던스 교정회로는 비교회로(1) 및 카운터(2)를 포함한다. 카운터(2)는 시프팅부(21), 클럭생성부(22), 코드생성부(23), 코드제어부(24) 및 구간신호생성부(25)를 포함한다.
비교회로(1)는 제1 내지 제3 구간신호(PD<1:3>)에 응답하여 기준전압(VREF)과 외부저항이 연결된 ZQ 패드의 패드전압(ZQPAD)을 비교하여 비교신호(COM)를 생성한다. 본 실시예에 있어, 비교신호(COM)는 패드전압(ZQPAD)이 기준전압(VREF)보다 높은 레벨인 경우 로직로우레벨이고, 패드전압(ZQPAD)이 기준전압(VREF)보다 낮은 레벨인 경우 로직하이레벨로 생성된다. 비교신호(COM)의 로직레벨은 실시예에 따라 다양하게 설정할 수 있다. 비교회로(1)는 기준전압(VREF)과 패드전압(ZQPAD)을 비교하는 OP-AMP로 형성된 비교기(미도시)를 포함한다. 비교기의 오프셋은 비교회로(1)가 제1 내지 제3 구간신호(PD<1:3>)에 응답하여 동작하는 과정 중에 제거된다. 비교기의 오프셋을 제거하기 위한 비교회로(1)의 구성 및 동작은 도 5를 참고하여 후술한다.
시프팅부(21)는 비교신호(COM)를 버퍼링하여 제1 감지신호(DET1)를 생성하고, 비교신호(COM)를 클럭신호(CLK)의 한주기 구간만큼 시프팅하여 제2 감지신호(DET2)를 생성한다. 시프팅부(21)에서 제2 감지신호(DET2)를 생성하기 위해 비교신호(COM)를 시프팅하는 구간은 실시예에 따라 다양하게 설정할 수 있다.
클럭생성부(22)는 제1 감지신호(DET1) 및 제2 감지신호(DET2)의 레벨이 동일한 구간에서 클럭신호(CLK)를 버퍼링하여 토글링클럭(TOG_CLK)으로 출력한다.
코드생성부(23)는 토글링클럭(TOG_CLK)의 펄스가 입력될 때마다 제1 감지신호(DET1)의 레벨에 따라 제1 내지 제3 코드(PCODE<1:3>)의 비트수를 증가시키거나 감소시키기 위한 제1 내지 제3 토글링코드(TC<1:3>)를 생성한다.
코드제어부(24)는 제1 내지 제3 토글링코드(TC<1:3>)에 따라 제1 내지 제3 코드(PCODE<1:3>)를 제어한다. 좀 더 구체적으로, 코드제어부(24)는 제1 토글링코드(TC<1>)의 펄스가 입력되는 경우 제1 코드(PCODE<1>)의 레벨을 반전시키고, 제2 토글링코드(TC<2>)의 펄스가 입력되는 경우 제2 코드(PCODE<2>)의 레벨을 반전시키며, 제3 토글링코드(TC<3>)의 펄스가 입력되는 경우 제3 코드(PCODE<3>)의 레벨을 반전시킨다. 여기서, 제1 내지 제3 코드(PCODE<1:3>)는 온다이 터미네이션회로의 저항값을 교정하기 위한 신호로, 특히, 온다이 터미네이션회로의 풀-업 구동력을 조절하는 신호이다. 구간신호생성부(25)의 구체적인 구성 및 동작은 도 3 및 도 4를 참고하여 후술한다.
이와 같이 구성된 임피던스 교정회로의 동작을 도 2를 참고하여 구체적으로 살펴보면 다음과 같다. 본 실시예의 임피던스 교정회로는 교정인에이블신호(CALEN)가 로직하이레벨로 인에이블되는 구간에서 온다이 터미네이션회로의 저항값을 교정하는 동작을 수행한다.
이하, 패드전압(ZQPAD)이 기준전압(VREF)보다 높은 레벨을 갖는 t1~t3 구간에서 임피던스 교정회로의 동작을 살펴본다.
우선, t1~t3 구간에서 비교회로(1)에서 출력되는 비교신호(COM)는 로직로우레벨이므로, 시프팅부(21)에서 출력되는 제1 감지신호(DET1)는 t1~t3 구간에서 로직로우레벨을 갖고, 제2 감지신호(DET2)는 t2~t3 구간에서 로직로우레벨을 갖는다.
다음으로, 클럭생성부(22)는 제1 감지신호(DET1) 및 제2 감지신호(DET2)의 레벨이 로직로우레벨로 동일한 t2~t3 구간에서 클럭신호(CLK)를 버퍼링하여 토글링클럭(TOG_CLK)으로 출력한다.
다음으로, 코드생성부(23)는 토글링클럭(TOG_CLK)의 2번 펄스가 입력될 때 로직로우레벨의 제1 감지신호(DET1)에 따라 '1, 1, 1'로 설정된 제1 내지 제3 코드(PCODE<1:3>)의 비트수를 1 비트만큼 감소시키기 위해 제1 토글링코드(TC<1>)의 펄스를 생성한다. 또한, 코드생성부(23)는 토글링클럭(TOG_CLK)의 3번 펄스가 입력될 때 로직로우레벨의 제1 감지신호(DET1)에 따라 '0, 1, 1'로 설정된 제1 내지 제3 코드(PCODE<1:3>)의 비트수를 1 비트만큼 감소시키기 위해 제1 및 제2 토글링코드(TC<1:2>)의 펄스를 생성한다.
이때, 코드제어부(24)는 토글링클럭(TOG_CLK)의 2번 펄스가 입력될 때 생성된 제1 토글링코드(TC<1>)의 펄스에 따라 제1 코드(PCODE<1>)의 레벨을 반전시킨다. 따라서, '1, 1, 1'로 설정된 제1 내지 제3 코드(PCODE<1:3>)의 비트수는 '0, 1, 1'로 1 비트만큼 감소된다. 또한, 코드제어부(24)는 토글링클럭(TOG_CLK)의 3번 펄스가 입력될 때 생성된 제1 및 제2 토글링코드(TC<1:2>)의 펄스에 따라 제1 및 제2 코드(PCODE<1:2>)의 레벨을 반전시킨다. 따라서, '0, 1, 1'로 설정된 제1 내지 제3 코드(PCODE<1:3>)의 비트수는 '1, 0, 1'로 1 비트만큼 감소된다.
이하, 패드전압(ZQPAD)이 기준전압(VREF)보다 낮은 레벨을 갖는 t3~t5 구간에서 임피던스 교정회로의 동작을 살펴본다.
우선, t3~t5 구간에서 비교회로(1)에서 출력되는 비교신호(COM)는 로직하이레벨이므로, 시프팅부(21)에서 출력되는 제1 감지신호(DET1)는 t3~t5 구간에서 로직하이레벨을 갖고, 제2 감지신호(DET2)는 t4~t5 구간에서 로직하이레벨을 갖는다.
다음으로, 클럭생성부(22)는 제1 감지신호(DET1) 및 제2 감지신호(DET2)의 레벨이 로직로우레벨로 동일한 t4~t5 구간에서 클럭신호(CLK)를 버퍼링하여 토글링클럭(TOG_CLK)으로 출력한다.
다음으로, 코드생성부(23)는 토글링클럭(TOG_CLK)의 5번 펄스가 입력될 때 로직하이레벨의 제1 감지신호(DET1)에 따라 '1, 0, 1'로 설정된 제1 내지 제3 코드(PCODE<1:3>)의 비트수를 1 비트만큼 증가시키기 위해 제1 및 제2 토글링코드(TC<1:2>)의 펄스를 생성한다. 또한, 코드생성부(23)는 토글링클럭(TOG_CLK)의 6번 펄스가 입력될 때 로직로우레벨의 제1 감지신호(DET1)에 따라 '0, 1, 1'로 설정된 제1 내지 제3 코드(PCODE<1:3>)의 비트수를 1 비트만큼 증가시키기 위해 제1 토글링코드(TC<1>)의 펄스를 생성한다.
이때, 코드제어부(24)는 토글링클럭(TOG_CLK)의 5번 펄스가 입력될 때 생성된 제1 및 제2 토글링코드(TC<1:2>)의 펄스에 따라 제1 및 제2 코드(PCODE<1:2>)의 레벨을 반전시킨다. 따라서, '1, 0, 1'로 설정된 제1 내지 제3 코드(PCODE<1:3>)의 비트수는 '0, 1, 1'로 1 비트만큼 증가된다. 또한, 코드제어부(24)는 토글링클럭(TOG_CLK)의 6번 펄스가 입력될 때 생성된 제1 토글링코드(TC<1>)의 펄스에 따라 제1 코드(PCODE<1>)의 레벨을 반전시킨다. 따라서, '0, 1, 1'로 설정된 제1 내지 제3 코드(PCODE<1:3>)의 비트수는 '1, 1, 1'로 1 비트만큼 증가된다.
도 3은 도 1에 도시된 임피던스 교정회로에 포함된 구간신호생성부의 일 실시예에 따른 회로도이다.
도 3에 도시된 바와 같이, 본 실시예에 따른 구간신호생성부(25)는 제1 토글링코드(TC<1>)를 반전버퍼링하여 제1 반전토글링코드(TCB<1>)를 생성하는 인버터(IV21)와, 제1 토글링코드(TC<1>)의 펄스폭보다 제1 지연구간(td1)만큼 큰 펄스폭을 갖는 제1 펄스신호(PUL1)를 생성하는 제1 구간조절부(251)와, 제1 펄스신호(PUL1)를 입력받아 제1 토글링코드(TC<1>)의 펄스폭보다 제2 지연구간(td2)만큼 큰 펄스폭을 갖는 제2 펄스신호(PUL2)를 생성하는 제2 구간조절부(252)와, 제2 펄스신호(PUL2)를 입력받아 제1 토글링코드(TC<1>)의 펄스폭보다 제3 지연구간(td3)만큼 큰 펄스폭을 갖는 제3 펄스신호(PUL3)를 생성하는 제3 구간조절부(253)와, 제1 펄스신호(PUL1)와 제1 반전토글링코드(TCB<1>)를 입력받아 제1 구간신호(PD<1>)를 생성하는 앤드게이트(AND21)와, 제2 펄스신호(PUL2)와 제1 반전토글링코드(TCB<1>)를 입력받아 제3 구간신호(PD<3>)를 생성하는 앤드게이트(AND22)와, 제3 펄스신호(PUL3)와 제1 반전토글링코드(TCB<1>)를 입력받아 제2 구간신호(PD<2>)를 생성하는 앤드게이트(AND23)를 포함한다.
이와 같이 구성된 구간신호생성부(25)에서 생성되는 제1 내지 제3 구간신호(PD<1:3>)의 인에이블구간은 서로 다르게 설정된다. 도 4를 참고하면, 제1 내지 제3 구간신호(PD<1:3>)는 tB시점에서 모두 인에이블되지만 제1 구간신호(PD<1>)는 tC 시점에서 디스에이블되고, 제2 구간신호(PD<2>)는 tD 시점에서 디스에이블되며, 제3 구간신호(PD<3>)는 tE 시점에서 디스에이블된다. 즉, 제1 구간신호(PD<1>)의 인에이블구간이 가장 짧게 형성되고, 제2 구간신호(PD<2>)의 인에이블구간이 가장 길게 형성된다.
도 5는 도 1에 도시된 임피던스 교정회로에 포함된 비교회로의 일 실시예에 따른 회로도이다.
도 5에 도시된 바와 같이, 본 실시예에 따른 비교회로(1)는 오프셋제거부(11) 및 비교신호출력부(12)를 포함한다.
오프셋제거부(11)는 제2 구간신호(PD<2>)에 응답하여 패드전압(ZQPAD) 또는 기준전압(VREF)을 선택적으로 노드(nd1)로 전달하는 전달소자들(T11, T12)로 구성된 선택전달부(111)와, 노드(nd1) 및 노드(nd2) 사이에 연결된 커패시터(C11)와, 노드(nd2)의 신호와 기준전압(VREF)을 비교하여 노드(nd3)로 출력하는 비교기(112)와, 제1 구간신호(PD<1>)에 응답하여 노드(nd3)의 신호를 노드(nd2)로 전달하는 전달소자(T13)로 구성된다.
비교신호출력부(12)는 노드(nd3) 및 노드(nd4) 사이에 연결된 커패시터(C12)와, 노드(nd4)의 신호를 반전버퍼링하여 노드(nd5)로 출력하는 인버터(IV11)와, 제3 구간신호(PD<3>)에 응답하여 노드(nd4)의 신호를 노드(nd4)로 전달하는 전달소자(T14)와, 노드(nd5)의 신호를 반전버퍼링하여 비교신호(COM)로 출력하는 인버터(IV12)로 구성된다.
이와 같이 구성된 비교회로(1)의 동작을 도 4에 도시된 인에이블구간을 갖는 제1 내지 제3 구간신호(PD<1:3>)가 입력되는 경우를 가정하여 살펴보면 다음과 같다.
우선, tB~tC 구간에서 제1 내지 제3 구간신호(PD<1:3>)는 모두 로직하이레벨로 인에이블되므로, 전달소자(T12, T13, T14)는 턴온되고, 전달소자(T11)는 턴오프된다. 노드(nd1)은 턴온된 전달소자(T12)에 의해 기준전압(VREF)이 전달된다. 노드(nd2)는 노드(nd3)에 연결되면 노드(nd2)의 전압은 기준전압(VREF)과 동일한 레벨로 설정된다. 이는 OP-AMP로 형성된 비교기(112)의 출력신호가 음의 입력단에 입력되면(부궤환 발생) 비교기(112)의 양의 입력단과 음의 입력단으로 입력되는 신호의 레벨이 동일해야 하기 때문이다. 그런데, 비교기(112)에 오프셋이 있는 경우에는 노드(nd2)의 전압은 기준전압(VREF)과 △V만큼 차이가 발생된다. 여기서, △V는 비교기(112)의 오프셋에 의해 발생되는 양의 입력단과 음의 입력단으로 입력되는 신호 간의 레벨 차이이다. 노드(nd4)는 인버터(IV11)에 발생된 피드백 경로에 의해 논리레벨의 중간레벨레벨로 프리차지된다.
다음으로, tC~tD 구간에서 제1 구간신호(PD<1>)는 로직로우레벨로 디스에이블되고, 제2 내지 제3 구간신호(PD<2:3>)는 로직하이레벨로 인에이블되므로, 전달소자(T12, T14)는 턴온되고, 전달소자(T11, T13)는 턴오프된다. 턴오프된 전달소자(T13)에 의해 노드(nd2)는 플로팅(floating) 상태가 되므로, 커패시터(C11)는 노드(nd1) 및 노드(nd2)의 전압차, 즉, △V를 오프셋 정보로 저장하는 저장소자로 동작한다.
다음으로, tD~tE 구간에서 제1 구간신호(PD<1>) 및 제3 구간신호(PD<3>)는 로직로우레벨로 디스에이블되고, 제2 구간신호(PD<2>)만 로직하이레벨로 인에이블되므로, 전달소자(T12)는 턴온되고, 전달소자(T11, T13, T14)는 턴오프된다. 턴오프된 전달소자(T14)에 의해 노드(nd4)는 플로팅(floating) 상태가 되어 프리차지된 레벨을 유지한다.
다음으로, tE 시점 이후의 구간에서 제1 내지 제3 구간신호(PD<1:3>)가 모두 로직로우레벨로 디스에이블되므로, 전달소자(T11)는 턴온되고, 전달소자(T12, T13, T14)는 모두 턴오프된다. 턴온된 전달소자(T11)에 의해 패드전압(ZQPAD)이 노드(nd1)에 전달되므로, 노드(nd1)의 전압은 기준전압(VREF)과 패드전압(ZQPAD)의 레벨차의 절대값만큼 변하게 된다. 이때, 커패시터(C11)는 노드(nd1) 및 노드(nd2) 사이에서 커플링소자로 동작하므로, 노드(nd2)도 노드(nd1)과 동일하게 기준전압(VREF)과 패드전압(ZQPAD)의 레벨차의 절대값만큼 레벨이 변하게 된다. 따라서, 비교기(112)는 오프셋에 관계없이 패드전압(ZQPAD)과 기준전압(VREF)의 레벨을 비교하여 논리레벨을 출력할 수 있게 된다. 즉, 비교기(112)는 패드전압(ZQPAD)이 기준전압(VREF)보다 높은 레벨인 경우 로직로우레벨을 노드(nd3)으로 출력하고, 패드전압(ZQPAD)이 기준전압(VREF)보다 낮은 레벨인 경우 로직하이레벨을 노드(nd3)으로 출력한다. 커패시터(C12)는 노드(nd3) 및 노드(nd4) 사이에서 커플링소자로 동작하므로, 노드(nd4)도 노드(nd3)과 동일하게 레벨이 변화하는데, 이때 노드(nd4)는 로직하이레벨과 로직로우레벨의 중간레벨레벨로 프리차지된 상태이므로 비교신호출력부(12)는 노드(nd3)의 논리레벨을 빠른 속도로 비교신호(COM)로 출력할 수 있다.
이상 살펴본 비교회로(1)는 비교기(112)에 발생된 오프셋을 제거하고 패드전압(ZQPAD)과 기준전압(VREF)의 레벨을 비교하여 비교신호(COM)를 생성한다. 따라서, 패드전압(ZQPAD)과 기준전압(VREF)의 레벨을 비교하는데 있어 오프셋에 따른 오류가 발생되지 않는다. 아울러, 본 실시예의 비교회로(1)를 임피던스 교정회로에 적용하는 경우 오프셋에 따른 임피던스 미스매칭이 발생되지 않아 고속전송이 가능해지고, 데이터 왜곡이 발생되는 것을 방지할 수 있다.
1: 비교회로 11: 오프셋제거부
12: 비교신호출력부 2: 카운터
21: 시프팅부 22: 클럭생성부
23: 코드생성부 24: 코드제어부
25: 구간신호생성부

Claims (23)

  1. 기준전압에 응답하여 비교기의 오프셋 정보를 저장하고, 상기 오프셋 정보를 토대로 상기 기준전압 및 패드전압을 비교하여 제1 노드를 구동하는 오프셋제거부; 및
    상기 제1 노드의 신호를 버퍼링하여 비교신호를 출력하는 비교신호출력부를 포함하는 비교회로.
  2. 제 1 항에 있어서, 상기 오프셋제거부는 상기 기준전압과 제2 노드의 전압을 비교하여 상기 제1 노드로 출력하는 비교기를 포함하는 비교회로.
  3. 제 2 항에 있어서, 상기 오프셋제거부는 제1 구간에서 상기 제1 노드의 신호를 상기 제2 노드로 전달하고, 상기 기준전압을 제3 노드로 전달하며, 상기 제2 노드와 상기 제3 노드의 전압차를 상기 오프셋 정보로 저장하는 비교회로.
  4. 제 3 항에 있어서, 상기 오프셋제거부는 상기 제2 노드와 상기 제3 노드 사이에 연결되어 상기 오프셋 정보를 저장하는 저장소자를 더 포함하는 비교회로.
  5. 제 3 항에 있어서, 상기 오프셋제거부는 상기 제1 구간에서 상기 제1 노드의 신호를 상기 제2 노드로 전달하는 전달소자를 더 포함하는 비교회로.
  6. 제 3 항에 있어서, 상기 오프셋제거부는 제2 구간이 종료된 시점부터 상기 패드전압을 상기 제3 노드로 전달하는 비교회로.
  7. 제 1 항에 있어서, 상기 비교신호출력부는 제3 구간에서 제4 노드를 프리차지하고, 상기 제3 구간이 종료되는 시점부터 상기 제4 노드의 신호를 버퍼링하여 출력하는 비교회로.
  8. 제 7 항에 있어서, 상기 비교신호출력부는 상기 제4 노드와 제5 노드 사이에 연결된 커플링소자를 포함하는 비교회로.
  9. 제1 내지 제3 구간신호를 입력받아 기준전압과 패드전압을 비교하여 비교신호를 생성하는 비교회로; 및
    상기 비교신호에 응답하여 온다이 터미네이션회로의 저항값을 교정하기 위한 코드를 카운팅하고, 상기 제1 내지 제3 구간신호를 생성하는 카운터를 포함하는 임피던스 교정회로.
  10. 제 9 항에 있어서, 상기 제1 구간신호는 제1 구간동안 인에이블되고, 제2 구간신호는 제2 구간동안 인에이블되며, 제3 구간신호는 제3 구간동안 인에이블되되, 상기 3 구간은 상기 제1 구간보다 늦게 종료되고, 상기 제2 구간은 상기 제3 구간보다 늦게 종료되는 임피던스 교정회로.
  11. 제 9 항에 있어서, 상기 카운터는
    상기 비교신호를 버퍼링하여 제1 감지신호를 생성하고, 상기 비교신호를 클럭신호에 동기하여 시프팅하여 제2 감지신호를 생성하는 시프팅부;
    제1 및 제2 감지신호에 응답하여 상기 클럭신호를 버퍼링하여 토글링클럭으로 생성하는 클럭생성부;
    상기 제1 감지신호 및 상기 코드에 응답하여 토글링코드를 생성하는 코드생성부;
    상기 토글링코드에 응답하여 상기 코드를 제어하는 코드제어부; 및
    상기 토글링코드에 응답하여 상기 제1 내지 제3 구간신호를 생성하는 구간신호생성부를 포함하는 임피던스 교정회로.
  12. 제 11 항에 있어서, 상기 클럭생성부는 상기 제1 및 제2 감지신호의 레벨이 동일한 구간에서 상기 클럭신호를 버퍼링하여 상기 토글링클럭으로 출력하는 임피던스 교정회로.
  13. 제 11 항에 있어서, 상기 제1 감지신호는 상기 패드전압이 상기 기준전압보다 높은 레벨인 경우 제1 레벨이고, 상기 패드전압이 상기 기준전압보다 작은 레벨인 경우 제2 레벨인 임피던스 교정회로.
  14. 제 13 항에 있어서, 상기 코드생성부는 상기 제1 감지신호가 상기 제1 레벨인 경우 상기 코드의 비트수를 감소시키기 위한 상기 토글링클럭을 생성하고, 상기 제2 감지신호가 상기 제2 레벨인 경우 상기 코드의 비트수를 증가시키기 위한 상기 토글링클럭을 생성하는 임피던스 교정회로.
  15. 제 13 항에 있어서, 상기 코드제어부는 제1 토글링코드에 응답하여 제1 코드의 레벨을 반전시키고, 제2 토글링코드에 응답하여 제2 코드의 레벨을 반전시키는 임피던스 교정회로.
  16. 제 9 항에 있어서, 상기 비교회로는
    기준전압에 응답하여 비교기의 오프셋 정보를 저장하고, 상기 오프셋 정보를 토대로 상기 기준전압 및 패드전압을 비교하여 제1 노드를 구동하는 오프셋제거부; 및
    상기 제1 노드의 신호를 버퍼링하여 비교신호를 출력하는 비교신호출력부를 포함하는 임피던스 교정회로.
  17. 제 16 항에 있어서, 상기 오프셋제거부는 상기 기준전압과 제2 노드의 전압을 비교하여 상기 제1 노드로 출력하는 비교기를 포함하는 임피던스 교정회로.
  18. 제 17 항에 있어서, 상기 오프셋제거부는 상기 제1 구간신호가 인에이블되는 경우 상기 제1 노드의 신호를 상기 제2 노드로 전달하고, 상기 기준전압을 제3 노드로 전달하며, 상기 제2 노드와 상기 제3 노드의 전압차를 상기 오프셋 정보로 저장하는 임피던스 교정회로.
  19. 제 18 항에 있어서, 상기 오프셋제거부는 상기 제2 노드와 상기 제3 노드 사이에 연결되어 상기 오프셋 정보를 저장하는 저장소자를 더 포함하는 임피던스 교정회로.
  20. 제 18 항에 있어서, 상기 오프셋제거부는 상기 제1 구간에서 상기 제1 노드의 신호를 상기 제2 노드로 전달하는 전달소자를 더 포함하는 임피던스 교정회로.
  21. 제 18 항에 있어서, 상기 오프셋제거부는 제2 구간신호가 디스에이블되는 경우 상기 패드전압을 상기 제3 노드로 전달하는 임피던스 교정회로.
  22. 제 16 항에 있어서, 상기 비교신호출력부는 제3 구간신호가 인에이블되는 경우 제4 노드를 프리차지하고, 상기 제3 구간신호가 디스에이블되는 경우 상기 제4 노드의 신호를 버퍼링하여 출력하는 임피던스 교정회로.
  23. 제 22 항에 있어서, 상기 비교신호출력부는 상기 제4 노드 및 제5 노드 사이에 연결된 커플링소자를 포함하는 임피던스 교정회로.
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