KR20090048888A - 반도체 메모리 장치의 듀티 보정 회로 - Google Patents

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Abstract

개시된 본 발명은 반도체 메모리 장치의 듀티 보정 회로로서, 입력 신호의 듀티를 감지하여 감지 신호로서 출력하는 듀티 감지부, 출력 신호에 응답하여 전압 레벨이 제어된 슬류 제어 신호를 출력하는 전압 제어부, 및 상기 감지 신호와 상기 슬류 제어 신호에 응답하여 전류 공급을 조절하여 상기 듀티가 보정된 상기 출력 신호를 출력하는 듀티 보정부를 포함한다.
듀티 보정 회로, 전류 제어

Description

반도체 메모리 장치의 듀티 보정 회로{Duty Cycle Correction Circuit of Semiconductor Memory Apparatus}
본 발명은 반도체 메모리 장치로서, 보다 구체적으로는 듀티 보정회로에 관한 것이다.
일반적으로 반도체 메모리 장치에 사용되는 클럭(Clock)의 듀티 비(Duty Ratio)는 50 %인 것이 가장 바람직하며, 듀티 비가 45% 또는 55% 정도인 클럭(Clock)을 사용하는 경우, 메모리 장치의 AC 파라미터에 나쁜 영향을 미치게 된다. ADC(Analog to Digital Converter)와 DDR_SDRAM(Double Data Rate_Synchronous Dynamic Random Access Memory)과 같은 고속 동작에서 클럭(Clock)은 라이징/폴링(Rising/Falling) 에지(Edge) 모두 이용되기 때문에 50%의 듀티 비를 유지해야 한다. 클럭 발생기에서 공급되는 클럭(Clock)은 주로 클럭 드라이버의 미스 매치(Mismatch)로 인해 듀티 비가 변할 수 있다. 이에 따라, 고속 동작에서 50%의 듀티 비를 만족해야 하는 클럭(Clock)의 생성을 위하여 듀티 보정 회로(Duty Cycle Correction Circuit)가 요구된다.
이하, 종래의 기술에 따른 반도체 메모리 장치의 듀티 보정 회로를 첨부된 도면을 참조하여 설명하면, 다음과 같다.
도 1은 종래의 기술에 따른 듀티 보정 회로의 블록도이다.
도 1을 참조하면, 종래의 듀티 보정 회로는 출력 신호(OUT,OUTB)의 듀티를 감지하여 듀티 보정 전압(VDCC,VDCCB)을 출력하는 차지 펌프(10), 입력 신호(IN,INB)와 상기 듀티 보정 전압(VDCC,VDCCB)에 응답하여 전압 레벨이 제어된 입력 전압(INDCC,INDCCB)을 출력하는 앰프(20), 및 상기 입력 전압(INDCC,INDCCB)을 버퍼링하여 출력 신호(OUT,OUTB)를 출력하는 출력 버퍼(30)를 포함한다.
상기 입력 신호(IN,INB)의 듀티 비가 50%를 만족한다면, 상기 차지 펌프(10)는 제거하여도 무관하다. 상기 입력 신호(IN,INB)의 듀티 비가 50%이면, 캐패시터로 구성된 상기 차지 펌프(10)의 충/방전량은 동일하기 때문에 상기 앰프(20)와 상기 출력 버퍼(30)에 아무런 영향을 주지 않는다. 상기 입력 신호(IN,INB)의 듀티 비가 어긋난 경우, 즉, 듀티 비가 50%를 초과하거나 미만이라고 가정한다. 상기 입력 신호(IN,INB)를 입력받는 상기 앰프(20)를 경유하여 상기 출력 버퍼(30)에서 출력된 출력 신호(OUT,OUTB) 또한 듀티 비에 상응하게 레벨이 변하게 된다. 상기 출력 신호(OUT,OUTB)를 상기 차지 펌프(10)에 입력하여 그 차이만큼 충/방전량이 조절된 듀티 보정 전압(VDCC,VDCCB)을 출력한다. 여기서, 상기 입력 신호(IN,INB)가 상기 출력 신호(OUT,OUTB)의 레벨에 동일한 영향을 미치므로, 상기 출력 신호(OUT,OUTB)를 상기 차지 펌프(10)에 피드백 시켜 상기 입력 신호(IN,INB)의 듀티 비를 보정하였다. 그러나, 상기 출력 신호(OUT,OUTB)를 피드백 시키지 않고, 상기 입력 신호(IN,INB)를 상기 차지 펌프(10)에 전달하여도 무관하다. 상기 앰프(20)는 상기 입력 신호(IN,INB)를 입력받고, 상기 듀티 보정 전압(VDCC,VDCCB)만큼 DC 옵셋으로 적용된 입력 전압(INDCC,INDCCB)을 출력한다. 상기 출력 버퍼(30)는 상기 입력 전압(INDCC,INDCCB)을 입력받아 버퍼링하여 듀티가 보정된 출력 신호(OUT,OUTB)를 출력한다.
도 2는 종래의 듀티 보정 회로의 타이밍도이다.
도 2를 참조하면, 입력 신호(IN,INB)의 듀티 비가 50% 미만인 경우, 상기 입력 전압(INDCC)은 50%의 듀티 비를 만족할 때보다 전류 공급 능력을 증가시켜 전위 레벨을 낮춤으로써, 듀티 비를 보정한다. 상기 듀티 비가 50% 초과인 경우, 상기 입력 전압(INDCC)은 50%의 듀티 비를 만족할 때보다 전류 공급 능력을 감소시켜 전위 레벨을 증가시킴으로써, 듀티 비를 보정한다. 상기 입력 전압(INDCC,INDCCB)을 풀 스윙(Full Swing)으로 버퍼링하여 상기 출력 신호(OUT,OUTB)를 출력한다.
상기와 같이 종래의 듀티 보정 회로는 상기 차지 펌프(10)와 상기 앰프(20)에 의해 그 성능이 좌우되며, 상기 차지 펌프(10)와 상기 앰프(20)는 많은 전력 소모를 발생시키고, 칩의 면적을 크게 차지하는 문제점이 발생한다. 그에 상응하는 초기 설계 비용이 증가하게 되고, 설계 기간 역시 길어지는 문제점 또한 발생한다.
본 발명에 따른 듀티 보정 회로는 소비 전력을 감소시키고, 칩 면적을 줄이는데 그 목적이 있다.
본 발명에 따른 반도체 메모리 장치의 듀티 보정 회로는 입력 신호의 듀티를 감지하여 감지 신호로서 출력하는 듀티 감지부, 출력 신호에 응답하여 전압 레벨이 제어된 슬류 제어 신호를 출력하는 전압 제어부, 및 상기 감지 신호와 상기 슬류 제어 신호에 응답하여 전류 공급을 조절하여 상기 듀티가 보정된 상기 출력 신호를 출력하는 듀티 보정부를 포함한다.
본 발명에 따른 반도체 메모리 장치의 듀티 보정 회로는 소비 전력이 감소시키고, 칩의 면적을 줄임으로써, 설계 비용을 감소시키고, 설계 기간을 단축시킬 수 있는 효과가 있다.
도 3은 본 발명에 따른 반도체 메모리 장치의 듀티 보정 회로이다.
종래의 기술에 따른 듀티 보정 회로는 차지 펌프를 통해 듀티 비의 에러만큼의 DC 전압으로 바꾸고, 상기 DC 전압을 상기 입력 신호에 대한 DC 옵셋으로 적용하여 출력 신호의 듀티 비를 보정하였다. 종래의 듀티 보정 회로는 전력 소모가 많고, 칩의 면적을 많이 차지하므로 설계 비용이나 설계 기간이 장기화되는 문제점이 발생하였다. 본 발명에서는 입력 신호의 듀티 비를 감지하여 상기 입력 신호의 폴링 구간에서의 제어 전압의 슬류를 조절하여 출력된 노드의 신호와 단순히 입력 신호를 반전 시켜 출력된 노드의 신호를 논리 조합하여 듀티 비가 보정된 출력 신호를 출력하는 회로를 구현하였다. 여기서, 상기 제어 전압은 상기 출력 신호를 피드백 시켜 캐패시터의 충/방전에 따라 레벨이 조절되고 그에 상응하게 슬류가 조절된다.
도 3을 참조하면, 본 발명에 따른 반도체 메모리 장치의 듀티 보정 회로는 입력 신호(IN,INB)의 듀티를 감지하여 감지 신호(DET)로서 출력하는 듀티 감지부(100), 출력 신호(OUT,OUTB)에 응답하여 전압 레벨이 제어된 슬류 제어 신호(Vc)를 출력하는 전압 제어부(200), 상기 감지 신호(DET)와 상기 슬류 제어 신호(Vc)에 응답하여 전류 공급을 조절하여 듀티가 보정된 상기 출력 신호를 출력하는 듀티 보정부(300)를 포함한다.
상기 듀티 보정부(300)는 상기 감지 신호(DET)와 상기 슬류 제어 신호(Vc)에 응답하여 전류 공급이 조절된 신호와 상기 감지 신호를 반전시켜 출력된 신호를 논리 조합하여 출력 신호(OUT,OUTB)를 출력한다. 상기 듀티 보정부(300)는 클럭 형태의 상기 입력 신호(IN)가 폴링 할 때, 상기 제 1 노드(N1)가 전원전압(VDD)레벨로 천이하는 슬류를 조절함으로써, 듀티를 보정할 수 있다. 상기 듀티 감지부(100)는 상기 입력 신호(IN,INB)의 듀티 비를 감지하여 듀티 비가 50% 미만인지 50% 초과인지를 판별한다. 상기 듀티 감지부(100)는 일반적으로 공지된 감지 회로를 모두 적용할 수 있다.
상기 전압 제어부(200)는 상기 출력 신호(OUT,OUTB)의 레벨에 따라 캐패시터(C)의 충/방전량에 따라 상기 슬류를 조절하기 위한 슬류 제어 신호(Vc)의 레벨을 조절할 수 있다.
도 4는 도 3에 도시한 전압 제어부의 회로도이다.
상기 전압 제어부(200)는 두개의 커런트 미러로 구성된 회로의 사이에 캐패시터를 연결함으로써, 상기 출력 신호(OUT,OUTB)의 레벨에 따라 충/방전되는 양을 조절할 수 있도록 구현하였다.
도 4를 참조하면, 상기 전압 제어부(200)는 상기 출력 신호(OUT,OUTB)에 응답하여 상기 제 1 노드(N1)의 전압 레벨을 풀다운 시키기 위한 풀다운 전류 제어부(210), 상기 출력 신호(OUT,OUTB)에 응답하여 상기 제 1 노드(N1)의 전압 레벨을 풀업 시키기 위한 풀업 전류 제어부(220), 상기 제 1 노드(N1)의 전압 레벨에 따라 충/방전하는 충방전부(230)을 포함하고, 상기 풀다운 전류 제어부(210)와 상기 풀업 전류 제어부(220)는 상기 출력 신호(OUT,OUTB)에 의해 선택적으로 활성화 된다.
상기 풀다운 전류 제어부(210)는 바이어스 전압(Vbias)에 의해 활성화되고, 상기 출력 신호(OUT,OUTB)에 의해 전류 공급이 전달 또는 차단되는 제 1 스위칭부(211), 및 상기 제 1 스위칭부(211)와 접지(VSS)단 사이에 전류 패스를 형성하여, 제 1 노드(N1)의 전류를 제어하는 전류 배출부(212)를 포함한다.
상기 제 1 스위칭부(211)는 게이트가 바이어스 전압(Vbias)을 입력받고 전원전압(VDD)단과 제 2 노드(N2) 사이에 연결된 제 1 NMOS 트랜지스터(NM1), 게이트가 출력 신호(OUT)를 입력받고 상기 제 2 노드(N2)와 접지(VSS)단 사이에 연결된 제 2 NMOS 트랜지스터(NM2), 및 게이트가 상기 출력 신호바(OUTB)를 입력받고, 드레인이 상기 제 2 노드(N2)와 연결된 제 3 NMOS 트랜지스터(NM3)를 포함한다.
상기 전류 배출부(212)는 커런크 미러의 형태로서 양쪽 노드로의 전류 공급을 동일하게 하기 위한 제 4 내지 제 7 NMOS 트랜지스터(NM4:NM7)를 포함한다.
상기 제 4 NMOS 트랜지스터(NM4)는 상기 제 3 NMOS 트랜지스터(NM3)의 소오스와 공통 연결된 드레인과 게이트를 포함한다. 상기 제 5 NMOS 트랜지스터(NM5)는 상기 제 4 NMOS 트랜지스터(NM4)의 게이트와 연결된 게이트, 상기 제 1 노드(N1)와 연결된 드레인을 포함한다. 상기 제 6 NMOS 트랜지스터(NM6)는 상기 제 4 NMOS 트랜지스터(NM4)의 소오스와 공통 연결된 드레인과 게이트, 및 접지(VSS)단과 연결된 소오스를 포함한다. 상기 제 7 NMOS 트랜지스터(NM7)는 상기 제 6 NMOS 트랜지스터(NM6)의 게이트와 공통 연결되고, 상기 제 5 NMOS 트랜지스터(NM5)의 소오스와 연결된 드레인, 및 접지(VSS)단과 연결된 소오스를 포함한다.
보다 구체적으로 설명하면, 상기 제 1 NMOS 트랜지스터(NM1)는 바이어스 전압(Vbias)을 입력 받기 때문에 항상 턴온되고, 전류를 공급하는 전류 원(Current Source)으로서의 역할을 수행한다. 상기 출력 신호(OUT)가 하이 레벨인 경우, 상기 제 2 NMOS 트랜지스터(NM2)가 턴온되고, 상기 제 3 NMOS 트랜지스터(NM3)가 턴오프되어, 상기 제 2 NMOS 트랜지스터(NM2)로의 전류 패스가 형성되어 전류가 배출 된다. 반대로, 상기 출력 신호바(OUTB)가 하이 레벨인 경우, 상기 제 2 NMOS 트랜지스터(NM2)는 턴오프 되고, 상기 제 3 NMOS 트랜지스터(NM3)는 턴온된다. 상기 제 3 NMOS 트랜지스터(NM3)를 경유하여 형성된 전류 패스는 상기 전류 배출부(212)로 전 달된다. 상기 전류를 제공받은 상기 제 4 내지 제 7 NMOS 트랜지스터(NM4:NM7)는 턴온되어 접지(VSS)단으로 전류를 배출하여 전원전압(VDD)단에서 상기 제 1 스위칭부(211) 및 전류 배출부(212)를 경유하여 접지(VSS)단으로의 전류 패스를 형성한다. 상기 제 1 노드(N1)에 저장된 전류 또한 상기 제 5 NMOS 트랜지스터(NM5)와 상기 제 7 NMOS 트랜지스터(NM7)을 통해 전류가 배출된다. 따라서, 상기 제 1 노드(N1)의 전위 레벨은 낮아진다.
상기 풀업 전류 제어부(220)는 상기 제 1 노드(N1)와 상기 제 4 노드(N4)로 동일한 전류를 공급하기 위한 전류 공급부(221), 및 상기 제 4 노드(N4)와 접지(VSS)단 사이의 전류 패스를 형성 또는 단절하는 제 2 스위칭부(222)를 포함한다.
상기 전류 공급부(221)는 커런트 미러의 구조를 가진 제 1 PMOS 트랜지스터(PM1) 내지 제 4 PMOS 트랜지스터(PM4)를 포함한다. 상기 제 1 PMOS 트랜지스터(PM1)는 전원전압(VDD)단과 연결된 소오스를 포함한다. 상기 제 2 PMOS 트랜지스터(PM2)는 상기 제 1 PMOS 트랜지스터(PM1)의 게이트와 공통 연결된 드레인과 게이트, 및 전원전압(VDD)단과 연결된 소오스를 포함한다. 상기 제 3 PMOS 트랜지스터(PM3)는 상기 제 1 NMOS 트랜지스터(NM1)의 드레인과 연결된 소오스, 및 상기 제 1 노드(N1)와 연결된 드레인을 포함한다. 상기 제 4 PMOS 트랜지스터(PM4)는 상기 제 3 NMOS 트랜지스터(NM3)의 게이트와 공통 연결된 드레인과 게이트, 및 상기 제 2 PMOS 트랜지스터(PM2)의 드레인과 연결된 소오스를 포함한다.
상기 제 2 스위칭부(222)는 상기 출력 신호(OUT,OUTB)를 입력받는 제 8 및 제 9 NMOS 트랜지스터(NM8,NM9), 및 바이어스 전압(Vbias)에 의해 활성화 되는 제 10 NMOS 트랜지스터(N10)를 포함한다.
상기 제 8 NMOS 트랜지스터(NM8)는 상기 출력 신호(OUT)를 입력받는 게이트, 상기 제 4 PMOS 트랜지스터(PM4)의 드레인과 연결된 드레인, 및 제 3 노드(N3)와 연결된 소오스를 포함한다. 상기 제 9 NMOS 트랜지스터(NM9)는 상기 출력 신호바(OUTB)를 입력받는 게이트, 전원전압(VDD)단과 연결된 드레인, 및 상기 제 3 노드(N3)와 연결된 소오스를 포함한다. 상기 제 10 NMOS 트랜지스터(NM10)는 바이어스 전압(Vbias)을 입력받는 게이트, 상기 제 3 노드(N3)와 연결된 드레인, 및 접지(VSS)단과 연결된 소오스를 포함한다.
보다 구체적으로 설명하면, 상기 출력 신호(OUT)가 로우 레벨인 경우, 상기 제 8 NMOS 트랜지스터(NM8)는 턴오프되고, 상기 제 9 NMOS 트랜지스터(NM9)는 턴온되어, 전류 패스가 전원전압(VDD)단에서 상기 제 9 NMOS 트랜지스터(NM9)를 경유하여 접지(VSS)단으로 형성된다. 상기 출력 신호(OUT)가 하이 레벨인 경우, 상기 제 8 NMOS 트랜지스터(NM8)는 턴온되고, 상기 제 9 NMOS 트랜지스터(NM9)는 턴오프된다. 이때, 상기 전류 공급부(221)와 접지(VSS)단 사이에 전류 패스가 형성된다. 상기 제 4 노드(N4)의 전위 레벨은 로우 레벨이 되고, 상기 제 4 노드(N4)의 신호를 입력받는 제 3 및 제 4 PMOS 트랜지스터(PM3,PM4)는 턴온된다. 상기 제 4 NMOS 트랜지스터(NM4)가 턴온됨에 따라 상기 제 5 노드(N5)의 전위 레벨은 로우 레벨이 된다. 상기 제 5 노드(N5)의 신호를 입력받는 제 1 및 제 2 PMOS 트랜지스터(PM1,PM2)는 턴온된다. 따라서, 상기 전원전압(VDD)단에서 상기 접지(VSS)단까지 의 전류 패스가 형성된다. 상기 제 1 노드(N1)에는 상기 제 1 및 제 3 PMOS 트랜지스터(PM3)를 경유하여 전달된 전류가 축적된다. 따라서, 상기 제 1 노드(N1)의 전위 레벨은 높아진다.
상기 충방전부(230)은 상기 제 1 노드(N1)의 전위 레벨에 따라 충/방전되는 캐패시터(C)를 구비한다. 상기 캐패시터(C)는 상기 제 1 노드(N1)의 전위 레벨이 높아지면, 전하를 계속 축적하여 충전되고, 상기 제 1 노드(N1)의 전위 레벨이 낮이지면, 저장된 전하를 접지(VSS)단으로 배출하여 방전된다. 따라서, 충방전량에 따라 상기 슬류 제어 신호(Vc)의 레벨이 결정된다.
따라서, 상기 전압 제어부(200)는 상기 출력 신호(OUT)가 하이 레벨인 경우, 상기 풀업 전류 제어부(220)를 활성화 시키고 상기 캐패시터(C)는 충전량이 방전량보다 많아져서 상기 슬류 제어 신호(Vc)의 전위레벨을 상승시킨다. 상기 출력 신호(OUT)가 로우 레벨인 경우, 상기 풀다운 전류 제어부(210)를 활성화 시키고, 상기 캐패시터(C)는 방전량이 충전량보다 많아져서 상기 슬류 제어 신호(Vc)의 전위 레벨을 하강시킨다.
도 5는 도 3에 도시한 듀티 보정부의 회로도이다.
상기 듀티 보정부(300)는 상기 슬류 제어 신호(Vc)에 따라 풀업 전류를 제어하여 상기 슬류 신호(Slew_S)가 하이 레벨로 천이할 때의 슬류를 조절하여 상기 출력 신호(OUT,OUTB)의 듀티를 보정할 수 있도록 구현하였다.
상기 듀티 보정부(300)는 상기 슬류 제어 신호(Vc)에 따라 전류 공급이 제어되고, 상기 감지 신호(DET)에 응답하여 전류 제공을 조절하여 슬류 신호(Slew_S)를 출력하는 슬류 제어부(310), 상기 감지 신호(DET)를 반전시킨 반전 신호(INV_S)를 출력하는 반전부(320), 및 상기 슬류 신호(Slew_S)와 상기 반전 신호(INV_S)를 논리 조합하여 출력 신호(OUT,OUTB)를 출력하는 신호 조합부(330)를 포함한다.
상기 슬류 제어부(310)는 상기 슬류 제어 신호(Vc)에 상응하게 전류의 양을 제어하는 제 11 NMOS 트랜지스터(NM11), 상기 감지 신호(DET)에 응답하여 전류의 제공을 조절하는 제 12 NMOS 트랜지스터(NM12) 및 제 5 PMOS 트랜지스터(PM5)를 포함한다.
상기 제 11 NMOS 트랜지스터(NM11)는 상기 슬류 제어 신호(Vc)을 입력 받는 게이트, 및 전원전압(VDD)단과 연결된 드레인을 포함한다. 상기 제 5 PMOS 트랜지스터(PM5)는 상기 감지 신호(DET)를 입력받는 게이트, 상기 제 11 NMOS 트랜지스터(NM11)와 연결된 소오스, 및 상기 슬류 신호(Slew_S)의 출력 노드와 연결된 드레인을 포함한다. 상기 제 12 NMOS 트랜지스터(NM12)는 상기 감지 신호(DET)를 입력받는 게이트, 상기 슬류 신호(Slew_S)의 출력 노드와 연결된 드레인, 및 접지(VSS)단과 연결된 소오스를 포함한다.
상기 슬류 제어부(310)는 상기 슬류 제어 신호(Vc)의 레벨에 따라 상기 슬류 신호(Slew_S)의 슬류가 제어된다. 상기 슬류 제어 신호(Vc)이 높다면, 상기 슬류 신호(Slew_S)의 출력 노드로의 전류 공급 속도가 증가하여 상기 슬류 신호(Slew_S)가 전원전압(VDD)레벨까지 도달하는 타이밍이 빨라진다. 상기 슬류 제어 신호(Vc)이 낮다면, 상기 슬류 신호(Slew_S)의 출력 노드로의 전류 공급 속도가 감소하여 상기 슬류 신호(Slew_S)가 전원전압(VDD)레벨까지 도달하는 타이밍이 느려진다.
상기 반전부(320)는 상기 감지 신호(DET)를 입력받는 제 6 PMOS 트랜지스터(PM6)와 제 13 NMOS 트랜지스터(NM13)를 포함한다. 상기 제 6 PMOS 트랜지스터(PM6)는 게이트가 상기 감지 신호(DET)를 입력받고, 전원전압(VDD)단과 제 6 노드(N6) 사이에 연결되고, 상기 제 13 NMOS 트랜지스터(NM13)는 게이트가 상기 감지 신호(DET)를 입력받고, 상기 제 6 노드(N6)와 상기 접지(VSS)단 사이에 연결된다.
상기 반전부(320)는 단지 상기 감지 신호(DET)를 반전 시킨 반전 신호(INV_S)를 상기 제 6 노드(N6)로 출력한다. 상기 감지 신호(DET)가 하이 레벨이면, 상기 제 13 NMOS 트랜지스터(NM13)가 턴온되어, 상기 로우 레벨의 반전 신호(INV_S)를 출력하고, 상기 감지 신호(DET)가 로우 레벨이면, 상기 제 6 PMOS 트랜지스터(PM6)가 턴온되어, 상기 하이 레벨의 반전 신호(INV_S)를 출력한다.
상기 신호 조합부(330)는 상기 슬류 신호(Slew_S)와 상기 반전 신호(INV_S)를 논리 조합하여 상기 출력 신호(OUT,OUTB)를 출력하는 낸드 게이트(ND)를 포함한다.
상기 낸드 게이트(ND)는 상기 슬류 신호(Slew_S)와 상기 반전 신호(INV_S)의 전위 레벨이 모두 하이 레벨인 경우, 상기 로우 레벨의 출력 신호(OUT)를 출력한다.
도 6은 본 발명에 따른 듀티 보정 회로의 타이밍도이다.
도 6을 참조하면, 입력 신호(IN)의 듀티 비가 어긋난 경우, 상기 입력 신호(IN)가 하이 레벨에서 로우 레벨로 천이할 경우, 상기 전압 제어부(200)의 슬류 제어 신호(Vc)의 전위 레벨이 낮아진다. 따라서, 슬류 신호(Slew_S)가 전원전 압(VDD)레벨까지 도달하는데 시간이 느려져서 슬류(Slew)가 완만해진다. 상기 반전 신호(INV_S)는 상기 입력 신호(IN)의 반전 레벨을 가지므로, 로우 레벨에서 하이 레벨로 천이한다. 상기 듀티 보정 회로는 상기 슬류 신호(Slew_S)와 상기 반전 신호(INV_S)를 논리 합하여 로우 레벨의 상기 출력 신호(OUT)를 출력한다.
본 발명에 따른 듀티 보정 회로는 상기 슬류 제어 신호(Vc)의 전위 레벨에 따라 상기 전류 제공이 조절된 슬류 신호(Slew_S)와 상기 감지 신호(DET)의 레벨을 반전 시킨 반전 신호(INV_S)를 조합하여, 상기 출력 신호(OUT)의 듀티 비를 조정할 수 있다. 종래의 듀티 보정 회로는 듀티를 보정하려면 일정한 고정 전류가 흐르게 되고, 차지 펌프(10)나 앰프(20)에 의해 많은 전력이 소비되고 칩 사이즈 또한 커지지만, 본 발명에 따른 듀티 보정 회로는 고정 전류가 없고, 신호의 일정한 마진을 판별하여 듀티를 보정하기 때문에 소비 전력이 작고 칩 사이즈가 작아 설계 비용이 감소하고, 설계 시간이 줄어든다.
본 발명이 속하는 기술분야의 당업자는 본 발명이 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시할 수 있으므로, 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해해야만 한다. 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.
도 1은 종래의 기술에 따른 듀티 보정 회로의 블록도,
도 2는 종래의 기술에 따른 듀티 보정 회로의 타이밍도,
도 3은 본 발명에 따른 반도체 메모리 장치의 듀티 보정 회로의 블록도,
도 4는 도 3에 도시한 전압 제어부의 회로도,
도 5는 도 4에 도시한 듀티 보정부의 회로도, 및
도 6은 본 발명에 따른 반도체 메모리 장치의 듀티 보정 회로의 타이밍도를 나타낸 것이다.
<도면의 주요 부분에 대한 부호의 설명>
10 : 차지 펌프 20 : 앰프
30 : 출력 버퍼 100 : 듀티 감지부
200 : 전압 제어부 210 : 풀다운 전류 제어부
220 : 풀업 전류 제어부 230 : 충방전부
300 : 듀티 보정부 310 : 슬류 제어부
320 : 반전부 330 : 신호 조합부

Claims (13)

  1. 입력 신호의 듀티를 감지하여 감지 신호로서 출력하는 듀티 감지부,
    출력 신호에 응답하여 전압 레벨이 제어된 슬류 제어 신호를 출력하는 전압 제어부, 및
    상기 감지 신호와 상기 슬류 제어 신호에 응답하여 전류 공급을 조절하여 상기 듀티가 보정된 상기 출력 신호를 출력하는 듀티 보정부를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 듀티 보정 회로.
  2. 제 1 항에 있어서,
    상기 전압 제어부는,
    상기 출력 신호에 응답하여 충/방전량에 따라 전압 레벨이 조절된 상기 슬류 제어 신호를 출력하는 것을 특징으로 하는 반도체 메모리 장치의 듀티 보정 회로.
  3. 제 2 항에 있어서,
    상기 전압 제어부는,
    상기 출력 신호가 디스에이블 되면, 방전량이 충전량보다 증가하여, 상기 슬류 제어 신호의 레벨을 증가시키고,
    상기 출력 신호가 인에이블 되면, 상기 충전량이 상기 방전량보다 증가하여 상기 슬류 제어 신호의 레벨을 감소시키는 것을 특징으로 하는 반도체 메모리 장치 의 듀티 보정 회로.
  4. 제 3 항에 있어서,
    상기 전압 제어부는,
    상기 출력 신호에 응답하여 제 1 노드의 전압 레벨을 풀다운 시키기 위한 풀다운 전류 제어부,
    상기 출력 신호에 응답하여 상기 제 1 노드의 전압 레벨을 풀업 시키기 위한 풀업 전류 제어부, 및
    상기 제 1 노드의 전압 레벨에 따라 충/방전하는 충방전부를 포함하고,
    상기 풀다운 전류 제어부와 상기 풀업 전류 제어부는 선택적으로 활성화 되는 것을 특징으로 하는 반도체 메모리 장치의 듀티 보정 회로.
  5. 제 4 항에 있어서,
    상기 풀다운 전류 제어부는,
    상기 출력 신호에 응답하여 전류 공급을 제공 또는 차단하는 제 1 스위칭부,
    및
    상기 제 1 스위칭부와 접지단 사이에 전류 패스를 형성하여, 상기 제 1 노드의 전류를 제어하는 전류 배출부를 포함하는 것을 특징을 하는 반도체 메모리 장치의 듀티 보정 회로.
  6. 제 4 항에 있어서,
    상기 풀업 전류 제어부는,
    상기 제 1 노드와 제 2 노드로 동일한 전류를 공급하기 위한 전류 공급부, 및
    상기 출력 신호에 응답하여 상기 제 2 노드와 접지단 사이의 전류 패스를 형성 또는 단절하는 제 2 스위칭부를 포함하는 것을 특징을 하는 반도체 메모리 장치의 듀티 보정 회로.
  7. 제 4 항에 있어서,
    상기 충방전부는,
    상기 제 1 노드의 전위 레벨에 응답하여 충/방전되는 것을 특징으로 하는 반도체 메모리 장치의 듀티 보정 회로.
  8. 제 7 항에 있어서,
    상기 충방전부는,
    캐패시터인 것을 특징으로 하는 반도체 메모리 장치의 듀티 보정 회로.
  9. 제 1 항에 있어서,
    상기 듀티 보정부는,
    상기 감지 신호와 상기 슬류 제어 신호에 응답하여 상기 전류 공급 능력이 조절된 슬류 신호와 상기 감지 신호를 반전시킨 반전 신호를 논리 조합하여 상기 출력 신호를 출력하는 것을 특징으로 하는 반도체 메모리 장치의 듀티 보정 회로.
  10. 제 9 항에 있어서,
    상기 듀티 보정부는,
    상기 슬류 제어 신호에 응답하여 전류 공급을 제어하고, 상기 감지 신호에 응답하여 전류 제공을 조절하여 상기 슬류 신호를 출력하는 슬류 제어부,
    상기 감지 신호를 반전시켜 상기 반전 신호를 출력하는 반전부, 및
    상기 슬류 신호와 상기 반전 신호를 논리 조합하여 상기 출력 신호를 출력하는 신호 조합부를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 듀티 보정 회로.
  11. 제 10 항에 있어서,
    상기 슬류 제어부는,
    상기 슬류 제어 신호의 전압 레벨이 낮아지면, 상기 슬류 신호가 전원전압레벨에 도달할 때까지의 타이밍이 느려지고,
    상기 슬류 제어 신호의 전압 레벨이 높아지면, 상기 슬류 신호가 전원전압레벨에 도달할 때까지의 타이밍이 빨라지는 것을 특징을 하는 반도체 메모리 장치의 듀티 보정 회로.
  12. 제 11 항에 있어서,
    상기 슬류 제어부는,
    게이트가 상기 슬류 제어 신호를 입력받고, 드레인이 전원전압단과 연결된 제 1 NMOS 트랜지스터,
    게이트가 상기 감지 신호를 입력받고, 소오스가 상기 제 1 NMOS 트랜지스터의 소오스와 연결되며, 드레인이 상기 슬류 신호의 출력 노드와 연결된 제 PNMOS 트랜지스터, 및
    게이트가 상기 감지 신호를 입력 받고, 드레인이 상기 슬류 신호의 출력 노드와 연결되며, 소오스가 접지단과 연결된 제 2 NMOS 트랜지스터를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 듀티 보정 회로.
  13. 제 10 항에 있어서,
    상기 신호 조합부는,
    낸드게이트인 것을 특징으로 하는 반도체 메모리 장치의 듀티 보정 회로.
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* Cited by examiner, † Cited by third party
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US8456212B2 (en) 2010-05-28 2013-06-04 Samsung Electronics Co., Ltd. Duty correcting circuit, delay-locked loop circuit including the circuit, and method of correcting duty
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