JP4428813B2 - アナログ出力回路 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
この発明はアナログ出力回路に関し、特に、入力されたアナログ電位と同じ電位を出力するアナログ出力回路に関する。
【０００２】
【従来の技術】
図１３は、従来の差動増幅器２０の構成を示す回路図である。図１３において、この差動増幅器２０は、定電流源２１、ＰチャネルＭＯＳトランジスタ２２，２３および抵抗素子２４，２５を含む。ＰチャネルＭＯＳトランジスタ２２と２３は同じサイズであり、抵抗素子２４と２５は同じ抵抗値を有する。
【０００３】
定電流源２１は、第１電源電位ＶＣＣのラインとノードＮ２１との間に接続される。ＰチャネルＭＯＳトランジスタ２２は、ノードＮ２１とＮ２２の間に接続され、そのゲートは反転入力端子２０ａに接続される。ＰチャネルＭＯＳトランジスタ２３は、ノードＮ２１とＮ２３の間に接続され、そのゲートは非反転入力端子２０ｂに接続される。抵抗素子２４，２５は、それぞれノードＮ２２，Ｎ２３と第２電源電位ＶＳＳのラインとの間に接続される。
【０００４】
定電流源２１の出力電流Ｉbは、ＰチャネルＭＯＳトランジスタ２２と２３に分流される。入力端子２０ａの電位ＶIN1と入力端子２０ｂの電位ＶIN2とが同一である場合は、ＰチャネルＭＯＳトランジスタ２２に流れる電流Ｉb1とＰチャネルＭＯＳトランジスタ２３に流れる電流Ｉb2とが同一になってノードＮ２２の電位ＶOUT1とノードＮ２３の電位ＶOUT2とは同一になる。したがって、差動増幅器２０の出力電圧ＶOUT＝ＶOUT1−ＶOUT2は０（Ｖ）となる。
【０００５】
また、入力電位ＶIN1が入力電位ＶIN2よりも低い場合は、Ｉb1がＩb2よりも大きくなり、ＶOUT1がＶOUT2よりも高くなる。したがって、出力電圧ＶOUTは正の電圧となる。また、入力電位ＶIN1が入力電位ＶIN2よりも高い場合は、Ｉb1がＩb2よりも小さくなり、ＶOUT1がＶOUT2よりも低くなる。したがって、出力電圧ＶOUTは負の電圧となる。この出力電圧ＶOUTは、入力電位差ＶIN2−ＶIN1を増幅した電圧となる。
【０００６】
しかし、このような差動増幅器２０では、ＰチャネルＭＯＳトランジスタ２２と２３のサイズに差があったり、抵抗素子２４と２５の抵抗値に差がある場合は、入力電位ＶIN1とＶIN2が等しいときでも出力電圧ＶOUTは０（Ｖ）にならない。このときの出力電圧は、オフセット電圧と呼ばれる。
【０００７】
図１４は、差動増幅器のオフセット電圧を補償するためのオフセット電圧補償機能を有する電圧フォロワ３０の構成を示す回路図である。このような電圧フォロワ３０は、たとえばEuro Display '96（p.247〜250）に開示されている。
【０００８】
図１４において、この電圧フォロワ３０は、差動増幅器３１、スイッチ３２〜３５、キャパシタ３６，３７、入力端子３８、および出力端子３９を含む。差動増幅器３１以外の素子３２〜３７はオフセット電圧補償回路を構成する。スイッチ３２は、差動増幅器３１の出力端子３１ｃと反転入力端子３１ａとの間に接続される。スイッチ３３，３４は、差動増幅器３１の出力端子３１ｃと非反転入力端子３１ｂとの間に直列接続される。スイッチ３５は、入力端子３８と差動増幅器３１の非反転入力端子３１ｂとの間に接続される。
【０００９】
キャパシタ３６は、スイッチ３３と３４の間のノードと差動増幅器３１の反転入力端子３１ａとの間に接続される。キャパシタ３６は、所定の容量値Ｃofを有し、差動増幅器３１のオフセット電圧Ｖofを電荷として保持する。キャパシタ３７は、差動増幅器３１の非反転入力端子３１ｂと第２電源電位ＶＳＳのラインとの間に接続される。キャパシタ３６は、所定の容量Ｃaを有し、入力電位ＶINを電荷として保持する。差動増幅器３１の出力端子３１ｃは、電圧フォロワ３０の出力端子３９に接続される。
【００１０】
次に、この電圧フォロワ３０の動作について説明する。ステップＳ１では、図１５に示すように、スイッチ３５がオンとなり、キャパシタ３７に入力電位ＶIN分の電荷Ｑa＝Ｃa・ＶINが蓄えられる。また、スイッチ３２，３３がオンし、キャパシタ３６に蓄えられていた電荷が消去（リセット）される。ステップＳ２では、図１６に示すように、リセットが終了したのでスイッチ３３，３５がオフする。
【００１１】
ステップＳ３では、図１７に示すように、スイッチ３４がオンし、オフセット電圧Ｖofが検出される。すなわちキャパシタ３６にはオフセット電圧Ｖof分の電荷ΔＱが蓄えられ、キャパシタ３７の電荷がδＱだけ増加してＱa＋ΔＱとなり、キャパシタ３７の端子電圧がＶINからＶIN′に変化する。このとき、以下の式が成り立つ。
【００１２】
【数１】
【００１３】
ステップＳ４では、図１８に示すように、オフセット電圧Ｖofの検出が終了したので、スイッチ３４がオフする。ステップＳ５では、図１９に示すように、スイッチ３２がオフしてスタンバイ状態となる。ステップＳ６では、図２０に示すように、スイッチ３３がオンし、検出したオフセット電圧Ｖofが差動増幅器３１の反転入力端子３１ａにフィードバックされ、電圧フォロワ３０の出力電圧ＶOUTがオフセット電圧Ｖof分だけ低下する。このとき電圧フォロワ３０の出力電圧ＶOUTは次の式で表わされる。
【００１４】
【数２】
【００１５】
したがって、この電圧フォロワ３０では、オフセット電圧はＣof／Ｃa倍に低減される。
【００１６】
【発明が解決しようとする課題】
しかし、従来の電圧フォロワ３０では、オフセット電圧Ｖofの影響を小さくするためにはキャパシタ３６の容量値Ｃofに比べてキャパシタ３７の容量値Ｃaを十分大きくする必要があったので、キャパシタ３７の電極面積を十分大きくする必要があり、レイアウト面積が大きくなるという問題があった。
【００１７】
また、オフセット電圧Ｖofを検出するとき（ステップＳ３）、差動増幅器３１の出力端子３１ｃと非反転入力端子３１ｂがキャパシタ３６を介して接続されるので、差動増幅器３１の周波数特性やオフセット電圧Ｖofの大きさによっては発振状態が生じ、オフセット電圧Ｖofを正確に検出できなくなる。図２１は、従来の電圧フォロワ３０の矩形波応答を示す波形図である。この図からステップＳ３において発振状態が生じ、電圧ＶIN，ＶOUTが大きく変化することがわかる。
【００１８】
また、オフセット電圧Ｖofを検出するとき（ステップＳ３）、キャパシタ３６と３７が接続されるので、電荷の移動によって入力電位ＶINが大きく変化してしまうという問題があった。
【００１９】
これらの問題は、単結晶シリコントランジスタを用いずに、アモルファスシリコントランジスタ、ポリシリコントランジスタなどの性能の悪いトランジスタを用いて差動増幅器３１を構成した場合に特に顕著となる。
【００２０】
また、従来の電圧フォロワ３０では、素子の寄生容量などに起因してスイッチングの際に生じるフィードスルーによって、正確に入力電位をラッチできないという問題もあった。
【００２１】
それゆえに、この発明の主たる目的は、オフセット電圧を完全に補償することができ、レイアウト面積が小さく、発振状態が発生せず、入力電位が変化しないアナログ出力回路を提供することである。
【００２２】
【課題を解決するための手段】
この発明に係るアナログ出力回路は、入力されたアナログ電位と同じ電位を出力するアナログ出力回路であって、第１の入力端子、第２の入力端子および出力端子を含む差動増幅器と、差動増幅器のオフセット電圧を保持するための第１のキャパシタと、入力されたアナログ電位を保持するための第２のキャパシタと、差動増幅器の第１の入力端子に参照電位を与えるとともに出力端子と第２の入力端子とを接続し、参照電位に差動増幅器のオフセット電圧を加算した電位を差動増幅器に出力させるための第１の切換回路と、差動増幅器から出力された参照電位にオフセット電圧を加算した電位を第１のキャパシタの一方電極に与えるとともにその他方電極に参照電位を与えて充電させるための第２の切換回路と、その一方端子が入力されたアナログ電位を受け、その他方端子が第２のキャパシタの一方電極に接続され、第１および第２の切換回路を用いて第１のキャパシタを充電している間に導通し、第２のキャパシタにアナログ電位を保持させるための第１のスイッチング素子と、第１および第２の切換回路を用いて充電された第１のキャパシタの一方電極および他方電極をそれぞれ差動増幅器の第２の入力端子および出力端子に接続するとともに、第１のスイッチング素子を用いて第２のキャパシタに保持されたアナログ電位を差動増幅器の第１の入力端子に与えて、アナログ電位と同じ電位を差動増幅器に出力させるための第３の切換回路とを備えたものである。
【００２３】
好ましくは、さらに、第１および第２の切換回路を用いて第１のキャパシタを充電させる前に、第１のキャパシタの電極間を接続して放電させるための第４の切換回路が設けられる。
【００２５】
また好ましくは、さらに、その一方端子が差動増幅器の出力端子に接続され、その他方端子が負荷回路に接続され、差動増幅器からアナログ電位と同じ電位が出力されている期間に導通する第２のスイッチング素子が設けられる。
【００２６】
また好ましくは、さらに、第２のスイッチング素子の他方端子に接続され、第２のスイッチング素子が導通する前の期間に負荷回路に予め定められた電位を与えるための充放電回路が設けられる。
【００２７】
【発明の実施の形態】
［実施の形態１］
図１は、この発明の実施の形態１による電圧フォロワ１の構成を示す回路図であって、図１４と対比される図である。
【００２８】
図１を参照して、この電圧フォロワ１が図１４の電圧フォロワ３０と異なる点は、スイッチ２〜４が追加されている点と、参照電位ＶＲが導入されている点である。スイッチ３は、スイッチ３４の一方端子と差動増幅器３１の非反転入力端子３１ｂとの間に介挿される。スイッチ３と３４の間のノードは、参照電位ＶＲのラインに接続される。スイッチ２は、キャパシタ３７の一方電極と差動増幅器３１の非反転入力端子３１ｂとの間に介挿される。スイッチ４は、差動増幅器３１の出力端子３１ｃと電圧フォロワ１の出力端子３９との間に介挿される。
【００２９】
図２は、図１に示した電圧フォロワ１の動作を示すタイムチャートである。この図２に従って、電圧フォロワ１の動作について説明する。初期状態では、スイッチ２，４，３３がオンし、スイッチ３，３２，３４，３５がオフしているものとする。ステップＳ１では、図３に示すように、スイッチ４がオフし、差動増幅器３１と出力端子３９に接続された負荷（図示せず）とが電気的に切り離される。これにより、スイッチ２〜４，３２〜３５の切換動作の影響が負荷に及ぶのを防止することができる。
【００３０】
ステップＳ２では、図４に示すように、スイッチ２がオフし、キャパシタ３７と差動増幅器３１が電気的に切り離される。スイッチＳ３では、図５に示すように、スイッチ３２，３３がオンしてキャパシタ３６に蓄えられていた電荷が消去（リセット）されるとともに、スイッチ３５がオンして次のアナログ入力電位ＶINによってキャパシタ３７の充電が開始される。
【００３１】
ステップＳ４では、図６に示すように、スイッチ３３がオフするとともにスイッチ３４がオンし、オフセット電圧Ｖofが検出される。このとき差動増幅器３１と負荷が切り離されているので、差動増幅器３１の応答性は非常に良い。また、差動増幅器３１の非反転入力端子３１ｂに参照電位ＶＲを印加しているので、差動増幅器３１の動作は安定する。したがって、キャパシタ３６にはオフセット電圧Ｖof分の電荷ΔＱが短時間で正確に蓄えられる。また、キャパシタ３７の端子電位ＶINが変化することはない。
【００３２】
ステップＳ５では、図７に示すように、オフセット電圧Ｖofの検出が終了したので、スイッチ３４がオフする。ステップＳ６では、図８に示すように、スイッチ３２がオフし、差動増幅器３１がオープンループにされる。
【００３３】
ステップＳ７では、図９に示すように、スイッチ３３がオンし、検出したオフセット電圧Ｖofが差動増幅器３１の反転入力端子３１ａにフィードバックされ、差動増幅器３１の出力端子３１ｃの電位がオフセット電圧Ｖof分だけ低下する。すなわち、差動増幅器３１の出力端子３１ｃの電位は参照電位ＶＲとなる。したがって、この電圧フォロワ１では、キャパシタ３６，３７の容量値によらずに、理論的にはオフセット電圧Ｖofを完全にキャンセルすることができる。
【００３４】
ステップＳ８では、図１０に示すように、スイッチ３，３５がオフし、スタンバイ状態となる。ステップＳ９では、図１１に示すように、スイッチ２，４がオンし、キャパシタ７に保持された入力電位ＶINが差動増幅器３１の非反転入力端子３１ｂに入力される。差動増幅器３１ではキャパシタ３６に保持されたオフセット電圧Ｖofを出力電圧ＶOUTに上乗せして反転入力端子３１ａにフィードバックさせるので、差動増幅器３１の出力電圧ＶOUTは入力電圧と同じ電圧ＶINとなる。
【００３５】
この実施の形態１では、オフセット電圧Ｖofを検出するときに（ステップＳ４）、キャパシタ３７の電位ＶINを参照するのではなく参照電位ＶＲを参照するので、キャパシタ３７の電位ＶINが変化することがない。また、差動増幅器３１の非反転入力端子３１ｂが参照電位ＶＲに固定されるので、従来のように発振状態が生じることもない。また、キャパシタ３６，３７の容量値によらずに、理論的にはオフセット電圧Ｖofを完全にキャンセルできるので、キャパシタ３７の容量値すなわち電極面積を大きくする必要がなく、レイアウト面積が小さくて済む。
【００３６】
［実施の形態２］
図１〜図１１で示した電圧フォロワ１は、たとえば液晶パネルの走査線を駆動するためのアナログ出力回路として用いられる。装置の低コスト化を図るため、アナログ出力回路を単結晶トランジスタの代わりにアモルファスシリコントランジスタまたはポリシリコントランジスタで形成することが試みられているが、アモルファスシリコントランジスタまたはポリシリコントランジスタで形成されたアナログ出力回路は応答性が悪いため走査時間が長くなるという問題がある。この実施の形態２では、この問題が解決される。
【００３７】
図１２は、この発明の実施の形態２によるアナログ出力回路１０の構成を示す回路ブロック図である。図１２を参照して、このアナログ出力回路１０が図１の電圧フォロワ１と異なる点は、スイッチ１１および充放電回路１２が追加されている点である。スイッチ１１は、出力端子３９と充放電回路１２の出力ノードとの間に接続される。
【００３８】
スイッチ１１は、スイッチ４がオフされている期間にオンし、スイッチ４がオンしている期間にオフする。充放電回路１２は、スイッチ４がオフされている期間に、スイッチ１１を介して負荷すなわち走査線を目標レベルに近いレベルに充電／放電する。差動増幅器３１を含む電圧フォロワは、走査線を目標レベルに微調整する。これにより、走査線を迅速かつ正確に駆動することができ、走査時間の短縮化を図ることができる。
【００３９】
なお、今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【００４０】
【発明の効果】
以上のように、この発明に係るアナログ出力回路では、差動増幅器と、第１および第２のキャパシタと、差動増幅器の第１の入力端子に参照電位を与えるとともに出力端子と第２の入力端子とを接続し、参照電位に差動増幅器のオフセット電圧を加算した電位を差動増幅器に出力させるための第１の切換回路と、差動増幅器から出力された参照電位にオフセット電圧を加算した電位を第１のキャパシタの一方電極に与えるとともにその他方電極に参照電位を与えて充電させるための第２の切換回路と、その一方端子が入力されたアナログ電位を受け、その他方端子が第２のキャパシタの一方電極に接続され、第１および第２の切換回路を用いて第１のキャパシタを充電している間に導通し、第２のキャパシタにアナログ電位を保持させるための第１のスイッチング素子と、第１および第２の切換回路を用いて充電された第１のキャパシタの一方電極および他方電極をそれぞれ差動増幅器の第２の入力端子および出力端子に接続するとともに、第１のスイッチング素子を用いて第２のキャパシタに保持されたアナログ電位を差動増幅器の第１の入力端子に与えて、アナログ電位と同じ電位を差動増幅器に出力させるための第３の切換回路とが設けられる。したがって、第１および第２のキャパシタの容量値に関係なくオフセット電圧を完全にキャンセルできる。よって、第２のキャパシタの容量値すなわち電極面積が小さくて済み、レイアウト面積が小さくて済む。また、第１のキャパシタを充電させるときでも、第２のキャパシタに保持された入力アナログ電位を用いずに参照電位を用いるので、入力アナログ電位が変化することがない。また、このとき差動増幅器の第１の入力端子を参照電位に固定するので、発振状態が生じることもない。また、オフセット電圧を検出している間に入力アナログ電位を第２のキャパシタに保持させることができる。
【００４１】
好ましくは、さらに、第１および第２の切換回路を用いて第１のキャパシタを充電させる前に、第１のキャパシタの電極間を接続して放電させるための第４の切換回路が設けられる。この場合は、第１のキャパシタの残留電荷を除去できるので、オフセット電圧を正確に検出できる。
【００４３】
また好ましくは、さらに、その一方端子が差動増幅器の出力端子に接続され、その他方端子が負荷回路に接続され、差動増幅器からアナログ電位と同じ電位が出力されている期間に導通する第２のスイッチング素子が設けられる。この場合は、オフセット電圧を検出している間は差動増幅器の出力端子と負荷回路との間を遮断することができ、差動増幅器および負荷回路が互いに悪影響を及ぼすのを防止することができる。
【００４４】
また好ましくは、第２のスイッチング素子の他方端子に接続され、第２のスイッチング素子が導通する前の期間に負荷回路に予め定められた電位を与えるための充放電回路が設けられる。この場合は、差動増幅器の負担を軽くすることができ、負荷回路を迅速に駆動させることができる。
【図面の簡単な説明】
【図１】 この発明の実施の形態１による電圧フォロワの構成を示す回路図である。
【図２】 図１に示した電圧フォロワの動作を示すタイムチャートである。
【図３】 図１に示した電圧フォロワの動作を説明するための回路図である。
【図４】 図１に示した電圧フォロワの動作を説明するための他の回路図である。
【図５】 図１に示した電圧フォロワの動作を説明するためのさらに他の回路図である。
【図６】 図１に示した電圧フォロワの動作を説明するためのさらに他の回路図である。
【図７】 図１に示した電圧フォロワの動作を説明するためのさらに他の回路図である。
【図８】 図１に示した電圧フォロワの動作を説明するためのさらに他の回路図である。
【図９】 図１に示した電圧フォロワの動作を説明するためのさらに他の回路図である。
【図１０】 図１に示した電圧フォロワの動作を説明するためのさらに他の回路図である。
【図１１】 図１に示した電圧フォロワの動作を説明するためのさらに他の回路図である。
【図１２】 この発明の実施の形態２によるアナログ出力回路の構成を示す回路ブロック図である。
【図１３】 従来の差動増幅器の構成を示す回路図である。
【図１４】 従来の電圧フォロワの構成を示す回路図である。
【図１５】 図１４に示した電圧フォロワの動作を説明するための回路図である。
【図１６】 図１４に示した電圧フォロワの動作を説明するための他の回路図である。
【図１７】 図１４に示した電圧フォロワの動作を説明するためのさらに他の回路図である。
【図１８】 図１４に示した電圧フォロワの動作を説明するためのさらに他の回路図である。
【図１９】 図１４に示した電圧フォロワの動作を説明するためのさらに他の回路図である。
【図２０】 図１４に示した電圧フォロワの動作を説明するためのさらに他の回路図である。
【図２１】 図１４に示した電圧フォロワの問題点を説明するための図である。
【符号の説明】
１，３０ 電圧フォロワ、２〜４，１１，３２〜３５ スイッチ、１２ 充放電回路、２０，３１ 差動増幅器、２１ 定電流源、２２，２３ ＰチャネルＭＯＳトランジスタ、２４，２５ 抵抗素子、３６，３７ キャパシタ、３８ 入力端子、３９ 出力端子。
【発明の属する技術分野】
この発明はアナログ出力回路に関し、特に、入力されたアナログ電位と同じ電位を出力するアナログ出力回路に関する。
【０００２】
【従来の技術】
図１３は、従来の差動増幅器２０の構成を示す回路図である。図１３において、この差動増幅器２０は、定電流源２１、ＰチャネルＭＯＳトランジスタ２２，２３および抵抗素子２４，２５を含む。ＰチャネルＭＯＳトランジスタ２２と２３は同じサイズであり、抵抗素子２４と２５は同じ抵抗値を有する。
【０００３】
定電流源２１は、第１電源電位ＶＣＣのラインとノードＮ２１との間に接続される。ＰチャネルＭＯＳトランジスタ２２は、ノードＮ２１とＮ２２の間に接続され、そのゲートは反転入力端子２０ａに接続される。ＰチャネルＭＯＳトランジスタ２３は、ノードＮ２１とＮ２３の間に接続され、そのゲートは非反転入力端子２０ｂに接続される。抵抗素子２４，２５は、それぞれノードＮ２２，Ｎ２３と第２電源電位ＶＳＳのラインとの間に接続される。
【０００４】
定電流源２１の出力電流Ｉbは、ＰチャネルＭＯＳトランジスタ２２と２３に分流される。入力端子２０ａの電位ＶIN1と入力端子２０ｂの電位ＶIN2とが同一である場合は、ＰチャネルＭＯＳトランジスタ２２に流れる電流Ｉb1とＰチャネルＭＯＳトランジスタ２３に流れる電流Ｉb2とが同一になってノードＮ２２の電位ＶOUT1とノードＮ２３の電位ＶOUT2とは同一になる。したがって、差動増幅器２０の出力電圧ＶOUT＝ＶOUT1−ＶOUT2は０（Ｖ）となる。
【０００５】
また、入力電位ＶIN1が入力電位ＶIN2よりも低い場合は、Ｉb1がＩb2よりも大きくなり、ＶOUT1がＶOUT2よりも高くなる。したがって、出力電圧ＶOUTは正の電圧となる。また、入力電位ＶIN1が入力電位ＶIN2よりも高い場合は、Ｉb1がＩb2よりも小さくなり、ＶOUT1がＶOUT2よりも低くなる。したがって、出力電圧ＶOUTは負の電圧となる。この出力電圧ＶOUTは、入力電位差ＶIN2−ＶIN1を増幅した電圧となる。
【０００６】
しかし、このような差動増幅器２０では、ＰチャネルＭＯＳトランジスタ２２と２３のサイズに差があったり、抵抗素子２４と２５の抵抗値に差がある場合は、入力電位ＶIN1とＶIN2が等しいときでも出力電圧ＶOUTは０（Ｖ）にならない。このときの出力電圧は、オフセット電圧と呼ばれる。
【０００７】
図１４は、差動増幅器のオフセット電圧を補償するためのオフセット電圧補償機能を有する電圧フォロワ３０の構成を示す回路図である。このような電圧フォロワ３０は、たとえばEuro Display '96（p.247〜250）に開示されている。
【０００８】
図１４において、この電圧フォロワ３０は、差動増幅器３１、スイッチ３２〜３５、キャパシタ３６，３７、入力端子３８、および出力端子３９を含む。差動増幅器３１以外の素子３２〜３７はオフセット電圧補償回路を構成する。スイッチ３２は、差動増幅器３１の出力端子３１ｃと反転入力端子３１ａとの間に接続される。スイッチ３３，３４は、差動増幅器３１の出力端子３１ｃと非反転入力端子３１ｂとの間に直列接続される。スイッチ３５は、入力端子３８と差動増幅器３１の非反転入力端子３１ｂとの間に接続される。
【０００９】
キャパシタ３６は、スイッチ３３と３４の間のノードと差動増幅器３１の反転入力端子３１ａとの間に接続される。キャパシタ３６は、所定の容量値Ｃofを有し、差動増幅器３１のオフセット電圧Ｖofを電荷として保持する。キャパシタ３７は、差動増幅器３１の非反転入力端子３１ｂと第２電源電位ＶＳＳのラインとの間に接続される。キャパシタ３６は、所定の容量Ｃaを有し、入力電位ＶINを電荷として保持する。差動増幅器３１の出力端子３１ｃは、電圧フォロワ３０の出力端子３９に接続される。
【００１０】
次に、この電圧フォロワ３０の動作について説明する。ステップＳ１では、図１５に示すように、スイッチ３５がオンとなり、キャパシタ３７に入力電位ＶIN分の電荷Ｑa＝Ｃa・ＶINが蓄えられる。また、スイッチ３２，３３がオンし、キャパシタ３６に蓄えられていた電荷が消去（リセット）される。ステップＳ２では、図１６に示すように、リセットが終了したのでスイッチ３３，３５がオフする。
【００１１】
ステップＳ３では、図１７に示すように、スイッチ３４がオンし、オフセット電圧Ｖofが検出される。すなわちキャパシタ３６にはオフセット電圧Ｖof分の電荷ΔＱが蓄えられ、キャパシタ３７の電荷がδＱだけ増加してＱa＋ΔＱとなり、キャパシタ３７の端子電圧がＶINからＶIN′に変化する。このとき、以下の式が成り立つ。
【００１２】
【数１】
ステップＳ４では、図１８に示すように、オフセット電圧Ｖofの検出が終了したので、スイッチ３４がオフする。ステップＳ５では、図１９に示すように、スイッチ３２がオフしてスタンバイ状態となる。ステップＳ６では、図２０に示すように、スイッチ３３がオンし、検出したオフセット電圧Ｖofが差動増幅器３１の反転入力端子３１ａにフィードバックされ、電圧フォロワ３０の出力電圧ＶOUTがオフセット電圧Ｖof分だけ低下する。このとき電圧フォロワ３０の出力電圧ＶOUTは次の式で表わされる。
【００１４】
【数２】
したがって、この電圧フォロワ３０では、オフセット電圧はＣof／Ｃa倍に低減される。
【００１６】
【発明が解決しようとする課題】
しかし、従来の電圧フォロワ３０では、オフセット電圧Ｖofの影響を小さくするためにはキャパシタ３６の容量値Ｃofに比べてキャパシタ３７の容量値Ｃaを十分大きくする必要があったので、キャパシタ３７の電極面積を十分大きくする必要があり、レイアウト面積が大きくなるという問題があった。
【００１７】
また、オフセット電圧Ｖofを検出するとき（ステップＳ３）、差動増幅器３１の出力端子３１ｃと非反転入力端子３１ｂがキャパシタ３６を介して接続されるので、差動増幅器３１の周波数特性やオフセット電圧Ｖofの大きさによっては発振状態が生じ、オフセット電圧Ｖofを正確に検出できなくなる。図２１は、従来の電圧フォロワ３０の矩形波応答を示す波形図である。この図からステップＳ３において発振状態が生じ、電圧ＶIN，ＶOUTが大きく変化することがわかる。
【００１８】
また、オフセット電圧Ｖofを検出するとき（ステップＳ３）、キャパシタ３６と３７が接続されるので、電荷の移動によって入力電位ＶINが大きく変化してしまうという問題があった。
【００１９】
これらの問題は、単結晶シリコントランジスタを用いずに、アモルファスシリコントランジスタ、ポリシリコントランジスタなどの性能の悪いトランジスタを用いて差動増幅器３１を構成した場合に特に顕著となる。
【００２０】
また、従来の電圧フォロワ３０では、素子の寄生容量などに起因してスイッチングの際に生じるフィードスルーによって、正確に入力電位をラッチできないという問題もあった。
【００２１】
それゆえに、この発明の主たる目的は、オフセット電圧を完全に補償することができ、レイアウト面積が小さく、発振状態が発生せず、入力電位が変化しないアナログ出力回路を提供することである。
【００２２】
【課題を解決するための手段】
この発明に係るアナログ出力回路は、入力されたアナログ電位と同じ電位を出力するアナログ出力回路であって、第１の入力端子、第２の入力端子および出力端子を含む差動増幅器と、差動増幅器のオフセット電圧を保持するための第１のキャパシタと、入力されたアナログ電位を保持するための第２のキャパシタと、差動増幅器の第１の入力端子に参照電位を与えるとともに出力端子と第２の入力端子とを接続し、参照電位に差動増幅器のオフセット電圧を加算した電位を差動増幅器に出力させるための第１の切換回路と、差動増幅器から出力された参照電位にオフセット電圧を加算した電位を第１のキャパシタの一方電極に与えるとともにその他方電極に参照電位を与えて充電させるための第２の切換回路と、その一方端子が入力されたアナログ電位を受け、その他方端子が第２のキャパシタの一方電極に接続され、第１および第２の切換回路を用いて第１のキャパシタを充電している間に導通し、第２のキャパシタにアナログ電位を保持させるための第１のスイッチング素子と、第１および第２の切換回路を用いて充電された第１のキャパシタの一方電極および他方電極をそれぞれ差動増幅器の第２の入力端子および出力端子に接続するとともに、第１のスイッチング素子を用いて第２のキャパシタに保持されたアナログ電位を差動増幅器の第１の入力端子に与えて、アナログ電位と同じ電位を差動増幅器に出力させるための第３の切換回路とを備えたものである。
【００２３】
好ましくは、さらに、第１および第２の切換回路を用いて第１のキャパシタを充電させる前に、第１のキャパシタの電極間を接続して放電させるための第４の切換回路が設けられる。
【００２５】
また好ましくは、さらに、その一方端子が差動増幅器の出力端子に接続され、その他方端子が負荷回路に接続され、差動増幅器からアナログ電位と同じ電位が出力されている期間に導通する第２のスイッチング素子が設けられる。
【００２６】
また好ましくは、さらに、第２のスイッチング素子の他方端子に接続され、第２のスイッチング素子が導通する前の期間に負荷回路に予め定められた電位を与えるための充放電回路が設けられる。
【００２７】
【発明の実施の形態】
［実施の形態１］
図１は、この発明の実施の形態１による電圧フォロワ１の構成を示す回路図であって、図１４と対比される図である。
【００２８】
図１を参照して、この電圧フォロワ１が図１４の電圧フォロワ３０と異なる点は、スイッチ２〜４が追加されている点と、参照電位ＶＲが導入されている点である。スイッチ３は、スイッチ３４の一方端子と差動増幅器３１の非反転入力端子３１ｂとの間に介挿される。スイッチ３と３４の間のノードは、参照電位ＶＲのラインに接続される。スイッチ２は、キャパシタ３７の一方電極と差動増幅器３１の非反転入力端子３１ｂとの間に介挿される。スイッチ４は、差動増幅器３１の出力端子３１ｃと電圧フォロワ１の出力端子３９との間に介挿される。
【００２９】
図２は、図１に示した電圧フォロワ１の動作を示すタイムチャートである。この図２に従って、電圧フォロワ１の動作について説明する。初期状態では、スイッチ２，４，３３がオンし、スイッチ３，３２，３４，３５がオフしているものとする。ステップＳ１では、図３に示すように、スイッチ４がオフし、差動増幅器３１と出力端子３９に接続された負荷（図示せず）とが電気的に切り離される。これにより、スイッチ２〜４，３２〜３５の切換動作の影響が負荷に及ぶのを防止することができる。
【００３０】
ステップＳ２では、図４に示すように、スイッチ２がオフし、キャパシタ３７と差動増幅器３１が電気的に切り離される。スイッチＳ３では、図５に示すように、スイッチ３２，３３がオンしてキャパシタ３６に蓄えられていた電荷が消去（リセット）されるとともに、スイッチ３５がオンして次のアナログ入力電位ＶINによってキャパシタ３７の充電が開始される。
【００３１】
ステップＳ４では、図６に示すように、スイッチ３３がオフするとともにスイッチ３４がオンし、オフセット電圧Ｖofが検出される。このとき差動増幅器３１と負荷が切り離されているので、差動増幅器３１の応答性は非常に良い。また、差動増幅器３１の非反転入力端子３１ｂに参照電位ＶＲを印加しているので、差動増幅器３１の動作は安定する。したがって、キャパシタ３６にはオフセット電圧Ｖof分の電荷ΔＱが短時間で正確に蓄えられる。また、キャパシタ３７の端子電位ＶINが変化することはない。
【００３２】
ステップＳ５では、図７に示すように、オフセット電圧Ｖofの検出が終了したので、スイッチ３４がオフする。ステップＳ６では、図８に示すように、スイッチ３２がオフし、差動増幅器３１がオープンループにされる。
【００３３】
ステップＳ７では、図９に示すように、スイッチ３３がオンし、検出したオフセット電圧Ｖofが差動増幅器３１の反転入力端子３１ａにフィードバックされ、差動増幅器３１の出力端子３１ｃの電位がオフセット電圧Ｖof分だけ低下する。すなわち、差動増幅器３１の出力端子３１ｃの電位は参照電位ＶＲとなる。したがって、この電圧フォロワ１では、キャパシタ３６，３７の容量値によらずに、理論的にはオフセット電圧Ｖofを完全にキャンセルすることができる。
【００３４】
ステップＳ８では、図１０に示すように、スイッチ３，３５がオフし、スタンバイ状態となる。ステップＳ９では、図１１に示すように、スイッチ２，４がオンし、キャパシタ７に保持された入力電位ＶINが差動増幅器３１の非反転入力端子３１ｂに入力される。差動増幅器３１ではキャパシタ３６に保持されたオフセット電圧Ｖofを出力電圧ＶOUTに上乗せして反転入力端子３１ａにフィードバックさせるので、差動増幅器３１の出力電圧ＶOUTは入力電圧と同じ電圧ＶINとなる。
【００３５】
この実施の形態１では、オフセット電圧Ｖofを検出するときに（ステップＳ４）、キャパシタ３７の電位ＶINを参照するのではなく参照電位ＶＲを参照するので、キャパシタ３７の電位ＶINが変化することがない。また、差動増幅器３１の非反転入力端子３１ｂが参照電位ＶＲに固定されるので、従来のように発振状態が生じることもない。また、キャパシタ３６，３７の容量値によらずに、理論的にはオフセット電圧Ｖofを完全にキャンセルできるので、キャパシタ３７の容量値すなわち電極面積を大きくする必要がなく、レイアウト面積が小さくて済む。
【００３６】
［実施の形態２］
図１〜図１１で示した電圧フォロワ１は、たとえば液晶パネルの走査線を駆動するためのアナログ出力回路として用いられる。装置の低コスト化を図るため、アナログ出力回路を単結晶トランジスタの代わりにアモルファスシリコントランジスタまたはポリシリコントランジスタで形成することが試みられているが、アモルファスシリコントランジスタまたはポリシリコントランジスタで形成されたアナログ出力回路は応答性が悪いため走査時間が長くなるという問題がある。この実施の形態２では、この問題が解決される。
【００３７】
図１２は、この発明の実施の形態２によるアナログ出力回路１０の構成を示す回路ブロック図である。図１２を参照して、このアナログ出力回路１０が図１の電圧フォロワ１と異なる点は、スイッチ１１および充放電回路１２が追加されている点である。スイッチ１１は、出力端子３９と充放電回路１２の出力ノードとの間に接続される。
【００３８】
スイッチ１１は、スイッチ４がオフされている期間にオンし、スイッチ４がオンしている期間にオフする。充放電回路１２は、スイッチ４がオフされている期間に、スイッチ１１を介して負荷すなわち走査線を目標レベルに近いレベルに充電／放電する。差動増幅器３１を含む電圧フォロワは、走査線を目標レベルに微調整する。これにより、走査線を迅速かつ正確に駆動することができ、走査時間の短縮化を図ることができる。
【００３９】
なお、今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【００４０】
【発明の効果】
以上のように、この発明に係るアナログ出力回路では、差動増幅器と、第１および第２のキャパシタと、差動増幅器の第１の入力端子に参照電位を与えるとともに出力端子と第２の入力端子とを接続し、参照電位に差動増幅器のオフセット電圧を加算した電位を差動増幅器に出力させるための第１の切換回路と、差動増幅器から出力された参照電位にオフセット電圧を加算した電位を第１のキャパシタの一方電極に与えるとともにその他方電極に参照電位を与えて充電させるための第２の切換回路と、その一方端子が入力されたアナログ電位を受け、その他方端子が第２のキャパシタの一方電極に接続され、第１および第２の切換回路を用いて第１のキャパシタを充電している間に導通し、第２のキャパシタにアナログ電位を保持させるための第１のスイッチング素子と、第１および第２の切換回路を用いて充電された第１のキャパシタの一方電極および他方電極をそれぞれ差動増幅器の第２の入力端子および出力端子に接続するとともに、第１のスイッチング素子を用いて第２のキャパシタに保持されたアナログ電位を差動増幅器の第１の入力端子に与えて、アナログ電位と同じ電位を差動増幅器に出力させるための第３の切換回路とが設けられる。したがって、第１および第２のキャパシタの容量値に関係なくオフセット電圧を完全にキャンセルできる。よって、第２のキャパシタの容量値すなわち電極面積が小さくて済み、レイアウト面積が小さくて済む。また、第１のキャパシタを充電させるときでも、第２のキャパシタに保持された入力アナログ電位を用いずに参照電位を用いるので、入力アナログ電位が変化することがない。また、このとき差動増幅器の第１の入力端子を参照電位に固定するので、発振状態が生じることもない。また、オフセット電圧を検出している間に入力アナログ電位を第２のキャパシタに保持させることができる。
【００４１】
好ましくは、さらに、第１および第２の切換回路を用いて第１のキャパシタを充電させる前に、第１のキャパシタの電極間を接続して放電させるための第４の切換回路が設けられる。この場合は、第１のキャパシタの残留電荷を除去できるので、オフセット電圧を正確に検出できる。
【００４３】
また好ましくは、さらに、その一方端子が差動増幅器の出力端子に接続され、その他方端子が負荷回路に接続され、差動増幅器からアナログ電位と同じ電位が出力されている期間に導通する第２のスイッチング素子が設けられる。この場合は、オフセット電圧を検出している間は差動増幅器の出力端子と負荷回路との間を遮断することができ、差動増幅器および負荷回路が互いに悪影響を及ぼすのを防止することができる。
【００４４】
また好ましくは、第２のスイッチング素子の他方端子に接続され、第２のスイッチング素子が導通する前の期間に負荷回路に予め定められた電位を与えるための充放電回路が設けられる。この場合は、差動増幅器の負担を軽くすることができ、負荷回路を迅速に駆動させることができる。
【図面の簡単な説明】
【図１】 この発明の実施の形態１による電圧フォロワの構成を示す回路図である。
【図２】 図１に示した電圧フォロワの動作を示すタイムチャートである。
【図３】 図１に示した電圧フォロワの動作を説明するための回路図である。
【図４】 図１に示した電圧フォロワの動作を説明するための他の回路図である。
【図５】 図１に示した電圧フォロワの動作を説明するためのさらに他の回路図である。
【図６】 図１に示した電圧フォロワの動作を説明するためのさらに他の回路図である。
【図７】 図１に示した電圧フォロワの動作を説明するためのさらに他の回路図である。
【図８】 図１に示した電圧フォロワの動作を説明するためのさらに他の回路図である。
【図９】 図１に示した電圧フォロワの動作を説明するためのさらに他の回路図である。
【図１０】 図１に示した電圧フォロワの動作を説明するためのさらに他の回路図である。
【図１１】 図１に示した電圧フォロワの動作を説明するためのさらに他の回路図である。
【図１２】 この発明の実施の形態２によるアナログ出力回路の構成を示す回路ブロック図である。
【図１３】 従来の差動増幅器の構成を示す回路図である。
【図１４】 従来の電圧フォロワの構成を示す回路図である。
【図１５】 図１４に示した電圧フォロワの動作を説明するための回路図である。
【図１６】 図１４に示した電圧フォロワの動作を説明するための他の回路図である。
【図１７】 図１４に示した電圧フォロワの動作を説明するためのさらに他の回路図である。
【図１８】 図１４に示した電圧フォロワの動作を説明するためのさらに他の回路図である。
【図１９】 図１４に示した電圧フォロワの動作を説明するためのさらに他の回路図である。
【図２０】 図１４に示した電圧フォロワの動作を説明するためのさらに他の回路図である。
【図２１】 図１４に示した電圧フォロワの問題点を説明するための図である。
【符号の説明】
１，３０ 電圧フォロワ、２〜４，１１，３２〜３５ スイッチ、１２ 充放電回路、２０，３１ 差動増幅器、２１ 定電流源、２２，２３ ＰチャネルＭＯＳトランジスタ、２４，２５ 抵抗素子、３６，３７ キャパシタ、３８ 入力端子、３９ 出力端子。
Claims (4)
- 入力されたアナログ電位と同じ電位を出力するアナログ出力回路であって、
第１の入力端子、第２の入力端子および出力端子を含む差動増幅器、
前記差動増幅器のオフセット電圧を保持するための第１のキャパシタ、
入力されたアナログ電位を保持するための第２のキャパシタ、
前記差動増幅器の前記第１の入力端子に参照電位を与えるとともに前記出力端子と前記第２の入力端子とを接続し、前記参照電位に前記差動増幅器のオフセット電圧を加算した電位を前記差動増幅器に出力させるための第１の切換回路、
前記差動増幅器から出力された前記参照電位に前記オフセット電圧を加算した電位を前記第１のキャパシタの一方電極に与えるとともにその他方電極に前記参照電位を与えて充電させるための第２の切換回路、
その一方端子が入力されたアナログ電位を受け、その他方端子が前記第２のキャパシタの一方電極に接続され、前記第１および第２の切換回路を用いて前記第１のキャパシタを充電している間に導通し、前記第２のキャパシタに前記アナログ電位を保持させるための第１のスイッチング素子、および
前記第１および第２の切換回路を用いて充電された前記第１のキャパシタの一方電極および他方電極をそれぞれ前記差動増幅器の前記第２の入力端子および前記出力端子に接続するとともに、前記第１のスイッチング素子を用いて前記第２のキャパシタに保持されたアナログ電位を前記差動増幅器の前記第１の入力端子に与えて、前記アナログ電位と同じ電位を前記差動増幅器に出力させるための第３の切換回路を備える、アナログ出力回路。 - さらに、前記第１および第２の切換回路を用いて前記第１のキャパシタを充電させる前に、前記第１のキャパシタの電極間を接続して放電させるための第４の切換回路を備える、請求項１に記載のアナログ出力回路。
- さらに、その一方端子が前記差動増幅器の前記出力端子に接続され、その他方端子が負荷回路に接続され、前記差動増幅器から前記アナログ電位と同じ電位が出力されている期間に導通する第２のスイッチング素子を備える、請求項１または請求項２に記載のアナログ出力回路。
- さらに、前記第２のスイッチング素子の他方端子に接続され、前記第２のスイッチング素子が導通する前の期間に前記負荷回路に予め定められた電位を与えるための充放電回路を備える、請求項３に記載のアナログ出力回路。
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