JP2006292848A - 液晶駆動装置及び液晶表示装置 - Google Patents
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Abstract
【課題】 必要とされる階調数の場合にも対応でき、表示特性の低下を防止し基準電圧供給用の配線本数を削減可能にする液晶駆動装置及び液晶表示装置を提供する。
【解決手段】 基準電圧発生部８のアナログの基準電圧Ｖ０〜Ｖｎは、マルチプレクサ１１により時分割で選択され、基準電圧伝送線１２を介してソースドライバ部７に設けられたサンプルホールド部１３を構成するサンプルホールド回部ＳＨ０〜ＳＨｎにより、データ転送クロックが停止された所定のタイミングでそれぞれサンプルホールドされてアナログの基準電圧Ｖ０〜Ｖｎが保持され、さらに抵抗分割により所定の階調数の階調電圧となり、Ｄ／Ａ変換部１７で画像データに対応した階調電圧が選択されて出力回路２４を経て液晶駆動出力となり、水平方向の液晶画素にそれぞれ印加される。
【選択図】 図２
【解決手段】 基準電圧発生部８のアナログの基準電圧Ｖ０〜Ｖｎは、マルチプレクサ１１により時分割で選択され、基準電圧伝送線１２を介してソースドライバ部７に設けられたサンプルホールド部１３を構成するサンプルホールド回部ＳＨ０〜ＳＨｎにより、データ転送クロックが停止された所定のタイミングでそれぞれサンプルホールドされてアナログの基準電圧Ｖ０〜Ｖｎが保持され、さらに抵抗分割により所定の階調数の階調電圧となり、Ｄ／Ａ変換部１７で画像データに対応した階調電圧が選択されて出力回路２４を経て液晶駆動出力となり、水平方向の液晶画素にそれぞれ印加される。
【選択図】 図２
Description
本発明は、液晶画素を所定の階調電圧で駆動する液晶駆動装置及び液晶表示装置に関する。
近年、液晶表示装置は、パーソナルコンピュータやテレビジョン受像器、携帯電話等の表示ディスプレイとして広く採用されるようになっている。
液晶表示装置における液晶表示パネルとして、アクティブ型の場合には薄膜トランジスタ（ＴＦＴと略記）を用いたものが広く普及している。
このような液晶表示パネルを構成する液晶画素を駆動するソースドライバを複数使用した液晶表示装置においては、以下のように駆動して所定の階調数で表示できるようにしている。
従来の一般的なソースドライバを用いた駆動方法としては、ソースドライバの外部に配置した分圧抵抗でソースドライバが有する全階調数よりも少ない複数の基準電圧を発生し、その基準電圧を各ソースドライバに共通に入力し、さらにソースドライバ内部に設けた分圧抵抗で複数に分圧してソースドライバが必要とする階調数の階調電圧を得ていた。
液晶表示装置における液晶表示パネルとして、アクティブ型の場合には薄膜トランジスタ（ＴＦＴと略記）を用いたものが広く普及している。
このような液晶表示パネルを構成する液晶画素を駆動するソースドライバを複数使用した液晶表示装置においては、以下のように駆動して所定の階調数で表示できるようにしている。
従来の一般的なソースドライバを用いた駆動方法としては、ソースドライバの外部に配置した分圧抵抗でソースドライバが有する全階調数よりも少ない複数の基準電圧を発生し、その基準電圧を各ソースドライバに共通に入力し、さらにソースドライバ内部に設けた分圧抵抗で複数に分圧してソースドライバが必要とする階調数の階調電圧を得ていた。
例えば特開平１０−３０１５３８号公報の図１６には、階調電圧を作成する階調電圧作成回路が開示されている。
この公報の図１６に開示されている電圧供給回路は、階調基準電圧Ｖ０〜Ｖ１０を作成し、これらの階調基準電圧Ｖ０〜Ｖ１０は、ソースドライバの内部において、各階調基準電圧間を分圧用の抵抗により、さらに７〜８分割することにより、６４階調数の階調電圧を作成している。
そして、デコーダにおいて画像データにより対応するより階調電圧が選択され、出力バッファを介してソースラインに出力される。
液晶画素の入力電圧対輝度特性は、およそＳの字特性をしているが、液晶表示パネルの種類によってＳの字特性が異なるため液晶表示パネルの製品種類毎に外部分圧抵抗を調整して製品化しているのが一般的である。
この公報の図１６に開示されている電圧供給回路は、階調基準電圧Ｖ０〜Ｖ１０を作成し、これらの階調基準電圧Ｖ０〜Ｖ１０は、ソースドライバの内部において、各階調基準電圧間を分圧用の抵抗により、さらに７〜８分割することにより、６４階調数の階調電圧を作成している。
そして、デコーダにおいて画像データにより対応するより階調電圧が選択され、出力バッファを介してソースラインに出力される。
液晶画素の入力電圧対輝度特性は、およそＳの字特性をしているが、液晶表示パネルの種類によってＳの字特性が異なるため液晶表示パネルの製品種類毎に外部分圧抵抗を調整して製品化しているのが一般的である。
１種類のソースドライバは、いくつかの液晶表示パネル製品に適用されるため、ソースドライバ内の分圧抵抗を固定することは出来ず、外部の分圧抵抗で調整できるようにしていた。
特開平１０−３０１５３８号公報（図１６）
従来の方法では、チップオンガラス（ＣＯＧ）のようなソースドライバのチップを直接パネルのガラスに取り付ける実装方法において、画像データを端のソースドライバのみに入力し、データ転送はチップ間をカスケードして転送するなどして、コントロール基板からソースドライバまでの配線本数を減らす工夫がされているものがある。
しかし、ソースドライバの基準電圧は電圧精度が必要であり、複数本の基準電圧入力を備える従来のソースドライバのドライバ間をスルー配線して接続するには、ある程度の太さの配線が必要であり、細長い形状が一般的なソースドライバの短辺を用いて配線するには配線本数と配線の太さを両立することは出来なかった。そのため、従来と同様にフレキシブル基板などを用いてコントロール基板から各ソースドライバへフレキシブル基板などで並列に接続する必要があった。
しかし、ソースドライバの基準電圧は電圧精度が必要であり、複数本の基準電圧入力を備える従来のソースドライバのドライバ間をスルー配線して接続するには、ある程度の太さの配線が必要であり、細長い形状が一般的なソースドライバの短辺を用いて配線するには配線本数と配線の太さを両立することは出来なかった。そのため、従来と同様にフレキシブル基板などを用いてコントロール基板から各ソースドライバへフレキシブル基板などで並列に接続する必要があった。
また、単純に基準電圧入力本数を減らしてソースドライバ内部の分圧抵抗だけで階調電圧を得る方法も考えられるが、基準電圧数が少ないとガンマカーブが荒くなり必要とされる精度の階調表示特性が得られない。
さらに、ソースドライバ内の分圧抵抗の比が製造時にばらつくことによってドライバ間のガンマ特性にずれが生じ、表示むら等の表示特性が低下する欠点があった。
このように、アナログの基準電圧を入力する本数を削減する手段を形成した場合においても、その手段により表示特性の低下等を防止できることが望まれる。
さらに、ソースドライバ内の分圧抵抗の比が製造時にばらつくことによってドライバ間のガンマ特性にずれが生じ、表示むら等の表示特性が低下する欠点があった。
このように、アナログの基準電圧を入力する本数を削減する手段を形成した場合においても、その手段により表示特性の低下等を防止できることが望まれる。
本発明は、上述した点に鑑みてなされたもので、必要とされる階調数に対応でき、表示特性の低下を防止して、ソースドライバ等の駆動信号印加手段に対して外部から基準電圧を供給する配線の本数を削減可能にした液晶駆動装置及び液晶表示装置を提供することを目的とする。
本発明の液晶駆動装置は、複数の基準電圧を分圧することにより所定階調数に対応した階調電圧を生成し、前記階調電圧を駆動信号として２次元的に配置された各液晶画素に印加する駆動信号印加手段と、
前記駆動信号印加手段の外部に設けられ、前記階調電圧を生成するために設けられた前記複数の基準電圧を時分割で選択し、選択された基準電圧を基準電圧伝送線を介して伝送させる基準電圧選択手段と、
前記駆動信号印加手段の内部に設けられ、前記基準電圧伝送線を介して時分割で入力される前記複数の基準電圧をそれぞれサンプルホールドすることにより、前記駆動信号印加手段にて使用される前記複数の基準電圧を保持するサンプルホールド手段と、
前記サンプルホールド手段を所定のタイミングでサンプルホールドさせるサンプルホールドタイミング設定手段と、
を具備したことを特徴とする。
前記駆動信号印加手段の外部に設けられ、前記階調電圧を生成するために設けられた前記複数の基準電圧を時分割で選択し、選択された基準電圧を基準電圧伝送線を介して伝送させる基準電圧選択手段と、
前記駆動信号印加手段の内部に設けられ、前記基準電圧伝送線を介して時分割で入力される前記複数の基準電圧をそれぞれサンプルホールドすることにより、前記駆動信号印加手段にて使用される前記複数の基準電圧を保持するサンプルホールド手段と、
前記サンプルホールド手段を所定のタイミングでサンプルホールドさせるサンプルホールドタイミング設定手段と、
を具備したことを特徴とする。
本発明によれば、必要とされる階調数の場合にも対応でき、表示特性の低下を防止し、駆動信号印加手段に基準電圧を供給する配線の本数を削減することができる。
以下、図面を参照して本発明の各実施例を説明する。
図１は本発明の実施例１に従った液晶表示装置１を示す。図１に示すこの液晶表示装置１は、画素表示用の液晶画素２が２次格子状に規則的に配置されたカラー表示用の液晶表示パネル３と、この液晶表示パネル３を駆動する液晶駆動装置４とを有する。
液晶表示パネル３を構成する各液晶画素２は、画素電極と対向電極との間に液晶層を挟むようにして形成され、各画素電極は、スイッチング素子としての薄膜トランジスタ（Ｔｈｉｎ Ｆｉｌｍ Ｔｒａｎｓｉｓｔｏｒ、以下ＴＦＴと略記）５のドレインに接続され、対向電極は共通化されて、例えば０Ｖの基準電位に固定されている。
液晶駆動装置４は、横方向（Ｘ方向）一行の液晶画素２をＴＦＴ５を介して駆動するアドレス信号印加手段としてのゲートドライバ部６と、このゲートドライバ部６によりＯＮされた１行のＴＦＴ５に階調電圧を印加する駆動信号印加手段としてのソースドライバ部７と、ソースドライバ部７に対して階調電圧を生成するための基準電圧を発生する基準電圧発生部８と、ゲートドライバ部６、ソースドライバ部７及び基準電圧発生部８を制御するコントローラ９とを有する。
液晶表示パネル３を構成する各液晶画素２は、画素電極と対向電極との間に液晶層を挟むようにして形成され、各画素電極は、スイッチング素子としての薄膜トランジスタ（Ｔｈｉｎ Ｆｉｌｍ Ｔｒａｎｓｉｓｔｏｒ、以下ＴＦＴと略記）５のドレインに接続され、対向電極は共通化されて、例えば０Ｖの基準電位に固定されている。
液晶駆動装置４は、横方向（Ｘ方向）一行の液晶画素２をＴＦＴ５を介して駆動するアドレス信号印加手段としてのゲートドライバ部６と、このゲートドライバ部６によりＯＮされた１行のＴＦＴ５に階調電圧を印加する駆動信号印加手段としてのソースドライバ部７と、ソースドライバ部７に対して階調電圧を生成するための基準電圧を発生する基準電圧発生部８と、ゲートドライバ部６、ソースドライバ部７及び基準電圧発生部８を制御するコントローラ９とを有する。
各液晶画素に接続された各ＴＦＴ５のソースは、縦方向（Ｙ方向）に形成されたソース線（データ線）３ａに接続され、各ソースにはソースドライバ部７を構成する複数のソースドライバ７ａ、７ｂ、…、７ｍからソース線３ａを介して駆動信号としての階調電圧が印加される。
また、各ＴＦＴ５のゲートは、横方向（Ｘ方向）に形成されたゲート線（走査線）３ｂに接続され、ゲートドライバ部６からゲート線３ｂを介して（Ｘ方向のアドレス信号に相当する）ゲート信号ＧＡＴＥ（図５参照）が印加されることにより、ゲート線３ｂに接続されたその行のＴＦＴ５がＯＮされ、そのＴＦＴ５のソースに印加された階調電圧が液晶画素２に印加される。
なお、液晶画素２の両面には、それぞれ偏光板が直線偏光を通す方向が直交するクロスニコルとなる状態で配置されている。また、各液晶画素２にはそれぞれＲ，Ｇ，Ｂの光を透過するカラーフィルタが設けてあり、横方向に隣接する３画素によりカラー表示の単位画素となる。
また、各ＴＦＴ５のゲートは、横方向（Ｘ方向）に形成されたゲート線（走査線）３ｂに接続され、ゲートドライバ部６からゲート線３ｂを介して（Ｘ方向のアドレス信号に相当する）ゲート信号ＧＡＴＥ（図５参照）が印加されることにより、ゲート線３ｂに接続されたその行のＴＦＴ５がＯＮされ、そのＴＦＴ５のソースに印加された階調電圧が液晶画素２に印加される。
なお、液晶画素２の両面には、それぞれ偏光板が直線偏光を通す方向が直交するクロスニコルとなる状態で配置されている。また、各液晶画素２にはそれぞれＲ，Ｇ，Ｂの光を透過するカラーフィルタが設けてあり、横方向に隣接する３画素によりカラー表示の単位画素となる。
そして、液晶画素２に印加する階調電圧に応じて液晶表示パネル３の底面側からのバックライトを通す透過光量を調整することにより、所定の階調数でカラー表示できるようにしている。この場合、液晶画素２の透過特性に依存する表示特性を、階調電圧によって適切な表示特性となるようにガンマ補正している。
コントローラ９は、ゲートドライバ部６が１水平期間毎にゲート信号ＧＡＴＥを出力するように１水平期間に同期した基準クロックＨＣＬＫを出力する。
また、このコントローラ９は、ソースドライバ７ａ〜７ｍに対して、画像データＤＡＴＡをデータ転送クロックＤＡＴＡＣＬＫに同期して順次供給する。また、このコントローラ９は、ソースドライバ７ａ〜７ｍ内に設けたＤ／Ａ変換部１７（図２及び図４参照）に対してＤ／Ａ変換開始信号ＬＯＡＤと、ソースドライバ７ａ〜７ｍ内に設けたサンプルホールド部１３（図２及び図４参照）に基準電圧ＧＡＶを供給する。なお、この基準電圧ＧＡＶは、基準電圧Ｖ０〜Ｖｎを代表している。
コントローラ９は、ゲートドライバ部６が１水平期間毎にゲート信号ＧＡＴＥを出力するように１水平期間に同期した基準クロックＨＣＬＫを出力する。
また、このコントローラ９は、ソースドライバ７ａ〜７ｍに対して、画像データＤＡＴＡをデータ転送クロックＤＡＴＡＣＬＫに同期して順次供給する。また、このコントローラ９は、ソースドライバ７ａ〜７ｍ内に設けたＤ／Ａ変換部１７（図２及び図４参照）に対してＤ／Ａ変換開始信号ＬＯＡＤと、ソースドライバ７ａ〜７ｍ内に設けたサンプルホールド部１３（図２及び図４参照）に基準電圧ＧＡＶを供給する。なお、この基準電圧ＧＡＶは、基準電圧Ｖ０〜Ｖｎを代表している。
この基準電圧ＧＡＶは、サンプルホールド用クロックＧＡＣＬＫと同期してソースドライバ７ａ〜７ｍに供給される。また、画素サンプル開始信号ＤＩＯは、最初のソースドライバ７ａに最初の信号パルスが供給されると、次の信号パルスが次のソースドライバ７ｂに供給されるという具合にしてカスケード信号１０により順次、次段のソースドライバ側に供給される。
図２は、本発明の実施例１に係る液晶駆動装置４の概略の構成を示す。図２に示すように基準電圧発生部８は、例えば＋Ｖと−Ｖの基準電圧間を例えばｎ＋２個の分圧用抵抗Ｒを直列に接続して、分圧されたｎ＋１個のアナログの基準電圧（電位）Ｖ０〜Ｖｎを発生する。なお、この場合、Ｖ０が最も高い正極性の基準電圧となり、その電圧の値はＶ１、Ｖ２となるにつれ、段階的に低くなる。また、Ｖｎは負極性で最も低い電圧となっている。
図２は、本発明の実施例１に係る液晶駆動装置４の概略の構成を示す。図２に示すように基準電圧発生部８は、例えば＋Ｖと−Ｖの基準電圧間を例えばｎ＋２個の分圧用抵抗Ｒを直列に接続して、分圧されたｎ＋１個のアナログの基準電圧（電位）Ｖ０〜Ｖｎを発生する。なお、この場合、Ｖ０が最も高い正極性の基準電圧となり、その電圧の値はＶ１、Ｖ２となるにつれ、段階的に低くなる。また、Ｖｎは負極性で最も低い電圧となっている。
発生されたｎ＋１個のアナログの基準電圧Ｖ０〜Ｖｎは、コントローラ９内の基準電圧選択手段としてのマルチプレクサ１１のｎ＋１個の接点Ｔ０〜Ｔｎにそれぞれ接続され、他方の共通接点は、１本のアナログの基準電圧伝送線１２を経て各ソースドライバ７ｊ（ｊ＝ａ、ｂ、…、ｍ）内部に設けられたサンプルホールド部１３のｎ＋１個のアナログのサンプルホールド回路ＳＨ０〜ＳＨｎの入力端にそれぞれ接続される。なお、基準電圧伝送線１２は、アナログのグランド線（リターン線）を含めると２本になる。
なお、マルチプレクサ１１の代わりにｎ＋１個のスイッチを持つ切換スイッチにより構成することもできる。
コントローラ９は、マルチプレクサ選択回路（図２ではＭＰＸ選択と略記）１４を介してマルチプレクサ１１の選択動作を制御することにより、基準電圧発生部８からサンプルホールド部１３に供給するガンマ補正用の基準電圧ＧＡＶ（＝Ｖｉ；ここでｉ＝０、１、…、ｎ）を制御する。
なお、マルチプレクサ１１の代わりにｎ＋１個のスイッチを持つ切換スイッチにより構成することもできる。
コントローラ９は、マルチプレクサ選択回路（図２ではＭＰＸ選択と略記）１４を介してマルチプレクサ１１の選択動作を制御することにより、基準電圧発生部８からサンプルホールド部１３に供給するガンマ補正用の基準電圧ＧＡＶ（＝Ｖｉ；ここでｉ＝０、１、…、ｎ）を制御する。
また、このコントローラ９は、１本のクロック伝送線１５を介してソースドライバ部７を構成するｍ個のソースドライバ７ａ、７ｂ、…、７ｍ（７ａ〜７ｍと略記）に接続され、このクロック伝送線１５はｎ＋１個のサンプルホールド回路ＳＨ０〜ＳＨｎを所定のタイミングでサンプルホールドさせるサンプルホールド用クロックＧＡＣＬＫを伝送する。なお、後述するようにこのサンプルホールド用クロックＧＡＣＬＫは、サンプルホールドパルス生成回路１６において、そのクロックが順次分離されてサンプルホールドパルスＧＡＣＬＫｉが生成される。
そして、コントローラ９は、マルチプレクサ選択回路１４を制御し、マルチプレクサ１１におけるｎ＋１個の接点Ｔ０〜Ｔｎを所定の順番で順次ＯＮさせることにより、ＯＮされた接点Ｔｉに接続された基準電圧ＧＡＶが基準電圧伝送線１２を経由してｎ＋１個のサンプルホールド回路ＳＨ０〜ＳＨｎの入力端に印加される。
また、各ソースドライバ７ｊには、入力されるサンプルホールド用のクロックＧＡＣＬＫをｎ＋１個のサンプルホールド回路ＳＨ０〜ＳＨｎに順次１個づつのサンプルホールドパルスＧＡＣＬＫｉとして出力するサンプルホールドパルス生成回路（図２ではＳＨ生成と略記）１６が設けてある。
そして、コントローラ９は、マルチプレクサ選択回路１４を制御し、マルチプレクサ１１におけるｎ＋１個の接点Ｔ０〜Ｔｎを所定の順番で順次ＯＮさせることにより、ＯＮされた接点Ｔｉに接続された基準電圧ＧＡＶが基準電圧伝送線１２を経由してｎ＋１個のサンプルホールド回路ＳＨ０〜ＳＨｎの入力端に印加される。
また、各ソースドライバ７ｊには、入力されるサンプルホールド用のクロックＧＡＣＬＫをｎ＋１個のサンプルホールド回路ＳＨ０〜ＳＨｎに順次１個づつのサンプルホールドパルスＧＡＣＬＫｉとして出力するサンプルホールドパルス生成回路（図２ではＳＨ生成と略記）１６が設けてある。
そして、サンプルホールドパルス生成回路１６により生成されたサンプルホールドパルスＧＡＣＬＫｉが順次印加されるサンプルホールド回路ＳＨｉは、例えばそのサンプルホールドパルスＧＡＣＬＫｉの立ち下がりエッジで基準電圧ＧＡＶ（＝Ｖｉ）をサンプルホールドする。
この場合、コントローラ９側でのマルチプレクサ１１による切換により各ソースドライバ７ｊ内のサンプルホールド回路ＳＨ０〜ＳＨｎに印加される基準電圧ＧＡＶ（＝Ｖｉ）と、その基準電圧ＧＡＶが印加された状態でサンプルホールドパルスＧＡＣＬＫｉが印加されるサンプルホールド回路ＳＨｉとは対応するように制御される。
この場合、コントローラ９側でのマルチプレクサ１１による切換により各ソースドライバ７ｊ内のサンプルホールド回路ＳＨ０〜ＳＨｎに印加される基準電圧ＧＡＶ（＝Ｖｉ）と、その基準電圧ＧＡＶが印加された状態でサンプルホールドパルスＧＡＣＬＫｉが印加されるサンプルホールド回路ＳＨｉとは対応するように制御される。
このため、コントローラ９内のマルチプレクサ選択回路１４は、１水平期間（１Ｈ期間と略記）を周期とした選択信号ＭＳでマルチプレクサ１１の接点Ｔ０〜Ｔｎを順次選択する。
また、コントローラ９は、１Ｈ期間における所定のタイミングでクロックＧＡＣＬＫを発生して、このクロックＧＡＣＬＫをサンプルホールドパルス生成回路１６に印加する。このサンプルホールドパルス生成回路１６は、１Ｈ期間毎にクロックＧＡＣＬＫを切り換えてサンプルホールドパルスＧＡＣＬＫ０〜ＧＡＣＬＫｎを生成し、このサンプルホールドパルスＧＡＣＬＫ０〜ＧＡＣＬＫｎをサンプルホールド回路ＳＨ０〜ＳＨｎに順次印加する。
サンプルホールドパルス生成回路１６は、コントローラ９の制御下で、サンプルホールドするタイミングが適切なタイミングとなるように設定されている。つまり、コントローラ９は、サンプルホールド回路ＳＨ０〜ＳＨｎを所定のタイミングでサンプルホールドさせるサンプルホールドタイミング設定手段の機能を持つ。
また、コントローラ９は、１Ｈ期間における所定のタイミングでクロックＧＡＣＬＫを発生して、このクロックＧＡＣＬＫをサンプルホールドパルス生成回路１６に印加する。このサンプルホールドパルス生成回路１６は、１Ｈ期間毎にクロックＧＡＣＬＫを切り換えてサンプルホールドパルスＧＡＣＬＫ０〜ＧＡＣＬＫｎを生成し、このサンプルホールドパルスＧＡＣＬＫ０〜ＧＡＣＬＫｎをサンプルホールド回路ＳＨ０〜ＳＨｎに順次印加する。
サンプルホールドパルス生成回路１６は、コントローラ９の制御下で、サンプルホールドするタイミングが適切なタイミングとなるように設定されている。つまり、コントローラ９は、サンプルホールド回路ＳＨ０〜ＳＨｎを所定のタイミングでサンプルホールドさせるサンプルホールドタイミング設定手段の機能を持つ。
図３は、サンプルホールド動作の概要を示す。この図３に示すように（ソースドライバ７ｊの）サンプルホールド部１３には、１Ｈ期間毎にＶ０、Ｖ１、Ｖ２、…、Ｖｎのように変化する基準電圧ＧＡＶが供給される。
また、１Ｈ期間毎に変化する基準電圧ＧＡＶに対応して、サンプルホールド用クロックＧＡＣＬＫも（ソースドライバ７ｊ内の）サンプルホールドパルス生成回路１６に入力される。このサンプルホールドパルス生成回路１６は、サンプルホールド用クロックＧＡＣＬＫを１Ｈ期間毎に切り換えてサンプルホールドパルスＧＡＣＬＫｉとしてサンプルホールド部１３のサンプルホールド回路ＳＨｉに印加して、基準電圧Ｖｉを順次サンプルホールドさせる。
サンプルホールドをするタイミングは、基準電圧ＧＡＶの電圧変化点付近ではなく、マルチプレクサ１１により選択されて、選択された基準電圧が安定したタイミング（図３における黒丸で示すタイミング）でサンプルホールドされる（図５において、より具体的に示している）。
また、１Ｈ期間毎に変化する基準電圧ＧＡＶに対応して、サンプルホールド用クロックＧＡＣＬＫも（ソースドライバ７ｊ内の）サンプルホールドパルス生成回路１６に入力される。このサンプルホールドパルス生成回路１６は、サンプルホールド用クロックＧＡＣＬＫを１Ｈ期間毎に切り換えてサンプルホールドパルスＧＡＣＬＫｉとしてサンプルホールド部１３のサンプルホールド回路ＳＨｉに印加して、基準電圧Ｖｉを順次サンプルホールドさせる。
サンプルホールドをするタイミングは、基準電圧ＧＡＶの電圧変化点付近ではなく、マルチプレクサ１１により選択されて、選択された基準電圧が安定したタイミング（図３における黒丸で示すタイミング）でサンプルホールドされる（図５において、より具体的に示している）。
なお、この場合、ｍ個のソースドライバ７ｊ（内のサンプルホールド回路ＳＨｉ）は、それぞれ同じ基準電圧Ｖｉを同時にサンプルホールドすることになる。
なお、図３は、概略を示すものであり、後述するようにサンプルホールドされた基準電圧Ｖ０〜Ｖｎは、次にサンプルホールドされることにより前の値が更新されるまで、以前にサンプルホールドした基準電圧Ｖ０〜Ｖｎを保持することになる。
また、図３では基準電圧ＧＡＶを階段状となる波形で示しているが、全ての基準電圧Ｖ０〜Ｖｎを選択できればよく、その順序は任意で良い。
図２に示すようにｎ＋１個のサンプルホールド回路ＳＨ０〜ＳＨｎによりそれぞれサンプルホールドされた基準電圧Ｖ０〜Ｖｎは、ソースドライバ７ｊ内のＤ／Ａ変換部１７に供給される。このＤ／Ａ変換部１７は、基準電圧Ｖ０〜Ｖｎにおける隣接する電圧間をそれぞれ多数の分圧用抵抗により複数に分圧して階調電圧を生成する階調電圧発生部１８と、画像データにより、その画像データの値に対応した階調電圧を選択することによりガンマ補正も行って出力するデコーダ部１９とを有する。
なお、図３は、概略を示すものであり、後述するようにサンプルホールドされた基準電圧Ｖ０〜Ｖｎは、次にサンプルホールドされることにより前の値が更新されるまで、以前にサンプルホールドした基準電圧Ｖ０〜Ｖｎを保持することになる。
また、図３では基準電圧ＧＡＶを階段状となる波形で示しているが、全ての基準電圧Ｖ０〜Ｖｎを選択できればよく、その順序は任意で良い。
図２に示すようにｎ＋１個のサンプルホールド回路ＳＨ０〜ＳＨｎによりそれぞれサンプルホールドされた基準電圧Ｖ０〜Ｖｎは、ソースドライバ７ｊ内のＤ／Ａ変換部１７に供給される。このＤ／Ａ変換部１７は、基準電圧Ｖ０〜Ｖｎにおける隣接する電圧間をそれぞれ多数の分圧用抵抗により複数に分圧して階調電圧を生成する階調電圧発生部１８と、画像データにより、その画像データの値に対応した階調電圧を選択することによりガンマ補正も行って出力するデコーダ部１９とを有する。
このＤ／Ａ変換部１７を含むソースドライバ７ｊの詳細な構成を図４に示す。
図４に示すようにソースドライバ７ｊ内のサンプルホールド部（図４ではＳＨ部と略記）１３によりサンプルホールドされた基準電圧Ｖ０〜Ｖｎは、Ｄ／Ａ変換部１７に入力される。
また、このソースドライバ７ｊは、データ転送クロックＤＡＴＡＣＬＫと画素サンプル開始信号ＤＩＯとが入力されるシフトレジスタ等により構成されるデータコントロール回路２１を有する。このデータコントロール回路２１は、データ転送クロックＤＡＴＡＣＬＫと画素サンプル開始信号ＤＩＯに同期して、データバスを介して入力される画像データＤＡＴＡを第１レジスタ（図４ではＲＥＧ１と略記）２２に順次格納させる。
この第１レジスタ２２に順次格納された画像データは、この第１レジスタ２２の水平方向のレジスタ数まで格納されたタイミングで第２のレジスタ（図４ではＲＥＧ２）２３に転送される。
図４に示すようにソースドライバ７ｊ内のサンプルホールド部（図４ではＳＨ部と略記）１３によりサンプルホールドされた基準電圧Ｖ０〜Ｖｎは、Ｄ／Ａ変換部１７に入力される。
また、このソースドライバ７ｊは、データ転送クロックＤＡＴＡＣＬＫと画素サンプル開始信号ＤＩＯとが入力されるシフトレジスタ等により構成されるデータコントロール回路２１を有する。このデータコントロール回路２１は、データ転送クロックＤＡＴＡＣＬＫと画素サンプル開始信号ＤＩＯに同期して、データバスを介して入力される画像データＤＡＴＡを第１レジスタ（図４ではＲＥＧ１と略記）２２に順次格納させる。
この第１レジスタ２２に順次格納された画像データは、この第１レジスタ２２の水平方向のレジスタ数まで格納されたタイミングで第２のレジスタ（図４ではＲＥＧ２）２３に転送される。
第２のレジスタ２３に転送された画像データは、Ｄ／Ａ変換開始信号ＬＯＡＤに同期して、Ｄ／Ａ変換部１７のデジタル入力端（つまり図２のデコーダ部１９）に出力され、その画像データのデジタル値により階調電圧発生部１８における対応するアナログの階調電圧を選択する。そして、選択された階調電圧は、出力回路２４を経て液晶駆動出力となり、液晶表示パネル３の各液晶画素２を駆動する。
なお、図２においては、サンプルホールドパルス生成回路１６を各ソースドライバ７ａ〜７ｍ内に設ける構成で示しているが、図４に示すようにソースドライバ部７に１個のサンプルホールドパルス生成回路１６を設け、このサンプルホールドパルス生成回路１６で生成したサンプルホールドパルスＧＡＣＬＫ０〜ＧＡＣＬＫｎをソースドライバ７ａ〜７ｍの各サンプルホールド部１３に共通に出力するようにしても良い。
なお、図２においては、サンプルホールドパルス生成回路１６を各ソースドライバ７ａ〜７ｍ内に設ける構成で示しているが、図４に示すようにソースドライバ部７に１個のサンプルホールドパルス生成回路１６を設け、このサンプルホールドパルス生成回路１６で生成したサンプルホールドパルスＧＡＣＬＫ０〜ＧＡＣＬＫｎをソースドライバ７ａ〜７ｍの各サンプルホールド部１３に共通に出力するようにしても良い。
本実施例においては、上述したように基準電圧ＧＡＶが安定したタイミングにおいてサンプルホールドするようにサンプルホールドするタイミングを規制（或いは制御）する制御手段を設けている。また、本実施例においては、コントローラ９は、例えば図５に示すようにゲート信号ＧＡＴＥによりＴＦＴ５のゲートをＯＦＦにして液晶画素２に印加する階調電圧（画素電圧）を保持させたタイミングから次のゲート信号ＧＡＴＥがＯＮ（出力）してＤ／Ａ変換を開始するまでの期間Ａ内にサンプルホールド用クロックＧＡＣＬＫ（或いはサンプルホールドパルスＧＡＣＬＫｉ）が位置するようにそのタイミングを制御している。
つまり、ゲート信号ＧＡＴＥがＯＦＦとなりＴＦＴ５のゲートが閉じた期間Ａにおいて各基準電圧Ｖ０、Ｖ１、…を順次サンプルホールドするように制御することにより、このサンプルホールドする動作に伴うノイズが液晶駆動出力に影響しないようにすることができる。
つまり、ゲート信号ＧＡＴＥがＯＦＦとなりＴＦＴ５のゲートが閉じた期間Ａにおいて各基準電圧Ｖ０、Ｖ１、…を順次サンプルホールドするように制御することにより、このサンプルホールドする動作に伴うノイズが液晶駆動出力に影響しないようにすることができる。
また、このコントローラ９は、図５に示すように上記期間Ａにおいて、サンプルホールド用クロックＧＡＣＬＫが位置するタイミングの前後では、データＤＡＴＡの転送等を行うデータ転送クロックＤＡＴＡＣＬＫを停止させるように制御する。つまり、このサンプルホールド用クロックＧＡＣＬＫ（或いはサンプルホールドパルスＧＡＣＬＫｉ）を含む期間Ｂにおいて、データ転送クロックＤＡＴＡＣＬＫを停止させるようにしている。
また、このデータ転送クロックＤＡＴＡＣＬＫを停止させた期間Ｂにおいては、コントローラ９は、ソースドライバ部７にデータＤＡＴＡを出力しないように制御している。 このように、期間Ｂにおいて基準電圧ＧＡＶをサンプルホールドするように制御することにより、基準電圧ＧＡＶをサンプルホールドする際にデータ転送クロックＤＡＴＡＣＬＫがノイズとしてホールドされる値に混入する影響を解消して、精度良く基準電圧ＧＡＶをサンプルホールドすることができるようにしている。
また、このデータ転送クロックＤＡＴＡＣＬＫを停止させた期間Ｂにおいては、コントローラ９は、ソースドライバ部７にデータＤＡＴＡを出力しないように制御している。 このように、期間Ｂにおいて基準電圧ＧＡＶをサンプルホールドするように制御することにより、基準電圧ＧＡＶをサンプルホールドする際にデータ転送クロックＤＡＴＡＣＬＫがノイズとしてホールドされる値に混入する影響を解消して、精度良く基準電圧ＧＡＶをサンプルホールドすることができるようにしている。
また、例えば１Ｈ期間毎に１つの基準電圧Ｖｉをサンプルホールドすることにより、ｎ＋１個の基準電圧Ｖ０〜Ｖｎを１フィールド或いは１フレーム期間行わないでも済むようにしている。このため、例えば各１フレーム期間における最初の（ｎ＋１）Ｈ期間のみ、サンプルホールド部１３を動作させるようにしても良い。また、サンプルホールド回路ＳＨｉによる基準電圧Ｖｉを保持する時間に応じて、数フレーム期間の周期でサンプルホールドさせるようにしても良い。
このような構成による本実施例の動作を説明する。
図１に示すように液晶表示装置１を構成するコントローラ９は、ソースドライバ部７及びゲートドライバ部６を制御して液晶表示パネル３の液晶画素２に画像データを表示する制御を行う。
なお、以下に説明するように基準電圧Ｖ０〜Ｖｎがサンプルホールドされるまでの期間（ｎ＋１）Ｈ期間は、コントローラ９は例えばバックライトを点灯しないで、この期間（ｎ＋１）Ｈ期間の後にバックライトを点灯する。
図５のタイミング図に示すようにコントローラ９は、ソースドライバ７ａ〜７ｍにＤ／Ａ変換開始信号ＬＯＡＤに同期したデータ転送クロックＤＡＴＡＣＬＫと共に、画像データＤＡＴＡを送る。
このような構成による本実施例の動作を説明する。
図１に示すように液晶表示装置１を構成するコントローラ９は、ソースドライバ部７及びゲートドライバ部６を制御して液晶表示パネル３の液晶画素２に画像データを表示する制御を行う。
なお、以下に説明するように基準電圧Ｖ０〜Ｖｎがサンプルホールドされるまでの期間（ｎ＋１）Ｈ期間は、コントローラ９は例えばバックライトを点灯しないで、この期間（ｎ＋１）Ｈ期間の後にバックライトを点灯する。
図５のタイミング図に示すようにコントローラ９は、ソースドライバ７ａ〜７ｍにＤ／Ａ変換開始信号ＬＯＡＤに同期したデータ転送クロックＤＡＴＡＣＬＫと共に、画像データＤＡＴＡを送る。
また、ゲートドライバ部６は、Ｄ／Ａ変換開始信号ＬＯＡＤに同期して、ゲート信号ＧＡＴＥを出力し、このゲート信号ＧＡＴＥがアドレス信号として印加されたゲート線３ｂ上の液晶画素２に接続されたＴＦＴ５をＯＮにし、液晶画素２にソースドライバ７ａ〜７ｍからの液晶駆動出力（階調電圧）が印加されるようにする。
各ソースドライバ７ｊを構成する第１レジスタ２２は、その水平レジスタ数までの画像データが格納されたタイミングで、画素サンプル開始信号ＤＩＯにより第２のレジスタ２３にその画像データが転送される。第２のレジスタ２３に転送された画像データは、Ｄ／Ａ変換部１７に出力され、Ｄ／Ａ変換部１７内のデコーダ部１９（図２参照）により、画像データのデジタル値に対応してそれぞれアナログの階調電圧が選択されることになる。 そして、ゲート信号ＧＡＴＥがＯＮからＯＦＦに立ち下がるタイミングで図５の黒丸で示すようにＤ／Ａ変換部１７によるＤ／Ａ変換状態が固定されて、その画素電圧（階調電圧）が保持される。その保持されたアナログの階調電圧は、出力回路２４を経て液晶画素２をそれぞれ駆動する液晶駆動出力（階調電圧）となる。
各ソースドライバ７ｊを構成する第１レジスタ２２は、その水平レジスタ数までの画像データが格納されたタイミングで、画素サンプル開始信号ＤＩＯにより第２のレジスタ２３にその画像データが転送される。第２のレジスタ２３に転送された画像データは、Ｄ／Ａ変換部１７に出力され、Ｄ／Ａ変換部１７内のデコーダ部１９（図２参照）により、画像データのデジタル値に対応してそれぞれアナログの階調電圧が選択されることになる。 そして、ゲート信号ＧＡＴＥがＯＮからＯＦＦに立ち下がるタイミングで図５の黒丸で示すようにＤ／Ａ変換部１７によるＤ／Ａ変換状態が固定されて、その画素電圧（階調電圧）が保持される。その保持されたアナログの階調電圧は、出力回路２４を経て液晶画素２をそれぞれ駆動する液晶駆動出力（階調電圧）となる。
また、コントローラ９は、１Ｈ水平期間に同期してマルチプレクサ１１の切換を制御してＶ０、Ｖ１、Ｖ２、…の基準電圧ＧＡＶを順次サンプルホールド部１３に出力する。そして、図５に示すようにゲート信号ＧＡＴＥがＯＦＦから次のゲート信号ＧＡＴＥがＯＮとなるまでの期間Ａ内で、かつデータ転送クロックＤＡＴＡＣＬＫが停止されて、それが出力されない期間Ｂにおいて、サンプルホールドパルスＧＡＣＬＫ０、ＧＡＣＬＫ１、ＧＡＣＬＫ２、…によって、その立ち下がりエッジのタイミング（黒丸で図示）で順次基準電圧ＧＡＶがサンプルホールドされる。
このようにして、（ｎ＋１）Ｈ期間が経過すると、ｎ＋１個の基準電圧Ｖ０〜Ｖｎが確定し、サプルホールド部１３はホールドした基準電圧Ｖ０〜ＶｎをＤ／Ａ変換部１７の階調電圧発生部１８に供給する状態になる。すると、コントローラ９は、バックライトを点灯させる。
このようにして、（ｎ＋１）Ｈ期間が経過すると、ｎ＋１個の基準電圧Ｖ０〜Ｖｎが確定し、サプルホールド部１３はホールドした基準電圧Ｖ０〜ＶｎをＤ／Ａ変換部１７の階調電圧発生部１８に供給する状態になる。すると、コントローラ９は、バックライトを点灯させる。
そして、バックライトが点灯した後は、液晶表示パネル３の液晶画素２は、液晶駆動出力、つまり階調電圧に応じてバックライトからの光を透過し、液晶表示パネル３は、階調電圧の階調数でカラー表示する。
また、次のフレームになると、コントローラ９は、１Ｈ水平期間に同期してマルチプレクサ１１の切換を制御してＶ０、Ｖ１、Ｖ２、…の基準電圧ＧＡＶを順次サンプルホールド部１３に出力し、前に保持された基準電圧が順次更新される。
このように動作する本実施例によれば、コントローラ９からソースドライバ部７にＶ０〜Ｖｎの基準電圧を供給する信号線を本数を１本（サンプルホールド用クロックＧＡＣＬＫの信号線を含めると２本）に削減することができる。つまり、ソースドライバ部７の外部からソースドライバ部７に基準電圧Ｖ０〜Ｖｎを供給する配線本数を大幅に削減することができる。
また、次のフレームになると、コントローラ９は、１Ｈ水平期間に同期してマルチプレクサ１１の切換を制御してＶ０、Ｖ１、Ｖ２、…の基準電圧ＧＡＶを順次サンプルホールド部１３に出力し、前に保持された基準電圧が順次更新される。
このように動作する本実施例によれば、コントローラ９からソースドライバ部７にＶ０〜Ｖｎの基準電圧を供給する信号線を本数を１本（サンプルホールド用クロックＧＡＣＬＫの信号線を含めると２本）に削減することができる。つまり、ソースドライバ部７の外部からソースドライバ部７に基準電圧Ｖ０〜Ｖｎを供給する配線本数を大幅に削減することができる。
また、本実施例によれば、各基準電圧Ｖｉをサンプルホールドするタイミングでは、画像データＤＡＴＡの転送等に用いるデータ転送クロックＤＡＴＡＣＬＫを停止させるようにしているので、基準電圧ＧＡＶをデータ転送クロックＤＡＴＡＣＬＫ等のデジタルノイズの影響を受けないで精度良くサンプルホールドすることができる。
つまり、ソースドライバ部７内に、サンプルホールド部１３を設けたことにより、ソースドライバ部７の外部と接続する基準電圧Ｖ０〜Ｖｎ用の配線本数を削減すると共に、サンプルホールドタイミング設定手段により、データ転送クロックＤＡＴＡＣＬＫ等のデジタルノイズの影響を受けないで精度良くサンプルホールドすることができ、表示特性の低下を防止できる。
この場合、単に、サンプルホールド部１３に相当するものを設けたものでは、サンプルホールドする際にデータ転送クロックＤＡＴＡＣＬＫ等のデジタルノイズの影響を受け易い。
つまり、ソースドライバ部７内に、サンプルホールド部１３を設けたことにより、ソースドライバ部７の外部と接続する基準電圧Ｖ０〜Ｖｎ用の配線本数を削減すると共に、サンプルホールドタイミング設定手段により、データ転送クロックＤＡＴＡＣＬＫ等のデジタルノイズの影響を受けないで精度良くサンプルホールドすることができ、表示特性の低下を防止できる。
この場合、単に、サンプルホールド部１３に相当するものを設けたものでは、サンプルホールドする際にデータ転送クロックＤＡＴＡＣＬＫ等のデジタルノイズの影響を受け易い。
また、本実施例においては、上記サンプルホールドタイミング設定手段により、基準電圧ＧＡＶをサンプルホールドするサンプルホールドパルスＧＡＣＬＫ０〜ＧＡＣＬＫｎは液晶駆動出力（階調電圧）が確定した期間Ａ内で行うようにしているので、液晶表示パネル３での表示に影響を及ぼさないようにでき、表示特性の低下を防止できる。
図６は実施例１の変形例に係る液晶表示装置１Ｂの構成を示す。図１の構成の場合には、コントローラ９はクロック伝送線１５によりサンプルホールド用クロックＧＡＣＬＫを各ソースドライバ７ａ〜７ｍに伝送していたが、本変形例ではこのクロック伝送線１５を設けない構成にしている。
そして図６に示すようにソースドライバ部７には、例えば画素サンプル開始信号ＤＩＯとデータ転送クロックＤＡＴＡＣＬＫを入力信号としてサンプルホールドパルスＧＡＣＬＫ０〜ＧＡＣＬＫｎを出力（生成）するサンプルホールドパルス生成回路２９を設けている。
図６は実施例１の変形例に係る液晶表示装置１Ｂの構成を示す。図１の構成の場合には、コントローラ９はクロック伝送線１５によりサンプルホールド用クロックＧＡＣＬＫを各ソースドライバ７ａ〜７ｍに伝送していたが、本変形例ではこのクロック伝送線１５を設けない構成にしている。
そして図６に示すようにソースドライバ部７には、例えば画素サンプル開始信号ＤＩＯとデータ転送クロックＤＡＴＡＣＬＫを入力信号としてサンプルホールドパルスＧＡＣＬＫ０〜ＧＡＣＬＫｎを出力（生成）するサンプルホールドパルス生成回路２９を設けている。
このサンプルホールドパルス生成回路２９は、例えば画素サンプル開始信号ＤＩＯをトリガ信号としてデータ転送クロックＤＡＴＡＣＬＫを計数し、このデータ転送クロックＤＡＴＡＣＬＫを液晶表示パネル３の水平方向の画素数だけ計数するカウンタ回路と、このカウンタ回路の計数出力でパルスを発生するパルス発生回路とにより簡単な回路で構成することができる。
そして、このサンプルホールドパルス生成回路２９は、上記のように液晶表示パネル３の水平方向の画素数だけ計数したタイミング直後から次のＡ／Ｄ変換開始信号ＬＯＡＤが出力されるまでの間、つまり図５の期間Ｂ内においてサンプルホールドパルスＧＡＣＬＫ０〜ＧＡＣＬＫｎを出力する。
そして、このサンプルホールドパルス生成回路２９は、上記のように液晶表示パネル３の水平方向の画素数だけ計数したタイミング直後から次のＡ／Ｄ変換開始信号ＬＯＡＤが出力されるまでの間、つまり図５の期間Ｂ内においてサンプルホールドパルスＧＡＣＬＫ０〜ＧＡＣＬＫｎを出力する。
本変形例では、実施例１におけるサンプルホールドタイミング設定手段の機能の一部は、このサンプルホールドパルス生成回路２９が持つことになる。
本変形例によれば、実施例１の構成において、さらにコントローラ９とソースドライバ部７とをクロック伝送線１５で接続してサンプルホールド用クロックＧＡＣＬＫをソースドライバ部７に伝送することを必要としないので、コントローラ９とソースドライバ部７とを接続する信号線の本数を削減することができる。その他、実施例１の場合と同様の効果を有する。
本変形例によれば、実施例１の構成において、さらにコントローラ９とソースドライバ部７とをクロック伝送線１５で接続してサンプルホールド用クロックＧＡＣＬＫをソースドライバ部７に伝送することを必要としないので、コントローラ９とソースドライバ部７とを接続する信号線の本数を削減することができる。その他、実施例１の場合と同様の効果を有する。
図７は本発明の実施例２に従ったソースドライバ７ｊの構成を示す。本実施例のソースドライバ７ｊは、サンプルホールド回路ＳＨ０〜ＳＨｎと、それぞれのサンプルホールド回路ＳＨ０〜ＳＨｎを構成する増幅器で発生するオフセットをキャンセルするオフセットキャンセル回路３１を設けたサンプルホールド回路ＳＨ０′〜ＳＨｎ′を用いた構成にしている。
例えばサンプルホールド回路ＳＨ０は、サンプルホールド用スイッチＳＷ１と、差動型のアンプ３２Ａと、このアンプ３２Ａの反転入力端及び出力端との間に接続されたホールド用コンデンサＣ１とからなる。
なお、本実施例におけるサンプルホールド回路ＳＨ０〜ＳＨｎは、反転した基準電圧を出力する。
例えばサンプルホールド回路ＳＨ０は、サンプルホールド用スイッチＳＷ１と、差動型のアンプ３２Ａと、このアンプ３２Ａの反転入力端及び出力端との間に接続されたホールド用コンデンサＣ１とからなる。
なお、本実施例におけるサンプルホールド回路ＳＨ０〜ＳＨｎは、反転した基準電圧を出力する。
このため、サンプルホールド回路ＳＨ０には例えば基準電圧Ｖｎ（＝−Ｖ０）が入力され、サンプルホールドして反転した基準電圧−Ｖｎ（＝Ｖ０）を出力する。他のサンプルホールド回路ＳＨ１〜Ｓｈｎも同様に、入力される基準電圧Ｖｎ−１〜Ｖ０をそれぞれサンプルホールドして反転した基準電圧−Ｖｎ−１（＝Ｖ１）〜−Ｖ０（＝Ｖｎ）を出力する。
また、オフセットキャンセル回路３１は、スイッチＳＷ１とアンプ３２Ａの反転入力端との間に設けた第２のスイッチＳＷ２と、アンプ３２Ａの出力端と非反転入力端との間に設けられた第３のスイッチＳＷ３及び入力信号を反転して出力する反転アンプ３２Ｂと、この反転アンプ３２Ｂの出力端に設けたオフセットキャンセル用コンデンサＣ２とからなる。
また、オフセットキャンセル回路３１は、スイッチＳＷ１とアンプ３２Ａの反転入力端との間に設けた第２のスイッチＳＷ２と、アンプ３２Ａの出力端と非反転入力端との間に設けられた第３のスイッチＳＷ３及び入力信号を反転して出力する反転アンプ３２Ｂと、この反転アンプ３２Ｂの出力端に設けたオフセットキャンセル用コンデンサＣ２とからなる。
そして、実際にサンプルホールドするタイミングの直前において、以下に説明するオフセットキャンセルモードにより、オフセットキャンセル用コンデンサＣ２にアンプ３２Ａのオフセット電圧Δａを反転した値−Δａを保持する状態にする。その後、サンプルホールドパルスＧＡＣＬＫ０によりスイッチＳＷ１をＯＮからＯＦＦにさせてホールド用コンデンサＣ１にオフセットがキャンセルされた（そして反転される）基準電圧Ｖ０をサンプルホールドさせる。
オフセットキャンセルモードにおいては、図７に示すようにスイッチＳＷ１〜ＳＷ３をセットする。つまり、ＳＷ１はＯＦＦ（或いはＯＮ），ＳＷ２は接点ｂがＯＮ、ＳＷ３は接点ｂがＯＮにされ、コンデンサＣ２には反転アンプ３２Ｂのオフセット電圧Δｂが保持される。
オフセットキャンセルモードにおいては、図７に示すようにスイッチＳＷ１〜ＳＷ３をセットする。つまり、ＳＷ１はＯＦＦ（或いはＯＮ），ＳＷ２は接点ｂがＯＮ、ＳＷ３は接点ｂがＯＮにされ、コンデンサＣ２には反転アンプ３２Ｂのオフセット電圧Δｂが保持される。
この第１の状態（ステップ）においては、アンプ３２Ａの出力端には、アンプ３２Ａ及び３２Ｂのオフセット電圧が加算された値Δａ＋Δｂが出力される。
次の第２のステップにおいて、図７に示す状態からＳＷ３は接点ａがＯＮするように切り換えられる。そして、アンプ３２Ａの出力端に保持された上記値Δａ＋Δｂは、反転アンプ３２Ｂを通してコンデンサＣ２に保持される。つまり、このコンデンサＣ２には、値Δａ＋Δｂを反転した値−（Δａ＋Δｂ）及び反転アンプ３２Ｂによるオフセット電圧Δｂとが加算された値−Δａが保持される。
このようにして、コンデンサＣ２に電圧−Δａが保持された後、スイッチＳＷ２は接点ａがＯＮ、そしてＳＷ３が接点ｂがＯＮとなるように切り換えられてサンプルホールド回路ＳＨ０は、サンプルホールドパルスＧＡＣＬＫ０が入力されるのを待つ第３のステップ、つまりサンプルホールドモードになる。
次の第２のステップにおいて、図７に示す状態からＳＷ３は接点ａがＯＮするように切り換えられる。そして、アンプ３２Ａの出力端に保持された上記値Δａ＋Δｂは、反転アンプ３２Ｂを通してコンデンサＣ２に保持される。つまり、このコンデンサＣ２には、値Δａ＋Δｂを反転した値−（Δａ＋Δｂ）及び反転アンプ３２Ｂによるオフセット電圧Δｂとが加算された値−Δａが保持される。
このようにして、コンデンサＣ２に電圧−Δａが保持された後、スイッチＳＷ２は接点ａがＯＮ、そしてＳＷ３が接点ｂがＯＮとなるように切り換えられてサンプルホールド回路ＳＨ０は、サンプルホールドパルスＧＡＣＬＫ０が入力されるのを待つ第３のステップ、つまりサンプルホールドモードになる。
そして、サンプルホールドパルスＧＡＣＬＫ０がスイッチＳＷ１をＯＮからＯＦＦにしたタイミングで入力される基準電圧Ｖｎをサンプルホールドする。この場合、オフセットキャンセル用コンデンサＣ２にアンプ３２Ａのオフセット電圧Δａを反転した値−Δａが保持されているので、アンプ３２Ａによるオフセットがキャンセルされる。
なお、スイッチＳＷ２及びＳＷ３の切換は、例えばサンプルホールドパルス生成回路２９からの制御信号により生成される。このサンプルホールドパルス生成回路２９は、サンプルホールドパルスＧＡＣＬＫ０〜ＧＡＣＬＫｎを出力すると共に、その直前でスイッチＳＷ２及びＳＷ３の切換を制御するパルスを出力する。
なお、スイッチＳＷ２及びＳＷ３の切換は、例えばサンプルホールドパルス生成回路２９からの制御信号により生成される。このサンプルホールドパルス生成回路２９は、サンプルホールドパルスＧＡＣＬＫ０〜ＧＡＣＬＫｎを出力すると共に、その直前でスイッチＳＷ２及びＳＷ３の切換を制御するパルスを出力する。
本実施例によれば、サンプルホールド回路ＳＨ０〜ＳＨｎを設けたことにより、サンプルホールド回路ＳＨ０〜ＳＨｎで発生するオフセットをオフセットキャンセル回路３１によりキャンセルすることができる。
従って、本実施例によれば、実施例１のように信号線の本数を削減したり、ノイズの影響を受けることなくサンプルホールドすること等ができると共に、さらにサンプルホールド回路ＳＨ０〜ＳＨｎにより発生するオフセット電圧をキャンセルできるので、精度の良い基準電圧をソースドライバ部７側で生成することができる。また、表示特性の良好な状態でカラー表示することができる。
なお、サンプルホールド回路ＳＨ０〜ＳＨｎにより発生するオフセットをキャンセルする具体例として図７においては具体的に１つのオフセットキャンセル回路３１の構成を示したが、例えば図８（Ａ）〜図８（Ｃ）に示すようなオフセットキャンセル機能を備えたサンプルホールド回路ＳＨ″を採用しても良い。
従って、本実施例によれば、実施例１のように信号線の本数を削減したり、ノイズの影響を受けることなくサンプルホールドすること等ができると共に、さらにサンプルホールド回路ＳＨ０〜ＳＨｎにより発生するオフセット電圧をキャンセルできるので、精度の良い基準電圧をソースドライバ部７側で生成することができる。また、表示特性の良好な状態でカラー表示することができる。
なお、サンプルホールド回路ＳＨ０〜ＳＨｎにより発生するオフセットをキャンセルする具体例として図７においては具体的に１つのオフセットキャンセル回路３１の構成を示したが、例えば図８（Ａ）〜図８（Ｃ）に示すようなオフセットキャンセル機能を備えたサンプルホールド回路ＳＨ″を採用しても良い。
このサンプルホールド回路ＳＨ″は、入力される基準電圧ＶｉをスイッチＳＷ１を介してサンプルホールド用コンデンサＣ１にサンプルホールドし、このコンデンサＣ１にホールドされた基準電圧Ｖｉをバッファ用アンプ３２Ａを介してＤ／Ａ変換部１７側に出力する。
この場合、アンプ３２Ａで発生するオフセットは、オフセットキャンセル用コンデンサＣ２及びスイッチＳＷ４〜ＳＷ６を用いることによりキャンセルできる。そして、アンプ３２Ａのオフセットがキャンセルされたタイミングにおいて、図８（Ｄ）に示すようにスイッチＳＷ１がＯＮからＯＦＦにされ、コンデンサＣ１にホールドされた基準電圧Ｖｉがアンプ３２Ａを経てＤ／Ａ変換部１７側に出力される。
このため、以下ではアンプ３２Ａにより発生するオフセットをキャンセルする部分の構成及び動作を説明する。
この場合、アンプ３２Ａで発生するオフセットは、オフセットキャンセル用コンデンサＣ２及びスイッチＳＷ４〜ＳＷ６を用いることによりキャンセルできる。そして、アンプ３２Ａのオフセットがキャンセルされたタイミングにおいて、図８（Ｄ）に示すようにスイッチＳＷ１がＯＮからＯＦＦにされ、コンデンサＣ１にホールドされた基準電圧Ｖｉがアンプ３２Ａを経てＤ／Ａ変換部１７側に出力される。
このため、以下ではアンプ３２Ａにより発生するオフセットをキャンセルする部分の構成及び動作を説明する。
このアンプ３２Ａの非反転入力端及び反転入力端間には、スイッチＳＷ５及びオフセットホールド用コンデンサＣ２が直列接続され、アンプ３２Ａの出力端及び反転入力端間にはスイッチＳＷ６が接続され、スイッチＳＷ５及びコンデンサＣ２の接続点とアンプ３２Ａの出力端との間にはスイッチＳＷ４が接続されている。
そして、これらスイッチＳＷ４〜ＳＷ６は、図８（Ｄ）に示すようにＤ／Ａ変換開始信号ＬＯＡＤに同期してＯＮ／ＯＦＦが制御される。具体的には、リセット期間Ｔｒ、チャージ期間Ｔｃ、そして出力期間（ホールド期間）Ｔｏの３つの期間を経て、アンプ３２Ａのオフセットがキャンセルされる。
この場合、スイッチＳＷ４〜ＳＷ６は、リセット期間Ｔｒでは図８（Ａ）のように設定され、チャージ期間Ｔｃでは図８（Ｂ）のように設定され、そして出力期間Ｔｏでは図８（Ｃ）のように設定される。
そして、これらスイッチＳＷ４〜ＳＷ６は、図８（Ｄ）に示すようにＤ／Ａ変換開始信号ＬＯＡＤに同期してＯＮ／ＯＦＦが制御される。具体的には、リセット期間Ｔｒ、チャージ期間Ｔｃ、そして出力期間（ホールド期間）Ｔｏの３つの期間を経て、アンプ３２Ａのオフセットがキャンセルされる。
この場合、スイッチＳＷ４〜ＳＷ６は、リセット期間Ｔｒでは図８（Ａ）のように設定され、チャージ期間Ｔｃでは図８（Ｂ）のように設定され、そして出力期間Ｔｏでは図８（Ｃ）のように設定される。
図８（Ａ）のリセット期間Ｔｒでは、図８（Ｃ）によりコンデンサＣ２に保持されたアンプ３２Ａのオフセット電圧ΔａがスイッチＳＷ４及びＳＷ６のＯＮにより放電され、リセットされる。
このコンデンサＣ２の電荷が放電されたリセット期間Ｔｒの後、図８（Ｂ）に示すようにスイッチＳＷ４がＯＮからＯＦＦに、スイッチＳＷ５がＯＦＦからＯＮにされて（スイッチＳＷ６はＯＮのまま）、チャージ期間Ｔｃとなり、ＯＮされたスイッチＳＷ５を経て非反転入力端及び反転入力端間にコンデンサＣ２が接続された状態となり、このコンデンサＣ２には、アンプ３２Ａにより発生するオフセット電圧Δａが充電される。この場合、出力端の電圧は、基準電圧Ｖｉにオフセット電圧Δａが加算されたＶｉ＋Δａになる。 そして、このチャージ期間Ｔｃの後、スイッチＳＷ４〜ＳＷ６が前の状態から切り替えられ（ＯＮのものはＯＦＦ、ＯＦＦのものはＯＮ）、コンデンサＣ２にはオフセット電圧Δａが保持された状態となり、このオフセット電圧Δａがアンプ３２Ａの反転入力端に印加される状態になる。
このコンデンサＣ２の電荷が放電されたリセット期間Ｔｒの後、図８（Ｂ）に示すようにスイッチＳＷ４がＯＮからＯＦＦに、スイッチＳＷ５がＯＦＦからＯＮにされて（スイッチＳＷ６はＯＮのまま）、チャージ期間Ｔｃとなり、ＯＮされたスイッチＳＷ５を経て非反転入力端及び反転入力端間にコンデンサＣ２が接続された状態となり、このコンデンサＣ２には、アンプ３２Ａにより発生するオフセット電圧Δａが充電される。この場合、出力端の電圧は、基準電圧Ｖｉにオフセット電圧Δａが加算されたＶｉ＋Δａになる。 そして、このチャージ期間Ｔｃの後、スイッチＳＷ４〜ＳＷ６が前の状態から切り替えられ（ＯＮのものはＯＦＦ、ＯＦＦのものはＯＮ）、コンデンサＣ２にはオフセット電圧Δａが保持された状態となり、このオフセット電圧Δａがアンプ３２Ａの反転入力端に印加される状態になる。
そのため、この場合における出力端の電圧は、前の状態、つまり図８（Ｂ）の出力端の状態からオフセット電圧Δａ分だけ低い基準電圧Ｖｉとなる。つまり、オフセット電圧Δａ分がキャンセルされ、アンプ３２Ａにオフセット電圧Δａが存在しても、それが補正され、出力端から基準電圧Ｖｉが出力される。
この出力期間ＴｏにおけるＳＷ４〜ＳＷ６の切換のタイミングに同期（少し遅れたタイミングにしても良い）して、スイッチＳＷ１はＯＮからＯＦＦにされ、コンデンサＣ１にホールドされた基準電圧Ｖｉが、オフセットキャンセルされた状態のアンプ３２Ａを介してＤ／Ａ変換部１７に出力される。
図８に示すオフセットキャンセルの補正機能を備えたサンプルホールド回路ＳＨ″によれば、図７の場合よりも簡単な構成でオフセットを解消して基準電圧ＶｉをＤ／Ａ変換部１７側に出力することができる。
なお、本実施例においては、オフセットキャンセル機能を備えたものを具体的に２つ示したが、本発明はこれらに限定されるものでなく、公知その他の任意のオフセットキャンセル手段を設けたものを採用しても良いことは明らかである。
なお、本実施例においては、オフセットキャンセル機能を備えたものを具体的に２つ示したが、本発明はこれらに限定されるものでなく、公知その他の任意のオフセットキャンセル手段を設けたものを採用しても良いことは明らかである。
図９は本発明の実施例３に従ったソースドライバ７ｊの構成を示す。本実施例は、例えば図２のソースドライバ７ｊの構成において、出力回路２４の液晶駆動出力をオフセットキャンセル回路４１を介してサンプルホールド回路ＳＨ０〜ＳＨｎにフィードバックさせ、サンプルホールド回路ＳＨ０〜ＳＨｎ内のサンプルホールド用アンプで発生するオフセットと、出力回路２４を構成するバッファアンプで発生するオフセットとをキャンセル（解消）ないしは低減する構成にしている。
また、本実施例では、図１０のタイミング図に示すように例えば垂直ブランキング期間ＶＤにおいて、基準電圧ＧＡＶのサンプルホールドを行うようにしている。
この垂直ブランキング期間ＤＶは、仮に液晶駆動出力が出力されたとしても、ＴＦＴ５にはゲート信号ＧＡＴＥが出力されないため、画素電圧（階調電圧）を保持する動作は行わない。また、コントローラ９側からソースドライバ７ｊに画像データを送る必要もないので、画像データ転送クロックＤＡＴＡＣＬＫも止めることが出来る。
また、本実施例では、図１０のタイミング図に示すように例えば垂直ブランキング期間ＶＤにおいて、基準電圧ＧＡＶのサンプルホールドを行うようにしている。
この垂直ブランキング期間ＤＶは、仮に液晶駆動出力が出力されたとしても、ＴＦＴ５にはゲート信号ＧＡＴＥが出力されないため、画素電圧（階調電圧）を保持する動作は行わない。また、コントローラ９側からソースドライバ７ｊに画像データを送る必要もないので、画像データ転送クロックＤＡＴＡＣＬＫも止めることが出来る。
そして、本実施例では、画像表示のための階調電圧を保持することを行わない期間であり、かつ画像データ転送クロックＤＡＴＡＣＬＫも停止することができるこの垂直ブランキング期間ＤＶ内において、サンプルホールド回路ＳＨ０〜ＳＨｎ及び出力回路２４で発生するオフセットをキャンセルし、かつ所定階調数で表示する場合に必要となる基準電圧ＧＡＶを順次、時分割でサンプルホールドするようにしている。
図１０に示すように垂直ブランキング期間ＶＤになる直前までは、Ａ／Ｄ変換開始信号ＬＯＡＤ及びゲート信号ＧＡＴＥ、データ転送クロックＤＡＴＡＣＬＫ，画像データＤＡＴＡが同期して出力され、例えば、垂直ブランキング期間ＶＤになる１Ｈ期間前付近で、データ転送クロックＤＡＴＡＣＬＫ及びデータＤＡＴＡは出力停止となっている。
また、ゲート信号ＧＡＴＥは、垂直ブランキング期間ＶＤの直前にＯＦＦとなり、そのタイミングで画素電圧が保持され、そのタイミング以降における垂直ブランキング期間ＤＶではゲート信号ＧＡＴＥは、出力停止状態となる。
図１０に示すように垂直ブランキング期間ＶＤになる直前までは、Ａ／Ｄ変換開始信号ＬＯＡＤ及びゲート信号ＧＡＴＥ、データ転送クロックＤＡＴＡＣＬＫ，画像データＤＡＴＡが同期して出力され、例えば、垂直ブランキング期間ＶＤになる１Ｈ期間前付近で、データ転送クロックＤＡＴＡＣＬＫ及びデータＤＡＴＡは出力停止となっている。
また、ゲート信号ＧＡＴＥは、垂直ブランキング期間ＶＤの直前にＯＦＦとなり、そのタイミングで画素電圧が保持され、そのタイミング以降における垂直ブランキング期間ＤＶではゲート信号ＧＡＴＥは、出力停止状態となる。
この垂直ブランキング期間ＤＶにおいて、基準電圧ＧＡＶはＶ０、Ｖ１、…、Ｖｎと順次変化し、サンプルホールド用クロックＧＡＣＬＫ（サンプルホールドパルスＧＡＣＬＫ０〜ｎ）により順次サンプルホールドされる。
そして、（ｎ＋１）個の基準電圧Ｖ０〜Ｖｎがサンプルホールドされると、垂直ブランキング期間ＤＶが終了し、次のフレームの画像データの表示が開始する期間となり、サンプルホールドされた基準電圧Ｖ０〜Ｖｎを用いてＡ／Ｄ変換部１７は、デジタルの画像データから対応するアナログの階調電圧が選択されるように変換し、変換されたアナログの階調電圧を出力回路２４を経て液晶駆動出力として液晶表示パネル３側に供給される。
そして、（ｎ＋１）個の基準電圧Ｖ０〜Ｖｎがサンプルホールドされると、垂直ブランキング期間ＤＶが終了し、次のフレームの画像データの表示が開始する期間となり、サンプルホールドされた基準電圧Ｖ０〜Ｖｎを用いてＡ／Ｄ変換部１７は、デジタルの画像データから対応するアナログの階調電圧が選択されるように変換し、変換されたアナログの階調電圧を出力回路２４を経て液晶駆動出力として液晶表示パネル３側に供給される。
また、本実施例においては、以下のようにしてサンプルホールド回路回路ＳＨ０〜ＳＨｎ及び出力回路２４を構成するバッファアンプ（液晶駆動アンプ）で発生するオフセットとを低減する。
具体的には、出力回路２４の液晶駆動アンプ数は、サンプルホールド回路ＳＨ０〜ＳＨｎの数よりは多数であり、多数の液晶駆動アンプにおけるオフセットのばらつきのヒストグラムを予め測定して、以下に説明するように正極または負極全液晶駆動出力のオフセットの平均値に最も近いもの出力する液晶駆動アンプを所定の液晶アンプに設定し、その所定の液晶アンプの出力をオフセットキャンセル回路４１を介してそれぞれサンプルホールド回路ＳＨ０〜ＳＨｎの入力側にフィードバックさせ、そのオフセットをサンプルホールド回路ＳＨ０〜ＳＨｎのオフセットΔＳと共にサンプルホールド時にキャンセルする。 つまり、各基準電圧をサンプルホールドする際のサンプル時では、出力回路２４における所定の液晶駆動アンプの液晶駆動出力をオフセットキャンセル回路４１により保持し、保持した値をサンプルホールド回路ＳＨ０〜ＳＨｎにフィードバックする。
そして、ホールド時にはサンプルホールド回路ＳＨ０〜ＳＨｎのオフセットと所定の液晶駆動出力のオフセットを合わせてキャンセルする。
ここで所定の液晶駆動アンプとは、液晶画素２を交流駆動する際における正極の階調電圧を出力するための基準電圧をサンプルホールドする場合は、正極出力時の全液晶駆動アンプのオフセットの平均値に最も近い液晶駆動アンプであり、負極の階調電圧を出力するための基準電圧をサンプルホールドする場合は、負極出力時の全液晶駆動アンプのオフセットの平均値に最も近い液晶駆動駆動アンプの出力値が望ましい。
このようにキャンセル動作を行うと、図１１に示すようにキャンセル動作終了後のサンプルホールド回路ＳＨ０〜ＳＨｎのホールド電圧は、ｃのようになる。
ここで所定の液晶駆動アンプとは、液晶画素２を交流駆動する際における正極の階調電圧を出力するための基準電圧をサンプルホールドする場合は、正極出力時の全液晶駆動アンプのオフセットの平均値に最も近い液晶駆動アンプであり、負極の階調電圧を出力するための基準電圧をサンプルホールドする場合は、負極出力時の全液晶駆動アンプのオフセットの平均値に最も近い液晶駆動駆動アンプの出力値が望ましい。
このようにキャンセル動作を行うと、図１１に示すようにキャンセル動作終了後のサンプルホールド回路ＳＨ０〜ＳＨｎのホールド電圧は、ｃのようになる。
なお、図１１において、
ａ：サンプル時のサンプルホールド出力電圧
＝基準電圧入力 ＋ サンプルホールド回路のオフセット電圧ΔＳ
ｂ：サンプル時の液晶駆動出力
＝基準電圧入力 ＋ サンプルホールド回路のオフセット電圧ΔＳ
＋ 液晶駆動アンプのオフセット電圧ΔＤ（正極または負極全液晶駆動出力のオフセットの平均値に最も近い出力）
ｃ：ホールド時のサンプルホールド出力電圧
＝基準電圧
− 液晶駆動アンプのオフセット電圧ΔＤ（正極または負極全液晶駆動出力のオフセットの平均値に最も近い出力）
ｄ：ホールド時の液晶駆動出力＝基準電圧
である。そして、出力回路２４を介して階調電圧を出力する際に、液晶駆動アンプのオフセット電圧ΔＤがキャンセルされて液晶画素側に印加されるようになる。
ａ：サンプル時のサンプルホールド出力電圧
＝基準電圧入力 ＋ サンプルホールド回路のオフセット電圧ΔＳ
ｂ：サンプル時の液晶駆動出力
＝基準電圧入力 ＋ サンプルホールド回路のオフセット電圧ΔＳ
＋ 液晶駆動アンプのオフセット電圧ΔＤ（正極または負極全液晶駆動出力のオフセットの平均値に最も近い出力）
ｃ：ホールド時のサンプルホールド出力電圧
＝基準電圧
− 液晶駆動アンプのオフセット電圧ΔＤ（正極または負極全液晶駆動出力のオフセットの平均値に最も近い出力）
ｄ：ホールド時の液晶駆動出力＝基準電圧
である。そして、出力回路２４を介して階調電圧を出力する際に、液晶駆動アンプのオフセット電圧ΔＤがキャンセルされて液晶画素側に印加されるようになる。
本実施例によれば、キャンセル動作を行うと、基準電圧入力−正または負の全液晶駆動アンプ出力のオフセットの平均値に最も近い値となる。
このことは、ソースドライバのオフセット成分の内、液晶駆動出力端子間固有のオフセットのばらつきをキャンセルできないものの、液晶画素を交流駆動のための正極出力時の全液晶駆動出力の平均値と、負極出力時の全液晶駆動出力の平均値のオフセット電圧の差に関してはキャンセルできる。
従って、本実施例によれば、実施例２の場合よりも、さらに表示特性を改善して高精度の階調表示ができるようになる。
なお、上述した各実施例においては、液晶画素を駆動する駆動方法として、アクティブマトリックス方式のスイッチング素子として、ＴＦＴを採用した場合で説明したが、ＴＦＴの代わりにMetal Insulated Metal（ＭＩＭと略記）を採用した液晶駆動装置の場合にも適用することができる。
このＭＩＭを採用した液晶駆動装置の場合にも、ＭＩＭを駆動する駆動信号印加手段に対して、実施例１等のソースドライバ部７の場合と同様に適用することができる。
なお、上述した実施例等を部分的に組み合わせる等して構成される実施例等も本発明に属する。
このことは、ソースドライバのオフセット成分の内、液晶駆動出力端子間固有のオフセットのばらつきをキャンセルできないものの、液晶画素を交流駆動のための正極出力時の全液晶駆動出力の平均値と、負極出力時の全液晶駆動出力の平均値のオフセット電圧の差に関してはキャンセルできる。
従って、本実施例によれば、実施例２の場合よりも、さらに表示特性を改善して高精度の階調表示ができるようになる。
なお、上述した各実施例においては、液晶画素を駆動する駆動方法として、アクティブマトリックス方式のスイッチング素子として、ＴＦＴを採用した場合で説明したが、ＴＦＴの代わりにMetal Insulated Metal（ＭＩＭと略記）を採用した液晶駆動装置の場合にも適用することができる。
このＭＩＭを採用した液晶駆動装置の場合にも、ＭＩＭを駆動する駆動信号印加手段に対して、実施例１等のソースドライバ部７の場合と同様に適用することができる。
なお、上述した実施例等を部分的に組み合わせる等して構成される実施例等も本発明に属する。
１…液晶表示装置
２…液晶画素
３…液晶表示パネル
４…液晶駆動装置
５…ＴＦＴ
６…ゲートドライバ部
７…ソースドライバ部
７ａ〜７ｍ…ソースドライバ
８…基準電圧発生部
１１…マルチプレクサ
１２…基準電圧伝送線
１３…サンプルホールド部
２…液晶画素
３…液晶表示パネル
４…液晶駆動装置
５…ＴＦＴ
６…ゲートドライバ部
７…ソースドライバ部
７ａ〜７ｍ…ソースドライバ
８…基準電圧発生部
１１…マルチプレクサ
１２…基準電圧伝送線
１３…サンプルホールド部
Claims (5)
- 複数の基準電圧を分圧することにより所定階調数に対応した階調電圧を生成し、前記階調電圧を駆動信号として２次元的に配置された各液晶画素に印加する駆動信号印加手段と、
前記駆動信号印加手段の外部に設けられ、前記階調電圧を生成するために設けられた前記複数の基準電圧を時分割で選択し、選択された基準電圧を基準電圧伝送線を介して伝送させる基準電圧選択手段と、
前記駆動信号印加手段の内部に設けられ、前記基準電圧伝送線を介して時分割で入力される前記複数の基準電圧をそれぞれサンプルホールドすることにより、前記駆動信号印加手段にて使用される前記複数の基準電圧を保持するサンプルホールド手段と、
前記サンプルホールド手段を所定のタイミングでサンプルホールドさせるサンプルホールドタイミング設定手段と、
を具備したことを特徴とする液晶駆動装置。 - 前記サンプルホールドタイミング設定手段は、前記液晶画素に前記駆動信号としての階調電圧が保持された直後から次の階調電圧が出力し始めるまでの間の期間内のタイミングで、サンプルホールドパルスを前記サンプルホールド手段に印加し、前記前記複数の基準電圧における各々の基準電圧を所定の順序でサンプルホールドさせることを特徴とする請求項１に記載の液晶駆動装置。
- 前記サンプルホールド手段が、複数の基準電圧を順次或いは１つのアナログの基準電圧をサンプルホールドするタイミングの前後で前記液晶画素に表示するための画像データの転送に用いるデータ転送用クロックを停止させるようにしたことを特徴とする請求項１に記載の液晶駆動装置。
- 前記サンプルホールド手段及び前記駆動信号印加手段における少なくとも一方で発生するオフセットをキャンセルするオフセットキャンセル手段を設けたことを特徴とする請求項１に記載の液晶駆動装置。
- 前記液晶駆動装置は、前記各液晶画素が２次元的に配置された液晶表示パネルと、
前記液晶表示パネルにおける前記液晶駆動装置から前記階調電圧が印加される方向と直交する方向から各液晶画素にアドレス信号を印加するアドレス信号印加手段とを備えた液晶表示装置に設けられることを特徴とする請求項１に記載の液晶駆動装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2005110280A JP2006292848A (ja) | 2005-04-06 | 2005-04-06 | 液晶駆動装置及び液晶表示装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2005110280A JP2006292848A (ja) | 2005-04-06 | 2005-04-06 | 液晶駆動装置及び液晶表示装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2006292848A true JP2006292848A (ja) | 2006-10-26 |
Family
ID=37413518
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2005110280A Pending JP2006292848A (ja) | 2005-04-06 | 2005-04-06 | 液晶駆動装置及び液晶表示装置 |
Country Status (1)
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|---|---|
| JP (1) | JP2006292848A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100829458B1 (ko) | 2006-11-15 | 2008-05-15 | (주)토마토엘에스아이 | 액정 표시 장치의 디지털 감마전압 출력장치 |
| KR101150163B1 (ko) | 2009-10-30 | 2012-05-25 | 주식회사 실리콘웍스 | 유기발광다이오드 표시장치의 구동 회로 및 방법 |
| JP2016018197A (ja) * | 2014-07-11 | 2016-02-01 | シナプティクス・ディスプレイ・デバイス合同会社 | 電圧伝送回路、電圧送信回路、及び、電圧受信回路 |
-
2005
- 2005-04-06 JP JP2005110280A patent/JP2006292848A/ja active Pending
Cited By (5)
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| US9311858B2 (en) | 2009-10-30 | 2016-04-12 | Silicon Works Co., Ltd. | Circuit and method for driving OLED display |
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| US10074336B2 (en) | 2014-07-11 | 2018-09-11 | Synaptics Japan Gk | Voltage transmission circuit, voltage transmitting circuit and voltage receiving circuit |
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