JP6917178B2 - 出力回路、データ線ドライバ及び表示装置 - Google Patents

Description

本発明は、出力回路、データ線ドライバ及び表示装置に関する。

液晶パネル等の表示装置の駆動に関する技術として、以下の技術が知られている。例えば、特許文献１には、オペアンプを介して液晶パネルに入力される信号に、駆動信号のベースとなる矩形波の第１の波と、第１の波の立ち上がり方向の振幅および立ち下がり方向の振幅を増大させる第２の波とを重畳したものを用いることが記載されている。第１の波に第２の波を重畳することよって、書き込み初期において液晶パネルの各画素へ供給される電荷量が、単に第１の波を液晶パネルへ印加する場合に比べて増大でき、基準電位線の電荷供給能力が不足する場合でも、所望の書き込み時間以内に各画素において所望の充電量を得ることが可能となる、とされている。

特開２００１−１０８９６６号公報

現在、表示装置として、アクティブマトリクス型の液晶モニタ、或いは有機ＥＬモニタ等が主流となっている。このような表示装置は、複数のデータ線に接続された表示セルがマトリクス状に配列された表示パネルと、複数のデータ線の各々を駆動するデータ線ドライバとが搭載されている。近年、薄型表示装置を備えたハイエンド用途のモバイル機器、テレビ等においては、更なる高画質化が求められている。具体的には、ＲＧＢ各８ビット映像データ（約１６８０万色）以上の多色化（多階調化）、及び動画特性向上のためフレーム周波数（１画面を書き換える駆動周波数）を１２０Ｈｚまたはそれ以上に高くする要求も出ている。フレーム周波数がＮ倍となると、１データ出力期間はおよそ１／Ｎとなる。

ここで、データ線ドライバは、映像信号によって示される輝度レベルに対応した入力信号電圧を増幅した出力電圧を出力し、これを表示パネルのデータ線に供給することで、データ線の負荷容量を充電し又は放電させる。データ線ドライバの出力回路は、データ線の負荷容量を高速に充放電するために、高い駆動能力が求められる。また、表示素子に書き込む階調電圧の均一化を図るために、充電時及び放電時のスルーレート（単位時間当たりの電圧変化量）の均一性も求められる。

図１は、データ線ドライバ１００Ａの構成の一例を示す回路ブロック図である。図１には、データ線ドライバ１００Ａによって駆動されるデータ線１５１がデータ線ドライバ１００Ａと共に示されている。なお、図１は、便宜上１本のデータ線１５１に対応する構成を示しているが、実際には液晶パネル等の表示パネルに設けられた複数のデータ線の各々に対応する複数の出力回路を含み得る。

データ線１５１は、抵抗Ｒ_Ｌ及びキャパシタＣ_Ｌ含むＬ型負荷を、カスケード接続した配線負荷モデルで表すことができる。図１において、便宜上、２段カスケード接続の配線負荷モデルでデータ線１５１を表している。抵抗Ｒ_Ｌの合成抵抗値Ｒ_ｌｏａｄが１本のデータ線の配線抵抗値、キャパシタＣ_Ｌの合成容量値Ｃ_ｌｏａｄが１本のデータ線の配線容量値である。以下において、データ線１５１における、データ線ドライバ１００Ａとの接続点のノードを近端ノード、データ線ドライバ１００Ａから最も遠いノードを遠端ノードＮ_Ｌと呼ぶこととする。

データ線ドライバ１００Ａは、抵抗分割型デジタルアナログ変換器３０Ａ（以下Ｒ-ＤＡＣ３０Ａと称する）と、差動増幅器１０Ａとを含んで構成されている。Ｒ-ＤＡＣ３０Ａには、複数のガンマ電源電圧Ｖ_Ｇ０〜Ｖ_Ｇｍ及びｎビットの映像デジタル信号Ｄ_０〜Ｄ_ｎ−1及びその相補信号ＸＤ_０〜ＸＤ_ｎ-１が入力される。Ｒ-ＤＡＣ３０Ａは、ガンマ電源電圧Ｖ_Ｇ０〜Ｖ_Ｇｍを抵抗分割して生成される、階調レベルに対応した複数の参照電圧から、映像デジタル信号Ｄ_０〜Ｄ_ｎ−1及びその相補信号ＸＤ_０〜ＸＤ_ｎ-１によって選択された参照電圧Ｖ_ｉを出力する。

差動増幅器１０Ａの非反転入力端子には、Ｒ−ＤＡＣ３０Ａから出力された参照電圧Ｖ_ｉが入力される。差動増幅器１０Ａは、参照電圧Ｖ_ｉに応じた電圧レベルの出力電圧Ｖ_ＯＵＴを出力端子から出力する。差動増幅器１０Ａの出力端子は、出力パッドＰを介してデータ線１５１に接続されている。

Ｒ-ＤＡＣ３０Ａは、例えば８ビットの映像デジタル信号Ｄ_０〜Ｄ_ｎ−1及びその相補信号ＸＤ_０〜ＸＤ_ｎ-１が入力され、最大で２^８（＝２５６）個もの多値電圧レベルを有する参照電圧Ｖ_ｉを生成する。Ｒ-ＤＡＣ３０Ａは、複数の抵抗素子を含んで構成される抵抗分割回路によって参照電圧Ｖ_ｉを生成する。従って、Ｒ-ＤＡＣ３０Ａは、出力インピーダンスが高く、電流駆動能力は低い。差動増幅器１０Ａは、Ｒ-ＤＡＣ３０Ａから出力される参照電圧Ｖ_ｉをインピーダンス変換し、電流増幅した出力電圧Ｖ_ＯＵＴ（階調電圧）を出力し、これをデータ線１５１に供給する。差動増幅器１０Ａは、参照電圧Ｖ_ｉに対応した出力電圧Ｖ_ＯＵＴを高精度に出力するため、一般的には増幅率１のボルテージフォロワで構成される。

近年、表示装置の大画面化及び高解像度化に伴い、データ線の負荷容量が増加すると共にデータ線ドライバが、データ線を駆動する駆動期間（１データ期間）は短くなる傾向にある。データ線の負荷容量が大きく且つ駆動期間（１データ期間）が短くなると、データ線の近端ノードから遠端ノードＮ_Ｌに向かって、データ線ドライバの出力電圧（階調電圧）による電圧パルスの鈍りが増大し、画素の書込率（ターゲット電圧に対する到達率）が低下する。このため、データ線に沿って配列される複数の画素において、輝度差が発生し、画質劣化を生じる場合がある。

図２は、データ線１５１の負荷容量が比較的大きく、駆動期間（１データ期間）が比較的短い場合の、図１に示すデータ線ドライバ１００Ａ及びデータ線１５１の各部の電圧波形の一例を示す図である。波形Ｆ１は差動増幅器１０Ａに入力される参照電圧Ｖ_ｉの波形、波形Ｆ２は差動増幅器１０Ａから出力される出力電圧Ｖ_ＯＵＴ（階調電圧）の波形、すなわちデータ線１５１の近端ノードの電圧波形である。波形Ｆ３は、データ線１５１の遠端ノードＮ_Ｌの電圧波形である。出力電圧Ｖ_ＯＵＴ（データ線１５１の近端ノードの電圧）の波形Ｆ２は、差動増幅器１０Ａの回路構成によって定まる一定のスルーレートで、ターゲット電圧である階調電圧にまで速やかに到達する。一方、データ線１５１の遠端ノードＮ_Ｌの波形Ｆ３は、データ線１５１の時定数τ_１（＝Ｒ_ｌｏａｄ×Ｃ_ｌｏａｄ）で定まる遅延（波形鈍り）が生じる。波形Ｆ３に生じる遅延（波形鈍り）は、データ線１５１の抵抗値及び容量値の増大に伴って増大し、駆動期間（１データ期間）が短い場合には、データ線１５１の遠端ノードＮ_Ｌの電圧が、時刻ｔ０から時刻ｔ１までの駆動期間（１データ期間）内にターゲット電圧である階調電圧に到達しないまま、次の駆動期間（時刻ｔ１から時刻ｔ２までの期間）に移行する。このため、データ線１５１の近端ノードと遠端ノードＮ_Ｌとの間で、画素に対する書込電圧に差が生じる。これにより、データ線１５１の近端ノードと遠端ノードＮ_Ｌとの間で、輝度差が生じ、表示品質が低下するという問題が発生する。

特許文献１に記載の技術のように、オペアンプを介して液晶パネルに入力される信号に、駆動信号のベースとなる矩形波の第１の波と、第１の波の立ち上がり方向の振幅および立ち下がり方向の振幅を増大させる第２の波とを重畳したものを用いることで、データ線の近端ノードと遠端ノードとの間の電圧差を抑制する効果が期待できる。しかしながら、特許文献１に記載の駆動回路を、図１に示すデータ線ドライバ１００Ａのような簡単な出力回路で構成することはできない。ここで、図３は、特許文献１に記載される駆動回路２００の構成を示す回路ブロック図である。

図１に示す差動増幅器１０Ａは入力インピーダンスが高いため、出力インピーダンスの高い抵抗分割型デジタルアナログ変換器（Ｒ−ＤＡＣ３０Ａ）の出力をそのまま受けることができる。これに対して特許文献１に記載の駆動回路２００は、元入力の駆動信号（波Ａ１）により、抵抗Ｒ_Ｃ、Ｒ_Ｂ及び電圧帰還線Ｌ２を介して液晶パネル２０１の内部の基準電位線の不足電荷を供給しなければならない。すなわち元入力は十分な電流供給能力を有していることを要し、Ｒ−ＤＡＣ３０Ａのような、高出力インピーダンスのデジタルアナログ変換器の出力をそのまま受けることができない。従って、駆動回路２００と、デジタルアナログ変換器との間に、インピーダンス変換を行う増幅回路が必須となる。従って、表示装置のデータ線ドライバのような多出力回路を構成する場合、回路規模が大きくなり、半導体チップの面積が増大し、高コストとなる。

また、特許文献１に記載の駆動回路２００において、オペアンプＯＰ１の非反転入力端子と反転入力端子とをイマジナリーショートして導かれるオペアンプＯＰ１の出力電圧Ｖ_ＯＵＴは、下記（１）式に示すとおりである。
Ｖ_ＯＵＴ＝Ｖ_Ｄ＋（Ｖ_Ｄ−Ｖ_Ａ１）×（Ｒ_Ｂ+Ｚ）／Ｒ_Ｃ ・・・（１）
ここで、Ｖ_Ｄは、Ｒ_Ｄと電圧Ｖによって設定される参照電圧、Ｖ_Ａ１は駆動信号（波Ａ１）に対応する電圧、Ｚは液晶パネル２０１、キャパシタＣ、抵抗Ｒ_Ａの合成インピーダンスである。式（１）より、出力電圧Ｖ_ＯＵＴは、入力波形の中心電圧がＶ_Ｄに設定される駆動信号で、増幅率は少なくともＲ_Ｂ／Ｒ_Ｃ以上の値（通常１より大）に設定される。

ところで、出力電圧Ｖ_ＯＵＴは、映像データ信号に応じた階調電圧である。出力電圧Ｖ_ＯＵＴは、ある１データ期間に同じ階調電圧を出力する場合でも、１つ前のデータ期間の電圧によって変化する電圧差が異なる。図３に示す駆動回路２００によれば、ある１データ期間に電圧ＶＡ１に対応する階調電圧（ターゲット電圧）をＶ_ＯＵＴとして出力する場合、１つ前のデータ期間における出力電圧の大きさにかかわらず、出力電圧Ｖ_ＯＵＴの電圧変化量は、（Ｖ_Ｄ−Ｖ_Ａ１）×（Ｒ_Ｂ／Ｒ_Ｃ）以上である。すなわち、駆動回路２００の出力電圧Ｖ_ＯＵＴの電圧変化は、ある１データ期間のターゲット電圧と１つ前のデータ期間における出力電圧Ｖ_ＯＵＴとの電圧差とに無関係な大きさの電圧変化作用を伴う。従って、ターゲット電圧と、１つ前のデータ期間における出力電圧Ｖ_ＯＵＴとの電圧差が小さい場合には、当該データ期間における出力電圧Ｖ_ＯＵＴの電圧波形に過剰なオーバーシュートまたはアンダーシュートが発生するという問題がある。

本発明は、１つの側面として、出力電圧における過剰なオーバーシュート及びアンダーシュートの発生を防止することを目的とする。

本発明に係る出力回路は、反転入力端子、複数の非反転入力端子及び出力端子を含み、前記出力端子から出力される出力電圧のレベルと前記反転入力端子に入力される電圧のレベルとが同じである場合、前記複数の非反転入力端子の各々に入力される各入力電圧のレベルの加重平均に相当するレベルの電圧を前記出力電圧として前記出力端子から出力し、前記出力電圧のレベルと前記反転入力端子に入力される電圧のレベルとが異なる場合、前記複数の非反転入力端子の各々に入力される各入力電圧のレベルの加重平均に相当するレベルと前記反転入力端子に入力される電圧のレベルとの差分に応じたレベルの電圧を前記出力電圧として出力する差動増幅器と、前記出力端子の電圧レベルの変化に対して所定の時定数を有して応答する遅延電圧を生成し、前記遅延電圧を前記反転入力端子に供給する遅延回路と、を含む。

本発明に係るデータ線ドライバは、前記出力回路と、前記複数の非反転入力端子の各々に信号電圧を供給するデジタルアナログ変換器と、を含む。

本発明に係る表示装置は、前記出力回路と、前記複数の非反転入力端子の各々に信号電圧を供給するデジタルアナログ変換器と、前記出力回路の出力電圧が階調電圧として供給されるデータ線を有する表示パネルと、を含む。

本発明によれば、１つの側面として、出力電圧における過剰なオーバーシュート及びアンダーシュートの発生を防止することが可能となる。

データ線ドライバの構成の一例を示す回路ブロック図である。 データ線ドライバおよびデータ線の各部の電圧波形の一例を示す図である。 駆動回路の構成を示す回路ブロック図である。 本発明の実施形態に係る出力回路の構成を示す回路ブロック図である。 本発明の実施形態に係る差動増幅器及びデータ線の各ノードの電圧波形を示す図である。 本発明の実施形態に係る差動増幅器の構成の一例を示す回路図である。 本発明の他の実施形態に係る出力回路の構成を示す回路ブロック図である。 本発明の実施形態に係る２つのスイッチのオンオフのタイミングの一例を示すタイミングチャートである。 本発明の他の実施形態に係る出力回路の構成を示す回路ブロック図である。 本発明の実施形態に係るデータ線ドライバの構成を示す回路ブロック図である。 本発明の実施形態に係る表示装置の構成を示す図である。

以下、本発明の実施形態について図面を参照しつつ説明する。尚、各図面において、実質的に同一又は等価な構成要素又は部分には同一の参照符号を付している。

［第１の実施形態］
図４は、本発明の第１の実施形態に係る出力回路１の構成を示す回路ブロック図である。なお、図４には、出力回路１に接続されるデータ線１５１が、出力回路１と共に示されている。

出力回路１は、差動増幅器１０と、遅延回路２０と、を含んで構成され、半導体チップ５０に形成されている。差動増幅器１０は、反転入力端子ｂ、複数の非反転入力端子ａ_１、ａ_２、・・・、ａ_ｋ及び出力端子ｃを有している。出力端子ｃは、半導体チップ５０の出力パッドＰを介してデータ線１５１に接続されている。なお、図４には、１本のデータ線１５１に対応する構成が示されているが、半導体チップ５０は、液晶パネル等の表示デバイスに設けられた複数のデータ線の各々に対応する複数の出力回路を含み得る。

複数の非反転入力端子ａ_１〜ａ_ｋには、それぞれ、信号電圧Ｖ_１、Ｖ_２、・・・、Ｖ_ｋが入力される。信号電圧Ｖ_１〜Ｖ_ｋは、それぞれ、出力回路１の前段に設けられる抵抗分割型デジタルアナログ変換器（図示せず）から出力される。信号電圧Ｖ_１〜Ｖ_ｋは、それぞれ、ステップ状に電圧レベルが変化するステップ信号電圧とされ、差動増幅器１０の出力ダイナミックレンジに対して十分小さい電圧範囲内の同一電圧を含むｋ個の電圧群とされる。差動増幅器１０は、非反転入力端子ａ_１〜ａ_ｋに入力されるｋ個の信号電圧Ｖ_１〜Ｖ_ｋの大きさに応じた出力電圧Ｖ_ＯＵＴを、階調電圧として出力端子ｃから出力することで、出力端子ｃに接続されたデータ線１５１を駆動する。データ線１５１の構成は、図１に示すものと同じであるので説明は省略する。

遅延回路２０は、差動増幅器１０の出力端子ｃと定電位ライン（グランドライン）との間に直列接続された抵抗素子Ｒ_１、Ｒ_２及びキャパシタＣ_１を含んで構成されている。すなわち、抵抗素子Ｒ_１の一端は、差動増幅器１０の出力端子ｃに接続され、抵抗素子Ｒ_２の一端は、抵抗素子Ｒ_１の他端に接続され、キャパシタＣ_１の一端は、抵抗素子Ｒ_２の他端に接続され、キャパシタＣ_１の他端は定電位ライン（グランドライン）に接続されている。また、抵抗素子Ｒ_１と抵抗素子Ｒ_２との接続部であるノードｎ_１は、差動増幅器１０の反転入力端子ｂに接続されている。すなわち、遅延回路２０は、差動増幅器１０の出力電圧Ｖ_ＯＵＴの電圧レベルの変化に対して、抵抗素子Ｒ_１、Ｒ_２の抵抗値及びキャパシタＣ_１の静電容量値によって定まる時定数τ_２（＝Ｃ_１・（Ｒ_１＋Ｒ_２））を有して応答する遅延電圧（Ｖ_ｎ１）をノードｎ_１において発生させ、遅延電圧（Ｖ_ｎ１）を、差動増幅器１０の反転入力端子ｂに供給する。なお、本実施形態では、遅延回路２０が、直列接続された２つの抵抗素子Ｒ_１、Ｒ_２からなる直列抵抗回路を含む場合を例示しているが、遅延回路２０は、直列接続された３つ以上の抵抗素子からなる直列抵抗回路を含んで構成されていてもよい。この場合、複数の抵抗素子における抵抗素子間のいずれかの接続部が、差動増幅器１０の反転入力端子ｂに接続される。また、本実施形態では、定電位ラインとしてグランドラインを用いているが、グランドライン以外の電位が固定されている電圧ラインを、定電位ラインとして用いることも可能である。

抵抗素子Ｒ_１、Ｒ_２の抵抗値及びキャパシタＣ_１の静電容量値は、出力電圧Ｖ_ＯＵＴの電圧変化が、キャパシタＣ_１と抵抗素子Ｒ_２との接続点であるノードｎ_２に生じる電圧Ｖ_ｎ２に反映されるまでの遅延時間が、出力電圧Ｖ_ＯＵＴの電圧変化が、データ線１５１の遠端ノードＮ_Ｌの電圧に反映されるまでの遅延時間よりも短くなるように設定される。具体的には、差動増幅器１０の出力端子ｃからノードｎ_２までの遅延の目安となる時定数τ_２（＝Ｃ_１・（Ｒ_１＋Ｒ_２））が、出力端子ｃから遠端ノードＮ_Ｌまでの遅延の目安となる時定数τ_１（＝Ｒ_ｌｏａｄ・Ｃ_ｌｏａｄ）よりも小さくなるように、抵抗素子Ｒ_１、Ｒ_２の抵抗値及びキャパシタＣ_１の静電容量値が設定される。また遅延回路２０における電力損失を抑えるため、抵抗素子Ｒ_１、Ｒ_２の抵抗値は十分に大きい値に設定され、キャパシタＣ_１の静電容量値は十分に小さい値に設定されることが好ましい。

差動増幅器１０は、出力端子ｃから出力される出力電圧Ｖ_ＯＵＴのレベルと反転入力端子ｂに入力される電圧のレベルとが同じである場合、増幅率１のボルテージフォロアとして動作する。すなわち、差動増幅器１０は、出力端子ｃから出力される出力電圧Ｖ_ＯＵＴが安定状態となり、出力電圧Ｖ_ＯＵＴの電圧レベルと、遅延回路２０のノードｎ_１及びｎ_２に生ずる各電圧Ｖ_ｎ１、Ｖ_ｎ２の電圧レベルが同じになる場合（Ｖ_ＯＵＴ＝Ｖ_ｎ１＝Ｖ_ｎ２）、増幅率１のボルテージフォロアとして動作する。

差動増幅器１０は、増幅率が１のときに非反転入力端子ａ_１〜ａ_ｋにそれぞれ入力される信号電圧Ｖ_１〜Ｖ_ｋのレベルの加重平均に相当する電圧レベルの出力電圧Ｖ_ＯＵＴを、階調電圧として出力する。すなわち、差動増幅器１０の増幅率が１のときの出力電圧Ｖ_ＯＵＴをＶ_ｅｘｐとすると、Ｖ_ｅｘｐは、下記の（２）式によって表される。
Ｖ_ｅｘｐ＝（Ａ_１・Ｖ_１＋Ａ_２・Ｖ_２＋…＋Ａ_ｋ・Ｖ_ｋ）／（Ａ_１＋Ａ_２＋…+Ａ_ｋ） ・・・（２）
ここで、Ａ_１、Ａ_２、・・・Ａ_ｋは、それぞれ、信号電圧Ｖ_１〜Ｖ_ｋに対応する重み付け係数である。Ｖ_ｅｘｐは、安定状態における出力電圧Ｖ_ＯＵＴの電圧レベルであり、ターゲットとする階調電圧の電圧レベルである。なお、（２）式を実現する差動増幅器１０の構成については後述する。

一方、差動増幅器１０は、出力端子ｃから出力される出力電圧Ｖ_ＯＵＴのレベルと反転入力端子ｂに入力される電圧Ｖ_ｎ１のレベルとが異なる場合、非反転入力端子ａ_１〜ａ_ｋに入力される信号電圧Ｖ_１〜Ｖ_ｋのレベルの加重平均に相当するレベル（Ｖ_ｅｘｐ）と反転入力端子ｂに入力される電圧のレベルとの差分に応じたレベルの電圧を出力電圧Ｖ_ＯＵＴとして出力する。従って、差動増幅器１０の出力電圧Ｖ_ＯＵＴは、信号電圧Ｖ_１〜Ｖ_ｋのレベル変化に応じて変化を開始してから安定状態となるまでの期間において、出力端子ｃとノードｎ_２との間の電位差に応じた変化量で変化する。以下に、この点について説明する。

差動増幅器１０の出力電圧Ｖ_ＯＵＴが変化すると、差動増幅器１０の出力端子ｃと、遅延回路２０のノードｎ_２との間に生じる電位差によって、下記の（３）式によって示される電流Ｉ_ｆが、遅延回路２０に流れる。
Ｉ_ｆ＝（Ｖ_ＯＵＴ−Ｖ_ｎ１）／Ｒ_１＝（Ｖ_ｎ１−Ｖ_ｎ２）／Ｒ_２ ・・・（３）
ここで、Ｖ_ｎ１は、ノードｎ_１に生じる電圧であり、Ｖ_ｎ２はノードｎ_２に生じる電圧である。差動増幅器１０の反転入力端子ｂと非反転入力端子ａ_１〜ａ_ｋとの間にイマジナリーショートが成り立つとすると、反転入力端子ｂに入力されるノードｎ_１の電圧Ｖ_ｎ１のレベルは、Ｖ_ｅｘｐである。従って（３）式のＶ_ｎ１をＶ_ｅｘｐに置換し、Ｖ_ＯＵＴについて解くと下記（４）式が導かれる。
Ｖ_ＯＵＴ＝（Ｒ_１／Ｒ_２）・（Ｖ_ｅｘｐ−Ｖ_ｎ２）＋Ｖ_ｅｘｐ ・・・（４）
すなわち、差動増幅器１０の出力電圧Ｖ_ＯＵＴは、信号電圧Ｖ_１〜Ｖ_ｋの電圧レベル変化に応じて変化を開始してから安定状態になるまでの期間において、信号電圧Ｖ_１〜Ｖ_ｋの加重平均に相当するＶ_ｅｘｐと、遅延回路２０のノードｎ_２に生じる電圧Ｖ_ｎ２との差と、抵抗比Ｒ_１／Ｒ_２との積によって定まる電圧変化量の作用により変化する。

（４）式によって示される出力電圧Ｖ_ＯＵＴの変化作用について更に詳細に説明する。信号電圧Ｖ_１〜Ｖ_ｋは、それぞれ、電圧レベルがステップ状に変化するステップ信号電圧とされる。従って、これらの加重平均に相当するＶ_ｅｘｐもステップ状に変化する。出力電圧Ｖ_ＯＵＴの電圧レベルが、ターゲット電圧Ｖ_ｅｘｐに到達しても、遅延回路２０のノードｎ_２の電圧Ｖ_ｎ２の電圧レベルがターゲット電圧Ｖ_ｅｘｐに到達していなければ、出力電圧Ｖ_ＯＵＴの電圧レベルは、引き続き変化する。ノードｎ_２の電圧Ｖ_ｎ２の電圧レベルが、ターゲット電圧Ｖ_ｅｘｐに到達すると、出力電圧Ｖ_ＯＵＴの電圧変化量の作用がゼロとなり、出力電圧Ｖ_ＯＵＴの電圧レベルは、Ｖ_ｅｘｐに収束する。

図５は、差動増幅器１０に信号電圧Ｖ_１〜Ｖ_ｋを入力したときの、差動増幅器１０及びデータ線１５１の各ノードの電圧波形を示す図である。図５には、図２に示す場合と同様、データ線１５１の負荷容量が比較的大きく、駆動期間（１データ期間）が比較的短い場合の各ノードの電圧波形が示されている。

波形Ｆ１１は、差動増幅器１０に入力される信号電圧Ｖ_１〜Ｖ_ｋの加重平均に相当する仮想的な入力電圧波形である。波形Ｆ１２は、差動増幅器１０の出力端子ｃから出力される出力電圧Ｖ_ＯＵＴの波形、すなわち、データ線１５１の近端ノードの電圧波形である。波形Ｆ１３は、データ線１５１の遠端ノードＮ_Ｌの電圧波形である。波形Ｆ１４は、遅延回路２０のノードｎ_２に生じる電圧Ｖ_ｎ２の波形である。波形Ｆ１４の、波形Ｆ１１に対する遅延が、波形Ｆ１３の、波形Ｆ１１に対する遅延よりも小さくなるように、遅延回路２０における時定数τ_２（＝Ｃ_１・（Ｒ_１＋Ｒ_２））が定められている。

波形Ｆ１２によって示されるように、出力電圧Ｖ_ＯＵＴ（データ線１５１の近端ノードの電圧）は、差動増幅器１０の回路構成で定まる一定のスルーレートでターゲット電圧Ｖ_ｅｘｐの電圧レベルまで速やかに到達し、その後においても、式（４）に表されているように、ターゲット電圧Ｖ_ｅｘｐと、遅延回路２０のノードｎ_２の電圧Ｖ_ｎ２のレベルとの差に応じた電圧変化量（Ｒ_１／Ｒ_２）・（Ｖ_ｅｘｐ−Ｖ_ｎ２）の作用によって変化し続ける。従って、出力電圧Ｖ_ＯＵＴの波形Ｆ１２は、オーバーシュート波形となる。ノードｎ_２の電圧Ｖ_ｎ２のレベルが、ターゲット電圧Ｖ_ｅｘｐに近づくに従い、出力電圧Ｖ_ＯＵＴにおける電圧変化量（Ｒ_１／Ｒ_２）・（Ｖ_ｅｘｐ−Ｖ_ｎ２）の作用は小さくなり、最終的に出力電圧Ｖ_ＯＵＴは、ターゲット電圧Ｖ_ｅｘｐに収束する。また、波形Ｆ１３及びＦ１４に示されるように、データ線１５１の遠端ノードＮ_Ｌの電圧及び遅延回路２０のノードｎ_２の電圧Ｖ_ｎ２も、ターゲット電圧Ｖ_ｅｘｐに速やかに収束する。

出力電圧Ｖ_ＯＵＴがオーバーシュートすることで、データ線１５１の遠端ノードＮ_Ｌの電圧変化が加速され、遠端ノードＮ_Ｌの電圧レベルが、ターゲット電圧Ｖ_ｅｘｐに到達するまでの時間が短縮される。従って、データ線１５１の負荷容量が大きく且つ駆動期間（１データ期間）が短い場合でも、駆動期間（１データ期間）内に、データ線１５１の遠端ノードＮ_Ｌの電圧を、ターゲット電圧Ｖ_ｅｘｐにまで到達させることができる。これにより、データ線１５１の近端ノードと遠端ノードＮ_Ｌとの電圧差が抑制され、近端ノードと遠端ノードＮ_Ｌとの輝度差を抑制することが可能となる。

また、波形Ｆ１１の振幅が十分小さい場合には、安定状態になるまでの期間における出力電圧Ｖ_ＯＵＴの電圧変化量の作用は、（４）式によって示されるように、小さくなるため、出力電圧Ｖ_ＯＵＴにおいて過剰なオーバーシュートが生じることはなく、出力電圧Ｖ_ＯＵＴは、速やかにターゲット電圧Ｖ_ｅｘｐに収束する。

なお、上記では、データ線１５１を出力電圧Ｖ_ＯＵＴに充電する場合を例に説明したが、データ線１５１を出力電圧Ｖ_ＯＵＴに放電する場合についても同様であり、出力電圧Ｖ_ＯＵＴの電圧波形に過剰なアンダーシュートが生じることはなく、出力電圧Ｖ_ＯＵＴは、速やかにターゲット電圧Ｖ_ｅｘｐに収束する。

ここで、図３に示す駆動回路２００と、本発明の実施形態に係る出力回路１とを比較する。図３に示す駆動回路２００は、入力信号に高い電流供給能力が必要であり、出力インピーダンスの高い抵抗分割型デジタルアナログ変換器の出力信号を、そのまま受けることができない。

一方、本発明の実施形態に係る出力回路１は、入力インピーダンスが高いため、入力信号に高い電流供給能力は不要である。従って、出力インピーダンスの高い抵抗分割型デジタルアナログ変換器の出力信号を、そのまま受けることができる。このため、出力回路１を簡単な構成で実現することができ、表示装置のデータ線ドライバのような多出力回路を構成する場合において、回路規模を小さくすることができる。従って、半導体チップの面積を抑制し、低コスト化が可能となる。

また、図３に示す駆動回路２００の出力電圧Ｖ_ＯＵＴの電圧変化は、ターゲット電圧と１つ前のデータ期間における出力電圧Ｖ_ＯＵＴとの電圧差とに無関係な大きさの電圧変化作用を伴う。従って、当該データ期間のターゲット電圧と、１つ前のデータ期間における出力電圧Ｖ_ＯＵＴとの電圧差が小さい場合には、当該データ期間における出力電圧Ｖ_ＯＵＴの電圧波形に過剰なオーバーシュートまたはアンダーシュートが発生するという問題がある。

一方、本発明の実施形態に係る出力回路１によれば、当該データ期間における出力電圧Ｖ_ＯＵＴの電圧変化は、当該データ期間におけるターゲット電圧Ｖ_ｅｘｐと、１つ前のデータ期間における出力電圧Ｖ_ＯＵＴ（当該データ期間開始時のＶ_ｎ２）との電圧差に応じた電圧変化量（Ｒ_１／Ｒ_２）・（Ｖ_ｅｘｐ−Ｖ_ｎ２）の電圧変化作用を伴う。すなわち、当該データ期間におけるターゲット電圧Ｖ_ｅｘｐと、１つ前のデータ期間における出力電圧Ｖ_ＯＵＴ（＝Ｖ_ｎ２）との電圧差（Ｖ_ｅｘｐ−Ｖ_ｎ２）が大きいときは、出力電圧Ｖ_ＯＵＴは大きい電圧変化作用を伴い、電圧差（Ｖ_ｅｘｐ−Ｖ_ｎ２）が小さいときには、出力電圧Ｖ_ＯＵＴは小さい電圧変化作用を伴う。従って、当該データ期間におけるターゲット電圧Ｖ_ｅｘｐと、１つ前のデータ期間における出力電圧Ｖ_ＯＵＴ（＝Ｖ_ｎ２）との電圧差が小さい場合に、当該データ期間において、出力電圧Ｖ_ＯＵＴの電圧波形に過剰なオーバーシュート及びアンダーシュートが発生することを防止できる。

図６は、差動増幅器１０の構成の一例を示す回路図である。差動増幅器１０は、同一導電型のｋ個の差動段回路１３＿１〜１３＿ｋ、カレントミラー回路１６及び増幅段回路１７を備えている。

差動段回路１３＿ｋは、Ｎチャネル型のトランジスタ１１ａ＿ｋ、１１ｂ＿ｋからなる差動対と、差動対を駆動する電流源１２＿ｋを有する。電流源１２＿ｋは、差動対のテイルと電源端子Ｅ２との間に設けられている。他の差動段回路の構成は、差動段回路１３＿ｋと同じである。各差動対の一方のトランジスタ１１ａ＿１〜１１ａ＿ｋの各ゲートが、差動増幅器１０の非反転入力端子ａ_１〜ａ_ｋを構成する。各差動対の他方のトランジスタ１１ｂ＿１〜１１ｂ＿ｋの各ゲートが、共通接続されて、差動増幅器１０の反転入力端子ｂを構成する。差動段回路１３＿１〜１３＿ｋは、それぞれ、差動対の出力端が、ノードｎ_１１及びｎ_１２において、共通接続されている。

カレントミラー回路１６は、ｐチャネル型のトランジスタ１４及び１５を有し、電源端子Ｅ１と、ノードｎ_１１及びｎ_１２との間に設けられている。増幅段回路１７は、少なくともノードｎ_１１に生じる電圧を受け、差動増幅器１０の出力端子ｃに出力電圧Ｖ_ＯＵＴを増幅出力する。差動増幅器１０の反転入力端子ｂと出力端子ｃの電位が等しいとき、差動増幅器１０は増幅率１のボルテージフォロワ構成と等価となる。このときの出力電圧Ｖ_ＯＵＴの電圧レベルを電圧Ｖ_ｅｘｐとする。

以下、差動増幅器１０の増幅率が１のときの信号電圧Ｖ_１〜Ｖ_ｋと電圧Ｖ_ｅｘｐとの関係について説明する。上述したように、信号電圧Ｖ_１〜Ｖ_ｋは、それぞれ、ステップ状に電圧レベルが変化するステップ信号電圧とされ、差動増幅器１０の出力ダイナミックレンジに対して十分小さい電圧範囲内の同一電圧を含むｋ個の電圧群とされる。電圧Ｖ_ｅｘｐは、差動増幅器１０の増幅率が１のとき、入力される信号電圧Ｖ_１〜Ｖ_ｋの加重平均に相当する。

以下に、差動増幅器１０について、差動段回路１３＿１〜１３＿ｋにおける第ｊ番目（ｊは１〜ｋの整数）の差動対を構成するトランジスタが、チャネル長Ｌとチャネル幅Ｗとの比に相当する基準サイズ比（Ｗ／Ｌ比）に対してＡ_ｊ倍、つまり重みづけ比がＡ_ｊとなる場合を一例にとって、その動作を説明する。

第ｊ番目の差動対（１１ａ＿ｊ、１１ｂ＿ｊ）のドレイン電流Ｉ_ａ＿ｊ、Ｉ_ｂ＿ｊは、下記の（５）式及び（６）式で表される。
Ｉ_ａ＿ｊ＝（Ａ_ｊ・β／２）・（Ｖ_ｊ−Ｖ_ＴＨ）^２ ・・・（５）
Ｉ_ｂ＿ｊ＝（Ａ_ｊ・β／２）・（Ｖ_ｅｘｐ−Ｖ_ＴＨ）^２ ・・・（６）
ここで、βは、トランジスタが基準サイズ比１のときの利得係数であり、Ｖ_ＴＨは、トランジスタの閾値電圧である。

差動段回路１３＿１〜１３＿ｋの共通接続された出力端は、カレントミラー回路１６の入力（ノードｎ_１２）及び出力（ノードｎ_１１）に接続され、差動段回路１３＿１〜１３＿ｋの共通接続された出力端の出力電流が等しくなるように制御される。これにより、差動段回路１３＿１〜１３＿ｋの出力電流について、下記（７）式が成立する。
Ｉ_ａ＿１＋Ｉ_ａ＿２＋…＋Ｉ_ａ＿ｋ＝Ｉ_ｂ＿１＋Ｉ_ｂ＿２＋…＋Ｉ_ｂ＿ｋ ・・・（７）
（５）式、（６）式において、ｊを１〜ｋの範囲で展開して、（７）式に代入する。ここで、閾値電圧Ｖ_ＴＨの一次項に関しては、両辺が等しいとすると、下記の（８）式及び（９）式が導かれる。
Ａ_１・Ｖ_１＋Ａ_２・Ｖ_２＋…＋Ａ_ｋ・Ｖ_ｋ＝（Ａ_１＋Ａ_２＋…＋Ａ_ｋ）×Ｖ_ｅｘｐ ・・・（８）
Ｖ_ｅｘｐ＝（Ａ_１・Ｖ_１＋…＋Ａ_ｋ・Ｖ_ｋ）／（Ａ_１＋…＋Ａ_ｋ） ・・・（９）

あるいは、基準サイズの差動対の相互コンダクタンスをｇｍ、重みづけ比Ａ_ｊの第ｊ番目の差動対の相互コンダクタンスをＡ_ｊ・ｇｍとすると、第ｊ番目（ｊ＝１〜ｋ）の差動対（１１ａ＿ｊ、１１ｂ＿ｊ）について、
Ｉ_ａ＿ｊ−Ｉ_ｂ＿ｊ＝Ａ_ｊ・ｇｍ（Ｖ_ｊ−Ｖ_ｅｘｐ）・・（１０）
とする。ここで、ｊを１〜ｋの範囲で展開した式を（７）式に代入することでも、上記の式（９）が導かれる。
従って、差動増幅器１０は、式（９）で表されるように、各差動対に入力される信号電圧と重みづけ比との積の総和（Ａ_１・Ｖ_１＋…＋Ａ_ｋ・Ｖ_ｋ）を、重みづけ比の総和（Ａ_１＋…＋Ａ_ｋ）で割った値、すなわち信号電圧Ｖ_１〜Ｖ_ｋの加重平均に相当する電圧Ｖ_ｅｘｐを、出力電圧Ｖ_ＯＵＴとして出力する。

例えば、互いに電圧レベルの異なる２つの電圧Ｖ_Ａ、Ｖ_Ｂからなる２つの電圧が、信号電圧Ｖ_１〜Ｖ_ｋとして入力される場合、電圧Ｖ_Ａ、Ｖ_Ｂを、２^Ｋ個に分割する電圧レベルを差動増幅器１０において生成することができる。これにより差動増幅器１０の前段に設けられるデジタルアナログ変換器で選択出力する電圧レベルの数を減らすことができる。特に映像デジタル信号のビット数が多い場合には、デジタルアナログ変換器の回路規模が大きく、チップ面積が増大するが、デジタルアナログ変換器で選択出力する電圧レベルの数を減らすことで、チップ面積の増大を抑制する有効な手段となる。

［第２の実施形態］
図７は、本発明の第２の実施形態に係る出力回路１Ａの構成を示す回路ブロック図である。出力回路１Ａは、差動増幅器１０の反転入力端子ｂの接続先を、遅延回路２０における遅延電圧（Ｖ_ｎ１）の出力ノードであるノードｎ_１及び出力端子ｃのいずれかに切り替える切り替え回路４０を含む点において、第１の実施形態に係る出力回路１と異なる。切り替え回路４０は、スイッチＳＷ１及びＳＷ２を含んで構成されている。

スイッチＳＷ１は、差動増幅器１０の反転入力端子ｂと遅延回路２０のノードｎ_１との間に設けられている。スイッチＳＷ２は、差動増幅器１０の反転入力端子ｂと出力端子ｃとの間に設けられている。スイッチＳＷ２がオン状態、スイッチＳＷ１がオフ状態となることで、差動増幅器１０は、増幅率１のボルテージフォロアを構成する。一方、スイッチＳＷ２がオフ状態、スイッチＳＷ１がオン状態となることで、差動増幅器１０は、（４）式で示されるように、出力電圧Ｖ_ＯＵＴが、電圧Ｖ_ｅｘｐとノードｎ_２の電圧Ｖ_ｎ２との差に応じた電圧変化作用を伴って動作する。

図８は、スイッチＳＷ１及びＳＷ２のオンオフのタイミングの一例を示すタイミングチャートである。図８に示す例において、時刻ｔ０からｔ２までの第１データ期間１Ｈ−１と、時刻ｔ２から時刻ｔ４までの第２データ期間１Ｈ−２におけるスイッチＳＷ１及びＳＷ２のオンオフのタイミングの一例が示されている。なお、１データ期間内において、差動増幅器１０の出力端子ｃから出力される出力電圧Ｖ_ＯＵＴに対し、ターゲット電圧Ｖ_ｅｘｐの電圧レベルは、同一レベルに維持されるものとする。

第１データ期間１Ｈ−１の前半期間（時刻ｔ０からｔ１までの期間）および第２データ期間１Ｈ−２の前半期間（時刻ｔ２から時刻ｔ３までの期間）において、スイッチＳＷ１がオン状態とされ、スイッチＳＷ２がオフ状態とされる。これにより、上記期間において、差動増幅器１０は、（４）式で示されるように、出力電圧Ｖ_ＯＵＴが、Ｖ_ｅｘｐとノードｎ_２の電圧Ｖ_ｎ２との差に応じた電圧変化を伴うように動作する。一方、第１データ期間１Ｈ−１の後半期間（時刻ｔ１からｔ２までの期間）及び第２データ期間１Ｈ−２の後半期間（時刻ｔ３から時刻ｔ４までの期間）において、スイッチＳＷ１がオフ状態とされ、スイッチＳＷ２がオン状態とされる。これにより、差動増幅器１０は、増幅率１のボルテージフォロアを構成する。

第２の実施形態に係る出力回路１Ａによれば、第１の実施形態に係る出力回路１と同様、出力電圧Ｖ_ＯＵＴにおける過剰なオーバーシュート及びアンダーシュートの発生を防止するとともに、必要に応じて差動増幅器１０を適切なタイミングでボルテージフォロワ駆動に切り替えることが可能となる。

［第３の実施形態］
図９は、本発明の第３の実施形態に係る出力回路１Ｂの構成を示す回路ブロック図である。出力回路１Ｂは、遅延回路２０を構成する抵抗素子Ｒ_１、Ｒ_２が、それぞれ、ＣＭＯＳトランジスタ抵抗で構成されている点が、第１の実施形態に係る出力回路１と異なる。

抵抗素子Ｒ_１及びＲ_２は、それぞれ、ｐチャネル型のＭＯＳトランジスタＭ１及びｎチャネル型のＭＯＳトランジスタＭ２を含んで構成されている。ｐチャネル型のＭＯＳトランジスタＭ１のドレイン及びソースは、ｎチャネル型のＭＯＳトランジスタＭ２のソース及びドレインに接続されている。ｐチャネル型のＭＯＳトランジスタＭ１のゲートは、それぞれ、電圧ラインＶＢＰに接続され、ｎチャネル型のＭＯＳトランジスタＭ２のゲートは、それぞれ、電圧ラインＶＢＮに接続されている。各ＭＯＳトランジスタＭ１及びＭ２の制御端子であるゲートに電圧ラインＶＢＰ及びＶＢＮを介してバイアス電圧を印加することで、抵抗素子Ｒ_１及びＲ_２は、それぞれの抵抗素子を構成するＭＯＳトランジスタＭ１、Ｍ２のサイズ及びバイアス電圧に応じた抵抗値を有することとなる。

抵抗素子Ｒ_１、Ｒ_２の抵抗値は十分な大きさが必要であるため、一般的な抵抗専用素子などで構成すると面積が大きくなる可能性がある。抵抗素子Ｒ_１、Ｒ_２をＣＭＯＳトランジスタ抵抗で構成することで、一般的な抵抗専用素子で構成する場合と比較して抵抗素子Ｒ_１、Ｒ_２の面積を小さくすることができる。

なお、図７に示す出力回路１Ａにおける遅延回路２０を構成する抵抗素子Ｒ_１、Ｒ_２においても、ＣＭＯＳトランジスタ抵抗を適用することが可能である。

［第４の実施形態］
図１０は、本発明の第５の実施形態に係るデータ線ドライバ１００の構成を示す回路ブロック図である。データ線ドライバ１００は、少なくとも差動増幅器１０と遅延回路２０とを含む出力回路１と、抵抗分割型デジタルアナログ変換器３０（以下Ｒ−ＤＡＣ３０と称する）を含んで構成されている。データ線ドライバ１００は、半導体チップ５０に形成されており、出力回路１の出力端子ｃは、半導体チップ５０の出力パッドＰを介してデータ線１５１に接続されている。Ｒ-ＤＡＣ３０は、図１に示すＲ−ＤＡＣ３０Ａと同様に、複数のガンマ電源電圧Ｖ_Ｇ０〜Ｖ_Ｇｍ及びｎビットの映像デジタル信号Ｄ_０〜Ｄ_ｎ−1及びその相補信号ＸＤ_０〜ＸＤ_ｎ-１が入力される。Ｒ-ＤＡＣ３０においても、ガンマ電源電圧Ｖ_Ｇ０〜Ｖ_Ｇｍを抵抗分割して複数の参照電圧が生成される。なおＲ-ＤＡＣ３０は、図１に示すＲ−ＤＡＣ３０Ａに対して、映像デジタル信号（Ｄ_０〜Ｄ_ｎ−1及びＸＤ_０〜ＸＤ_ｎ-１）に応じて、複数の参照電圧から重複も含めてｋ個の信号電圧Ｖ_１〜Ｖ_ｋを選択出力する構成に変更したものである。差動増幅器１０の非反転入力端子ａ_１〜ａ_ｋには、それぞれ、Ｒ−ＤＡＣ３０から出力される信号電圧Ｖ_１〜Ｖ_ｋが入力される。第１の実施形態で説明したように、差動増幅器１０の前段に接続されるデジタルアナログ変換器Ｒ-ＤＡＣ３０において生成する参照電圧レベル数は、Ｒ-ＤＡＣ３０Ａよりも減らすことができるため、Ｒ-ＤＡＣ３０の回路規模及び面積を小さくできる。なお図１０においても、１本のデータ線１５１に対応する構成が示されているが、半導体チップ５０は、液晶パネル等の表示デバイスに設けられた複数のデータ線の各々に対応する複数の出力回路１及びＲ−ＤＡＣ３０を含み得る。

出力回路１は高入力インピーダンスであるため、出力インピーダンスが高い（電流駆動能力が低い）抵抗分割型デジタルアナログコンバータであるＲ−ＤＡＣ３０の出力をそのまま受けることができる。従って、図１に記載のデータ線ドライバ１００Ａと同様、データ線ドライバ１００を簡単な構成で実現することができ、表示装置のデータ線ドライバのような多出力回路を構成する場合において、回路規模を小さくすることができる。従って、半導体チップの面積を抑制し、低コスト化が可能となる。

なお、データ線ドライバ１００において、出力回路１に代えて、図７に示す出力回路１Ａまたは図９に示す出力回路１Ｂを適用することが可能である。

［第５の実施形態］
図１１は、本発明の第５の実施形態に係るアクティブマトリクス型表示装置５００の構成を示す図である。表示装置は、第４の実施形態に係るデータ線ドライバ１００、走査線ドライバ１１０、制御回路１２０及び表示パネル１３０を含んで構成されている。

表示パネル１３０は、例えば、液晶パネルまたは有機ＥＬパネルを構成するものであり、表示画面の第１の方向に伸びるｍ本（ｍは２以上の自然数）の走査線Ｓ_１〜Ｓ_ｍと、表示画面の第１の方向に対して直交する第２の方向に伸びるｎ本（ｎは２以上の自然数）のデータ線Ｙ_１〜Ｙ_ｎとを有する。走査線Ｓ_１〜Ｓ_ｍ及びデータ線Ｙ_１〜Ｙ_ｎの各交差部には、ＴＦＴスイッチ（不図示）及び画素を担う表示セルｐｘが設けられている。走査線の走査パルスによりＴＦＴスイッチがオンとされるときに、各データ線の階調電圧が表示セル内の画素電極に印加され、印加された階調電圧に応じてＲＧＢの輝度制御が行われる構成とされる。

制御回路１２０は、外部から入力される映像信号ＶＤから水平同期信号ＳＨを検出し、これを走査線ドライバ１１０に供給する。また、制御回路１２０は、映像信号ＶＤに基づき各種の制御信号、並びに各画素の輝度レベルを例えば８ビットの輝度階調で表した画素データＰＤの系列を生成して、これをデータ線ドライバ１００に供給する。

走査線ドライバ１１０は、制御回路１２０から供給される水平同期信号ＳＨに同期したタイミングで、水平走査パルスを表示パネル１３０の走査線Ｓ_１〜Ｓ_ｍの各々に順次印加する。

データ線ドライバ１００は、例えば、ＬＳＩ（Large Scale Integrated Circuit）を構成する半導体チップに形成されている。データ線ドライバ１００は、制御回路１２０から供給される画素データＰＤを、１走査線分、つまりｎ個毎に各画素データＰＤにそれぞれに対応した階調レベルを有する階調電圧信号Ｇ_１〜Ｇ_ｎに変換する。データ線ドライバ１００は、当該階調電圧信号Ｇ_１〜Ｇ_ｎを表示パネル１３０のデータ線Ｙ_１〜Ｙ_ｎに印加する。

本実施形態に係る表示装置５００によれば、表示パネル１３０の近端ノードと遠端ノードとの間の輝度差を抑制することができる。また、階調電圧信号Ｇ_１〜Ｇ_ｎにおける過剰なオーバーシュート及びアンダーシュートの発生を防止することができる。従って、表示パネル１３０に表示される画像の高画質化を実現できる。

なお、表示装置５００において、データ線ドライバ１００を構成する出力回路として、第１〜第３の実施形態に係る出力回路１〜３のいずれかを適用することが可能である。

１、１Ａ、１Ｂ 出力回路
１０ 差動増幅器
１３＿１〜１３＿ｋ 差動対
１６ カレントミラー回路
２０ 遅延回路
３０ 抵抗分割型デジタルアナログ変換器
４０ 切り替え回路
１００ データ線ドライバ
１３０ 表示パネル
１５１ データ線
ａ_１〜ａ_ｋ 非反転入力端子
ｂ 反転入力端子
ｃ 出力端子
Ｒ_１、Ｒ_２ 抵抗素子
Ｃ_１ キャパシタ
ＳＷ１、ＳＷ２ スイッチ
Ｖ_１〜Ｖ_ｋ 信号電圧

Claims (8)

1. 反転入力端子、複数の非反転入力端子及び出力端子を含み、前記出力端子から出力される出力電圧のレベルと前記反転入力端子に入力される電圧のレベルとが同じである場合、前記複数の非反転入力端子の各々に入力される各入力電圧のレベルの加重平均に相当するレベルの電圧を前記出力電圧として前記出力端子から出力し、前記出力電圧のレベルと前記反転入力端子に入力される電圧のレベルとが異なる場合、前記複数の非反転入力端子の各々に入力される各入力電圧のレベルの加重平均に相当するレベルと前記反転入力端子に入力される電圧のレベルとの差分に応じたレベルの電圧を前記出力電圧として出力する差動増幅器と、
   前記出力端子の電圧レベルの変化に対して所定の時定数を有して応答する遅延電圧を生成し、前記遅延電圧を前記反転入力端子に供給する遅延回路と、
   を含む出力回路。
2. 前記遅延回路は、直列接続された複数の抵抗素子を含み、一端が前記出力端子に接続された直列抵抗回路と、一端が前記直列抵抗回路の他端に接続され、他端が定電圧ラインに接続されたキャパシタと、を含み、
   前記複数の抵抗素子における抵抗素子間の接続部のいずれかに前記反転入力端子が接続されている
   請求項１に記載の出力回路。
3. 前記反転入力端子の接続先を、前記遅延回路における前記遅延電圧の出力ノード及び前記出力端子のいずれかに切り替える切り替え回路を更に含む
   請求項１または請求項２に記載の出力回路。
4. 前記切り替え回路は、前記反転入力端子と前記遅延回路における前記遅延電圧の出力ノードとの間に設けられた第１のスイッチと、前記反転入力端子と前記出力端子との間に設けられた第２のスイッチと、を含み、
   前記出力電圧のレベルが同一レベルを維持する１単位期間内における前半期間に前記第１のスイッチがオン状態、前記第２のスイッチがオフ状態とされ、前記１単位期間内における後半期間に前記第１のスイッチがオフ状態、前記第２のスイッチがオン状態とされる
   請求項３に記載の出力回路。
5. 前記複数の抵抗素子の各々は、制御端子にバイアス電圧が印加されたトランジスタを含んで構成されている
   請求項２に記載の出力回路。
6. 前記差動増幅器は、同一導電型の複数の差動対を含む差動段回路と、前記複数の差動対の出力端に共通接続されたカレントミラー回路と、増幅段回路と、を含み、
   前記複数の差動対の各々の一方の入力端が前記複数の非反転入力端子を構成し、前記複数の差動対の各々の他方の入力端が共通接続され前記反転入力端子を構成し、
   前記増幅段回路が、前記複数の差動対の出力端と前記カレントミラー回路の接続点対の少なくとも一方の電圧を受けて、前記出力電圧を前記出力端子に出力する
   請求項１から請求項５のいずれか１項に記載の出力回路。
7. 請求項１から請求項６いずれか１項に記載の出力回路と、
   前記複数の非反転入力端子の各々に信号電圧を供給するデジタルアナログ変換器と、
   を含むデータ線ドライバ。
8. 請求項１から請求項６のいずれか１項に記載の出力回路と、
   前記複数の非反転入力端子の各々に信号電圧を供給するデジタルアナログ変換器と、
   前記出力回路の出力電圧が階調電圧として供給されるデータ線を有する表示パネルと、
   を含む表示装置。

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