KR100982349B1

KR100982349B1 - 증폭 회로의 작동 속도를 빠르게 하기 위한 회로들

Info

Publication number: KR100982349B1
Application number: KR1020070054594A
Authority: KR
Inventors: 송남진; 최윤경; 김경면
Original assignee: 삼성전자주식회사
Priority date: 2006-06-12
Filing date: 2007-06-04
Publication date: 2010-09-15
Also published as: US20070285412A1; KR20070118534A; US8237697B2; US7952553B2; US20080019159A1

Abstract

증폭기와 스위치 회로를 포함하는 증폭회로가 개시된다. 상기 증폭기는 입력 신호에 응답하여 제1전압 레벨과 제2전압 레벨 사이의 전압 레벨을 갖는 출력 전압을 출력 노드에서 발생한다. 상기 스위치 회로는 제1제어신호에 응답하여 상기 증폭기의 상기 출력 노드의 전압을 상기 제1전압 레벨과 상기 제2전압 레벨과의 차이의 절반에 상응하는 리셋 전압으로 리셋한다. 상기 스위치 회로는 제2제어신호에 응답하여 상기 스위치 회로의 보상 커패시턴스를 조절하여 상기 리셋 전압에서부터 슬루잉하는 출력 전압의 세틀링 시간을 조절한다.

리셋 전압, 슬루잉(slewing), 레일-투-레일 증폭기, 클래스 AB증폭기

Description

증폭 회로의 작동 속도를 빠르게 하기 위한 회로들{Circuits for increasing operational speed of amplification circuit}

본 발명의 상세한 설명에서 인용되는 도면을 보다 충분히 이해하기 위하여 각 도면의 상세한 설명이 제공된다.

도 1은 종래의 증폭기의 회로도이다.

도 2a와 도 2b는 도 1에 도시된 증폭기로 공급되는 입력 전압의 파형과 상기 입력 전압의 파형에 기초하여 발생한 출력 전압의 파형을 각각 나타낸다.

도 3은 본 발명의 실시 예에 따른 스위치 회로를 포함하는 증폭 회로를 나타낸다.

도 4는 본 발명의 실시 예에 따른 빠른 리셋 작동을 설명하기 위한 스위치 배열을 포함하는 도 3에 도시된 증폭 회로를 나타낸다.

도 5a와 도 5b는 제1제어 신호의 파형과 상기 제1제어 신호의 파형에 응답하여 발생한 출력 노드에서의 출력 전압의 파형을 각각 나타낸다.

도 6a와 도 6b는 도 1에 도시된 증폭기의 출력 전압의 파형과 본 발명의 실시 예에 따른 증폭 회로의 출력 노드에서의 출력 전압의 파형을 각각 나타낸다.

도 7은 도 3에 도시된 증폭 회로를 포함하는 디스플레이 장치의 블락도를 나타낸다.

도 8은 도 3에 도시된 증폭 회로의 작동을 나타내는 플로우차트이다.

도 9a는 본 발명의 실시 예에 따른 스위치 회로를 포함하는 증폭 회로를 나타낸다.

도 9b는 본 발명의 실시 예에 따른 빠른 리셋 작동을 설명하기 위한 스위치 배열을 포함하는 도 9a에 도시된 증폭 회로를 나타낸다.

도 9c는 본 발명의 실시 예에 따른 빠른 슬루우 레이트 작동을 설명하기 위한 스위치 배열을 포함하는 도 9a에 도시된 증폭 회로를 나타낸다.

도 10은 제1제어신호의 파형과 제2제어신호의 파형을 나타낸다.

도 11a 내지 도 11d는 종래의 증폭기들과 본 발명의 실시 예에 따른 증폭회로들의 출력전압들의 특성을 비교하기 위한 파형들이다.

도 12는 도 9a에 도시된 증폭 회로를 포함하는 디스플레이 장치의 블락도를 나타낸다.

도 13은 도 9a에 도시된 증폭 회로의 작동을 나타내는 플로우차트이다.

본 발명은 집적 회로 및 이를 포함하는 장치에 관한 것으로, 특히 스위치 회로, 상기 스위치 회로를 포함하는 장치들에 관한 것이다.

이동 장치(mobile devices)의 해상도가 증가함에 따라, 상기 이동 장치를 구 동하는 소스 드라이버(또는, 데이터 라인 드라이버)에 사용되는 증폭기는 빠르게 상기 이동 장치의 디스플레이 장치를 구동할 필요가 있다. 이동 전화기, PDA와 같은 이동 장치의 배터리 수명을 증가시키기 위하여, 상기 증폭기는 상대적으로 낮은 전력을 소비하는 것이 바람직하다.

LCD(liquid crystal display) 드라이버 IC(LCD Driver IC; LDI)의 소스 드라이버의 증폭기의 바이어스 전류는 1㎂이하이다. 그러나, 최근의 LDI는 수백 개(예컨대, QVGA의 경우는 720개, VGA의 경우는 1440)이상의 증폭기들을 포함하므로, 상기 증폭기의 바이어스 전류를 상대적으로 적게 증가시키더라도, 상기 LDI를 포함하는 상기 이동 장치의 배터리 수명은 상당히 감소한다.

또한, 증폭기의 작동 속도(operational speed)를 증가시키기 위해서는 상기 증폭기의 바이어스 전류를 증가시켜야 하나, 상기 바이어스 전류를 증가시키면 상기 이동 장치의 배터리 수명이 감소하므로, 상기 바이어스 전류를 증가시키기가 어렵다.

도 1은 종래의 증폭기의 회로도이다. 도 1의 증폭기는 LDI의 소스 드라이버의 증폭기로서 널리 사용되는 레일-투-레일 증폭기(rail-to-rail amplifier)이다. 일반적으로, 상기 증폭기는 출력 신호(VOUT)를 네가티브 입력 신호(inn)로 피드백시키는 구조를 갖는 단위-이득 버퍼(unit-gain buffer)를 구성한다.

상기 증폭기로 공급되는 바이어스 전류를 줄이기 위해, 도 1에 도시된 트랜지스터들(예컨대, 1 내지 8) 각각이 약한 반전 영역(weak inversion region)에서 작동할 수 있도록 바이어스 전류가 공급된다. 공급되는 바이어스 전류가 작기 때문 에, 입력 전압(inp)이 바뀜에 따라 출력 전압(VOUT)이 바뀌는 속도는 보상 커패시터들(C_P와 C_N)의 충전 또는 방전 속도에 좌우된다. 상기 증폭기는 안정적인 작동을 위하여 상기 보상 커패시터들(C_P와 C_N)을 포함한다.

도 2a와 도 2b는 도 1에 도시된 증폭기로 공급되는 입력 전압의 파형과 상기 입력 전압의 파형에 기초하여 발생한 출력 전압의 파형을 각각 나타낸다. 도 2a에 도시된 바와 같이 상기 입력 전압의 파형은 새로운 로우-라인 스캔(row-line scan)의 시작에서 변화한다. 증폭기는 상기 입력 전압의 파형에 응답하여 디스플레이 패널의 컬럼 라인(예컨대, 데이터 라인)을 구동한다.

도 2b에 도시된 바와 같이 상기 출력 전압의 파형을 발생하기 위한 구동 시간은 상기 증폭기의 슬루 레이트(slew rate; SR)에 상당히 영향을 받는다. 상기 슬루 레이트(SR)는 SR=Ib/Cm과 같이 표현된다. 여기서, Ib는 도 1에 도시된 바와 같이 입력 차동 스테이지의 테일(tail) 전류이고, Cm은 보상 커패시터들(C_P와 C_N)의 커패시턴스이다. 상기 증폭기의 바이어스 전류는 상대적으로 작기 때문에, 상기 증폭기의 구동 시간을 제한하는 중요한 요소는 상기 보상 커패시터들(C_P와 C_N)의 충전과 방전 속도이다.

또한, 한국 등록특허번호 제10-674912에는 증폭기의 작동 구간에 따라 보상 커패시터들의 총 커패시턴스를 바꾸어 슬루 레이트를 증가시킬 수 있는 기술(이하, "FSR기술"이라 한다)이 개시되어 있다. 상기 FSR기술에서는 작동 초기에 입력 전압의 레벨에 따라 슬루잉(slewing)하는 구간의 시간이 달라진다. 따라서 현재의 전압 레벨과 다음 작동 구간에서의 입력 전압 레벨과의 차이에 따라 작동 구간마다 세틀링 시간이 달라질 수 있다.

따라서 본 발명이 이루고자 하는 기술적인 과제는 출력 전압의 레벨을 전원 전압 레벨과 공통 기준 전압 레벨과의 차이의 약 1/2인 리셋 전압으로 빠르게 리셋하고 상기 리셋 전압으로부터 슬루잉을 시작하여 세틀링 시간을 감소시킬 수 있는 스위치 회로를 제공하는 것이다.

또한, 상기 스위치 회로를 포함하는 증폭 회로, 및 상기 증폭 회로를 포함하는 반도체 장치들을 제공하는 것이다.

상기 기술적 과제를 달성하기 위한 스위치 회로는 제1커패시터, 제2커패시터, 및 스위치 배열을 포함한다. 상기 스위치 배열은 제1제어신호에 응답하여 제1전압 레벨을 공급하는 제1노드와 제2전압 레벨을 공급하는 제2노드 사이에 상기 제1커패시터와 상기 제2커패시터를 출력 노드를 경유하여 직렬로 접속시킨다.

또한, 상기 스위치 배열은 상기 제1제어신호에 응답하여 상기 제1노드와 상기 제2노드로부터 상기 제1커패시터와 상기 제2커패시터를 분리하고 상기 제1커패시터와 상기 제2커패시터를 상기 출력 노드를 경유하지 않고 병렬로 접속시킨다.

상기 스위치 배열은 제2제어신호에 응답하여 상기 제1커패시터의 커패시턴스와 상기 제2커패시터의 커패시턴스 각각을 조절한다.

상기 스위치 회로는 제3커패시터와 제4커패시터를 더 포함한다. 상기 스위치 배열은 제2제어신호에 응답하여 상기 제3커패시터와 상기 제1커패시터를 병렬로 접속하고 상기 제4커패시터와 상기 제2커패시터를 병렬로 접속한다. 또한, 상기 스위치 배열은 상기 제2제어신호에 응답하여 상기 제1커패시터로부터 상기 제3커패시터를 분리하고 상기 제2커패시터로부터 상기 제4커패시터를 분리한다.

상기 기술적 과제를 달성하기 위하여 스위치 회로의 작동 방법은 제1제어신호에 응답하여 제1전압 레벨을 공급하는 제1노드와 제2전압 레벨을 공급하는 제2노드 사이에 직렬로 접속된 제1커패시터와 제2커패시터를 분리하고 상기 제1커패시터와 상기 제2커패시터를 크로스-접속한다. 그리고 출력 노드에서 상기 제1전압 레벨과 상기 제2전압 레벨과의 차이의 절반의 레벨을 갖는 리셋 전압을 발생하기 위하여, 상기 제1제어신호에 응답하여 상기 제1노드와 상기 제2노드 사이에 상기 제1커패시터와 상기 제2커패시터를 상기 출력 노드를 경유하여 직렬로 접속한다.

상기 스위치 회로의 작동 방법은, 상기 리셋 전압으로부터 슬루잉하는 상기 출력 노드의 전압의 세틀링 시간을 제어하기 위하여, 제2제어신호에 응답하여 상기 제1커패시터의 커패시턴스와 상기 제2커패시터의 커패시턴스 각각을 조절한다.

상기 기술적 과제를 달성하기 위하여 증폭 회로는 증폭기와 스위치 회로를 포함한다. 상기 증폭기는 입력 신호에 응답하여 제1전압 레벨과 제2전압 레벨 사이의 전압 레벨을 갖는 출력전압을 출력 노드에서 발생한다. 상기 스위치 회로는 제1제어신호에 응답하여 상기 증폭기의 상기 출력단의 전압을 상기 제1전압 레벨과 상기 제2전압 레벨과의 차이의 절반에 상응하는 리셋 전압으로 리셋한다.

상기 스위치 회로는, 상기 리셋 전압으로부터 슬루잉하는 상기 증폭기의 상 기 출력단의 전압의 세틀링 시간을 조절하기 위하여, 제2제어신호에 응답하여 상기 제1커패시터의 커패시턴스와 상기 제2커패시터의 커패시턴스 각각을 조절한다.

상기 기술적 과제를 달성하기 위한 디스플레이 장치는 데이터 라인, 게이트 라인, 및 픽셀을 포함하는 디스플레이 패널; 및 증폭 회로를 포함하는 소스 드라이버를 포함한다. 상기 증폭 회로는 이미지 데이터에 응답하여 상기 데이터 라인을 제1전압 레벨과 제2전압 레벨 사이의 전압 레벨을 갖는 출력 전압으로 구동하기 위한 증폭기; 및 제1제어신호에 응답하여 상기 증폭기의 출력 전압을 상기 제1전압 레벨과 상기 제2전압 레벨과의 차이의 절반인 리셋 전압으로 리셋하기 위한 스위치 회로를 포함한다.

상기 스위치 회로는, 상기 리셋 전압으로부터 슬루잉하는 상기 증폭기의 상기 출력단의 전압의 세틀링 시간을 조절하기 위하여, 제2제어신호에 응답하여 상기 제1커패시터의 커패시턴스와 상기 제2커패시터의 커패시턴스 각각을 조절한다.

상기 증폭기는 상기 제1커패시터와 병렬로 접속된 제3커패시터; 및 상기 제2커패시터와 병렬로 접속된 제4커패시터를 더 포함한다. 이 경우, 상기 스위치 회로는 제2제어신호에 응답하여 상기 제1커패시터로부터 상기 제3커패시터를 분리하고 상기 제2커패시터로부터 상기 제4커패시터를 분리한다.

상기 기술적 과제를 달성하기 위한 증폭 회로의 작동 방법은 증폭 회로의 출력단의 전압을 제1전압 레벨과 제2전압 레벨과의 차이의 절반인 레벨을 갖는 리셋 전압으로 설정하는 단계; 및 입력 신호에 응답하여 상기 증폭 회로의 상기 출력단의 전압을 상기 리셋 전압 레벨에서부터 슬루잉하는 단계를 포함한다.

상기 슬루잉하는 단계는 상기 증폭 회로의 보상 커패시턴스를 조절하여 상기 리셋 전압에서부터 슬루잉하는 상기 출력단의 상기 전압의 세틀링 시간을 조절한다.

본 발명과 본 발명의 작동상의 이점 및 본 발명의 실시에 의하여 달성되는 목적을 충분히 이해하기 위해서는 본 발명의 바람직한 실시예를 예시하는 첨부 도면 및 첨부 도면에 기재된 내용을 참조하여야만 한다. 이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 설명함으로써, 본 발명을 상세히 설명한다. 각 도면에 제시된 동일한 참조부호는 동일한 부재를 나타낸다.

도 3은 본 발명의 실시 예에 따른 스위치 회로를 포함하는 증폭 회로를 나타낸다. 도 3을 참조하면, 증폭 회로(300)는 입력 차동 증폭기(또는 증폭기)와 스위치 회로(385)를 포함한다. 상기 스위치 회로(385)는 보상 커패시터들(C_P와 C_N), 및 스위치들(310, 320, 330, 340, 350, 및 360)을 포함하는 스위치 배열을 포함한다. 실시예에 따라, 상기 보상 커패시터들(C_P와 C_N)은 상기 입력 차동 증폭기에 구현될 수도 있다.

상기 스위치 회로(385)는 제1제어신호(FR_ON)에 응답하여 상기 증폭 회로(300)의 출력 전압(VOUT)을 리셋 전압, 즉 전원 전압 레벨(VDD)과 공통 기준 전압 레벨, 예컨대 접지와의 차이의 약 절반의 전압으로 리셋하는 기능을 수행할 수 있다. 상기 스위치들(310, 320, 330, 340, 350, 및 360)은 제1레벨(예컨대, 로우 레벨)을 갖는 제1제어신호(FR_ON)에 응답하여 상기 보상 커패시터들(C_P와 C_N)을 상 기 제1노드(N1)와 상기 제2노드(N2)사이에 직렬로 접속한다. 이 경우, 상기 증폭 회로(300)는 정상적으로 증폭 작동을 수행할 수 있다.

또한, 빠른 리셋 작동 시에 스위치들(310, 320, 330, 340, 350, 및 360)은 제2레벨(예컨대, 하이 레벨)을 갖는 제1제어신호(FR_ON)에 응답하여 보상 커패시터들(C_P와 C_N) 사이의 전하-공유를 용이하게 하기 위하여 제1노드(N1)와 제2노드(N2)로부터 보상 커패시터들(C_P와 C_N)을 분리하고 상기 보상 커패시터들(C_P와 C_N)을 크로스-접속(cross-connect)한다. 이때, 병렬로 크로스-접속된 보상 커패시터들(C_P와 C_N)은 출력 노드(NO)로부터 분리될 수 있다.

상기 스위치들(310, 320, 330, 340, 350, 및 360) 각각은 PMOS 트랜지스터, NMOS 트랜지스터, 또는 CMOS를 이용한 전송 게이트로 구현될 수 있다. 도 3과 도 10을 참조하면, 스위치(310)는 PMOS 트랜지스터로, 스위치(320)는 NMOS 트랜지스터로, 그리고 스위치들(330, 340, 350, 및 360) 각각은 전송 게이트로 구현되었다.

제1레벨을 갖는 제1제어신호(FR_ON)에 응답하여 스위치들(310, 320, 350, 및 360)이 단락(close)되고 스위치들(330과 340)이 개방(open)될 때, 보상 커패시터들(C_P와 C_N)은 출력 노드(NO)를 경유하여 제1노드(N1)와 제2노드(N2)사이에 직렬로 접속된다. 상기 제1노드(N1)의 전압(VP)은 PMOS 전류 미러(380)에 의하여 전원 전압 레벨(VDD)을 공급하는 전원 노드의 전압과 거의 같고, 제2노드(N2)의 전압(VN)은 NMOS 전류 미러(375)에 의하여 공통 기준 전압 레벨, 예컨대 접지를 공급하는 공통 기준 노드의 전압과 거의 같다.

도 4는 본 발명의 실시 예에 따른 빠른 리셋 작동을 설명하기 위한 스위치 배열을 포함하는 도 3에 도시된 증폭 회로를 나타낸다. 빠른 리셋 작동 시, 스위치 배열은 제2레벨을 갖는 제1제어신호(FR_ON)에 응답하여 스위치들(310, 320, 350, 및 360) 각각을 개방하고 스위치들(330과 340) 각각을 단락한다. 여기서, 제어신호(FR_ONB)는 상기 제1제어신호(FR_ON)의 위상과 반대되는 위상을 갖는 신호이다.

따라서, 빠른 리셋 작동 시 스위치 배열은 제1노드(N1)와 제2노드(N2)로부터 직렬로 접속된 보상 커패시터들(C_P와 C_N)을 분리하고 상기 보상 커패시터들(C_P와 C_N) 사이에서 전하를 공유하기 위하여 출력 노드(NO)를 경유하지 않고 상기 보상 커패시터들(C_P와 C_N)을 병렬로 크로스-접속시킨다.

아래의 수학식들을 참조하면, 상기 보상 커패시터들(C_P와 C_N)의 크로스-접속에 의하여, 상기 보상 커패시터들(C_P와 C_N)의 양단의 전압(VT)은 전원 전압 레벨(VDD)의 약 절반의 전압(VDD/2)으로 설정될 수 있다. 여기서, VP는 제1노드(N1)의 전압이고 VN은 제2노드(N2)의 전압이다.

제1보상 커패시터(C_P)의 총 전하(QP)는 수학식1과 같다.

[수학식1]

QP=CP(VP-VOUT)

유사하게, 제2보상 커패시터(C_N)의 총 전하(QN)는 수학식2와 같다.

[수학식2]

QN=CN(VOUT-VN)

따라서, 총 전하(QT)는 수학식 3과 같다.

[수학식3]

QT=QP+QN

제1보상 커패시터(C_P)의 커패시턴스(CP)와 제2보상 커패시터(C_N)의 커패시턴스(CN)가 실질적으로 동일하다고 가정하면, 수학식3은 수학식4와 같이 다시 쓸 수 있다.

[수학식4]

QT=CP(VP-VOUT)+CN(VOUT-VN)=CP(VP-VN)

제1보상 커패시터(C_P)와 제2보상 커패시터(C_N)가 병렬로 접속될 때, 두 보상 커패시터들(C_P와 C_N)의 양단의 전압(VT)은 수학식5와 같다.

[수학식5]

VT=QT/2CP

수학식 4를 수학식5에 대입하면 수학식6을 얻을 수 있다. 상술한 바와 같이, 제1노드(N1)의 전압(VP)이 전원 전압(VDD)과 거의 같고 제2노드(N2)의 전압(VN)이 접지와 거의 동일하므로, (VP-VN)의 차이는 VDD와 거의 같다.

[수학식6]

VT=(VP-VN)/2=VDD/2

빠른 리셋 작동이 종료된 직후(즉, 제2레벨을 갖는 제1제어신호(FR_ON)가 제1레벨로 천이한 직후), 스위치들(310, 320, 350, 및 360) 각각은 단락되고 스위치들(330과 340) 각각은 개방되므로, 스위치 배열은 제1레벨(예컨대, 로우 레벨)을 갖는 제1제어신호(FR_ON)에 응답하여 상기 보상 커패시터들(C_P와 C_N)을 상기 제1노드(N1)와 상기 제2노드(N2)사이에 직렬로 접속한다.

따라서, 출력 노드(NO)를 경유하여 제1보상 커패시터(C_P)와 제2보상 커패시터(C_N)가 직렬로 접속될 때, 증폭 회로(300)의 출력 노드(NO)의 전압 레벨(VOUT)은 수학식7과 같다.

[수학식7]

VOUT=VP-VT=VP-(VP-VN)/2 ≒ VDD/2

도 5a와 도 5b는 제1제어신호(FR_ON)의 파형과 상기 제1제어신호(FR_ON)의 파형에 응답하여 발생한 출력 노드(NO)에서의 전압 레벨(VOUT)의 파형을 각각 나타낸다. 10㎲시점에서 제1제어신호(FR_ON)가 순간적으로 제2레벨로 되는 경우, 스위치들(310, 320, 350, 및 360)은 개방되고 스위치들(330과 340)이 단락된다.

따라서, 스위치 배열은 제1노드(N1)와 제2노드(N2)로부터 보상 커패시터들(C_P와 C_N)을 분리하고 상기 보상 커패시터들(C_P와 C_N) 사이에서 전하를 공유하기 위하여 상기 보상 커패시터들(C_P와 C_N)을 병렬로 크로스-접속한다.

도 5b에 도시된 바와 같이, 제2레벨을 갖는 제1제어신호(FR_ON)에 응답하여 출력 노드(NO)에서의 전압 레벨(VOUT)은 약 VDD/2의 전압으로 순간적으로 구동(또는 리셋)된다. 그 후, 전압 레벨(VOUT)은 전하가 보상 커패시터들(C_P와 C_N)로부터 방전되면서 증폭 회로(300)에 연관된 시 정수(time constant)에 기초하여 시간이 지남에 따라 점차 감소한다.

도 6a와 도 6b는 도 1에 도시된 증폭기의 출력 전압의 파형과 본 발명의 실시 예에 따른 증폭 회로의 출력 전압의 파형을 각각 나타낸다. 도 6a를 참조하면, 도 1에 도시된 종래의 증폭기는 출력전압(VOUT)을 공통 기준 전압 레벨로부터 전원 전압 레벨까지 구동하는데 약 20㎲ec가 소요된다.

그러나, 도 6b에 도시된 바와 같이 본 발명의 실시 예에 따른 증폭 회로(300)는 제1제어신호(FR_ON)의 펄스에 응답하여 10㎲ec시점에서 거의 순간적으로 약 VDD/2로 출력전압(VOUT)을 구동한다. 그 후, 증폭 회로(300)는 약 10㎲ec내에 전원 전압 레벨(VDD)과 거의 같은 레벨로 출력전압(VOUT)을 도달시킨다.

즉, 본 발명의 실시 예에 따른 증폭 회로(300)는 종래의 증폭기가 출력전압(VOUT)을 전원 전압 레벨(VDD)로 도달시키는데 필요한 시간(예컨대, 약 20㎲ec)의 거의 절반의 시간(예컨대, 약 10㎲ec)에 출력전압(VOUT)을 전원 전압 레벨(VDD)로 도달시킬 수 있다.

유사하게, 40㎲ec시점에서 종래의 증폭기는 출력전압(VOUT)을 약 전원 전압 레벨로부터 공통 기준 전압 레벨, 예컨대, 접지로 구동한다. 도 6a에 도시된 바와 같이, 출력전압(VOUT)은 약 20㎲ec 후에 상기 공통 기준 전압 레벨에 도달한다. 그 러나, 도 6b에 도시된 바와 같이 본 발명의 실시 예에 따른 증폭 회로(300)는 제1제어신호(FR_ON)의 펄스에 응답하여 40㎲ec시점에서 거의 순간적으로 약 VDD/2로 출력전압(VOUT)을 구동한다. 그 후, 증폭 회로(300)는 약 10㎲ec내에 공통 기준 전압 레벨, 예컨대 접지와 거의 같은 레벨로 출력전압(VOUT)을 도달시킨다.

본 발명의 실시 예에 따른 증폭 회로(300)는 상기 증폭 회로(300)가 새로운 전압을 구동하기 전에 전하-공유(예컨대, 빠른 리셋 동작)를 통하여 빠르게 출력전압(VOUT)을 리셋 전압, 예컨대 거의 VDD/2로 구동할 수 있다.

따라서, 상기 증폭 회로(300)의 출력 전압(VOUT)을 리셋 전압으로 빠르게 만들면 상기 출력 전압(VOUT)의 세틀링 시간이 감소하므로, 본 발명의 실시 예에 따른 다수의 증폭 회로(300)를 포함하는 데이터 라인 드라이버(또는 LDI)는 고-해상도의 디스플레이 패널을 구동할 수 있다.

상기 증폭 회로(300)는 고주파로 모바일과 PDA와 같은 이동 통신 장치, 디지털 카메라, LCD TV, 또는 노트북과 같은 이동 장치의 디스플레이 패널로 사용되는 TFT(thin film transistor) 패널을 구동하는데 사용될 수 있다.

본 발명의 실시 예에 따른 증폭 회로(300)는 전류 대신에 전하-공유를 통하여 출력전압(VOUT)을 리셋 전압, 예컨대 약 VDD/2로 빠르게 구동할 수 있으므로, 상기 증폭 회로(300)의 전력 소모를 증가시키지 않으면서도 상기 증폭 회로(300)의 작동 속도를 증가시킬 수 있다.

다시 도 3을 참조하면, 상기 증폭 회로(300)는 입력 차동 증폭기를 포함한다. 상기 입력 차동 증폭기는 NMOS 전류 미러(375)에 접속된 NMOS 차동 증폭 기(365), 및 PMOS 전류 미러(380)에 접속된 PMOS 차동 증폭기(370)를 포함한다.

보상 커패시터들(C_P와 C_N)과 함께 스위치들(310, 320, 330, 340, 350, 및 360)은 스위치 회로(385)를 구성한다. 상기 스위치 회로(385)는 전류 미러들(375와 380)을 출력단 회로(390)에 접속한다.

제어 회로(392)는 바이어스 전압들(vb32와 vb42)에 응답하여 출력단 회로(390)가 클래스 AB 증폭기로 작동할 수 있도록 각 노드(N3와 N4)의 전압 레벨을 조절하여 상기 출력단 회로(390)의 NMOS 트랜지스터와 PMOS 트랜지스터 각각으로 공급되는 전류를 제어한다.

플로팅 전류원(floating current source) 회로로서 사용될 수 있는 바이어스 회로(395)는 NMOS 전류 미러(375)와 PMOS 전류 미러(380)를 접속시킨다. 상기 바이어스 회로(395)는 바이어스 전압들(vb31과 vb41)에 응답하여 NMOS 전류 미러(375)와 PMOS 전류 미러(380) 각각의 일정한 정지 바이어스 전류(constant quiescent bias current)를 제어한다.

소스 드라이버의 증폭 회로로서 사용되기 위하여, 증폭 회로(300)는 단위 이득을 제공한다. 따라서, 출력 노드(NO)의 출력 전압(VOUT)은 차동 증폭기(365와 370)로 피드백된다.

그러나, 상기 출력 전압(VOUT)이 리셋 전압, 예컨대 약 VDD/2로 리셋 되는 동안 상기 출력단 회로(390)의 상기 출력 노드(NO)가 상기 차동 증폭기(365와 370)에 접속되어 있으면, 상기 증폭 회로(300)는 부가적인 전류를 소모할 수 있는 진동 상태(oscillation state)로 들어간다. 따라서, 상기 출력 전압(VOUT)이 약 VDD/2로 리셋 되는 동안 스위치 회로(385)는 증폭 회로(300)의 주변 회로들(예컨대, 375와 380)로부터 상기 출력단 회로(390)를 완전히 분리하기 위하여 스위치들(310, 320, 350, 360)을 사용한다.

도 7은 도 3에 도시된 증폭 회로를 포함하는 디스플레이 장치의 블락도를 나타낸다. TFT-LCD 장치, PDP 디스플레이 장치, OLED 디스플레이 장치와 같은 평판 디스플레이 장치(700)는 컨트롤 회로(710), 이미지 데이터 드라이버(또는 소스 드라이버; 720), 게이트 드라이버(730), 및 TFT-LCD 패널과 같은 디스플레이 패널(740)을 포함한다.

상기 컨트롤 회로(710)는 상기 디스플레이 패널(740)에서 디스플레이될 RGB 이미지 데이터를 얻기 위하여 마이크로컨트롤러(미도시)와 통신한다. 상기 컨트롤 회로(710)는 상기 RGB 이미지 데이터(DATA)와 다수의 제어신호들(CTRL1)을 상기 이미지 데이터 드라이버(720)로 전송한다.

상기 이미지 데이터 드라이버(720)는 컨트롤 회로(710)로부터 출력된 RGB 이미지 데이터(DATA)와 다수의 제어신호들(CTRL1)에 응답하여 다수의 데이터 라인들(Y1 내지 Yn, n은 자연수)을 구동한다.

상기 이미지 데이터 드라이버(720)는 다수의 증폭 회로들(300)과 접속된 디지털-아날로그 변환기(Digital to Analog Converter; (DAC) 745)를 포함한다. 상기 DAC(745)은 컨트롤 회로(710)로부터 출력된 RGB 이미지 데이터(DATA)에 기초하여 다수의 그레이 스케일 전압들(GRAY) 중에서 어느 하나의 전압을 선택하고 상기 RGB 이미지 데이터(DATA)에 상응하는 아날로그 전압들을 출력한다.

상기 DAC(745)로부터 출력된 상기 아날로그 전압들 각각은 다수의 증폭 회로들(300) 중에서 대응되는 증폭 회로의 입력 신호로서 제공된다.

바이어스 회로(755)는 상기 다수의 증폭 회로들(300) 각각의 바이어스를 위하여 다수의 바이어스 전압들((vb1, vb2, vb31, vb32, vb41,vb42, vb5, 및 vb6)을 다수의 증폭 회로들(300) 각각으로 공급한다.

다수의 증폭 회로들(300)은 DAC(745)로부터 출력된 아날로그 전압들과 제어 회로(710)에서 발생한 제1제어신호(FR_ON)과 바이어스 회로(755)에서 발생한 다수의 바이어스 전압들(vb1, vb2, vb31, vb32, vb41, vb42, vb5, 및 vb6)에 응답하여 전원 전압 레벨(예컨대, VDD)과 공통 기준 전압 레벨(예컨대, 접지)과의 사이의 전압 레벨들로 다수의 데이터 라인들(Y1 내지 Yn, n은 자연수)을 구동한다.

상기 게이트 드라이버(730)는 제어회로(710)에 의하여 발생한 제어신호 (CTRL2)에 응답하여 다수의 액정 커패시터 회로들(예컨대, 픽셀들; 760)의 게이트 라인들(G1 내지 Gm, m은 자연수)을 선택적으로 스캔한다. 상기 게이트 드라이버(730)의 스캔과 함께, 상기 증폭 회로들(300)은 디스플레이 패널(740) 상에 이미지를 디스플레이하기 위하여 아날로그 전압들에 따라 다수의 데이터 라인들(Y1 내지 Yn)을 구동한다. 좀 더 구체적으로, 게이트 드라이버(730)는 액정 커패시터 회로의 스위치를 턴-온 하고, 증폭 회로(300)는 상기 스위치에 접속된 액정 커패시터로 아날로그 전압, 예컨대 그레이 스케일 전압을 제공한다.

상기 디스플레이 패널(740)은 상기 다수의 증폭 회로들(300)로부터 발생한 전압들에 응답하는 구동되는 다수의 액정 커패시터 회로들(예컨대, 픽셀들; 760)을 포함한다.

도 6a와 도 6b를 참조하여 설명한 바와 같이, 도 3에 도시된 증폭 회로(300)는 종래의 증폭기의 주파수의 약 두 배의 주파수로 작동할 수 있다. 따라서 디스플레이 패널(740)은 부가적인 전류 소모 없이 증가된 해상도를 제공하기 위하여 다수의 액정 커패시터 회로들(예컨대, 픽셀들; 760)을 더 포함할 수 있다.

도 8은 도 3에 도시된 증폭 회로의 작동을 나타내는 플로우차트이다. 도 3과 도 8을 참조하여 증폭 회로(300)의 작동을 설명하면 다음과 같다. 빠른 리셋 작동 직후에, 증폭 회로(300)는 출력 전압(VOUT)을 리셋 전압으로 리셋한다(810).

증폭 회로(300)는 입력 신호(또는 이미지 데이터)에 응답하여 상기 리셋 전압에서부터 슬루잉하는 출력 전압(VOUT)을 발생한다(820). 따라서, 본 발명이 실시 예에 따른 상기 증폭 회로(300)는 고주파수로 디스플레이 패널(740)을 구동할 수 있다.

도 9a는 본 발명의 실시 예에 따른 스위치 회로를 포함하는 증폭 회로(300')를 나타내고, 도 9b는 본 발명의 실시 예에 따른 빠른 리셋 작동을 설명하기 위한 스위치 배열을 포함하는 도 9a에 도시된 증폭 회로(300')를 나타내고, 도 9c는 본 발명의 실시 예에 따른 빠른 슬루우 레이트 작동을 설명하기 위한 스위치 배열을 포함하는 도 9a에 도시된 증폭 회로(300')를 나타내고, 도 10은 제1제어신호(FR_ON)의 파형과 제2제어신호(FSR_ON)의 파형을 나타낸다.

상기 증폭 회로(300')는 스위치 회로(900)를 제외하고는 도 3에 도시된 증폭 회로(300)와 실질적으로 동일하다. 상기 스위치 회로(900)는 제1보상 커패시터(C1), 제2보상 커패시터(C2), 제3보상 커패시터(C3), 제4보상 커패시터(C4), 및 스위치 배열을 포함한다. 상기 제1보상 커패시터(C1) 내지 상기 제4보상 커패시터(C4)는 입력 차동 증폭기에 구현될 수 있다. 상기 스위치 회로(900)의 보상 커패시턴스는 제2제어신호(FSR_ON)에 응답하여 조절될 수 있다.

상기 스위치 회로(900)는 제1제어신호(FR_ON)에 응답하여 출력 노드(NO)의 출력 전압(VOUT)을 리셋 전압으로 리셋하고, 제2제어신호(FSR_ON)에 응답하여 보상 커패시턴스를 조절하여 상기 리셋 전압으로부터 슬루잉하는 상기 출력 전압(VOUT)의 세틀링 시간을 조정한다.

상기 스위치 배열은 다수의 스위치들(901, 903, 905, 907, 909, 911, 913, 915, 917, 919, 및 921)을 포함한다. 상기 다수의 스위치들(901, 903, 905, 907, 909, 및 911) 각각은 제1제어신호(FR_ON)에 응답하여 온/오프된다. 상기 다수의 스위치들(913, 915, 917, 919, 및 921) 각각은 제2제어신호(FSR_ON)에 응답하여 온/오프된다. 또한, 상기 스위치 회로(900)는 스위치(921) 없이도 구현될 수 있다.

제어신호(FR_ONB)는 제1제어신호(FR_ON)와 상보적인 신호일 수 있고, 제어신호(FSR_ONB)는 제2제어신호(FSR_ON)와 상보적인 신호일 수 있다. 상기 다수의 스위치들(901, 903, 905, 907, 909, 911, 913, 915, 917, 919, 및 921) 각각은 PMOS 트랜지스터, NMOS 트랜지스터, 또는 CMOS를 이용한 전송 게이트로 구현될 수 있다.

도 3, 도 9a, 도 9b, 및 도 10을 참조하면, T1구간 이전에 스위치들(901, 903, 905, 및 907)각각은 제1레벨(예컨대, 로우 레벨)을 갖는 제1제어신호(FR_ON) 에 응답하여 단락되고, 스위치들(913, 917, 및 921) 각각은 제1레벨을 갖는 제2제어신호(FSR_ON)에 응답하여 단락되고, 스위치들(909 및 911) 각각은 제1레벨을 갖는 제1제어신호(FR_ON)에 응답하여 개방되고, 스위치들(915 및 919) 각각은 제1레벨을 갖는 제2제어신호(FSR_ON)에 응답하여 개방된다.

이러한 스위치 배열에 의하여, 제1노드(N1)의 전압(VP)과 제2노드(N2)의 전압(VN)은 스위치 회로(900)로 공급된다. 따라서, 병렬로 접속된 제1커패시터(C1)와 제2커패시터(C3)의 양단의 전압은 (VP-VOUT)이고, 병렬로 접속된 제2커패시터(C2)와 제4커패시터(C4)의 양단의 전압은 (VOUT-VN)이다.

빠른 리셋 작동이 수행되는 T1구간 동안, 즉 제어신호들(FR_ON과 FSR_ONB)이 제2레벨을 갖고 제어신호들(FR_ONB와 FSR_ON)이 제1레벨을 갖는 경우, 스위치들 (901, 903, 905, 907, 915, 및 919) 각각은 개방되고, 스위치들(909, 911, 913, 917, 및 921) 각각은 단락된다.

이러한 스위치 배열에 따라서, 상기 보상 커패시터들(C1 내지 C4)은 병렬로 크로스-접속된다. 수학식1 내지 수학식7과 유사하게, 병렬로 크로스-접속된 상기 보상 커패시터들(C1 내지 C4) 각각의 양단의 전압 레벨은 전원 전압 레벨(VDD)과 공통 기준 전압 레벨(예컨대, 접지)과의 차이의 약 절반이 된다.

빠른 리셋 작동이 종료된 직후인 TD구간 동안, 스위치들(901, 903, 905, 907, 913, 917, 및 921) 각각이 단락되고, 스위치들(909, 911, 915, 및 919) 각각이 개방되므로, 스위치 회로(900)의 출력 노드(NO)의 전압 레벨(VOUT)은 순간적으로 리셋 전압 레벨로 된다.

도 9c를 참조하면, 빠른 슬루 레이트 작동이 수행되는 T2구간 동안, 스위치들(901, 903, 905, 및 907) 각각은 제1레벨을 갖는 제1제어신호(FR_ON)에 응답하여 단락되고, 스위치들(915 및 919) 각각은 제2레벨을 갖는 제2제어신호(FSR_ON)에 응답하여 단락되고, 스위치들(909 및 911) 각각은 제1레벨을 갖는 제1제어신호(FR_ON)에 응답하여 개방되고, 스위치들(913, 917, 및 921) 각각은 제2레벨을 갖는 제2제어신호(FSR_ON)에 응답하여 개방된다.

이러한 스위치 배열에 의하여, 제1커패시터(C1)와 제2커패시터(C2)는 제1노드(N1)와 제2노드(N2)사이에 직렬로 접속되고, 제3커패시터(C3)는 제1커패시터(C1)로부터 분리되고, 제4커패시터(C4)는 제2커패시터(C2)로부터 분리된다.

빠른 슬루 레이트 작동이 종료된 후인 T3구간 동안, 스위치들(901, 903, 905, 907, 913, 917, 및 921) 각각은 단락되고 스위치들(909, 911, 915, 및 919) 각각은 개방되므로, 제1커패시터(C1)와 제2커패시터(C2)는 제1노드(N1)와 제2노드(N2)사이에 직렬로 접속되고, 제3커패시터(C3)는 제1커패시터(C1)에 병렬로 다시 접속되고 제4커패시터(C4)는 제2커패시터(C2)에 병렬로 다시 접속된다.

T2구간에서의 보상 커패시터들(C1과 C2)의 총 커패시턴스는 T3구간에서의 보상 커패시터들(C1 내지 C4)의 총 커패시턴스보다 작다. 따라서, 슬루우 레이트(SR)는 보상 커패시터들의 총 커패시턴스에 반비례하므로, T2구간에서의 슬루우 레이트(SR)는 T3구간에서의 슬루우 레이트(SR)보다 크다. 즉, 본 발명의 실시 예에 따른 스위치 회로(900)는 제2제어신호(FSR_ON)에 기초하여 보상 커패시터들의 총 커패시턴스를 조절하여 슬루우 레이트(SR)를 조절할 수 있다.

도 13은 도 9a에 도시된 증폭 회로의 작동을 나타내는 플로우차트이다. 도 13을 참조하면, 본 발명의 실시 예에 따른 증폭 회로(300')는 빠른 리셋 작동을 통하여 출력전압(VOUT)을 순간적으로 리셋 전압으로 리셋한다(1310). 그 후, 상기 증폭 회로(300')는 빠른 슬루 레이트 작동을 통하여 스위치 회로(900)의 보상 커패시턴스를 조절하여 상기 리셋 전압으로부터 슬루잉하는 출력 전압의 세틀링 시간을 조절할 수 있다(1320). 또한, 본 발명의 실시 예에 따른 스위치 회로(900)는 소스 드라이버의 증폭 회로(300')에 사용될 수 있다.

도 11a은 도 1에 도시된 종래의 증폭기의 출력 전압 파형(1), FSR기술을 적용한 증폭기의 출력 전압 파형(2), 도 3에 도시된 증폭 회로(300)의 출력 전압 파형(3), 및 도 9a에 도시된 증폭 회로(300')의 출력 전압 파형(4)을 나타낸다. 도 11a와 도 11d를 참조하면, 도 9a에 도시된 증폭 회로(300')의 세틀링 시간(예컨대, 상승 시간(rising time; Tr) 또는 하강 시간(falling time; Tf))이 가장 빠르고, 도 3에 도시된 증폭 회로(300)의 세틀링 시간이 두 번째로 빠름을 알 수 있다.

도 11b는 도 1에 도시된 종래의 증폭기의 출력 노드(NO)에 접속된 부하의 전압 파형(11), FSR기술을 적용한 증폭기의 출력 노드에 접속된 부하의 전압 파형 (12), 도 3에 도시된 증폭 회로(300)의 출력 노드(NO)에 접속된 부하의 전압 파형 (13), 및 도 9a에 도시된 증폭 회로(300')의 출력 노드(NO)에 접속된 부하의 전압 파형(14)을 나타낸다.

도 11c는 도 1에 도시된 종래의 증폭기의 전원 전압을 공급하는 노드의 전류 파형(21), FSR기술을 적용한 증폭기의 전원 전압을 공급하는 노드의 전류 파 형(22), 도 3에 도시된 증폭 회로(300)의 전원 전압을 공급하는 노드의 전류 파형(23), 및 도 9a에 도시된 증폭 회로(300')의 전원 전압을 공급하는 노드의 전류 파형(24)을 나타낸다. 도 11d는 도 1에 도시된 종래의 증폭기(NORMAL), FSR기술을 적용한 증폭기(FSR), 도 3에 도시된 증폭 회로(FR), 및 도 9a에 도시된 증폭 회로(FR+SFR)의 소모 전류, 상승 시간, 및 하강 시간을 각각 나타낸다.

도 12는 도 9a에 도시된 증폭 회로를 포함하는 디스플레이 장치의 블락도를 나타낸다. 상기 디스플레이 장치(1000)는 컨트롤 회로(1100), 이미지 데이터 드라이버(또는 소스 드라이버; 1200), 게이트 드라이버(730), 및 디스플레이 패널(740)을 포함한다.

상기 컨트롤 회로(1100)는 도 10에 도시된 제1제어신호(FR_ON)와 제2제어신호(FSR_ON)를 발생한다. 상기 컨트롤 회로(1100)는 T1구간, TD구간, 또는 T2구간 중에서 적어도 하나를 제어할 수 있다. 예컨대, 상기 컨트롤 회로(1100)는 상기 TD구간을 거의 영(zero)으로 설정할 수 있다. 따라서, 상기 증폭 회로(300')의 출력 전압(VOUT)은 리셋 전압으로 리셋된 후 상기 리셋 전압에서부터 슬루잉을 시작하므로 세틀링 시간을 감소시킬 수 있다.

상기 컨트롤 회로(1100)는 상기 디스플레이 패널(740)에서 디스플레이될 RGB 이미지 데이터를 얻기 위하여 마이크로컨트롤러(미도시)와 통신한다. 상기 컨트롤 회로(1100)는 상기 RGB 이미지 데이터(DATA)와 다수의 제어신호들(CTRL1)을 상기 이미지 데이터 드라이버(1200)로 전송한다.

상기 이미지 데이터 드라이버(1200)는 컨트롤 회로(1100)로부터 출력된 RGB 이미지 데이터(DATA)와 다수의 제어신호들(CTRL1)에 응답하여 다수의 데이터 라인들(Y1 내지 Yn, n은 자연수)을 구동한다.

상기 이미지 데이터 드라이버(1200)는 다수의 증폭 회로들(300')과 접속된 DAC(745)를 포함한다. 상기 DAC(745)은 컨트롤 회로(1100)로부터 출력된 RGB 이미지 데이터(DATA)에 기초하여 다수의 그레이 스케일 전압들(GRAY) 중에서 어느 하나의 전압을 선택하고 상기 RGB 이미지 데이터(DATA)에 상응하는 아날로그 전압들을 출력한다.

상기 DAC(745)로부터 출력된 상기 아날로그 전압들 각각은 다수의 증폭 회로들(300') 중에서 대응되는 증폭 회로의 입력 신호로서 제공된다. 바이어스 회로(755)는 상기 다수의 증폭 회로들(300') 각각의 바이어스를 위하여 다수의 바이어스 전압들(vb1, vb2, vb31, vb32, vb41,vb42, vb5, 및 vb6)을 다수의 증폭 회로들(300') 각각으로 공급한다.

DAC(745)로부터 출력된 아날로그 전압들, 제어 회로(1100)에서 발생한 제1제어신호(FR_ON)와 제2제어신호(FSR_ON), 및 바이어스 회로(755)에서 발생한 다수의 바이어스 전압들(vb1, vb2, vb31, vb32, vb41, vb42, vb5, 및 vb6)에 응답하여 다수의 증폭 회로들(300')은 전원 전압 레벨(예컨대, VDD)과 공통 기준 전압 레벨(예컨대, 접지)과의 사이의 전압 레벨들로 다수의 데이터 라인들(Y1 내지 Yn, n은 자연수)을 구동한다.

상기 게이트 드라이버(730)는 제어회로(1100)에 의하여 발생한 제어신호 (CTRL2)에 응답하여 다수의 액정 커패시터 회로들(예컨대, 픽셀들; 760)의 게이트 라인들(G1 내지 Gm, m은 자연수)을 선택적으로 스캔한다. 상기 게이트 드라이버 (730)의 스캔과 함께, 상기 증폭 회로들(300')은 디스플레이 패널(740) 상에 이미지를 디스플레이하기 위하여 아날로그 전압들에 따라 다수의 데이터 라인들(Y1 내지 Yn)을 구동한다. 좀 더 구체적으로, 게이트 드라이버(730)는 액정 커패시터 회로의 스위치를 턴-온 하고, 증폭 회로(300')는 상기 스위치에 접속된 액정 커패시터로 아날로그 전압을 제공한다.

본 발명은 도면에 도시된 일 실시 예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 등록청구범위의 기술적 사상에 의해 정해져야 할 것이다.

상술한 바와 같이 본 발명에 따른 증폭 회로는, 빠른 리셋 작동시, 상기 증폭 회로의 출력전압을 리셋 전압으로 빠르게 리셋할 수 있다. 따라서 상기 증폭 회로는 출력 전압의 세틀링 시간을 짧게 할 수 있으므로 빠른 스위칭이 가능하고 높은 주파수에서 작동할 수 있다.

본 발명에 따른 증폭 회로는, 빠른 리셋 작동시, 전원 전압에 의하여 발생한 전류를 이용하여 상기 증폭 회로의 출력 전압을 리셋 전압으로 리셋하지 않고 보상 커패시터들 각각에 저장된 전하의 재분배를 이용하여 상기 출력 전압을 상기 리셋 전압으로 리셋하므로 전력소비를 감소시키면서도 상기 출력 전압을 빠르게 상기 리 셋 전압으로 리셋할 수 있는 효과가 있다.

따라서 본 발명에 따른 증폭 회로는 구동 시간을 감소시킬 수 있으므로, 본 발명에 따른 다수의 증폭기 회로들 포함하는 소스 드라이버는 추가적인 전력 소비 없이 더 높은 해상도를 갖는 디스플레이 패널을 구동할 수 있는 효과가 있다.

상술한 바와 같이, 본 발명에 따른 증폭 회로는 리셋 시간과 리셋 작동시 소비되는 전류를 감소시킬 수 있으므로, 본 발명에 따른 증폭 회로를 구비하는 본 발명에 따른 소스 드라이버의 소비 전력은 감소하는 효과가 있다.

상술한 바와 같이, 본 발명에 따른 증폭 회로는 리셋 시간과 리셋 작동시 소비되는 전류를 감소시킬 수 있으므로, 본 발명에 따른 증폭 회로를 구비하는 디스플레이 장치의 소비전력은 감소하는 효과가 있다.

Claims

스위치 회로에 있어서,

제1커패시터;

제2커패시터; 및

제1제어신호에 응답하여 제1전압 레벨을 공급하는 제1노드와 제2전압 레벨을 공급하는 제2노드 사이에 상기 스위치 회로의 출력 노드를 경유하여 상기 제1커패시터와 상기 제2커패시터를 직렬로 접속시키거나, 또는 상기 제1노드와 상기 제2노드로부터 상기 제1커패시터와 상기 제2커패시터를 분리하고 상기 출력 노드를 경유하지 않고 상기 제1커패시터와 상기 제2커패시터를 크로스-접속시키기 위한 스위치 배열을 포함하는 스위치 회로.
제1항에 있어서, 상기 스위치 배열은 제2제어신호에 응답하여 상기 제1커패시터의 커패시턴스와 상기 제2커패시터의 커패시턴스 각각을 조절하는 스위치 회로.
제1항에 있어서, 상기 스위치 회로는,

제3커패시터와 제4커패시터를 더 포함하며,

상기 스위치 배열은,

제2제어신호에 응답하여 상기 제3커패시터와 상기 제1커패시터를 병렬로 접속하고 상기 제4커패시터와 상기 제2커패시터를 병렬로 접속하거나, 또는 상기 제1커패시터로부터 상기 제3커패시터를 분리하고 상기 제2커패시터로부터 상기 제4커 패시터를 분리하는 스위치 회로.
삭제
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삭제
입력 신호에 응답하여 제1전압 레벨과 제2전압 레벨 사이의 전압 레벨을 갖는 출력전압을 출력단을 통하여 출력하는 증폭기; 및

제1제어신호에 응답하여, 상기 증폭기의 상기 출력단의 전압을 상기 제1전압 레벨과 상기 제2전압 레벨과의 차이의 절반에 상응하는 리셋 전압으로 리셋하기 위한 스위치 회로를 포함하며,

상기 증폭기는,

상기 제1전압 레벨을 공급하는 제1노드와 상기 제2전압 레벨을 공급하는 제2노드 사이에 직렬로 접속된 제1커패시터와 제2커패시터를 더 포함하고,

상기 스위치 회로는 상기 제1제어신호에 응답하여 상기 제1노드와 상기 제2노드로부터 상기 제1커패시터와 상기 제2커패시터를 분리하고 상기 출력단을 경유하지 않고 상기 제1커패시터와 상기 제2커패시터를 크로스-접속하는 증폭회로.
입력 신호에 응답하여 제1전압 레벨과 제2전압 레벨 사이의 전압 레벨을 갖는 출력전압을 출력단을 통하여 출력하는 증폭기; 및

제1제어신호에 응답하여, 상기 증폭기의 상기 출력단의 전압을 상기 제1전압 레벨과 상기 제2전압 레벨과의 차이의 절반에 상응하는 리셋 전압으로 리셋하기 위한 스위치 회로를 포함하며,

상기 스위치 회로는 상기 리셋 전압으로부터 슬루잉하는 상기 증폭기의 상기 출력단의 전압의 세틀링 시간을 조절하기 위하여, 제2제어신호에 응답하여 제1커패시터의 커패시턴스와 제2커패시터의 커패시턴스 각각을 조절하는 증폭회로.
제7항에 있어서, 상기 증폭기는,

상기 제1커패시터와 병렬로 접속된 제3커패시터; 및

상기 제2커패시터와 병렬로 접속된 제4커패시터를 더 포함하고,

상기 스위치 회로는,

제2제어신호에 응답하여, 상기 제1커패시터로부터 상기 제3커패시터를 분리하고 상기 제2커패시터로부터 상기 제4커패시터를 분리하는 증폭회로.
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증폭 회로에 있어서,

입력 신호에 응답하여 제1전압 레벨과 제2전압 레벨 사이의 전압 레벨을 갖는 출력전압을 출력단을 통하여 출력하는 증폭기; 및

제1제어신호에 응답하여, 상기 증폭기의 상기 출력단의 전압을 상기 제1전압 레벨과 상기 제2전압 레벨과의 차이의 절반에 상응하는 리셋 전압으로 리셋하기 위한 스위치 회로를 포함하며,

상기 증폭 회로는 소스 드라이버의 일부로서 구현되는 증폭 회로.
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데이터 라인, 게이트 라인, 및 픽셀을 포함하는 디스플레이 패널; 및

증폭 회로를 포함하는 소스 드라이버를 포함하며,

상기 증폭 회로는,

이미지 데이터에 응답하여 상기 데이터 라인을 제1전압 레벨과 제2전압 레벨 사이의 전압 레벨을 갖는 출력 전압으로 구동하기 위한 증폭기; 및

제1제어신호에 응답하여 상기 증폭기의 출력 전압을 상기 제1전압 레벨과 상기 제2전압 레벨과의 차이의 절반인 리셋 전압으로 리셋하기 위한 스위치 회로를 포함하며,

상기 증폭기는,

상기 제1전압 레벨을 공급하는 제1노드와 상기 제2전압 레벨을 공급하는 제2노드 사이에 직렬로 접속된 제1커패시터와 제2커패시터를 더 포함하고,

상기 스위치 회로는 상기 제1제어신호에 응답하여 상기 제1노드와 상기 제2노드로부터 상기 제1커패시터와 상기 제2커패시터를 분리하고 상기 증폭기의 출력 단을 경유하지 않고 상기 제1커패시터와 상기 제2커패시터를 크로스-접속하는 디스플레이 장치.
데이터 라인, 게이트 라인, 및 픽셀을 포함하는 디스플레이 패널; 및

증폭 회로를 포함하는 소스 드라이버를 포함하며,

상기 증폭 회로는,

이미지 데이터에 응답하여 상기 데이터 라인을 제1전압 레벨과 제2전압 레벨 사이의 전압 레벨을 갖는 출력 전압으로 구동하기 위한 증폭기; 및

제1제어신호에 응답하여 상기 증폭기의 출력 전압을 상기 제1전압 레벨과 상기 제2전압 레벨과의 차이의 절반인 리셋 전압으로 리셋하기 위한 스위치 회로를 포함하며,

상기 스위치 회로는 상기 리셋 전압으로부터 슬루잉하는 상기 증폭기의 상기 출력 전압의 세틀링 시간을 조절하기 위하여, 제2제어신호에 응답하여 제1커패시터의 커패시턴스와 제2커패시터의 커패시턴스 각각을 조절하는 디스플레이 장치.
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