JPH09298464A - サブレンジング型ａ／ｄ変換器 - Google Patents
サブレンジング型ａ／ｄ変換器Info
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- JPH09298464A JPH09298464A JP8112662A JP11266296A JPH09298464A JP H09298464 A JPH09298464 A JP H09298464A JP 8112662 A JP8112662 A JP 8112662A JP 11266296 A JP11266296 A JP 11266296A JP H09298464 A JPH09298464 A JP H09298464A
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Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M1/00—Analogue/digital conversion; Digital/analogue conversion
- H03M1/12—Analogue/digital converters
- H03M1/14—Conversion in steps with each step involving the same or a different conversion means and delivering more than one bit
- H03M1/144—Conversion in steps with each step involving the same or a different conversion means and delivering more than one bit the steps being performed sequentially in a single stage, i.e. recirculation type
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Analogue/Digital Conversion (AREA)
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Abstract
(57)【要約】
【課題】 フィードバック線の電圧変動による差動増幅
器の入出力線及びトランジスタ素子への影響を低減させ
て、差動増幅器の動作精度の劣化を抑えて、Ａ／Ｄ変換
の性能を向上させる。 【解決手段】 上位と下位の２段階に分けてＡ／Ｄ変換
を実行し、上位Ａ／Ｄ変換の結果に応じて下位のＡ／Ｄ
変換を行うための制御信号を、Ａ／Ｄ変換の判定を実行
するディジタル論理回路部から、それぞれ複数の差動増
幅器を備えた複数の電圧比較器内のフィードバック線を
介して、複数の参照電圧を発生する参照電圧発生回路の
スイッチ群の制御端子に帰還させるサブレンジング型Ａ
／Ｄ変換器である。各差動増幅器は、差動増幅を実行す
る複数のトランジスタを備え、各差動増幅器において、
複数のトランジスタは、フィードバック線を軸として対
称的に配置された。
器の入出力線及びトランジスタ素子への影響を低減させ
て、差動増幅器の動作精度の劣化を抑えて、Ａ／Ｄ変換
の性能を向上させる。 【解決手段】 上位と下位の２段階に分けてＡ／Ｄ変換
を実行し、上位Ａ／Ｄ変換の結果に応じて下位のＡ／Ｄ
変換を行うための制御信号を、Ａ／Ｄ変換の判定を実行
するディジタル論理回路部から、それぞれ複数の差動増
幅器を備えた複数の電圧比較器内のフィードバック線を
介して、複数の参照電圧を発生する参照電圧発生回路の
スイッチ群の制御端子に帰還させるサブレンジング型Ａ
／Ｄ変換器である。各差動増幅器は、差動増幅を実行す
る複数のトランジスタを備え、各差動増幅器において、
複数のトランジスタは、フィードバック線を軸として対
称的に配置された。
Description
【０００１】
【発明の属する技術分野】本発明は、上位と下位の２段
階に分けてアナログ／ディジタル変換（以下、Ａ／Ｄ変
換という。）を実行するサブレンジング型（上位桁・下
位桁分離型）Ａ／Ｄ変換器に関し、特に、上位Ａ／Ｄ変
換結果に応じて下位のＡ／Ｄ変換を行うための、ディジ
タル論理回路部からアナログ回路部へフィードバック
（帰還）される制御信号の伝達手段に関する。
階に分けてアナログ／ディジタル変換（以下、Ａ／Ｄ変
換という。）を実行するサブレンジング型（上位桁・下
位桁分離型）Ａ／Ｄ変換器に関し、特に、上位Ａ／Ｄ変
換結果に応じて下位のＡ／Ｄ変換を行うための、ディジ
タル論理回路部からアナログ回路部へフィードバック
（帰還）される制御信号の伝達手段に関する。
【０００２】
【従来の技術】アナログ信号をディジタル信号に変換す
る変換器（以下、Ａ／Ｄ変換器という。）において、サ
ブレンジング型Ａ／Ｄ変換器は、上位と下位の２段階に
分けてＡ／Ｄ変換を行うものである。一般にこのタイプ
のＡ／Ｄ変換器では、上位のＡ／Ｄ変換結果に応じて下
位のＡ／Ｄ変換が行われるため、Ａ／Ｄ変換結果を出力
するディジタル論理回路部からＡ／Ｄ変換を行うアナロ
グ回路部へ制御信号を伝達するためのフィードバック線
（又は帰還線）Ｌi（図７乃至図９参照。）が必要であ
る。
る変換器（以下、Ａ／Ｄ変換器という。）において、サ
ブレンジング型Ａ／Ｄ変換器は、上位と下位の２段階に
分けてＡ／Ｄ変換を行うものである。一般にこのタイプ
のＡ／Ｄ変換器では、上位のＡ／Ｄ変換結果に応じて下
位のＡ／Ｄ変換が行われるため、Ａ／Ｄ変換結果を出力
するディジタル論理回路部からＡ／Ｄ変換を行うアナロ
グ回路部へ制御信号を伝達するためのフィードバック線
（又は帰還線）Ｌi（図７乃至図９参照。）が必要であ
る。
【０００３】図７は、分解能１０ビットのサブレンジン
グ型Ａ／Ｄ変換器の従来例を示した回路図である。図７
の参照電圧発生回路ＶＲＥＦは、縦続接続された３２個
の抵抗Ｒ１乃至Ｒ３２を備え、例えば１Ｖである電圧源
の電圧ＶRTと、例えば接地電位である電圧ＶRBの電圧差
を２10等分、すなわち１０２４等分した参照電圧Ｖｒｆ
１−１乃至Ｖｒｆ１−３１，…，Ｖｒｆｉ−１乃至Ｖｒ
ｆｉ−３１，…，Ｖｒｆ３２−１乃至Ｖｒｆ３２−３１
（以下、その符号を総称してＶｒｆとする。）を発生す
るとともに、各抵抗Ｒiの電圧ＶRB側の端子に上位比較
用参照電圧Ｖｒｃi-1（以下、その符号を総称してＶｒ
ｃとする。）を発生して、これらの参照電圧を電圧比較
器ＣＭＰiに出力する。
グ型Ａ／Ｄ変換器の従来例を示した回路図である。図７
の参照電圧発生回路ＶＲＥＦは、縦続接続された３２個
の抵抗Ｒ１乃至Ｒ３２を備え、例えば１Ｖである電圧源
の電圧ＶRTと、例えば接地電位である電圧ＶRBの電圧差
を２10等分、すなわち１０２４等分した参照電圧Ｖｒｆ
１−１乃至Ｖｒｆ１−３１，…，Ｖｒｆｉ−１乃至Ｖｒ
ｆｉ−３１，…，Ｖｒｆ３２−１乃至Ｖｒｆ３２−３１
（以下、その符号を総称してＶｒｆとする。）を発生す
るとともに、各抵抗Ｒiの電圧ＶRB側の端子に上位比較
用参照電圧Ｖｒｃi-1（以下、その符号を総称してＶｒ
ｃとする。）を発生して、これらの参照電圧を電圧比較
器ＣＭＰiに出力する。
【０００４】各電圧比較器ＣＭＰi（ｉ＝１，２，…，
３１）はそれぞれ、アナログ入力信号の電圧レベルＶｉ
ｎと参照電圧発生回路ＶＲＥＦで発生された参照電圧Ｖ
ｒｆの電圧レベルとの比較を行い、
３１）はそれぞれ、アナログ入力信号の電圧レベルＶｉ
ｎと参照電圧発生回路ＶＲＥＦで発生された参照電圧Ｖ
ｒｆの電圧レベルとの比較を行い、
【数１】Ｖｉｎ≧Ｖｒｆ のときハイレベル（以下、Ｈレベルという。）の比較結
果信号Ｓiを判定回路ＪＤＧに出力する一方、
果信号Ｓiを判定回路ＪＤＧに出力する一方、
【数２】Ｖｉｎ＜Ｖｒｆ のときローレベル（以下、Ｌレベルという。）の比較結
果信号Ｓiを判定回路ＪＤＧに出力する。
果信号Ｓiを判定回路ＪＤＧに出力する。
【０００５】次いで、判定回路ＪＤＧは、Ａ／Ｄ変換の
判定を実行するディジタル論理回路部であって、図４に
示すように、タイミング信号φＦＢの立ち下がり時に、
電圧比較器ＣＭＰiの比較結果信号Ｓi（ｉ＝１，２，
…，３１）に応じて制御信号Ｊj（ｊ＝１，２，…，３
２）を発生してエンコーダＥＮＣ及びフィードバック信
号発生回路ＦＢに出力する。ここで、比較結果信号Ｓi
において、ｉを３１から１に向かって変化したときに初
めて比較結果信号ＳiがＨレベルとなるＳiに対応する制
御信号Ｊj（ｉ＝ｊ）のみをＬレベルとされるが、これ
以外の制御信号ＪjはすべてＨレベルとされる。当該制
御信号Ｊj（ｊ＝１，２，…，３２）はエンコーダＥＮ
Ｃに伝達され、エンコーダＥＮＣはこれに応答して５ビ
ットのディジタルコードデータを出力する。
判定を実行するディジタル論理回路部であって、図４に
示すように、タイミング信号φＦＢの立ち下がり時に、
電圧比較器ＣＭＰiの比較結果信号Ｓi（ｉ＝１，２，
…，３１）に応じて制御信号Ｊj（ｊ＝１，２，…，３
２）を発生してエンコーダＥＮＣ及びフィードバック信
号発生回路ＦＢに出力する。ここで、比較結果信号Ｓi
において、ｉを３１から１に向かって変化したときに初
めて比較結果信号ＳiがＨレベルとなるＳiに対応する制
御信号Ｊj（ｉ＝ｊ）のみをＬレベルとされるが、これ
以外の制御信号ＪjはすべてＨレベルとされる。当該制
御信号Ｊj（ｊ＝１，２，…，３２）はエンコーダＥＮ
Ｃに伝達され、エンコーダＥＮＣはこれに応答して５ビ
ットのディジタルコードデータを出力する。
【０００６】一方、フィードバック信号発生回路ＦＢ
は、制御信号Ｊjに対してタイミング信号φＦＢに基づ
いたタイミング調整処理を実行し、すなわち、図４に示
すように、タイミング信号φＦＢの立ち上がり時に、制
御信号Ｊjと同一のレベルを有する出力信号Ｆj（ｊ＝
１，２，…，３２）に変換してフィードバック線Ｌjを
介してスイッチ群ＳＷj（ｊ＝１，２，…，３２）に切
り換え制御信号として出力する。この出力信号Ｆjは、
参照電圧発生回路ＶＲＥＦからスイッチ群ＳＷj（ｊ＝
１，２，…，３２）を介して電圧比較器ＣＭＰiに印加
される参照電圧Ｖｒｆを選択するために用いられる。
は、制御信号Ｊjに対してタイミング信号φＦＢに基づ
いたタイミング調整処理を実行し、すなわち、図４に示
すように、タイミング信号φＦＢの立ち上がり時に、制
御信号Ｊjと同一のレベルを有する出力信号Ｆj（ｊ＝
１，２，…，３２）に変換してフィードバック線Ｌjを
介してスイッチ群ＳＷj（ｊ＝１，２，…，３２）に切
り換え制御信号として出力する。この出力信号Ｆjは、
参照電圧発生回路ＶＲＥＦからスイッチ群ＳＷj（ｊ＝
１，２，…，３２）を介して電圧比較器ＣＭＰiに印加
される参照電圧Ｖｒｆを選択するために用いられる。
【０００７】次いで、Ａ／Ｄ変換器の動作を示す図４の
タイミングチャートを用いて、従来例のＡ／Ｄ変換器の
動作について説明する。図４において、オートゼロ期間
ＡＺに、電圧比較器ＣＭＰi（ｉ＝１，２，…，３１）
ではそれぞれ、図８の差動増幅器ＡＭＰ１，ＡＭＰ２を
最高利得の状態に設定するオートゼロ動作を行ってアナ
ログ入力電圧Ｖｉｎをサンプリングする。次に、比較期
間ＣＣに各電圧比較器ＣＭＰi（ｉ＝１，２，…，３
１）は、参照電圧発生回路ＶＲＥＦで発生された上位参
照電圧Ｖｒｃi（ｉ＝１，２，…，３１）とアナログ入
力電圧Ｖｉｎとの比較（以下、上位比較という。）を行
う。判定回路ＪＤＧでは電圧比較器ＣＭＰi（ｉ＝１，
２，…，３１）の上位比較の出力結果に基づいて、制御
信号Ｊj（ｊ＝１，２，…，３２）を発生して出力す
る。
タイミングチャートを用いて、従来例のＡ／Ｄ変換器の
動作について説明する。図４において、オートゼロ期間
ＡＺに、電圧比較器ＣＭＰi（ｉ＝１，２，…，３１）
ではそれぞれ、図８の差動増幅器ＡＭＰ１，ＡＭＰ２を
最高利得の状態に設定するオートゼロ動作を行ってアナ
ログ入力電圧Ｖｉｎをサンプリングする。次に、比較期
間ＣＣに各電圧比較器ＣＭＰi（ｉ＝１，２，…，３
１）は、参照電圧発生回路ＶＲＥＦで発生された上位参
照電圧Ｖｒｃi（ｉ＝１，２，…，３１）とアナログ入
力電圧Ｖｉｎとの比較（以下、上位比較という。）を行
う。判定回路ＪＤＧでは電圧比較器ＣＭＰi（ｉ＝１，
２，…，３１）の上位比較の出力結果に基づいて、制御
信号Ｊj（ｊ＝１，２，…，３２）を発生して出力す
る。
【０００８】ここで、例えば、アナログ入力電圧Ｖｉｎ
が、
が、
【数３】Ｖｒｃk-1＜Ｖｉｎ＜Ｖｒｃk の場合は、電圧比較器ＣＭＰm（ｍ＝１，２，…，ｋ−
１）の比較結果信号ＳmがＨレベルとなり一方、それ以
外の電圧比較器ＣＭＰn（ｎ＝ｋ，ｋ＋１，…，３１）
の比較結果信号ＳnがＬレベルとなる。この比較結果信
号Ｓm，Ｓnに応じて判定回路ＪＤＧは、制御信号Ｊkの
みをＨレベルからＬレベルに変化させ、残りは全てＨレ
ベルの状態が保持される。当該制御信号Ｊkはエンコー
ダＥＮＣに伝達されて上位５ビットのディジタルコード
の発生に用いられると同時に、フィードバック信号発生
回路ＦＢでのタイミング調整により信号Ｆkに変換され
た後、フィードバック線Ｌkを介してスイッチ群ＳＷkに
伝達される。
１）の比較結果信号ＳmがＨレベルとなり一方、それ以
外の電圧比較器ＣＭＰn（ｎ＝ｋ，ｋ＋１，…，３１）
の比較結果信号ＳnがＬレベルとなる。この比較結果信
号Ｓm，Ｓnに応じて判定回路ＪＤＧは、制御信号Ｊkの
みをＨレベルからＬレベルに変化させ、残りは全てＨレ
ベルの状態が保持される。当該制御信号Ｊkはエンコー
ダＥＮＣに伝達されて上位５ビットのディジタルコード
の発生に用いられると同時に、フィードバック信号発生
回路ＦＢでのタイミング調整により信号Ｆkに変換され
た後、フィードバック線Ｌkを介してスイッチ群ＳＷkに
伝達される。
【０００９】そして比較期間ＦＣの間、スイッチ群ＳＷ
kの３１個のすべてのスイッチはＬレベルとなった制御
信号Ｆkによってオン状態となって、上位比較用参照電
圧Ｖｒｃk-1とＶｒｃkの間の電圧範囲に相当する下位比
較用参照電圧Ｖｒｆk-i（ｉ＝１，２，…，３１）が電
圧比較器ＣＭＰi（ｉ＝１，２，…，３１）に印加さ
れ、各電圧比較器ＣＭＰiは、アナログ入力電圧Ｖｉｎ
と下位比較用参照電圧Ｖｒｆk-iの比較（以下、下位比
較という。）を実行する。さらに、判定回路ＪＤＧは、
下位比較の結果に基づいて制御信号Ｊjを発生し、該制
御信号ＪjはエンコーダＥＮＣに伝達されて下位５ビッ
トのデジタルコードデータの発生に用いられる。
kの３１個のすべてのスイッチはＬレベルとなった制御
信号Ｆkによってオン状態となって、上位比較用参照電
圧Ｖｒｃk-1とＶｒｃkの間の電圧範囲に相当する下位比
較用参照電圧Ｖｒｆk-i（ｉ＝１，２，…，３１）が電
圧比較器ＣＭＰi（ｉ＝１，２，…，３１）に印加さ
れ、各電圧比較器ＣＭＰiは、アナログ入力電圧Ｖｉｎ
と下位比較用参照電圧Ｖｒｆk-iの比較（以下、下位比
較という。）を実行する。さらに、判定回路ＪＤＧは、
下位比較の結果に基づいて制御信号Ｊjを発生し、該制
御信号ＪjはエンコーダＥＮＣに伝達されて下位５ビッ
トのデジタルコードデータの発生に用いられる。
【００１０】図８は、フィードバック線Ｌi（ｉ＝１，
２，…，３１）及びＬ32を含んだ従来例の電圧比較器Ｃ
ＭＰi（ｉ＝１，２，…，３１）の回路図である。図８
に示したように、電圧比較器ＣＭＰi（ｉ＝１，２，
…，３１）は、図９及び図１０に示す同一の構成を有す
る差動増幅器ＡＭＰ１及びＡＭＰ２と、出力用差動増幅
器ＡＭＰ３と、インバータＩＮＶ１１と、ラッチ回路Ｌ
Ｔ１１と、複数の結合用キャパシタＣｃと、制御信号φ
１，φ２，φ３によってそれぞれそのオン／オフが制御
されるスイッチＳｃ１，Ｓｃ２，Ｓｃ３とを備えて構成
される。また、図９は従来例の差動増幅器ＡＭＰ１，Ａ
ＭＰ２とフィードバック線Ｌiとのレイアウト配置を示
した平面図であり、図１０はその回路図である。
２，…，３１）及びＬ32を含んだ従来例の電圧比較器Ｃ
ＭＰi（ｉ＝１，２，…，３１）の回路図である。図８
に示したように、電圧比較器ＣＭＰi（ｉ＝１，２，
…，３１）は、図９及び図１０に示す同一の構成を有す
る差動増幅器ＡＭＰ１及びＡＭＰ２と、出力用差動増幅
器ＡＭＰ３と、インバータＩＮＶ１１と、ラッチ回路Ｌ
Ｔ１１と、複数の結合用キャパシタＣｃと、制御信号φ
１，φ２，φ３によってそれぞれそのオン／オフが制御
されるスイッチＳｃ１，Ｓｃ２，Ｓｃ３とを備えて構成
される。また、図９は従来例の差動増幅器ＡＭＰ１，Ａ
ＭＰ２とフィードバック線Ｌiとのレイアウト配置を示
した平面図であり、図１０はその回路図である。
【００１１】図８及び図９において、Ｃｆは配線間浮遊
容量又は寄生容量を示し、図９において、ＡＬは、ＭＯ
Ｓ電界効果トランジスタ１０，１３乃至１６が形成され
る半導体基板１０内の能動領域を示す。また、図９及び
図１０において、１０，１３，１４はＮチャンネルＭＯ
Ｓ電界効果トランジスタ（以下、ＮＭＯＳ電界効果トラ
ンジスタという。）であり、１５，１６はＰチャンネル
ＭＯＳ電界効果トランジスタ（以下、ＰＭＯＳ電界効果
トランジスタという。）である。図９の平面図におい
て、各ＭＯＳ電界効果トランジスタ１０，１３乃至１６
はそれぞれ、ゲート電極Ｇをソース電極Ｓとドレイン電
極Ｄとによって挟設形成することにより形成され、ここ
で、ＰＭＯＳ電界効果トランジスタ１５，１６はそのゲ
ート電極ＧをハッチングすることによりＰＭＯＳ電界効
果トランジスタであることを示し、また、各ＭＯＳ電界
効果トランジスタ１０，１３，１４，１５，１６のソー
ス電極Ｓはハッチングすることによりソース電極Ｓであ
ることを示す。
容量又は寄生容量を示し、図９において、ＡＬは、ＭＯ
Ｓ電界効果トランジスタ１０，１３乃至１６が形成され
る半導体基板１０内の能動領域を示す。また、図９及び
図１０において、１０，１３，１４はＮチャンネルＭＯ
Ｓ電界効果トランジスタ（以下、ＮＭＯＳ電界効果トラ
ンジスタという。）であり、１５，１６はＰチャンネル
ＭＯＳ電界効果トランジスタ（以下、ＰＭＯＳ電界効果
トランジスタという。）である。図９の平面図におい
て、各ＭＯＳ電界効果トランジスタ１０，１３乃至１６
はそれぞれ、ゲート電極Ｇをソース電極Ｓとドレイン電
極Ｄとによって挟設形成することにより形成され、ここ
で、ＰＭＯＳ電界効果トランジスタ１５，１６はそのゲ
ート電極ＧをハッチングすることによりＰＭＯＳ電界効
果トランジスタであることを示し、また、各ＭＯＳ電界
効果トランジスタ１０，１３，１４，１５，１６のソー
ス電極Ｓはハッチングすることによりソース電極Ｓであ
ることを示す。
【００１２】
【発明が解決しようとする課題】次いで、本発明が解決
する問題点を示す。図８及び図９に示したように、従来
例のサブレンジング型Ａ／Ｄ変換器においては、レイア
ウト上、フィードバック線Ｌi（ｉ＝１，２，…，３
１）が電圧比較器ＣＭＰi（ｉ＝１，２，…，３１）中
の差動増幅器ルＡＭＰ１の外側の近傍を通ってスイッチ
群ＳＷi（ｉ＝１，２，…，３１）へ配線されていた。
例えば、分解能１０ビットのサブレンジング型Ａ／Ｄ変
換器では、電圧比較器ＣＭＰi（ｉ＝１，２，…，３
１）で１／２10（＝１／１０２４）Ｖ（ボルト）のレベ
ルの電位差の大小比較を行う必要がある。このような微
小電圧差の比較を行っている電圧比較器ＣＭＰi（ｉ＝
１，２，…，３１）中の差動増幅器ＡＭＰ１，ＡＭＰ２
の入出力配線Ｌａの近傍に配置されたフィードバック線
Ｌi（ｉ＝１，２，…，３１）で、ＨレベルからＬレベ
ルへの数Ｖの電圧レベルの電圧変動が生じると、寄生容
量Ｃｆを介してその電圧変動分が入出力配線Ｌａに伝搬
され、正常な電圧レベルからずれてしまうことにより電
圧比較器ＣＭＰi（ｉ＝１，２，…，３１）の精度が劣
化する、という問題点があった。
する問題点を示す。図８及び図９に示したように、従来
例のサブレンジング型Ａ／Ｄ変換器においては、レイア
ウト上、フィードバック線Ｌi（ｉ＝１，２，…，３
１）が電圧比較器ＣＭＰi（ｉ＝１，２，…，３１）中
の差動増幅器ルＡＭＰ１の外側の近傍を通ってスイッチ
群ＳＷi（ｉ＝１，２，…，３１）へ配線されていた。
例えば、分解能１０ビットのサブレンジング型Ａ／Ｄ変
換器では、電圧比較器ＣＭＰi（ｉ＝１，２，…，３
１）で１／２10（＝１／１０２４）Ｖ（ボルト）のレベ
ルの電位差の大小比較を行う必要がある。このような微
小電圧差の比較を行っている電圧比較器ＣＭＰi（ｉ＝
１，２，…，３１）中の差動増幅器ＡＭＰ１，ＡＭＰ２
の入出力配線Ｌａの近傍に配置されたフィードバック線
Ｌi（ｉ＝１，２，…，３１）で、ＨレベルからＬレベ
ルへの数Ｖの電圧レベルの電圧変動が生じると、寄生容
量Ｃｆを介してその電圧変動分が入出力配線Ｌａに伝搬
され、正常な電圧レベルからずれてしまうことにより電
圧比較器ＣＭＰi（ｉ＝１，２，…，３１）の精度が劣
化する、という問題点があった。
【００１３】もう一つの問題点として、上位比較の際、
最も微小な電圧差の大小比較を行う電圧比較器ＣＭＰi
（ｉ＝１，２，…，３１）の外側の近傍を通るフィード
バック線Ｌi（ｉ＝１，２，…，３１）を介して伝達さ
れる制御信号Ｆj（ｊ＝１，２，…，３１）が、上位比
較結果によってＨレベルからＬレベルに変化するため、
フィードバック線の電位変動が電圧比較器に及ぼす影響
が大きく、精度劣化も大きい。
最も微小な電圧差の大小比較を行う電圧比較器ＣＭＰi
（ｉ＝１，２，…，３１）の外側の近傍を通るフィード
バック線Ｌi（ｉ＝１，２，…，３１）を介して伝達さ
れる制御信号Ｆj（ｊ＝１，２，…，３１）が、上位比
較結果によってＨレベルからＬレベルに変化するため、
フィードバック線の電位変動が電圧比較器に及ぼす影響
が大きく、精度劣化も大きい。
【００１４】上記の問題点について、図７の回路図及び
図４のタイミングチャートを用いてより詳細に説明す
る。上位比較期間ＣＣにおいて、３１個の電圧比較器Ｃ
ＭＰi（ｉ＝１，２，…，３１）は上位比較を行い、そ
の出力である比較結果信号Ｓiに基づいて判定回路ＪＤ
Ｇは制御信号Ｆj（ｊ＝１，２，…，３２）を発生して
出力する。例えば、アナログ入力電圧Ｖｉｎが、
図４のタイミングチャートを用いてより詳細に説明す
る。上位比較期間ＣＣにおいて、３１個の電圧比較器Ｃ
ＭＰi（ｉ＝１，２，…，３１）は上位比較を行い、そ
の出力である比較結果信号Ｓiに基づいて判定回路ＪＤ
Ｇは制御信号Ｆj（ｊ＝１，２，…，３２）を発生して
出力する。例えば、アナログ入力電圧Ｖｉｎが、
【数４】Ｖｉｎ≒Ｖｒｃk かつ、
【数５】Ｖｒｃk-1＜Ｖｉｎ≦Ｖｒｃｋ の場合、すなわちアナログ入力電圧Ｖｉｎは僅差で上位
比較用参照電圧Ｖｒｃｋより小さい場合、制御信号Ｆk
のみＨレベルからＬレベルに変化して、残りは全てＨレ
ベルの状態が保持される。このとき、電圧比較器ＣＭＰ
kでは、アナログ入力電圧Ｖｉｎと上位比較用参照電圧
Ｖｒｃkの微少な電圧差を比較している状態である。
比較用参照電圧Ｖｒｃｋより小さい場合、制御信号Ｆk
のみＨレベルからＬレベルに変化して、残りは全てＨレ
ベルの状態が保持される。このとき、電圧比較器ＣＭＰ
kでは、アナログ入力電圧Ｖｉｎと上位比較用参照電圧
Ｖｒｃkの微少な電圧差を比較している状態である。
【００１５】図４のタイミングチャートに示したよう
に、電圧比較器ＣＭＰkが上位比較を行っている最中
に、判定回路ＪＤＧでは電圧比較器ＣＭＰi（ｉ＝１，
２，…，３１）の出力である比較結果信号Ｓiに基づい
て制御信号Ｊj（ｊ＝１，２，…，３２）が発生され、
その中の制御信号ＪkがＨレベルからＬレベルに変化す
る。そして、フィードバック信号発生回路ＦＢでタイミ
ング調整された制御信号ＦkもＨレベルからＬレベルに
変化して、フィードバック線Ｌkを介してスイッチ群Ｓ
Ｗkに伝達される。その際、電圧比較器ＣＭＰkでは微少
な電圧差の比較を行っているため、ノイズ等の影響によ
り電圧比較器ＣＭＰkの出力信号が不安定になる可能性
がある。
に、電圧比較器ＣＭＰkが上位比較を行っている最中
に、判定回路ＪＤＧでは電圧比較器ＣＭＰi（ｉ＝１，
２，…，３１）の出力である比較結果信号Ｓiに基づい
て制御信号Ｊj（ｊ＝１，２，…，３２）が発生され、
その中の制御信号ＪkがＨレベルからＬレベルに変化す
る。そして、フィードバック信号発生回路ＦＢでタイミ
ング調整された制御信号ＦkもＨレベルからＬレベルに
変化して、フィードバック線Ｌkを介してスイッチ群Ｓ
Ｗkに伝達される。その際、電圧比較器ＣＭＰkでは微少
な電圧差の比較を行っているため、ノイズ等の影響によ
り電圧比較器ＣＭＰkの出力信号が不安定になる可能性
がある。
【００１６】すなわち、
【数６】Ｖｉｎ＜Ｖｒｃk と判定した場合は電圧比較器ＣＭＰkの出力はＬレベル
の比較結果信号Ｓiとなるが、例えば、ノイズ等が配線
間寄生容量Ｃｆを介して電圧比較器ＣＭＰk中の配線に
誘起して、
の比較結果信号Ｓiとなるが、例えば、ノイズ等が配線
間寄生容量Ｃｆを介して電圧比較器ＣＭＰk中の配線に
誘起して、
【数７】Ｖｉｎ＞Ｖｒｃk と判定するとＨレベルの比較結果信号Ｓiとなり得る。
このように、電圧比較器ＣＭＰkの出力がＬレベルから
Ｈレベルに変化し、あるいは、ＨレベルからＬレベルと
変化すると、それに応じて判定回路ＪＤＧから出力され
る制御信号ＪkもＬレベルからＨレベルに変化し、ある
いは、ＨレベルからＬレベルへと変化する。それによっ
てフィードバック信号発生回路ＦＢの出力信号ＦkもＬ
レベルからＨレベルに変化し、あるいは、Ｈレベルから
Ｌレベルへと変化する。その結果、フィードバック線Ｌ
kの電圧レベルの変動によって電圧比較器ＣＭＰkの比較
差動がますます不安定となり精度が劣化する。また、フ
ィードバック線Ｌiから各入出力配線に対する寄生容量
Ｃｆが異なるために、差動増幅器の動作バランスが崩れ
て出力信号に誤差が生じる可能性がある。以上のような
電圧比較器の動作精度の劣化によりＡ／Ｄ変換器全体の
性能が劣化する。
このように、電圧比較器ＣＭＰkの出力がＬレベルから
Ｈレベルに変化し、あるいは、ＨレベルからＬレベルと
変化すると、それに応じて判定回路ＪＤＧから出力され
る制御信号ＪkもＬレベルからＨレベルに変化し、ある
いは、ＨレベルからＬレベルへと変化する。それによっ
てフィードバック信号発生回路ＦＢの出力信号ＦkもＬ
レベルからＨレベルに変化し、あるいは、Ｈレベルから
Ｌレベルへと変化する。その結果、フィードバック線Ｌ
kの電圧レベルの変動によって電圧比較器ＣＭＰkの比較
差動がますます不安定となり精度が劣化する。また、フ
ィードバック線Ｌiから各入出力配線に対する寄生容量
Ｃｆが異なるために、差動増幅器の動作バランスが崩れ
て出力信号に誤差が生じる可能性がある。以上のような
電圧比較器の動作精度の劣化によりＡ／Ｄ変換器全体の
性能が劣化する。
【００１７】本発明の目的は以上の問題点を解決し、ス
イッチ群ＳＷiの切り換え制御を行う制御信号Ｆiを伝達
するフィードバック線Ｌiの電圧変動による差動増幅器
ＡＭＰ１，ＡＭＰ２の入出力線及びトランジスタ素子へ
の影響を低減させて、差動増幅器ＡＭＰ１，ＡＭＰ２の
動作精度の劣化を抑えて、Ａ／Ｄ変換の性能を向上させ
ることができるサブレンジング型Ａ／Ｄ変換器を提供す
ることにある。
イッチ群ＳＷiの切り換え制御を行う制御信号Ｆiを伝達
するフィードバック線Ｌiの電圧変動による差動増幅器
ＡＭＰ１，ＡＭＰ２の入出力線及びトランジスタ素子へ
の影響を低減させて、差動増幅器ＡＭＰ１，ＡＭＰ２の
動作精度の劣化を抑えて、Ａ／Ｄ変換の性能を向上させ
ることができるサブレンジング型Ａ／Ｄ変換器を提供す
ることにある。
【００１８】
【課題を解決するための手段】本発明に係るサブレンジ
ング型Ａ／Ｄ変換器によれば、上位と下位の２段階に分
けてＡ／Ｄ変換を実行し、上位Ａ／Ｄ変換の結果に応じ
て下位のＡ／Ｄ変換を行うための制御信号を、Ａ／Ｄ変
換の判定を実行するディジタル論理回路部から、それぞ
れ複数の差動増幅器を備えた複数の電圧比較器内のフィ
ードバック線を介して、複数の参照電圧を発生する参照
電圧発生回路のスイッチ群の制御端子に帰還させるサブ
レンジング型Ａ／Ｄ変換器において、上記各差動増幅器
は、差動増幅を実行する複数のトランジスタを備え、上
記各差動増幅器において、上記複数のトランジスタは、
上記フィードバック線を軸として対称的に配置されたこ
とを特徴とする。
ング型Ａ／Ｄ変換器によれば、上位と下位の２段階に分
けてＡ／Ｄ変換を実行し、上位Ａ／Ｄ変換の結果に応じ
て下位のＡ／Ｄ変換を行うための制御信号を、Ａ／Ｄ変
換の判定を実行するディジタル論理回路部から、それぞ
れ複数の差動増幅器を備えた複数の電圧比較器内のフィ
ードバック線を介して、複数の参照電圧を発生する参照
電圧発生回路のスイッチ群の制御端子に帰還させるサブ
レンジング型Ａ／Ｄ変換器において、上記各差動増幅器
は、差動増幅を実行する複数のトランジスタを備え、上
記各差動増幅器において、上記複数のトランジスタは、
上記フィードバック線を軸として対称的に配置されたこ
とを特徴とする。
【００１９】また、上記サブレンジング型Ａ／Ｄ変換器
においては、好ましくは、上記各差動増幅器の１対の入
力信号配線は互いに上記フィードバック線を軸として対
称的に配置され、上記各差動増幅器の１対の出力信号配
線は互いに上記フィードバック線を軸として対称的に配
置されたことを特徴とする。
においては、好ましくは、上記各差動増幅器の１対の入
力信号配線は互いに上記フィードバック線を軸として対
称的に配置され、上記各差動増幅器の１対の出力信号配
線は互いに上記フィードバック線を軸として対称的に配
置されたことを特徴とする。
【００２０】さらに、上記サブレンジング型Ａ／Ｄ変換
器においては、好ましくは、上記ディジタル論理回路部
によって発生される制御信号は、信号の変化に対して所
定の第１の電圧振幅を有し、上記サブレンジング型Ａ／
Ｄ変換器は、上記ディジタル論理回路部によって発生さ
れる制御信号を、信号の変化に対して上記第１の電圧振
幅よりも小さい所定の第２の電圧振幅を有するような制
御信号に変換しかつ反転して反転制御信号を発生して上
記フィードバック線を介して出力する第１のインバータ
回路と、上記第１のインバータ回路からフィードバック
線を介して出力される反転制御信号を、信号の変化に対
して上記第１の電圧振幅を有するような制御信号に変換
しかつ反転して制御信号を発生して上記参照電圧発生回
路のスイッチ群の制御端子に出力する第２のインバータ
回路とをさらに備えたことを特徴とする。
器においては、好ましくは、上記ディジタル論理回路部
によって発生される制御信号は、信号の変化に対して所
定の第１の電圧振幅を有し、上記サブレンジング型Ａ／
Ｄ変換器は、上記ディジタル論理回路部によって発生さ
れる制御信号を、信号の変化に対して上記第１の電圧振
幅よりも小さい所定の第２の電圧振幅を有するような制
御信号に変換しかつ反転して反転制御信号を発生して上
記フィードバック線を介して出力する第１のインバータ
回路と、上記第１のインバータ回路からフィードバック
線を介して出力される反転制御信号を、信号の変化に対
して上記第１の電圧振幅を有するような制御信号に変換
しかつ反転して制御信号を発生して上記参照電圧発生回
路のスイッチ群の制御端子に出力する第２のインバータ
回路とをさらに備えたことを特徴とする。
【００２１】また、上記サブレンジング型Ａ／Ｄ変換器
においては、好ましくは、上記第１のインバータ回路
は、上記ディジタル論理回路部によって発生される制御
信号を、信号の変化に対して上記第２の電圧振幅よりも
小さい所定の第３の電圧振幅を有しかつ上記第１の電圧
振幅の中心の電圧とは異なる上記第３の電圧振幅の中心
の電圧を有するような制御信号に変換しかつ反転して反
転制御信号を発生して上記フィードバック線を介して出
力し、上記サブレンジング型Ａ／Ｄ変換器は、第１のタ
イミング信号が入力されたとき、上記フィードバック線
を、上記制御信号の信号変化の中心の電圧に近傍する所
定のプリチャージ電圧に、プリチャージするプリチャー
ジ電圧発生回路と、上記フィードバック線から出力され
る反転制御信号に対して容量結合し、上記反転制御信号
の交流成分のみを上記第２のインバータ回路に出力する
結合用キャパシタと、上記第１のタイミング信号が入力
されたとき、上記第２のインバータ回路の入力端子と出
力端子とを短絡して、上記第２のインバータ回路に入力
された反転制御信号を保持させる第１のスイッチ手段
と、第２のタイミング信号が入力されたとき、上記第１
のインバータ回路から出力される反転制御信号を上記フ
ィードバック線に出力する第２のスイッチ手段と、上記
第２のタイミング信号が入力されたとき、上記第２のイ
ンバータから出力される制御信号を上記参照電圧発生回
路のスイッチ群の制御端子に出力する第３のスイッチ手
段とを備え、上記フィードバック線を介して伝送される
上記反転制御信号は、上記プリチャージ電圧を中心とし
て、上記ディジタル論理回路部から出力される制御信号
に応じて上記第３の電圧振幅を有することを特徴とす
る。
においては、好ましくは、上記第１のインバータ回路
は、上記ディジタル論理回路部によって発生される制御
信号を、信号の変化に対して上記第２の電圧振幅よりも
小さい所定の第３の電圧振幅を有しかつ上記第１の電圧
振幅の中心の電圧とは異なる上記第３の電圧振幅の中心
の電圧を有するような制御信号に変換しかつ反転して反
転制御信号を発生して上記フィードバック線を介して出
力し、上記サブレンジング型Ａ／Ｄ変換器は、第１のタ
イミング信号が入力されたとき、上記フィードバック線
を、上記制御信号の信号変化の中心の電圧に近傍する所
定のプリチャージ電圧に、プリチャージするプリチャー
ジ電圧発生回路と、上記フィードバック線から出力され
る反転制御信号に対して容量結合し、上記反転制御信号
の交流成分のみを上記第２のインバータ回路に出力する
結合用キャパシタと、上記第１のタイミング信号が入力
されたとき、上記第２のインバータ回路の入力端子と出
力端子とを短絡して、上記第２のインバータ回路に入力
された反転制御信号を保持させる第１のスイッチ手段
と、第２のタイミング信号が入力されたとき、上記第１
のインバータ回路から出力される反転制御信号を上記フ
ィードバック線に出力する第２のスイッチ手段と、上記
第２のタイミング信号が入力されたとき、上記第２のイ
ンバータから出力される制御信号を上記参照電圧発生回
路のスイッチ群の制御端子に出力する第３のスイッチ手
段とを備え、上記フィードバック線を介して伝送される
上記反転制御信号は、上記プリチャージ電圧を中心とし
て、上記ディジタル論理回路部から出力される制御信号
に応じて上記第３の電圧振幅を有することを特徴とす
る。
【００２２】さらに、上記サブレンジング型Ａ／Ｄ変換
器においては、好ましくは、上記プリチャージ電圧発生
回路は、入力端子と出力端子とが短絡されて構成され、
上記プリチャージ電圧を発生して出力する第４のインバ
ータ回路と、上記第１のタイミング信号が入力されたと
き、上記第４のインバータ回路から出力されるプリチャ
ージ電圧を上記フィードバック線に出力する第４のスイ
ッチ手段とを備えたことを特徴とする。
器においては、好ましくは、上記プリチャージ電圧発生
回路は、入力端子と出力端子とが短絡されて構成され、
上記プリチャージ電圧を発生して出力する第４のインバ
ータ回路と、上記第１のタイミング信号が入力されたと
き、上記第４のインバータ回路から出力されるプリチャ
ージ電圧を上記フィードバック線に出力する第４のスイ
ッチ手段とを備えたことを特徴とする。
【００２３】また、上記サブレンジング型Ａ／Ｄ変換器
においては、好ましくは、上記第１のインバータ回路
は、正電源端子と負電源端子とを有し、ＮＭＯＳ電界効
果トランジスタとＰＭＯＳ電界効果トランジスタとを備
えてなるインバータと、上記インバータの正電源端子と
電圧源との間に接続され、上記電圧源の電圧を、所定の
第１の降下電圧だけ電圧降下させて上記インバータの正
電源端子に供給する第１の抵抗素子と、上記インバータ
の負電源端子と接地との間に接続され、上記インバータ
の負電源端子の電圧を、接地電位に対して上記第１の降
下電圧と異なる所定の第２の降下電圧だけ電圧降下させ
る第２の抵抗素子とを備えたことを特徴とする。
においては、好ましくは、上記第１のインバータ回路
は、正電源端子と負電源端子とを有し、ＮＭＯＳ電界効
果トランジスタとＰＭＯＳ電界効果トランジスタとを備
えてなるインバータと、上記インバータの正電源端子と
電圧源との間に接続され、上記電圧源の電圧を、所定の
第１の降下電圧だけ電圧降下させて上記インバータの正
電源端子に供給する第１の抵抗素子と、上記インバータ
の負電源端子と接地との間に接続され、上記インバータ
の負電源端子の電圧を、接地電位に対して上記第１の降
下電圧と異なる所定の第２の降下電圧だけ電圧降下させ
る第２の抵抗素子とを備えたことを特徴とする。
【００２４】さらに、上記サブレンジング型Ａ／Ｄ変換
器においては、好ましくは、上記第１のインバータ回路
は、電圧源に接続された正電源端子と負電源端子とを有
し、ＮＭＯＳ電界効果トランジスタとＰＭＯＳ電界効果
トランジスタとを備えてなるインバータと、上記インバ
ータの負電源端子と接地との間に接続され、上記インバ
ータの負電源端子の電圧を、接地電位に対して０を超え
る所定の第２の降下電圧だけ電圧降下させる第２の抵抗
素子とを備えたことを特徴とする。
器においては、好ましくは、上記第１のインバータ回路
は、電圧源に接続された正電源端子と負電源端子とを有
し、ＮＭＯＳ電界効果トランジスタとＰＭＯＳ電界効果
トランジスタとを備えてなるインバータと、上記インバ
ータの負電源端子と接地との間に接続され、上記インバ
ータの負電源端子の電圧を、接地電位に対して０を超え
る所定の第２の降下電圧だけ電圧降下させる第２の抵抗
素子とを備えたことを特徴とする。
【００２５】さらにまた、上記サブレンジング型Ａ／Ｄ
変換器においては、好ましくは、上記第１のインバータ
回路は、正電源端子と、接地された負電源端子とを有
し、ＮＭＯＳ電界効果トランジスタとＰＭＯＳ電界効果
トランジスタとを備えてなるインバータと、上記インバ
ータの正電源端子と電圧源との間に接続され、上記電圧
源の電圧を、所定の第１の降下電圧だけ電圧降下させて
上記インバータの正電源端子に供給する第１の抵抗素子
とを備えたことを特徴とする。
変換器においては、好ましくは、上記第１のインバータ
回路は、正電源端子と、接地された負電源端子とを有
し、ＮＭＯＳ電界効果トランジスタとＰＭＯＳ電界効果
トランジスタとを備えてなるインバータと、上記インバ
ータの正電源端子と電圧源との間に接続され、上記電圧
源の電圧を、所定の第１の降下電圧だけ電圧降下させて
上記インバータの正電源端子に供給する第１の抵抗素子
とを備えたことを特徴とする。
【００２６】さらにまた、上記サブレンジング型Ａ／Ｄ
変換器においては、好ましくは、上記第１のインバータ
回路は、差動増幅器を備え、第１のタイミング信号が入
力されたとき、入力される制御信号に応じてソース・ド
レイン間電圧が上記制御信号の電圧振幅よりも小さい電
圧振幅の範囲内で変化するように構成されてなる１対の
第１と第２のＭＯＳ電界効果トランジスタと、上記第１
のＭＯＳ電界効果トランジスタのゲート電極と上記第２
のＭＯＳ電界効果トランジスタのドレイン電極との間、
及び上記第１のＭＯＳ電界効果トランジスタのドレイン
電極と上記第２のＭＯＳ電界効果トランジスタのゲート
電極との間に接続され、第２のタイミング信号が入力さ
れたとき、上記制御信号に応じた上記第１と第２のＭＯ
Ｓ電界効果トランジスタのソース・ドレイン間電圧を上
記第１と第２のＭＯＳ電界効果トランジスタにラッチさ
せて、上記制御信号から反転されかつ上記制御信号の電
圧振幅よりも小さい電圧振幅を有する反転制御信号を出
力する１対のスイッチ手段とを備えたことを特徴とす
る。
変換器においては、好ましくは、上記第１のインバータ
回路は、差動増幅器を備え、第１のタイミング信号が入
力されたとき、入力される制御信号に応じてソース・ド
レイン間電圧が上記制御信号の電圧振幅よりも小さい電
圧振幅の範囲内で変化するように構成されてなる１対の
第１と第２のＭＯＳ電界効果トランジスタと、上記第１
のＭＯＳ電界効果トランジスタのゲート電極と上記第２
のＭＯＳ電界効果トランジスタのドレイン電極との間、
及び上記第１のＭＯＳ電界効果トランジスタのドレイン
電極と上記第２のＭＯＳ電界効果トランジスタのゲート
電極との間に接続され、第２のタイミング信号が入力さ
れたとき、上記制御信号に応じた上記第１と第２のＭＯ
Ｓ電界効果トランジスタのソース・ドレイン間電圧を上
記第１と第２のＭＯＳ電界効果トランジスタにラッチさ
せて、上記制御信号から反転されかつ上記制御信号の電
圧振幅よりも小さい電圧振幅を有する反転制御信号を出
力する１対のスイッチ手段とを備えたことを特徴とす
る。
【００２７】
【発明の実施の形態】以下、図面を参照して本発明に係
る実施の形態について説明する。
る実施の形態について説明する。
【００２８】実施の形態１ 図１は、本発明に係る実施の形態１であり、従来例の差
動増幅器ＡＭＰ１，ＡＭＰ２に代わる差動増幅器ＡＭＰ
１ａ，ＡＭＰ２ａのレイアウト構成を示す平面図であ
り、差動増幅器ＡＭＰ１ａとＡＭＰ２ａとは同一の構成
及び形成形状を有する。図１に示す当該実施の形態１
は、図９の従来例と比較して、従来例の電流源用ＮＭＯ
Ｓ電界効果トランジスタ１０を２つの電流源用ＮＭＯＳ
電界効果トランジスタ１１，１２に分割配置して形成す
るとともに、差動増幅器ＡＭＰ１ａ，ＡＭＰ２ａのレイ
アウト構成として、各ＭＯＳ電界効果トランジスタ１１
乃至１６の配置をフィードバック線Ｌiを軸にして対称
的に配置したことを特徴とする。
動増幅器ＡＭＰ１，ＡＭＰ２に代わる差動増幅器ＡＭＰ
１ａ，ＡＭＰ２ａのレイアウト構成を示す平面図であ
り、差動増幅器ＡＭＰ１ａとＡＭＰ２ａとは同一の構成
及び形成形状を有する。図１に示す当該実施の形態１
は、図９の従来例と比較して、従来例の電流源用ＮＭＯ
Ｓ電界効果トランジスタ１０を２つの電流源用ＮＭＯＳ
電界効果トランジスタ１１，１２に分割配置して形成す
るとともに、差動増幅器ＡＭＰ１ａ，ＡＭＰ２ａのレイ
アウト構成として、各ＭＯＳ電界効果トランジスタ１１
乃至１６の配置をフィードバック線Ｌiを軸にして対称
的に配置したことを特徴とする。
【００２９】図１において、フィードバック線Ｌiを軸
にして、電圧源用ＰＭＯＳ電界効果トランジスタ１５と
１６とが互いに対称の位置に形成されるとともに、ＮＭ
ＯＳ電界効果トランジスタ１１，１３とＮＭＯＳ電界効
果トランジスタ１２，１４とが互いに対称の位置に形成
される。ここで、ＭＯＳ電界効果トランジスタ１１，１
３，１５がフィードバック線Ｌiの図上上側の半導体基
板１０上に形成される一方、ＭＯＳ電界効果トランジス
タ１２，１４，１６がフィードバック線Ｌiの図上下側
の半導体基板１０上に形成される。ここで、ＮＭＯＳ電
界効果トランジスタ１１，１２は、ＮＭＯＳ電界効果ト
ランジスタ１３，１４に比較してフィードバック線Ｌi
に近い内側の位置に形成される。なお、ＮＭＯＳ電界効
果トランジスタ１３，１４は入力信号検出用トランジス
タである。
にして、電圧源用ＰＭＯＳ電界効果トランジスタ１５と
１６とが互いに対称の位置に形成されるとともに、ＮＭ
ＯＳ電界効果トランジスタ１１，１３とＮＭＯＳ電界効
果トランジスタ１２，１４とが互いに対称の位置に形成
される。ここで、ＭＯＳ電界効果トランジスタ１１，１
３，１５がフィードバック線Ｌiの図上上側の半導体基
板１０上に形成される一方、ＭＯＳ電界効果トランジス
タ１２，１４，１６がフィードバック線Ｌiの図上下側
の半導体基板１０上に形成される。ここで、ＮＭＯＳ電
界効果トランジスタ１１，１２は、ＮＭＯＳ電界効果ト
ランジスタ１３，１４に比較してフィードバック線Ｌi
に近い内側の位置に形成される。なお、ＮＭＯＳ電界効
果トランジスタ１３，１４は入力信号検出用トランジス
タである。
【００３０】また、第１の入力端子ＩＮ１に接続される
第１の入力信号配線ＬＩ１は、フィードバック線Ｌiと
ＰＭＯＳ電界効果トランジスタ１５との間を通過してＮ
ＭＯＳ電界効果トランジスタ１３のゲート電極Ｇに接続
されるように形成される一方、第２の入力端子ＩＮ２に
接続される第２の入力信号配線ＬＩ２は、フィードバッ
ク線ＬiとＰＭＯＳ電界効果トランジスタ１６との間を
通過してＮＭＯＳ電界効果トランジスタ１４のゲート電
極Ｇに接続されるように形成される。一方、ＮＭＯＳ電
界効果トランジスタ１３のドレイン電極Ｄと第１の出力
端子ＯＵＴ１とを接続するための第１の出力信号配線Ｌ
Ｏ１と、ＮＭＯＳ電界効果トランジスタ１２のドレイン
電極Ｄと第２の出力端子ＯＵＴ２とを接続するための第
２の出力信号配線ＬＯ２とは、フィードバック線Ｌiを
軸にして、対称の位置に形成される。
第１の入力信号配線ＬＩ１は、フィードバック線Ｌiと
ＰＭＯＳ電界効果トランジスタ１５との間を通過してＮ
ＭＯＳ電界効果トランジスタ１３のゲート電極Ｇに接続
されるように形成される一方、第２の入力端子ＩＮ２に
接続される第２の入力信号配線ＬＩ２は、フィードバッ
ク線ＬiとＰＭＯＳ電界効果トランジスタ１６との間を
通過してＮＭＯＳ電界効果トランジスタ１４のゲート電
極Ｇに接続されるように形成される。一方、ＮＭＯＳ電
界効果トランジスタ１３のドレイン電極Ｄと第１の出力
端子ＯＵＴ１とを接続するための第１の出力信号配線Ｌ
Ｏ１と、ＮＭＯＳ電界効果トランジスタ１２のドレイン
電極Ｄと第２の出力端子ＯＵＴ２とを接続するための第
２の出力信号配線ＬＯ２とは、フィードバック線Ｌiを
軸にして、対称の位置に形成される。
【００３１】さらに、例えば＋５Ｖである電圧源Ｖ
DDは、ＰＭＯＳ電界効果トランジスタ１５，１６の各ソ
ース電極Ｓに接続される一方、例えば＋２．１Ｖである
電圧源ＶBPは、ＰＭＯＳ電界効果トランジスタ１５，１
６の各ゲート電極Ｇに接続される。ＰＭＯＳ電界効果ト
ランジスタ１５のドレイン電極ＤはＮＭＯＳ電界効果ト
ランジスタ１３のドレイン電極Ｄに接続され、ＰＭＯＳ
電界効果トランジスタ１６のドレイン電極ＤはＮＭＯＳ
電界効果トランジスタ１４のドレイン電極Ｄに接続され
る。ここで、ＰＭＯＳ電界効果トランジスタ１５のドレ
イン電極ＤとＮＭＯＳ電界効果トランジスタ１３のドレ
イン電極Ｄとを接続するための第１の中間接続配線ＬＭ
１と、ＰＭＯＳ電界効果トランジスタ１６のドレイン電
極ＤとＮＭＯＳ電界効果トランジスタ１４のドレイン電
極Ｄとを接続するための第２の中間接続配線ＬＭ２と
は、フィードバック線Ｌiを軸にして、対称の位置に形
成される。
DDは、ＰＭＯＳ電界効果トランジスタ１５，１６の各ソ
ース電極Ｓに接続される一方、例えば＋２．１Ｖである
電圧源ＶBPは、ＰＭＯＳ電界効果トランジスタ１５，１
６の各ゲート電極Ｇに接続される。ＰＭＯＳ電界効果ト
ランジスタ１５のドレイン電極ＤはＮＭＯＳ電界効果ト
ランジスタ１３のドレイン電極Ｄに接続され、ＰＭＯＳ
電界効果トランジスタ１６のドレイン電極ＤはＮＭＯＳ
電界効果トランジスタ１４のドレイン電極Ｄに接続され
る。ここで、ＰＭＯＳ電界効果トランジスタ１５のドレ
イン電極ＤとＮＭＯＳ電界効果トランジスタ１３のドレ
イン電極Ｄとを接続するための第１の中間接続配線ＬＭ
１と、ＰＭＯＳ電界効果トランジスタ１６のドレイン電
極ＤとＮＭＯＳ電界効果トランジスタ１４のドレイン電
極Ｄとを接続するための第２の中間接続配線ＬＭ２と
は、フィードバック線Ｌiを軸にして、対称の位置に形
成される。
【００３２】例えば＋１．２Ｖである電圧源ＶBNはＮＭ
ＯＳ電界効果トランジスタ１１，１２のゲート電極Ｇに
接続される。また、ＮＭＯＳ電界効果トランジスタ１１
のドレイン電極Ｄと、ＮＭＯＳ電界効果トランジスタ１
３のソース電極Ｓと、ＮＭＯＳ電界効果トランジスタ１
２のドレイン電極Ｄと、ＮＭＯＳ電界効果トランジスタ
１４のソース電極とが互いに接続される。そして、ＮＭ
ＯＳ電界効果トランジスタ１１，１２の各ソース電極Ｓ
はともに接地される。
ＯＳ電界効果トランジスタ１１，１２のゲート電極Ｇに
接続される。また、ＮＭＯＳ電界効果トランジスタ１１
のドレイン電極Ｄと、ＮＭＯＳ電界効果トランジスタ１
３のソース電極Ｓと、ＮＭＯＳ電界効果トランジスタ１
２のドレイン電極Ｄと、ＮＭＯＳ電界効果トランジスタ
１４のソース電極とが互いに接続される。そして、ＮＭ
ＯＳ電界効果トランジスタ１１，１２の各ソース電極Ｓ
はともに接地される。
【００３３】以上説明したように、当該実施の形態１に
おいては、差動増幅器ＡＭＰ１ａ，ＡＭＰ２ａの特徴は
レイアウト上の各トランジスタ１１乃至１６の配置にあ
り、ＮＭＯＳ電界効果トランジスタ１１と１２、ＮＭＯ
Ｓ電界効果トランジスタ１３と１４、及びＰＭＯＳ電界
効果トランジスタ１５と１６はフィードバック線Ｌiを
軸にして対称的に配置される。また、従来例の差動増幅
器ＡＭＰ１，ＡＭＰ２の電流源用トランジスタとして１
つだけＮＭＯＳ電界効果トランジスタ１０を用いていた
が、実施の形態１の差動増幅器ＡＭＰ１，ＡＭＰ２では
フィードバック線Ｌiを軸にした対称性を保つために、
２つのＮＭＯＳ電界効果トランジスタ１１，１２に分割
して配置している。これにより、フィードバック線Ｌi
の電圧変動が差動増幅器ＡＭＰ１ａ，ＡＭＰ２ａの２つ
の入力信号配線ＬＩ１，ＬＩ２及び各ＭＯＳ電界効果ト
ランジスタ１１乃至１６に対して、従来例の図９で示し
た配線間寄生容量Ｃｆを介して均等に影響を及ぼすた
め、差動増幅器の動作におけるバランスはとれ、出力信
号における誤差は打ち消されることになる。すなわち、
２つの入力の電圧差を比較する差動増幅器ＡＭＰ１ａ，
ＡＭＰ２ａで上記ノイズ等の影響がキャンセルでき、電
圧比較器ＣＭＰiの動作精度の劣化を抑えることができ
る。
おいては、差動増幅器ＡＭＰ１ａ，ＡＭＰ２ａの特徴は
レイアウト上の各トランジスタ１１乃至１６の配置にあ
り、ＮＭＯＳ電界効果トランジスタ１１と１２、ＮＭＯ
Ｓ電界効果トランジスタ１３と１４、及びＰＭＯＳ電界
効果トランジスタ１５と１６はフィードバック線Ｌiを
軸にして対称的に配置される。また、従来例の差動増幅
器ＡＭＰ１，ＡＭＰ２の電流源用トランジスタとして１
つだけＮＭＯＳ電界効果トランジスタ１０を用いていた
が、実施の形態１の差動増幅器ＡＭＰ１，ＡＭＰ２では
フィードバック線Ｌiを軸にした対称性を保つために、
２つのＮＭＯＳ電界効果トランジスタ１１，１２に分割
して配置している。これにより、フィードバック線Ｌi
の電圧変動が差動増幅器ＡＭＰ１ａ，ＡＭＰ２ａの２つ
の入力信号配線ＬＩ１，ＬＩ２及び各ＭＯＳ電界効果ト
ランジスタ１１乃至１６に対して、従来例の図９で示し
た配線間寄生容量Ｃｆを介して均等に影響を及ぼすた
め、差動増幅器の動作におけるバランスはとれ、出力信
号における誤差は打ち消されることになる。すなわち、
２つの入力の電圧差を比較する差動増幅器ＡＭＰ１ａ，
ＡＭＰ２ａで上記ノイズ等の影響がキャンセルでき、電
圧比較器ＣＭＰiの動作精度の劣化を抑えることができ
る。
【００３４】実施の形態２ 図２は本発明に係る実施の形態２である、サブレンジン
グ型Ａ／Ｄ変換器におけるフィードバック信号発生回路
ＦＢからスイッチ群ＳＷiまでに至る回路を示す回路図
である。当該実施の形態２は、判定回路ＪＤＧの出力回
路において、制御信号Ｆjの電圧変化の振幅を従来例に
比較して小さくして出力させることを特徴としている。
なお、図２乃至図６において、反転信号については、符
号に上線（バー）を付しているが、日本出願の明細書に
おいては、上線を表示することができないため、上線に
代えて、符号の前に／（スラッシュ）を付することにす
る。
グ型Ａ／Ｄ変換器におけるフィードバック信号発生回路
ＦＢからスイッチ群ＳＷiまでに至る回路を示す回路図
である。当該実施の形態２は、判定回路ＪＤＧの出力回
路において、制御信号Ｆjの電圧変化の振幅を従来例に
比較して小さくして出力させることを特徴としている。
なお、図２乃至図６において、反転信号については、符
号に上線（バー）を付しているが、日本出願の明細書に
おいては、上線を表示することができないため、上線に
代えて、符号の前に／（スラッシュ）を付することにす
る。
【００３５】フィードバック信号発生回路ＦＢから出力
される出力信号Ｆiは、インバータ回路ＪＯと、実施の
形態１の電圧比較器ＣＭＰi内のフォードバック線Ｌ
iと、インバータＩＮＶ１を介してスイッチ群ＳＷiの制
御端子に印加される。
される出力信号Ｆiは、インバータ回路ＪＯと、実施の
形態１の電圧比較器ＣＭＰi内のフォードバック線Ｌ
iと、インバータＩＮＶ１を介してスイッチ群ＳＷiの制
御端子に印加される。
【００３６】上記インバータ回路ＪＯにおいて、電圧源
ＶDDは、（ａ）ゲート電極とドレイン電極が接続されて
電圧降下用抵抗素子ＲＡとして動作するＮＭＯＳ電界効
果トランジスタ２１のドレイン電極及びソース電極と、
（ｂ）ＰＭＯＳ電界効果トランジスタ２２のソース電極
及びドレイン電極と、（ｃ）ＮＭＯＳ電界効果トランジ
スタ２３のドレイン電極及びソース電極と、（ｄ）ゲー
ト電極とドレイン電極が接続されて電圧降下用抵抗素子
ＲＢとして動作するＰＭＯＳ電界効果トランジスタ２４
のソース電極及びドレイン電極と、を介して接地され
る。ＰＭＯＳ電界効果トランジスタ２２とＮＭＯＳ電界
効果トランジスタ２３とは公知のインバータとして動作
し、フィードバック信号発生回路ＦＢの出力信号Ｆ
iは、ＰＭＯＳ電界効果トランジスタ２２及びＮＭＯＳ
電界効果トランジスタ２３の各ゲート電極に印加される
一方、ＰＭＯＳ電界効果トランジスタ２２及びＮＭＯＳ
電界効果トランジスタ２３の各ドレイン電極から反転さ
れたインバータ出力信号／Ｆ’iが出力される。ここ
で、電圧降下用抵抗素子ＲＡ，ＲＢはそれぞれ電圧（１
／２）ＶDDだけ電圧降下させる。言い換えれば、抵抗素
子ＲＡは、上記インバータの正電源端子と電圧源ＶDDと
の間に接続され、上記電圧源の電圧を、所定の第１の降
下電圧だけ電圧降下させて上記インバータの正電源端子
に供給するものであり、抵抗素子ＲＢは、上記インバー
タの負電源端子と接地との間に接続され、上記インバー
タの負電源端子の電圧を、接地電位に対して上記第１の
降下電圧と異なる所定の第２の降下電圧だけ電圧降下さ
せる。なお、抵抗素子ＲＢは、接地電位を第２の降下電
圧と同じ電圧だけ上昇させて上記インバータの負電源端
子の電圧に引き上げる電圧上昇素子であるともいえる。
以下に示す電圧降下用抵抗素子の作用については、以下
同様である。
ＶDDは、（ａ）ゲート電極とドレイン電極が接続されて
電圧降下用抵抗素子ＲＡとして動作するＮＭＯＳ電界効
果トランジスタ２１のドレイン電極及びソース電極と、
（ｂ）ＰＭＯＳ電界効果トランジスタ２２のソース電極
及びドレイン電極と、（ｃ）ＮＭＯＳ電界効果トランジ
スタ２３のドレイン電極及びソース電極と、（ｄ）ゲー
ト電極とドレイン電極が接続されて電圧降下用抵抗素子
ＲＢとして動作するＰＭＯＳ電界効果トランジスタ２４
のソース電極及びドレイン電極と、を介して接地され
る。ＰＭＯＳ電界効果トランジスタ２２とＮＭＯＳ電界
効果トランジスタ２３とは公知のインバータとして動作
し、フィードバック信号発生回路ＦＢの出力信号Ｆ
iは、ＰＭＯＳ電界効果トランジスタ２２及びＮＭＯＳ
電界効果トランジスタ２３の各ゲート電極に印加される
一方、ＰＭＯＳ電界効果トランジスタ２２及びＮＭＯＳ
電界効果トランジスタ２３の各ドレイン電極から反転さ
れたインバータ出力信号／Ｆ’iが出力される。ここ
で、電圧降下用抵抗素子ＲＡ，ＲＢはそれぞれ電圧（１
／２）ＶDDだけ電圧降下させる。言い換えれば、抵抗素
子ＲＡは、上記インバータの正電源端子と電圧源ＶDDと
の間に接続され、上記電圧源の電圧を、所定の第１の降
下電圧だけ電圧降下させて上記インバータの正電源端子
に供給するものであり、抵抗素子ＲＢは、上記インバー
タの負電源端子と接地との間に接続され、上記インバー
タの負電源端子の電圧を、接地電位に対して上記第１の
降下電圧と異なる所定の第２の降下電圧だけ電圧降下さ
せる。なお、抵抗素子ＲＢは、接地電位を第２の降下電
圧と同じ電圧だけ上昇させて上記インバータの負電源端
子の電圧に引き上げる電圧上昇素子であるともいえる。
以下に示す電圧降下用抵抗素子の作用については、以下
同様である。
【００３７】例えば、ＭＯＳ電界効果トランジスタ２
２，２３のみから構成される公知の従来例のインバータ
回路は、図１１の入出力電圧特性を有し、入力電圧が０
からＶDDまで変化するときに、出力電圧はＶDDから０ま
で変化する。すなわち、出力信号の変化振幅ＶCHはＶDD
である。一方、図２に図示されたインバータ回路ＪＯ
は、図１２の入出力電圧特性を有し、入力電圧が０から
ＶDDまで変化するときに、出力電圧は（３／４）ＶDDか
ら（１／４）ＶDDまで変化する。すなわち、反転出力信
号／Ｆ’iの変化振幅ＶCHは（１／２）ＶDDであり、従
来例に比較して小さくなっている。
２，２３のみから構成される公知の従来例のインバータ
回路は、図１１の入出力電圧特性を有し、入力電圧が０
からＶDDまで変化するときに、出力電圧はＶDDから０ま
で変化する。すなわち、出力信号の変化振幅ＶCHはＶDD
である。一方、図２に図示されたインバータ回路ＪＯ
は、図１２の入出力電圧特性を有し、入力電圧が０から
ＶDDまで変化するときに、出力電圧は（３／４）ＶDDか
ら（１／４）ＶDDまで変化する。すなわち、反転出力信
号／Ｆ’iの変化振幅ＶCHは（１／２）ＶDDであり、従
来例に比較して小さくなっている。
【００３８】次いで、インバータ回路ＪＯの反転出力信
号／Ｆ’iは、実施の形態１と同一の構成を有する電圧
比較器ＣＭＰiを介してインバータＩＮＶ１に印加され
る。これに応答して、インバータＩＮＶ１は、ＭＯＳ電
界効果トランジスタ２２，２３のみから構成されて図１
１の入出力電圧特性を有する公知の従来例のインバータ
回路であって、変化振幅ＶCHが（１／２）ＶDDである入
力される反転出力信号／Ｆ’iを反転増幅することによ
り、変化振幅ＶCHがＶDDでありかつフィードバック信号
発生回路ＦＢの出力信号と等価な信号Ｆiに変換してス
イッチ群ＳＷiの制御端子に出力する。従って、インバ
ータＩＮＶ１は、出力信号Ｆの極性を合わせることと、
スイッチ群ＳＷの切り換え制御に必要な変化振幅又は電
圧振幅ＶCHを得る目的で挿入される。
号／Ｆ’iは、実施の形態１と同一の構成を有する電圧
比較器ＣＭＰiを介してインバータＩＮＶ１に印加され
る。これに応答して、インバータＩＮＶ１は、ＭＯＳ電
界効果トランジスタ２２，２３のみから構成されて図１
１の入出力電圧特性を有する公知の従来例のインバータ
回路であって、変化振幅ＶCHが（１／２）ＶDDである入
力される反転出力信号／Ｆ’iを反転増幅することによ
り、変化振幅ＶCHがＶDDでありかつフィードバック信号
発生回路ＦＢの出力信号と等価な信号Ｆiに変換してス
イッチ群ＳＷiの制御端子に出力する。従って、インバ
ータＩＮＶ１は、出力信号Ｆの極性を合わせることと、
スイッチ群ＳＷの切り換え制御に必要な変化振幅又は電
圧振幅ＶCHを得る目的で挿入される。
【００３９】以上説明したように、本実施の形態２によ
れば、フィードバック線Ｌiの電圧変動が小さくなり、
電圧比較器ＣＭＰi内の差動増幅器ＡＭＰ１ａ，ＡＭＰ
２ａ内の対をなす入力信号配線ＬＩ１，ＬＩ２、出力信
号配線ＬＯ１，ＬＯ２、各トランジスタ１１乃至１６に
及ぼす影響を大幅に低減できるため、電圧比較器ＣＭＰ
iの動作精度の劣化を抑えることができる。
れば、フィードバック線Ｌiの電圧変動が小さくなり、
電圧比較器ＣＭＰi内の差動増幅器ＡＭＰ１ａ，ＡＭＰ
２ａ内の対をなす入力信号配線ＬＩ１，ＬＩ２、出力信
号配線ＬＯ１，ＬＯ２、各トランジスタ１１乃至１６に
及ぼす影響を大幅に低減できるため、電圧比較器ＣＭＰ
iの動作精度の劣化を抑えることができる。
【００４０】実施の形態３ 図３は本発明に係る実施の形態３におけるフィードバッ
ク信号発生回路ＦＢからスイッチ群ＳＷiまでの回路を
示す回路図である。本実施の形態３は、（ａ）フィード
バック信号発生回路ＦＢと、（ｂ）フィードバック信号
発生回路ＦＢの出力回路であり、図２のインバータ回路
ＪＯとは異なる構成を有する図５（ａ）乃至（ｄ）及び
図６のうちの１つに図示の変形例のインバータ回路（Ｊ
Ｏ−１乃至ＪＯ−５のうちの１つ）であるインバータ回
路ＪＯａと、（ｃ）スイッチ群ＳＷiと、（ｄ）実施の
形態１の特徴を持つフィードバック線Ｌiと電圧比較器
ＣＭＰiと、（ｅ）出力信号Ｆiの極性を合わせることと
スイッチ群ＳＷiの切り換え制御に必要な電圧振幅を得
る目的で挿入されたインバータＩＮＶ１と、（ｆ）上記
インバータ回路ＪＯａと同一の構成を有し、その入力と
出力を短絡させたインバータ回路ＪＯｂを備えてなるプ
リチャージ電圧発生回路ＶＰと、（ｇ）フィードバック
線Ｆiから出力される反転出力信号／Ｆ’iに対して容量
結合し、上記反転出力信号／Ｆ’iの交流成分のみを出
力する結合用キャパシタＣｃ１と、（ｈ）図４のタイミ
ングチャートに示したタイミング信号φＦＢによってそ
のオン／オフが制御されるスイッチＳＳ１乃至ＳＳ４と
を備えて構成される。
ク信号発生回路ＦＢからスイッチ群ＳＷiまでの回路を
示す回路図である。本実施の形態３は、（ａ）フィード
バック信号発生回路ＦＢと、（ｂ）フィードバック信号
発生回路ＦＢの出力回路であり、図２のインバータ回路
ＪＯとは異なる構成を有する図５（ａ）乃至（ｄ）及び
図６のうちの１つに図示の変形例のインバータ回路（Ｊ
Ｏ−１乃至ＪＯ−５のうちの１つ）であるインバータ回
路ＪＯａと、（ｃ）スイッチ群ＳＷiと、（ｄ）実施の
形態１の特徴を持つフィードバック線Ｌiと電圧比較器
ＣＭＰiと、（ｅ）出力信号Ｆiの極性を合わせることと
スイッチ群ＳＷiの切り換え制御に必要な電圧振幅を得
る目的で挿入されたインバータＩＮＶ１と、（ｆ）上記
インバータ回路ＪＯａと同一の構成を有し、その入力と
出力を短絡させたインバータ回路ＪＯｂを備えてなるプ
リチャージ電圧発生回路ＶＰと、（ｇ）フィードバック
線Ｆiから出力される反転出力信号／Ｆ’iに対して容量
結合し、上記反転出力信号／Ｆ’iの交流成分のみを出
力する結合用キャパシタＣｃ１と、（ｈ）図４のタイミ
ングチャートに示したタイミング信号φＦＢによってそ
のオン／オフが制御されるスイッチＳＳ１乃至ＳＳ４と
を備えて構成される。
【００４１】図３において、フィードバック信号発生回
路ＦＢから出力される出力信号Ｆiはインバータ回路Ｊ
Ｏａ及びタイミング信号φＦＢによって制御されるスイ
ッチＳＳ１を介してフィードバック線Ｌiに印加され
る。ここで、インバータ回路ＪＯａは、例えば図５
（ａ）に図示されたインバータ回路ＪＯ−１であり、図
１３のの入出力電圧特性を有する。
路ＦＢから出力される出力信号Ｆiはインバータ回路Ｊ
Ｏａ及びタイミング信号φＦＢによって制御されるスイ
ッチＳＳ１を介してフィードバック線Ｌiに印加され
る。ここで、インバータ回路ＪＯａは、例えば図５
（ａ）に図示されたインバータ回路ＪＯ−１であり、図
１３のの入出力電圧特性を有する。
【００４２】図５（ａ）のインバータ回路ＪＯ−１にお
いて、電圧源ＶDDは、（ａ）ゲート電極とドレイン電極
が接続されたＮＭＯＳ電界効果トランジスタ３１のドレ
イン電極及びソース電極と、（ｂ）ゲート電極とドレイ
ン電極が接続されたＮＭＯＳ電界効果トランジスタ３２
のドレイン電極及びソース電極と、（ｃ）ＰＭＯＳ電界
効果トランジスタ３３のソース電極及びドレイン電極
と、（ｃ）ＮＭＯＳ電界効果トランジスタ３４のドレイ
ン電極及びソース電極と、（ｄ）ゲート電極とドレイン
電極が接続されたＰＭＯＳ電界効果トランジスタ３５の
ソース電極及びドレイン電極と、を介して接地される。
２個のＮＭＯＳ電界効果トランジスタ３１，３２は電圧
降下用抵抗素子ＲＣとして動作し、ＰＭＯＳ電界効果ト
ランジスタ３５は電圧降下用抵抗素子ＲＤとして動作す
る。ＰＭＯＳ電界効果トランジスタ３３とＮＭＯＳ電界
効果トランジスタ３４とは公知のインバータとして動作
する。ここで、当該インバータの正電源端子はＰＭＯＳ
電界効果トランジスタ３３のソース電極であり、当該イ
ンバータの負電源端子はＮＭＯＳ電界効果トランジスタ
３４のソース電極である。フィードバック信号発生回路
ＦＢの出力信号Ｆiは、ＰＭＯＳ電界効果トランジスタ
３３及びＮＭＯＳ電界効果トランジスタ３４の各ゲート
電極に印加される一方、ＰＭＯＳ電界効果トランジスタ
３３及びＮＭＯＳ電界効果トランジスタ３４の各ドレイ
ン電極から反転されたインバータ出力信号／Ｆ’iが出
力される。ここで、電圧降下用抵抗素子ＲＣ，ＲＤはそ
れぞれ電圧（２／５）ＶDD、電圧（１／５）ＶDDだけ電
圧降下させる。従って、インバータ回路ＪＯ−１の入出
力電圧特性は、図１３のようになる。図１３に示すよう
に、入力電圧が０からＶDDまで変化するときに、出力電
圧は（３／５）ＶDDから（１／５）ＶDDまで変化させ、
すなわち、インバータ回路ＪＯ−１は、入力される出力
信号Ｆiを、電圧振幅ＶCHが（２／５）ＶDDである反転
出力信号／Ｆ’iに変換して出力する。ここで、インバ
ータ回路ＪＯ−１の電圧振幅ＶCHは、実施の形態２のイ
ンバータ回路ＪＯの電圧振幅ＶCHに比較して小さく、ま
た、電圧振幅ＶCHの中心出力電圧は、（１／２）ＶDDか
ら若干ずれて低い値となっている。
いて、電圧源ＶDDは、（ａ）ゲート電極とドレイン電極
が接続されたＮＭＯＳ電界効果トランジスタ３１のドレ
イン電極及びソース電極と、（ｂ）ゲート電極とドレイ
ン電極が接続されたＮＭＯＳ電界効果トランジスタ３２
のドレイン電極及びソース電極と、（ｃ）ＰＭＯＳ電界
効果トランジスタ３３のソース電極及びドレイン電極
と、（ｃ）ＮＭＯＳ電界効果トランジスタ３４のドレイ
ン電極及びソース電極と、（ｄ）ゲート電極とドレイン
電極が接続されたＰＭＯＳ電界効果トランジスタ３５の
ソース電極及びドレイン電極と、を介して接地される。
２個のＮＭＯＳ電界効果トランジスタ３１，３２は電圧
降下用抵抗素子ＲＣとして動作し、ＰＭＯＳ電界効果ト
ランジスタ３５は電圧降下用抵抗素子ＲＤとして動作す
る。ＰＭＯＳ電界効果トランジスタ３３とＮＭＯＳ電界
効果トランジスタ３４とは公知のインバータとして動作
する。ここで、当該インバータの正電源端子はＰＭＯＳ
電界効果トランジスタ３３のソース電極であり、当該イ
ンバータの負電源端子はＮＭＯＳ電界効果トランジスタ
３４のソース電極である。フィードバック信号発生回路
ＦＢの出力信号Ｆiは、ＰＭＯＳ電界効果トランジスタ
３３及びＮＭＯＳ電界効果トランジスタ３４の各ゲート
電極に印加される一方、ＰＭＯＳ電界効果トランジスタ
３３及びＮＭＯＳ電界効果トランジスタ３４の各ドレイ
ン電極から反転されたインバータ出力信号／Ｆ’iが出
力される。ここで、電圧降下用抵抗素子ＲＣ，ＲＤはそ
れぞれ電圧（２／５）ＶDD、電圧（１／５）ＶDDだけ電
圧降下させる。従って、インバータ回路ＪＯ−１の入出
力電圧特性は、図１３のようになる。図１３に示すよう
に、入力電圧が０からＶDDまで変化するときに、出力電
圧は（３／５）ＶDDから（１／５）ＶDDまで変化させ、
すなわち、インバータ回路ＪＯ−１は、入力される出力
信号Ｆiを、電圧振幅ＶCHが（２／５）ＶDDである反転
出力信号／Ｆ’iに変換して出力する。ここで、インバ
ータ回路ＪＯ−１の電圧振幅ＶCHは、実施の形態２のイ
ンバータ回路ＪＯの電圧振幅ＶCHに比較して小さく、ま
た、電圧振幅ＶCHの中心出力電圧は、（１／２）ＶDDか
ら若干ずれて低い値となっている。
【００４３】一方、プリチャージ電圧発生回路ＶＰは、
上記インバータ回路ＪＯａと同一の構成を有し、その入
力と出力を短絡させたインバータ回路ＪＯｂを備えてな
り、所定のプリチャージ電圧ＶPCを発生して、タイミン
グ信号／φＦＢによって制御されるスイッチＳＳ２を介
してフィードバック線Ｌiに印加することにより、フィ
ードバック線Ｌiが予めプリチャージ電圧ＶPCにプリチ
ャージされる。ここで、プリチャージ電圧ＶPCは、図１
３のインバータ回路ＪＯ−１の入出力電圧特性におい
て、入力端子と出力端子とを開放したときの回路特性
と、入力端子と出力端子とを短絡したときの回路特性と
の交点の電圧となり、図１３の例においては、プリチャ
ージ電圧ＶPCは、（１／２）ＶDDよりも低い近傍値であ
る。
上記インバータ回路ＪＯａと同一の構成を有し、その入
力と出力を短絡させたインバータ回路ＪＯｂを備えてな
り、所定のプリチャージ電圧ＶPCを発生して、タイミン
グ信号／φＦＢによって制御されるスイッチＳＳ２を介
してフィードバック線Ｌiに印加することにより、フィ
ードバック線Ｌiが予めプリチャージ電圧ＶPCにプリチ
ャージされる。ここで、プリチャージ電圧ＶPCは、図１
３のインバータ回路ＪＯ−１の入出力電圧特性におい
て、入力端子と出力端子とを開放したときの回路特性
と、入力端子と出力端子とを短絡したときの回路特性と
の交点の電圧となり、図１３の例においては、プリチャ
ージ電圧ＶPCは、（１／２）ＶDDよりも低い近傍値であ
る。
【００４４】フィードバック線Ｌiは実施の形態１と同
様に電圧比較器ＣＭＰi内に形成され、フィードバック
線Ｌiの反転出力信号／Ｆ’iは、結合用キャパシタＣｃ
１と、タイミング信号／φＦＢによって切り換え制御さ
れるスイッチＳＳ３が入力端子と出力端子と間に接続さ
れたインバータＩＮＶ１１と、タイミング信号φＦＢに
よって切り換え制御されるスイッチＳＳ４とを介してス
イッチ群ＳＷiに印加される。ここで、スイッチＳＳ１
及びＳＳ４は、タイミング信号φＦＢがＨレベルのとき
オンとされ、Ｌレベルのときオフとされる。また、スイ
ッチＳＳ２及びＳＳ３は、タイミング信号φＦＢの反転
信号であるタイミング信号／φＦＢがＬレベルのときオ
ンとされ、Ｈレベルのときオフとされる。
様に電圧比較器ＣＭＰi内に形成され、フィードバック
線Ｌiの反転出力信号／Ｆ’iは、結合用キャパシタＣｃ
１と、タイミング信号／φＦＢによって切り換え制御さ
れるスイッチＳＳ３が入力端子と出力端子と間に接続さ
れたインバータＩＮＶ１１と、タイミング信号φＦＢに
よって切り換え制御されるスイッチＳＳ４とを介してス
イッチ群ＳＷiに印加される。ここで、スイッチＳＳ１
及びＳＳ４は、タイミング信号φＦＢがＨレベルのとき
オンとされ、Ｌレベルのときオフとされる。また、スイ
ッチＳＳ２及びＳＳ３は、タイミング信号φＦＢの反転
信号であるタイミング信号／φＦＢがＬレベルのときオ
ンとされ、Ｈレベルのときオフとされる。
【００４５】以上のように構成された回路において、タ
イミング信号φＦＢがＬレベルとき、スイッチＳＳ２及
びＳＳ３がオンとされて、フィードバック線Ｌiが上記
プリチャージ電圧ＶPCにプルアップされ、インバータＩ
ＮＶ１の入力端子と出力端子とが短絡されて、フィード
バック線Ｌiの電圧が概略（１／２）ＶDDに固定され
る。次いで、タイミング信号φＦＢがＨレベルとされた
とき、フィードバック信号発生回路ＦＢの出力信号Ｆの
信号レベルに応じて、フィードバック線Ｌiの電圧は、
上記プリチャージ電圧ＶPCからインバータ回路ＪＯａの
出力電圧に応じた電圧に変化し、反転出力信号／Ｆ’i
として電圧比較器ＣＭＰi内のフィードバック線Ｌiを伝
搬した後、結合用キャパシタＣｃ１を介してインバータ
ＩＮＶ１に印加され、このとき、反転されかつ増幅され
た信号ＦiがインバータＩＮＶ１から出力される。さら
に、タイミング信号φＦＢがＬレベルとされたとき、イ
ンバータＩＮＶ１の入力端子と出力端子とが短絡され
て、上記信号Ｆiの信号レベルが固定され、当該信号Ｆi
がオンとされたスイッチＳＳ４を介してスイッチ群ＳＷ
iの制御端子に入力される。
イミング信号φＦＢがＬレベルとき、スイッチＳＳ２及
びＳＳ３がオンとされて、フィードバック線Ｌiが上記
プリチャージ電圧ＶPCにプルアップされ、インバータＩ
ＮＶ１の入力端子と出力端子とが短絡されて、フィード
バック線Ｌiの電圧が概略（１／２）ＶDDに固定され
る。次いで、タイミング信号φＦＢがＨレベルとされた
とき、フィードバック信号発生回路ＦＢの出力信号Ｆの
信号レベルに応じて、フィードバック線Ｌiの電圧は、
上記プリチャージ電圧ＶPCからインバータ回路ＪＯａの
出力電圧に応じた電圧に変化し、反転出力信号／Ｆ’i
として電圧比較器ＣＭＰi内のフィードバック線Ｌiを伝
搬した後、結合用キャパシタＣｃ１を介してインバータ
ＩＮＶ１に印加され、このとき、反転されかつ増幅され
た信号ＦiがインバータＩＮＶ１から出力される。さら
に、タイミング信号φＦＢがＬレベルとされたとき、イ
ンバータＩＮＶ１の入力端子と出力端子とが短絡され
て、上記信号Ｆiの信号レベルが固定され、当該信号Ｆi
がオンとされたスイッチＳＳ４を介してスイッチ群ＳＷ
iの制御端子に入力される。
【００４６】本実施の形態の１つの特徴は、判定回路Ｊ
ＤＧの出力回路、すなわち、フィードバック信号発生回
路ＦＢの出力回路であるインバータ回路ＪＯａが、制御
信号Ｆiの電圧振幅を実施の形態２における電圧振幅に
比べてより小さくする回路構成を持つことである。ま
た、本実施の形態のもう１つの特徴は、出力回路である
インバータ回路ＪＯａのＨレベル信号とＬレベル信号の
識別の基準となる電圧レベルと、インバータＩＮＶ１の
Ｈレベル信号とＬレベル信号の識別の基準となる電圧レ
ベルとの整合を取る目的で、プリチャージ電圧発生回路
ＶＰ、結合用キャパシタＣｃ１、及びスイッチＳＳ１乃
至ＳＳ４を設けたことである。以上のように構成するこ
とにより、フィードバック線Ｌiの電圧変動の振幅（す
なわち、電圧振幅ＶCH）が従来例に比べて非常に小さく
なるため、電圧比較器ＣＭＰi内の差動増幅器ＡＭＰ１
ａ，ＡＭＰ２ａに及ぼす影響が低減される。これによっ
て、電圧比較器ＣＭＰiの動作精度の劣化を抑える効果
が向上される。従って、フィードバック線Ｌiの電圧変
動による差動増幅器ＡＭＰ１ａ，ＡＭＰ２ａの入出力信
号配線及びトランジスタ素子への影響を低減させて、差
動増幅器ＡＭＰ１ａ，ＡＭＰ２ａの動作精度の劣化を抑
えることにより、サブレンジグ型Ａ／Ｄ変換器における
Ａ／Ｄ変換精度の性能を大幅に向上できる。
ＤＧの出力回路、すなわち、フィードバック信号発生回
路ＦＢの出力回路であるインバータ回路ＪＯａが、制御
信号Ｆiの電圧振幅を実施の形態２における電圧振幅に
比べてより小さくする回路構成を持つことである。ま
た、本実施の形態のもう１つの特徴は、出力回路である
インバータ回路ＪＯａのＨレベル信号とＬレベル信号の
識別の基準となる電圧レベルと、インバータＩＮＶ１の
Ｈレベル信号とＬレベル信号の識別の基準となる電圧レ
ベルとの整合を取る目的で、プリチャージ電圧発生回路
ＶＰ、結合用キャパシタＣｃ１、及びスイッチＳＳ１乃
至ＳＳ４を設けたことである。以上のように構成するこ
とにより、フィードバック線Ｌiの電圧変動の振幅（す
なわち、電圧振幅ＶCH）が従来例に比べて非常に小さく
なるため、電圧比較器ＣＭＰi内の差動増幅器ＡＭＰ１
ａ，ＡＭＰ２ａに及ぼす影響が低減される。これによっ
て、電圧比較器ＣＭＰiの動作精度の劣化を抑える効果
が向上される。従って、フィードバック線Ｌiの電圧変
動による差動増幅器ＡＭＰ１ａ，ＡＭＰ２ａの入出力信
号配線及びトランジスタ素子への影響を低減させて、差
動増幅器ＡＭＰ１ａ，ＡＭＰ２ａの動作精度の劣化を抑
えることにより、サブレンジグ型Ａ／Ｄ変換器における
Ａ／Ｄ変換精度の性能を大幅に向上できる。
【００４７】変形例 図５は、図２及び図３におけるインバータ回路ＪＯの変
形例を示す回路図であって、図５（ｂ）はインバータ回
路の第２の例ＪＯ−２を示す回路図であり、図５（ｃ）
はインバータ回路の第３の例ＪＯ−３を示す回路図であ
り、図５（ｄ）はインバータ回路の第４の例ＪＯ−４を
示す回路図である。また、図６は、図２及び図３におけ
るインバータＪＯの変形例の第５の例ＪＯ−５を示す回
路図である。図３のインバータ回路ＪＯａ，ＪＯｂを、
以下に詳細に説明するこれらの変形例のインバータ回路
ＪＯ−２乃至ＪＯ−５に置き換えてもよい。
形例を示す回路図であって、図５（ｂ）はインバータ回
路の第２の例ＪＯ−２を示す回路図であり、図５（ｃ）
はインバータ回路の第３の例ＪＯ−３を示す回路図であ
り、図５（ｄ）はインバータ回路の第４の例ＪＯ−４を
示す回路図である。また、図６は、図２及び図３におけ
るインバータＪＯの変形例の第５の例ＪＯ−５を示す回
路図である。図３のインバータ回路ＪＯａ，ＪＯｂを、
以下に詳細に説明するこれらの変形例のインバータ回路
ＪＯ−２乃至ＪＯ−５に置き換えてもよい。
【００４８】図５（ｂ）のインバータ回路ＪＯ−２にお
いて、電圧源ＶDDは、（ａ）ゲート電極とドレイン電極
が接続されたＮＭＯＳ電界効果トランジスタ４１のドレ
イン電極及びソース電極と、（ｂ）ＰＭＯＳ電界効果ト
ランジスタ４２のソース電極及びドレイン電極と、
（ｃ）ＮＭＯＳ電界効果トランジスタ４３のドレイン電
極及びソース電極と、（ｄ）ゲート電極とドレイン電極
が接続されたＰＭＯＳ電界効果トランジスタ４４のソー
ス電極及びドレイン電極と、（ｅ）ゲート電極とドレイ
ン電極が接続されたＰＭＯＳ電界効果トランジスタ４５
のソース電極及びドレイン電極と、を介して接地され
る。ＮＭＯＳ電界効果トランジスタ４１は電圧降下用抵
抗素子ＲＥとして動作し、２個のＰＭＯＳ電界効果トラ
ンジスタ４４，４５は電圧降下用抵抗素子ＲＦとして動
作する。ＰＭＯＳ電界効果トランジスタ４２とＮＭＯＳ
電界効果トランジスタ４３とは公知のインバータとして
動作し、フィードバック信号発生回路ＦＢの出力信号Ｆ
iは、ＰＭＯＳ電界効果トランジスタ４２及びＮＭＯＳ
電界効果トランジスタ４３の各ゲート電極に印加される
一方、ＰＭＯＳ電界効果トランジスタ４２及びＮＭＯＳ
電界効果トランジスタ４３の各ドレイン電極から反転さ
れたインバータ出力信号／Ｆ’iが出力される。ここ
で、電圧降下用抵抗素子ＲＥ，ＲＦはそれぞれ電圧（１
／５）ＶDD、電圧（２／５）ＶDDだけ電圧降下させる。
従って、インバータ回路ＪＯ−２の入出力電圧特性は、
ここでは図示していないが、入力電圧が０からＶDDまで
変化するときに、出力電圧は（４／５）ＶDDから（２／
５）ＶDDまで変化させ、すなわち、インバータ回路ＪＯ
−２は、入力される出力信号Ｆiを、電圧振幅ＶCHが
（２／５）ＶDDである反転出力信号／Ｆ’iに変換して
出力する。ここで、インバータ回路ＪＯ−２の電圧振幅
ＶCHは、実施の形態２のインバータ回路ＪＯの電圧振幅
ＶCHに比較して小さく、また、電圧振幅ＶCHの中心出力
電圧は、（１／２）ＶDDから若干ずれて高い値となって
いる。
いて、電圧源ＶDDは、（ａ）ゲート電極とドレイン電極
が接続されたＮＭＯＳ電界効果トランジスタ４１のドレ
イン電極及びソース電極と、（ｂ）ＰＭＯＳ電界効果ト
ランジスタ４２のソース電極及びドレイン電極と、
（ｃ）ＮＭＯＳ電界効果トランジスタ４３のドレイン電
極及びソース電極と、（ｄ）ゲート電極とドレイン電極
が接続されたＰＭＯＳ電界効果トランジスタ４４のソー
ス電極及びドレイン電極と、（ｅ）ゲート電極とドレイ
ン電極が接続されたＰＭＯＳ電界効果トランジスタ４５
のソース電極及びドレイン電極と、を介して接地され
る。ＮＭＯＳ電界効果トランジスタ４１は電圧降下用抵
抗素子ＲＥとして動作し、２個のＰＭＯＳ電界効果トラ
ンジスタ４４，４５は電圧降下用抵抗素子ＲＦとして動
作する。ＰＭＯＳ電界効果トランジスタ４２とＮＭＯＳ
電界効果トランジスタ４３とは公知のインバータとして
動作し、フィードバック信号発生回路ＦＢの出力信号Ｆ
iは、ＰＭＯＳ電界効果トランジスタ４２及びＮＭＯＳ
電界効果トランジスタ４３の各ゲート電極に印加される
一方、ＰＭＯＳ電界効果トランジスタ４２及びＮＭＯＳ
電界効果トランジスタ４３の各ドレイン電極から反転さ
れたインバータ出力信号／Ｆ’iが出力される。ここ
で、電圧降下用抵抗素子ＲＥ，ＲＦはそれぞれ電圧（１
／５）ＶDD、電圧（２／５）ＶDDだけ電圧降下させる。
従って、インバータ回路ＪＯ−２の入出力電圧特性は、
ここでは図示していないが、入力電圧が０からＶDDまで
変化するときに、出力電圧は（４／５）ＶDDから（２／
５）ＶDDまで変化させ、すなわち、インバータ回路ＪＯ
−２は、入力される出力信号Ｆiを、電圧振幅ＶCHが
（２／５）ＶDDである反転出力信号／Ｆ’iに変換して
出力する。ここで、インバータ回路ＪＯ−２の電圧振幅
ＶCHは、実施の形態２のインバータ回路ＪＯの電圧振幅
ＶCHに比較して小さく、また、電圧振幅ＶCHの中心出力
電圧は、（１／２）ＶDDから若干ずれて高い値となって
いる。
【００４９】図５（ｃ）のインバータ回路ＪＯ−３にお
いて、電圧源ＶDDは、（ａ）ゲート電極とドレイン電極
が接続されたＮＭＯＳ電界効果トランジスタ５１のドレ
イン電極及びソース電極と、（ｂ）ゲート電極とドレイ
ン電極が接続されたＮＭＯＳ電界効果トランジスタ５２
のドレイン電極及びソース電極と、（ｃ）ゲート電極と
ドレイン電極が接続されたＮＭＯＳ電界効果トランジス
タ５３のドレイン電極及びソース電極と、（ｄ）ＰＭＯ
Ｓ電界効果トランジスタ５４のソース電極及びドレイン
電極と、（ｅ）ＮＭＯＳ電界効果トランジスタ５５のド
レイン電極及びソース電極と、を介して接地される。３
個のＮＭＯＳ電界効果トランジスタ５１，５２，５３は
電圧降下用抵抗素子ＲＧとして動作する。ＰＭＯＳ電界
効果トランジスタ５４とＮＭＯＳ電界効果トランジスタ
５５とは公知のインバータとして動作し、フィードバッ
ク信号発生回路ＦＢの出力信号Ｆiは、ＰＭＯＳ電界効
果トランジスタ５４及びＮＭＯＳ電界効果トランジスタ
５５の各ゲート電極に印加される一方、ＰＭＯＳ電界効
果トランジスタ５４及びＮＭＯＳ電界効果トランジスタ
５５の各ドレイン電極から反転されたインバータ出力信
号／Ｆ’iが出力される。ここで、電圧降下用抵抗素子
ＲＧは電圧（３／５）ＶDDだけ電圧降下させる。従っ
て、インバータ回路ＪＯ−３の入出力電圧特性は、ここ
では図示していないが、入力電圧が０からＶDDまで変化
するときに、出力電圧は（２／５）ＶDDから０まで変化
させ、すなわち、インバータ回路ＪＯ−３は、入力され
る出力信号Ｆiを、電圧振幅ＶCHが（２／５）ＶDDであ
る反転出力信号／Ｆ’iに変換して出力する。ここで、
インバータ回路ＪＯ−３の電圧振幅ＶCHは、実施の形態
２のインバータ回路ＪＯの電圧振幅ＶCHに比較して小さ
く、また、電圧振幅ＶCHの中心出力電圧は、（１／２）
ＶDDからずれて低い値となっている。
いて、電圧源ＶDDは、（ａ）ゲート電極とドレイン電極
が接続されたＮＭＯＳ電界効果トランジスタ５１のドレ
イン電極及びソース電極と、（ｂ）ゲート電極とドレイ
ン電極が接続されたＮＭＯＳ電界効果トランジスタ５２
のドレイン電極及びソース電極と、（ｃ）ゲート電極と
ドレイン電極が接続されたＮＭＯＳ電界効果トランジス
タ５３のドレイン電極及びソース電極と、（ｄ）ＰＭＯ
Ｓ電界効果トランジスタ５４のソース電極及びドレイン
電極と、（ｅ）ＮＭＯＳ電界効果トランジスタ５５のド
レイン電極及びソース電極と、を介して接地される。３
個のＮＭＯＳ電界効果トランジスタ５１，５２，５３は
電圧降下用抵抗素子ＲＧとして動作する。ＰＭＯＳ電界
効果トランジスタ５４とＮＭＯＳ電界効果トランジスタ
５５とは公知のインバータとして動作し、フィードバッ
ク信号発生回路ＦＢの出力信号Ｆiは、ＰＭＯＳ電界効
果トランジスタ５４及びＮＭＯＳ電界効果トランジスタ
５５の各ゲート電極に印加される一方、ＰＭＯＳ電界効
果トランジスタ５４及びＮＭＯＳ電界効果トランジスタ
５５の各ドレイン電極から反転されたインバータ出力信
号／Ｆ’iが出力される。ここで、電圧降下用抵抗素子
ＲＧは電圧（３／５）ＶDDだけ電圧降下させる。従っ
て、インバータ回路ＪＯ−３の入出力電圧特性は、ここ
では図示していないが、入力電圧が０からＶDDまで変化
するときに、出力電圧は（２／５）ＶDDから０まで変化
させ、すなわち、インバータ回路ＪＯ−３は、入力され
る出力信号Ｆiを、電圧振幅ＶCHが（２／５）ＶDDであ
る反転出力信号／Ｆ’iに変換して出力する。ここで、
インバータ回路ＪＯ−３の電圧振幅ＶCHは、実施の形態
２のインバータ回路ＪＯの電圧振幅ＶCHに比較して小さ
く、また、電圧振幅ＶCHの中心出力電圧は、（１／２）
ＶDDからずれて低い値となっている。
【００５０】図５（ｄ）のインバータ回路ＪＯ−４にお
いて、電圧源ＶDDは、（ａ）ＰＭＯＳ電界効果トランジ
スタ６１のソース電極及びドレイン電極と、（ｂ）ＮＭ
ＯＳ電界効果トランジスタ６２のドレイン電極及びソー
ス電極と、（ｃ）ゲート電極とドレイン電極が接続され
たＰＭＯＳ電界効果トランジスタ６３のドレイン電極及
びソース電極と、（ｄ）ゲート電極とドレイン電極が接
続されたＰＭＯＳ電界効果トランジスタ６４のドレイン
電極及びソース電極と、（ｅ）ゲート電極とドレイン電
極が接続されたＰＭＯＳ電界効果トランジスタ６５のド
レイン電極及びソース電極と、を介して接地される。３
個のＮＭＯＳ電界効果トランジスタ６３，６４，６５は
電圧降下用抵抗素子ＲＨとして動作する。ＰＭＯＳ電界
効果トランジスタ６１とＮＭＯＳ電界効果トランジスタ
６２とは公知のインバータとして動作し、フィードバッ
ク信号発生回路ＦＢの出力信号Ｆiは、ＰＭＯＳ電界効
果トランジスタ６１及びＮＭＯＳ電界効果トランジスタ
６２の各ゲート電極に印加される一方、ＰＭＯＳ電界効
果トランジスタ６１及びＮＭＯＳ電界効果トランジスタ
６２の各ドレイン電極から反転されたインバータ出力信
号／Ｆ’iが出力される。ここで、電圧降下用抵抗素子
ＲＨは電圧（３／５）ＶDDだけ電圧降下させる。従っ
て、インバータ回路ＪＯ−４の入出力電圧特性は、ここ
では図示していないが、入力電圧が０からＶDDまで変化
するときに、出力電圧はＶDDから（３／５）ＶDDまで変
化させ、すなわち、インバータ回路ＪＯ−４は、入力さ
れる出力信号Ｆiを、電圧振幅ＶCHが（２／５）ＶDDで
ある反転出力信号／Ｆ’iに変換して出力する。ここ
で、インバータ回路ＪＯ−４の電圧振幅ＶCHは、実施の
形態２のインバータ回路ＪＯの電圧振幅ＶCHに比較して
小さく、また、電圧振幅ＶCHの中心出力電圧は、（１／
２）ＶDDからずれて高い値となっている。
いて、電圧源ＶDDは、（ａ）ＰＭＯＳ電界効果トランジ
スタ６１のソース電極及びドレイン電極と、（ｂ）ＮＭ
ＯＳ電界効果トランジスタ６２のドレイン電極及びソー
ス電極と、（ｃ）ゲート電極とドレイン電極が接続され
たＰＭＯＳ電界効果トランジスタ６３のドレイン電極及
びソース電極と、（ｄ）ゲート電極とドレイン電極が接
続されたＰＭＯＳ電界効果トランジスタ６４のドレイン
電極及びソース電極と、（ｅ）ゲート電極とドレイン電
極が接続されたＰＭＯＳ電界効果トランジスタ６５のド
レイン電極及びソース電極と、を介して接地される。３
個のＮＭＯＳ電界効果トランジスタ６３，６４，６５は
電圧降下用抵抗素子ＲＨとして動作する。ＰＭＯＳ電界
効果トランジスタ６１とＮＭＯＳ電界効果トランジスタ
６２とは公知のインバータとして動作し、フィードバッ
ク信号発生回路ＦＢの出力信号Ｆiは、ＰＭＯＳ電界効
果トランジスタ６１及びＮＭＯＳ電界効果トランジスタ
６２の各ゲート電極に印加される一方、ＰＭＯＳ電界効
果トランジスタ６１及びＮＭＯＳ電界効果トランジスタ
６２の各ドレイン電極から反転されたインバータ出力信
号／Ｆ’iが出力される。ここで、電圧降下用抵抗素子
ＲＨは電圧（３／５）ＶDDだけ電圧降下させる。従っ
て、インバータ回路ＪＯ−４の入出力電圧特性は、ここ
では図示していないが、入力電圧が０からＶDDまで変化
するときに、出力電圧はＶDDから（３／５）ＶDDまで変
化させ、すなわち、インバータ回路ＪＯ−４は、入力さ
れる出力信号Ｆiを、電圧振幅ＶCHが（２／５）ＶDDで
ある反転出力信号／Ｆ’iに変換して出力する。ここ
で、インバータ回路ＪＯ−４の電圧振幅ＶCHは、実施の
形態２のインバータ回路ＪＯの電圧振幅ＶCHに比較して
小さく、また、電圧振幅ＶCHの中心出力電圧は、（１／
２）ＶDDからずれて高い値となっている。
【００５１】図６のインバータ回路ＪＯ−５は、３個の
ＮＭＯＳ電界効果トランジスタ１０，１３，１４と、２
個のＰＭＯＳ電界効果トランジスタ１５，１６とを含む
図１０の従来例の差動増幅器ＡＭＰ１，ＡＭＰ２を備え
て構成され、さらに以下の構成が差動増幅器ＡＭＰ１，
ＡＭＰ２と異なる。図６において、フィードバック信号
発生回路ＦＢの出力信号Ｆiは、タイミング信号／φＦ
Ｂによって切り換え制御されるスイッチＳＳ１１を介し
てＮＭＯＳ電界効果トランジスタ１４のゲート電極に印
加される一方、出力信号Ｆiの反転出力信号／Ｆiは、タ
イミング信号／φＦＢによって切り換え制御されるスイ
ッチＳＳ１２を介してＮＭＯＳ電界効果トランジスタ１
３のゲート電極に印加される。ＮＭＯＳ電界効果トラン
ジスタ１３のゲート電極は、タイミング信号φＦＢによ
って切り換え制御されるスイッチＳＳ１３を介してＰＭ
ＯＳ電界効果トランジスタ１６のドレイン電極に接続さ
れる一方、ＮＭＯＳ電界効果トランジスタ１４のゲート
電極は、タイミング信号φＦＢによって切り換え制御さ
れるスイッチＳＳ１４を介してＰＭＯＳ電界効果トラン
ジスタ１５のドレイン電極に接続される。そして、当該
インバータ回路ＪＯ−５によって変換されかつ反転され
た反転出力信号／Ｆ’iはＰＭＯＳ電界効果トランジス
タ１６のドレイン電極から出力される。なお、スイッチ
ＳＳ１１及びＳＳ１２は、タイミング信号／φＦＢがＬ
レベルのときオンとされる一方、スイッチＳＳ１３及び
ＳＳ１４は、タイミング信号φＦＢがＨレベルのときオ
ンとされる。
ＮＭＯＳ電界効果トランジスタ１０，１３，１４と、２
個のＰＭＯＳ電界効果トランジスタ１５，１６とを含む
図１０の従来例の差動増幅器ＡＭＰ１，ＡＭＰ２を備え
て構成され、さらに以下の構成が差動増幅器ＡＭＰ１，
ＡＭＰ２と異なる。図６において、フィードバック信号
発生回路ＦＢの出力信号Ｆiは、タイミング信号／φＦ
Ｂによって切り換え制御されるスイッチＳＳ１１を介し
てＮＭＯＳ電界効果トランジスタ１４のゲート電極に印
加される一方、出力信号Ｆiの反転出力信号／Ｆiは、タ
イミング信号／φＦＢによって切り換え制御されるスイ
ッチＳＳ１２を介してＮＭＯＳ電界効果トランジスタ１
３のゲート電極に印加される。ＮＭＯＳ電界効果トラン
ジスタ１３のゲート電極は、タイミング信号φＦＢによ
って切り換え制御されるスイッチＳＳ１３を介してＰＭ
ＯＳ電界効果トランジスタ１６のドレイン電極に接続さ
れる一方、ＮＭＯＳ電界効果トランジスタ１４のゲート
電極は、タイミング信号φＦＢによって切り換え制御さ
れるスイッチＳＳ１４を介してＰＭＯＳ電界効果トラン
ジスタ１５のドレイン電極に接続される。そして、当該
インバータ回路ＪＯ−５によって変換されかつ反転され
た反転出力信号／Ｆ’iはＰＭＯＳ電界効果トランジス
タ１６のドレイン電極から出力される。なお、スイッチ
ＳＳ１１及びＳＳ１２は、タイミング信号／φＦＢがＬ
レベルのときオンとされる一方、スイッチＳＳ１３及び
ＳＳ１４は、タイミング信号φＦＢがＨレベルのときオ
ンとされる。
【００５２】以上のように構成されたインバータ回路Ｊ
Ｏ−５において、ＰＭＯＳ電界効果トランジスタ１５，
１６は電圧源ＶBPが接続されているので、オンとされて
ソース・ドレイン間にそのオン抵抗に対応する飽和電圧
の電圧降下Ｖdsnが生じる一方、ＮＭＯＳ電界効果トラ
ンジスタ１０は電圧源ＶBNが接続されているので、オン
とされてソース・ドレイン間にそのオン抵抗に対応する
飽和電圧の電圧降下Ｖdsnが生じる。また、出力信号Ｆi
に応答してＮＭＯＳ電界効果トランジスタ１４がオンさ
れたときは、そのソース・ドレイン間にそのオン抵抗に
対応する飽和電圧の電圧降下Ｖdsnが生じるが、オフさ
れたときは、例えば無限大に近いオフ抵抗のままであ
る。一方、反転された反転出力信号／Ｆiに応答してＮ
ＭＯＳ電界効果トランジスタ１３がオンされたときは、
そのソース・ドレイン間にそのオン抵抗に対応する飽和
電圧の電圧降下Ｖdsnが生じるが、オフされたときは、
例えば無限大に近いオフ抵抗のままである。
Ｏ−５において、ＰＭＯＳ電界効果トランジスタ１５，
１６は電圧源ＶBPが接続されているので、オンとされて
ソース・ドレイン間にそのオン抵抗に対応する飽和電圧
の電圧降下Ｖdsnが生じる一方、ＮＭＯＳ電界効果トラ
ンジスタ１０は電圧源ＶBNが接続されているので、オン
とされてソース・ドレイン間にそのオン抵抗に対応する
飽和電圧の電圧降下Ｖdsnが生じる。また、出力信号Ｆi
に応答してＮＭＯＳ電界効果トランジスタ１４がオンさ
れたときは、そのソース・ドレイン間にそのオン抵抗に
対応する飽和電圧の電圧降下Ｖdsnが生じるが、オフさ
れたときは、例えば無限大に近いオフ抵抗のままであ
る。一方、反転された反転出力信号／Ｆiに応答してＮ
ＭＯＳ電界効果トランジスタ１３がオンされたときは、
そのソース・ドレイン間にそのオン抵抗に対応する飽和
電圧の電圧降下Ｖdsnが生じるが、オフされたときは、
例えば無限大に近いオフ抵抗のままである。
【００５３】当該インバータ回路ＪＯ−５において、タ
イミング信号／φＦＢがＨレベルのときは、出力信号Ｆ
iはスイッチＳＳ１１を介してＮＭＯＳ電界効果トラン
ジスタ１４のゲート電極に印加されるとともに、反転さ
れた反転出力信号／ＦiはスイッチＳＳ１２を介してＮ
ＭＯＳ電界効果トランジスタ１３のゲート電極に印加さ
れる。そして、タイミング信号φＦＢがＨレベルとされ
たとき、上記出力信号Ｆi，／ＦiはＮＭＯＳ電界効果ト
ランジスタ１３，１４によって構成されたラッチ回路に
よってラッチされた後、出力信号Ｆiを反転した反転さ
れかつ変換された反転出力信号／Ｆ’iを発生して出力
する。当該インバータ回路ＪＯ−５の入出力電圧特性
は、図１４のようになる。すなわち、入力電圧が０から
ＶDDまで変化するときに、出力電圧は（ＶDD−Ｖdsn）
から２・Ｖdsnまで変化させ、すなわち、インバータ回
路ＪＯ−４は、入力される出力信号Ｆiを、電圧振幅Ｖ
CHが（ＶDD−３・Ｖdsn）である反転出力信号／Ｆ’iに
変換して出力する。ここで、インバータ回路ＪＯ−４の
電圧振幅ＶCHは、実施の形態２のインバータ回路ＪＯの
電圧振幅ＶCHに比較して小さく、また、電圧振幅ＶCHの
中心出力電圧は、（１／２）ＶDDからずれて高い値とな
っている。
イミング信号／φＦＢがＨレベルのときは、出力信号Ｆ
iはスイッチＳＳ１１を介してＮＭＯＳ電界効果トラン
ジスタ１４のゲート電極に印加されるとともに、反転さ
れた反転出力信号／ＦiはスイッチＳＳ１２を介してＮ
ＭＯＳ電界効果トランジスタ１３のゲート電極に印加さ
れる。そして、タイミング信号φＦＢがＨレベルとされ
たとき、上記出力信号Ｆi，／ＦiはＮＭＯＳ電界効果ト
ランジスタ１３，１４によって構成されたラッチ回路に
よってラッチされた後、出力信号Ｆiを反転した反転さ
れかつ変換された反転出力信号／Ｆ’iを発生して出力
する。当該インバータ回路ＪＯ−５の入出力電圧特性
は、図１４のようになる。すなわち、入力電圧が０から
ＶDDまで変化するときに、出力電圧は（ＶDD−Ｖdsn）
から２・Ｖdsnまで変化させ、すなわち、インバータ回
路ＪＯ−４は、入力される出力信号Ｆiを、電圧振幅Ｖ
CHが（ＶDD−３・Ｖdsn）である反転出力信号／Ｆ’iに
変換して出力する。ここで、インバータ回路ＪＯ−４の
電圧振幅ＶCHは、実施の形態２のインバータ回路ＪＯの
電圧振幅ＶCHに比較して小さく、また、電圧振幅ＶCHの
中心出力電圧は、（１／２）ＶDDからずれて高い値とな
っている。
【００５４】
【発明の効果】以上詳述したように本発明に係るサブレ
ンジング型Ａ／Ｄ変換器によれば、上位と下位の２段階
に分けてＡ／Ｄ変換を実行し、上位Ａ／Ｄ変換の結果に
応じて下位のＡ／Ｄ変換を行うための制御信号を、Ａ／
Ｄ変換の判定を実行するディジタル論理回路部から、そ
れぞれ複数の差動増幅器を備えた複数の電圧比較器内の
フィードバック線を介して、複数の参照電圧を発生する
参照電圧発生回路のスイッチ群の制御端子に帰還させる
サブレンジング型Ａ／Ｄ変換器において、上記各差動増
幅器は、差動増幅を実行する複数のトランジスタを備
え、上記各差動増幅器において、上記複数のトランジス
タは、上記フィードバック線を軸として対称的に配置さ
れた。従って、スイッチ群の切り換え制御を行う制御信
号を伝達するフィードバック線の電圧変動による差動増
幅器の入出力線及びトランジスタ素子への影響を低減さ
せて、差動増幅器の動作精度の劣化を抑えて、Ａ／Ｄ変
換の性能を向上させることができるサブレンジング型Ａ
／Ｄ変換器を提供することができる。
ンジング型Ａ／Ｄ変換器によれば、上位と下位の２段階
に分けてＡ／Ｄ変換を実行し、上位Ａ／Ｄ変換の結果に
応じて下位のＡ／Ｄ変換を行うための制御信号を、Ａ／
Ｄ変換の判定を実行するディジタル論理回路部から、そ
れぞれ複数の差動増幅器を備えた複数の電圧比較器内の
フィードバック線を介して、複数の参照電圧を発生する
参照電圧発生回路のスイッチ群の制御端子に帰還させる
サブレンジング型Ａ／Ｄ変換器において、上記各差動増
幅器は、差動増幅を実行する複数のトランジスタを備
え、上記各差動増幅器において、上記複数のトランジス
タは、上記フィードバック線を軸として対称的に配置さ
れた。従って、スイッチ群の切り換え制御を行う制御信
号を伝達するフィードバック線の電圧変動による差動増
幅器の入出力線及びトランジスタ素子への影響を低減さ
せて、差動増幅器の動作精度の劣化を抑えて、Ａ／Ｄ変
換の性能を向上させることができるサブレンジング型Ａ
／Ｄ変換器を提供することができる。
【００５５】また、上記サブレンジング型Ａ／Ｄ変換器
においては、好ましくは、上記各差動増幅器の１対の入
力信号配線は互いに上記フィードバック線を軸として対
称的に配置され、上記各差動増幅器の１対の出力信号配
線は互いに上記フィードバック線を軸として対称的に配
置された。従って、フィードバック線の電圧変動が差動
増幅器の２つの入力信号配線及び電界効果トランジスタ
に対して、従来例の図９で示した配線間寄生容量Ｃｆを
介して均等に影響を及ぼすため、差動増幅器の動作にお
けるバランスはとれ、出力信号における誤差は打ち消さ
れることになる。すなわち、２つの入力の電圧差を比較
する差動増幅器で上記ノイズ等の影響がキャンセルで
き、電圧比較器の動作精度の劣化を抑えることができ
る。
においては、好ましくは、上記各差動増幅器の１対の入
力信号配線は互いに上記フィードバック線を軸として対
称的に配置され、上記各差動増幅器の１対の出力信号配
線は互いに上記フィードバック線を軸として対称的に配
置された。従って、フィードバック線の電圧変動が差動
増幅器の２つの入力信号配線及び電界効果トランジスタ
に対して、従来例の図９で示した配線間寄生容量Ｃｆを
介して均等に影響を及ぼすため、差動増幅器の動作にお
けるバランスはとれ、出力信号における誤差は打ち消さ
れることになる。すなわち、２つの入力の電圧差を比較
する差動増幅器で上記ノイズ等の影響がキャンセルで
き、電圧比較器の動作精度の劣化を抑えることができ
る。
【００５６】さらに、上記サブレンジング型Ａ／Ｄ変換
器においては、好ましくは、上記ディジタル論理回路部
によって発生される制御信号は、信号の変化に対して所
定の第１の電圧振幅を有し、上記サブレンジング型Ａ／
Ｄ変換器は、上記ディジタル論理回路部によって発生さ
れる制御信号を、信号の変化に対して上記第１の電圧振
幅よりも小さい所定の第２の電圧振幅を有するような制
御信号に変換しかつ反転して反転制御信号を発生して上
記フィードバック線を介して出力する第１のインバータ
回路と、上記第１のインバータ回路からフィードバック
線を介して出力される反転制御信号を、信号の変化に対
して上記第１の電圧振幅を有するような制御信号に変換
しかつ反転して制御信号を発生して上記参照電圧発生回
路のスイッチ群の制御端子に出力する第２のインバータ
回路とをさらに備えた。従って、フィードバック線の電
圧変動が差動増幅器の２つの入力信号配線及び各ＭＯＳ
電界効果トランジスタに対して、従来例の図９で示した
配線間寄生容量Ｃｆを介して均等に影響を及ぼすため、
差動増幅器の動作におけるバランスはとれ、出力信号に
おける誤差は打ち消されることになる。すなわち、２つ
の入力の電圧差を比較する差動増幅器で上記ノイズ等の
影響がキャンセルでき、電圧比較器の動作精度の劣化を
抑えることができる。また、回路を小型・軽量化するこ
とができる。
器においては、好ましくは、上記ディジタル論理回路部
によって発生される制御信号は、信号の変化に対して所
定の第１の電圧振幅を有し、上記サブレンジング型Ａ／
Ｄ変換器は、上記ディジタル論理回路部によって発生さ
れる制御信号を、信号の変化に対して上記第１の電圧振
幅よりも小さい所定の第２の電圧振幅を有するような制
御信号に変換しかつ反転して反転制御信号を発生して上
記フィードバック線を介して出力する第１のインバータ
回路と、上記第１のインバータ回路からフィードバック
線を介して出力される反転制御信号を、信号の変化に対
して上記第１の電圧振幅を有するような制御信号に変換
しかつ反転して制御信号を発生して上記参照電圧発生回
路のスイッチ群の制御端子に出力する第２のインバータ
回路とをさらに備えた。従って、フィードバック線の電
圧変動が差動増幅器の２つの入力信号配線及び各ＭＯＳ
電界効果トランジスタに対して、従来例の図９で示した
配線間寄生容量Ｃｆを介して均等に影響を及ぼすため、
差動増幅器の動作におけるバランスはとれ、出力信号に
おける誤差は打ち消されることになる。すなわち、２つ
の入力の電圧差を比較する差動増幅器で上記ノイズ等の
影響がキャンセルでき、電圧比較器の動作精度の劣化を
抑えることができる。また、回路を小型・軽量化するこ
とができる。
【００５７】また、上記サブレンジング型Ａ／Ｄ変換器
においては、好ましくは、上記第１のインバータ回路
は、上記ディジタル論理回路部によって発生される制御
信号を、信号の変化に対して上記第２の電圧振幅よりも
小さい所定の第３の電圧振幅を有しかつ上記第１の電圧
振幅の中心の電圧とは異なる上記第３の電圧振幅の中心
の電圧を有するような制御信号に変換しかつ反転して反
転制御信号を発生して上記フィードバック線を介して出
力し、上記サブレンジング型Ａ／Ｄ変換器は、第１のタ
イミング信号が入力されたとき、上記フィードバック線
を、上記制御信号の信号変化の中心の電圧に近傍する所
定のプリチャージ電圧に、プリチャージするプリチャー
ジ電圧発生回路と、上記フィードバック線から出力され
る反転制御信号に対して容量結合し、上記反転制御信号
の交流成分のみを上記第２のインバータ回路に出力する
結合用キャパシタと、上記第１のタイミング信号が入力
されたとき、上記第２のインバータ回路の入力端子と出
力端子とを短絡して、上記第２のインバータ回路に入力
された反転制御信号を保持させる第１のスイッチ手段
と、第２のタイミング信号が入力されたとき、上記第１
のインバータ回路から出力される反転制御信号を上記フ
ィードバック線に出力する第２のスイッチ手段と、上記
第２のタイミング信号が入力されたとき、上記第２のイ
ンバータから出力される制御信号を上記参照電圧発生回
路のスイッチ群の制御端子に出力する第３のスイッチ手
段とを備え、上記フィードバック線を介して伝送される
上記反転制御信号は、上記プリチャージ電圧を中心とし
て、上記ディジタル論理回路部から出力される制御信号
に応じて上記第３の電圧振幅を有する。従って、フィー
ドバック線の電圧変動の振幅（すなわち、電圧振幅
ＶCH）が従来例に比べて非常に小さくなるため、電圧比
較器内の差動増幅器に及ぼす影響が低減される。これに
よって、電圧比較器の動作精度の劣化を抑える効果が向
上される。従って、フィードバック線の電圧変動による
差動増幅器の入出力信号配線及びトランジスタ素子への
影響を低減させて、差動増幅器の動作精度の劣化を抑え
ることにより、サブレンジグ型Ａ／Ｄ変換器におけるＡ
／Ｄ変換精度の性能を大幅に向上できる。
においては、好ましくは、上記第１のインバータ回路
は、上記ディジタル論理回路部によって発生される制御
信号を、信号の変化に対して上記第２の電圧振幅よりも
小さい所定の第３の電圧振幅を有しかつ上記第１の電圧
振幅の中心の電圧とは異なる上記第３の電圧振幅の中心
の電圧を有するような制御信号に変換しかつ反転して反
転制御信号を発生して上記フィードバック線を介して出
力し、上記サブレンジング型Ａ／Ｄ変換器は、第１のタ
イミング信号が入力されたとき、上記フィードバック線
を、上記制御信号の信号変化の中心の電圧に近傍する所
定のプリチャージ電圧に、プリチャージするプリチャー
ジ電圧発生回路と、上記フィードバック線から出力され
る反転制御信号に対して容量結合し、上記反転制御信号
の交流成分のみを上記第２のインバータ回路に出力する
結合用キャパシタと、上記第１のタイミング信号が入力
されたとき、上記第２のインバータ回路の入力端子と出
力端子とを短絡して、上記第２のインバータ回路に入力
された反転制御信号を保持させる第１のスイッチ手段
と、第２のタイミング信号が入力されたとき、上記第１
のインバータ回路から出力される反転制御信号を上記フ
ィードバック線に出力する第２のスイッチ手段と、上記
第２のタイミング信号が入力されたとき、上記第２のイ
ンバータから出力される制御信号を上記参照電圧発生回
路のスイッチ群の制御端子に出力する第３のスイッチ手
段とを備え、上記フィードバック線を介して伝送される
上記反転制御信号は、上記プリチャージ電圧を中心とし
て、上記ディジタル論理回路部から出力される制御信号
に応じて上記第３の電圧振幅を有する。従って、フィー
ドバック線の電圧変動の振幅（すなわち、電圧振幅
ＶCH）が従来例に比べて非常に小さくなるため、電圧比
較器内の差動増幅器に及ぼす影響が低減される。これに
よって、電圧比較器の動作精度の劣化を抑える効果が向
上される。従って、フィードバック線の電圧変動による
差動増幅器の入出力信号配線及びトランジスタ素子への
影響を低減させて、差動増幅器の動作精度の劣化を抑え
ることにより、サブレンジグ型Ａ／Ｄ変換器におけるＡ
／Ｄ変換精度の性能を大幅に向上できる。
【００５８】さらに、上記サブレンジング型Ａ／Ｄ変換
器においては、好ましくは、上記プリチャージ電圧発生
回路は、入力端子と出力端子とが短絡されて構成され、
上記プリチャージ電圧を発生して出力する第４のインバ
ータ回路と、上記第１のタイミング信号が入力されたと
き、上記第４のインバータ回路から出力されるプリチャ
ージ電圧を上記フィードバック線に出力する第４のスイ
ッチ手段とを備えた。従って、フィードバック線の電圧
変動による差動増幅器の入出力信号配線及びトランジス
タ素子への影響を低減させて、差動増幅器の動作精度の
劣化を抑えることにより、サブレンジグ型Ａ／Ｄ変換器
におけるＡ／Ｄ変換精度の性能を大幅に向上できる。ま
た、回路構成を簡単にし、小型・軽量化することができ
る。
器においては、好ましくは、上記プリチャージ電圧発生
回路は、入力端子と出力端子とが短絡されて構成され、
上記プリチャージ電圧を発生して出力する第４のインバ
ータ回路と、上記第１のタイミング信号が入力されたと
き、上記第４のインバータ回路から出力されるプリチャ
ージ電圧を上記フィードバック線に出力する第４のスイ
ッチ手段とを備えた。従って、フィードバック線の電圧
変動による差動増幅器の入出力信号配線及びトランジス
タ素子への影響を低減させて、差動増幅器の動作精度の
劣化を抑えることにより、サブレンジグ型Ａ／Ｄ変換器
におけるＡ／Ｄ変換精度の性能を大幅に向上できる。ま
た、回路構成を簡単にし、小型・軽量化することができ
る。
【００５９】また、上記サブレンジング型Ａ／Ｄ変換器
においては、好ましくは、上記第１のインバータ回路
は、正電源端子と負電源端子とを有し、ＮＭＯＳ電界効
果トランジスタとＰＭＯＳ電界効果トランジスタとを備
えてなるインバータと、上記インバータの正電源端子と
電圧源との間に接続され、上記電圧源の電圧を、所定の
第１の降下電圧だけ電圧降下させて上記インバータの正
電源端子に供給する第１の抵抗素子と、上記インバータ
の負電源端子と接地との間に接続され、上記インバータ
の負電源端子の電圧を、接地電位に対して上記第１の降
下電圧と異なる所定の第２の降下電圧だけ電圧降下させ
る第２の抵抗素子とを備えた。従って、フィードバック
線の電圧変動による差動増幅器の入出力信号配線及びト
ランジスタ素子への影響を低減させて、差動増幅器の動
作精度の劣化を抑えることにより、サブレンジグ型Ａ／
Ｄ変換器におけるＡ／Ｄ変換精度の性能を大幅に向上で
きる。また、回路構成を簡単にし、小型・軽量化するこ
とができる。
においては、好ましくは、上記第１のインバータ回路
は、正電源端子と負電源端子とを有し、ＮＭＯＳ電界効
果トランジスタとＰＭＯＳ電界効果トランジスタとを備
えてなるインバータと、上記インバータの正電源端子と
電圧源との間に接続され、上記電圧源の電圧を、所定の
第１の降下電圧だけ電圧降下させて上記インバータの正
電源端子に供給する第１の抵抗素子と、上記インバータ
の負電源端子と接地との間に接続され、上記インバータ
の負電源端子の電圧を、接地電位に対して上記第１の降
下電圧と異なる所定の第２の降下電圧だけ電圧降下させ
る第２の抵抗素子とを備えた。従って、フィードバック
線の電圧変動による差動増幅器の入出力信号配線及びト
ランジスタ素子への影響を低減させて、差動増幅器の動
作精度の劣化を抑えることにより、サブレンジグ型Ａ／
Ｄ変換器におけるＡ／Ｄ変換精度の性能を大幅に向上で
きる。また、回路構成を簡単にし、小型・軽量化するこ
とができる。
【００６０】さらに、上記サブレンジング型Ａ／Ｄ変換
器においては、好ましくは、上記第１のインバータ回路
は、電圧源に接続された正電源端子と負電源端子とを有
し、ＮＭＯＳ電界効果トランジスタとＰＭＯＳ電界効果
トランジスタとを備えてなるインバータと、上記インバ
ータの負電源端子と接地との間に接続され、上記インバ
ータの負電源端子の電圧を、接地電位に対して０を超え
る所定の第２の降下電圧だけ電圧降下させる第２の抵抗
素子とを備えた。従って、フィードバック線の電圧変動
による差動増幅器の入出力信号配線及びトランジスタ素
子への影響を低減させて、差動増幅器の動作精度の劣化
を抑えることにより、サブレンジグ型Ａ／Ｄ変換器にお
けるＡ／Ｄ変換精度の性能を大幅に向上できる。また、
回路構成を簡単にし、小型・軽量化することができる。
器においては、好ましくは、上記第１のインバータ回路
は、電圧源に接続された正電源端子と負電源端子とを有
し、ＮＭＯＳ電界効果トランジスタとＰＭＯＳ電界効果
トランジスタとを備えてなるインバータと、上記インバ
ータの負電源端子と接地との間に接続され、上記インバ
ータの負電源端子の電圧を、接地電位に対して０を超え
る所定の第２の降下電圧だけ電圧降下させる第２の抵抗
素子とを備えた。従って、フィードバック線の電圧変動
による差動増幅器の入出力信号配線及びトランジスタ素
子への影響を低減させて、差動増幅器の動作精度の劣化
を抑えることにより、サブレンジグ型Ａ／Ｄ変換器にお
けるＡ／Ｄ変換精度の性能を大幅に向上できる。また、
回路構成を簡単にし、小型・軽量化することができる。
【００６１】さらにまた、上記サブレンジング型Ａ／Ｄ
変換器においては、好ましくは、上記第１のインバータ
回路は、正電源端子と、接地された負電源端子とを有
し、ＮＭＯＳ電界効果トランジスタとＰＭＯＳ電界効果
トランジスタとを備えてなるインバータと、上記インバ
ータの正電源端子と電圧源との間に接続され、上記電圧
源の電圧を、所定の第１の降下電圧だけ電圧降下させて
上記インバータの正電源端子に供給する第１の抵抗素子
とを備えた。従って、フィードバック線の電圧変動によ
る差動増幅器の入出力信号配線及びトランジスタ素子へ
の影響を低減させて、差動増幅器の動作精度の劣化を抑
えることにより、サブレンジグ型Ａ／Ｄ変換器における
Ａ／Ｄ変換精度の性能を大幅に向上できる。また、回路
構成を簡単にし、小型・軽量化することができる。
変換器においては、好ましくは、上記第１のインバータ
回路は、正電源端子と、接地された負電源端子とを有
し、ＮＭＯＳ電界効果トランジスタとＰＭＯＳ電界効果
トランジスタとを備えてなるインバータと、上記インバ
ータの正電源端子と電圧源との間に接続され、上記電圧
源の電圧を、所定の第１の降下電圧だけ電圧降下させて
上記インバータの正電源端子に供給する第１の抵抗素子
とを備えた。従って、フィードバック線の電圧変動によ
る差動増幅器の入出力信号配線及びトランジスタ素子へ
の影響を低減させて、差動増幅器の動作精度の劣化を抑
えることにより、サブレンジグ型Ａ／Ｄ変換器における
Ａ／Ｄ変換精度の性能を大幅に向上できる。また、回路
構成を簡単にし、小型・軽量化することができる。
【００６２】さらにまた、上記サブレンジング型Ａ／Ｄ
変換器においては、好ましくは、上記第１のインバータ
回路は、差動増幅器を備え、第１のタイミング信号が入
力されたとき、入力される制御信号に応じてソース・ド
レイン間電圧が上記制御信号の電圧振幅よりも小さい電
圧振幅の範囲内で変化するように構成されてなる１対の
第１と第２のＭＯＳ電界効果トランジスタと、上記第１
のＭＯＳ電界効果トランジスタのゲート電極と上記第２
のＭＯＳ電界効果トランジスタのドレイン電極との間、
及び上記第１のＭＯＳ電界効果トランジスタのドレイン
電極と上記第２のＭＯＳ電界効果トランジスタのゲート
電極との間に接続され、第２のタイミング信号が入力さ
れたとき、上記制御信号に応じた上記第１と第２のＭＯ
Ｓ電界効果トランジスタのソース・ドレイン間電圧を上
記第１と第２のＭＯＳ電界効果トランジスタにラッチさ
せて、上記制御信号から反転されかつ上記制御信号の電
圧振幅よりも小さい電圧振幅を有する反転制御信号を出
力する１対のスイッチ手段とを備えた。従って、フィー
ドバック線の電圧変動による差動増幅器の入出力信号配
線及びトランジスタ素子への影響を低減させて、差動増
幅器の動作精度の劣化を抑えることにより、サブレンジ
グ型Ａ／Ｄ変換器におけるＡ／Ｄ変換精度の性能を大幅
に向上できる。また、回路構成を簡単にし、小型・軽量
化することができる。
変換器においては、好ましくは、上記第１のインバータ
回路は、差動増幅器を備え、第１のタイミング信号が入
力されたとき、入力される制御信号に応じてソース・ド
レイン間電圧が上記制御信号の電圧振幅よりも小さい電
圧振幅の範囲内で変化するように構成されてなる１対の
第１と第２のＭＯＳ電界効果トランジスタと、上記第１
のＭＯＳ電界効果トランジスタのゲート電極と上記第２
のＭＯＳ電界効果トランジスタのドレイン電極との間、
及び上記第１のＭＯＳ電界効果トランジスタのドレイン
電極と上記第２のＭＯＳ電界効果トランジスタのゲート
電極との間に接続され、第２のタイミング信号が入力さ
れたとき、上記制御信号に応じた上記第１と第２のＭＯ
Ｓ電界効果トランジスタのソース・ドレイン間電圧を上
記第１と第２のＭＯＳ電界効果トランジスタにラッチさ
せて、上記制御信号から反転されかつ上記制御信号の電
圧振幅よりも小さい電圧振幅を有する反転制御信号を出
力する１対のスイッチ手段とを備えた。従って、フィー
ドバック線の電圧変動による差動増幅器の入出力信号配
線及びトランジスタ素子への影響を低減させて、差動増
幅器の動作精度の劣化を抑えることにより、サブレンジ
グ型Ａ／Ｄ変換器におけるＡ／Ｄ変換精度の性能を大幅
に向上できる。また、回路構成を簡単にし、小型・軽量
化することができる。
【図１】 本発明に係る実施形態１であるサブレンジン
グ型Ａ／Ｄ変換器の差動増幅器のレイアウトを示す平面
図である。
グ型Ａ／Ｄ変換器の差動増幅器のレイアウトを示す平面
図である。
【図２】 本発明に係る実施形態２であるサブレンジン
グ型Ａ／Ｄ変換器におけるフィードバック信号発生回路
からスイッチ群ＳＷiまでの回路を示す回路図である。
グ型Ａ／Ｄ変換器におけるフィードバック信号発生回路
からスイッチ群ＳＷiまでの回路を示す回路図である。
【図３】 本発明に係る実施形態３であるサブレンジン
グ型Ａ／Ｄ変換器におけるフィードバック信号発生回路
からスイッチ群ＳＷiまでの回路を示す回路図である。
グ型Ａ／Ｄ変換器におけるフィードバック信号発生回路
からスイッチ群ＳＷiまでの回路を示す回路図である。
【図４】 従来例及び実施形態におけるサブレンジング
型Ａ／Ｄ変換器の動作を示すタイミングチャートであ
る。
型Ａ／Ｄ変換器の動作を示すタイミングチャートであ
る。
【図５】 図２及び図３におけるインバータ回路ＪＯの
変形例を示す回路図であって、（ａ）はインバータ回路
の第１の例ＪＯ−１を示す回路図であり、（ｂ）はイン
バータ回路の第２の例ＪＯ−２を示す回路図であり、
（ｃ）はインバータ回路の第３の例ＪＯ−３を示す回路
図であり、（ｄ）はインバータ回路の第４の例ＪＯ−４
を示す回路図である。
変形例を示す回路図であって、（ａ）はインバータ回路
の第１の例ＪＯ−１を示す回路図であり、（ｂ）はイン
バータ回路の第２の例ＪＯ−２を示す回路図であり、
（ｃ）はインバータ回路の第３の例ＪＯ−３を示す回路
図であり、（ｄ）はインバータ回路の第４の例ＪＯ−４
を示す回路図である。
【図６】 図２及び図３におけるインバータＪＯの変形
例の第５の例ＪＯ−５を示す回路図である。
例の第５の例ＪＯ−５を示す回路図である。
【図７】 従来例のサブレンジング型Ａ／Ｄ変換器の全
体の構成を示す回路図である。
体の構成を示す回路図である。
【図８】 図７の電圧比較器ＣＭＰiの構成を示す回路
図である。
図である。
【図９】 図８の電圧比較器ＣＭＰi内の差動増幅器Ａ
ＭＰ１，ＡＭＰ２のレイアウトを示す平面図である。
ＭＰ１，ＡＭＰ２のレイアウトを示す平面図である。
【図１０】 図９の差動増幅器ＡＭＰ１，ＡＭＰ２の回
路を示す回路図である。
路を示す回路図である。
【図１１】 従来例のインバータ回路の入出力電圧特性
を示すグラフである。
を示すグラフである。
【図１２】 実施の形態２（図２）のインバータ回路Ｊ
Ｏの入出力電圧特性を示すグラフである。
Ｏの入出力電圧特性を示すグラフである。
【図１３】 変形例の第１の例（図５（ａ））のインバ
ータ回路ＪＯ−１の入出力電圧特性を示すグラフであ
る。
ータ回路ＪＯ−１の入出力電圧特性を示すグラフであ
る。
【図１４】 変形例の第５の例（図６）のインバータ回
路ＪＯ−５の入出力電圧特性を示すグラフである。
路ＪＯ−５の入出力電圧特性を示すグラフである。
１０ 半導体基板、１１，１２，１３，１４，２１，２
３，３１，３２，３４，４１，４３，５１，５２，５
３，５５，６２，７３，７４ ＮＭＯＳ電界効果トラン
ジスタ、１５，１６，２２，２４，３３，３５，４２，
４４，４５，５４，６１，６３，６４，６５，７０，７
５，７６ ＰＭＯＳ電界効果トランジスタ、ＡＬ 能動
領域、ＡＭＰ１，ＡＭＰ２，ＡＭＰ３，ＡＭＰ１ａ，Ａ
ＭＰ２ａ差動増幅器、Ｃｃ，Ｃｃ１ 結合容量、Ｃｆ
寄生容量、ＣＭＰi 電圧比較器、ＥＮＣ エンコー
ダ、ＦＢ フィードバック信号発生回路、ＩＮＶ１，Ｉ
ＮＶ１１，ＩＮＶ１２ インバータ、ＪＤＧ 判定回
路、ＪＯ，ＪＯａ，ＪＯｂ，ＪＯ−１乃至ＪＯ−５ イ
ンバータ回路、Ｌi フィードバック線、ＬＩ１，ＬＩ
２ 入力信号配線、ＬＭ１，ＬＭ２ 中間接続配線、Ｌ
Ｏ１，ＬＯ２ 出力信号配線、ＲＡ，ＲＢ，ＲＣ，Ｒ
Ｄ，ＲＥ，ＲＦ，ＲＧ，ＲＨ 電圧降下用抵抗素子、Ｒ
i 抵抗、Ｓｃ１，Ｓｃ２，Ｓｃ３，ＳＳ１，ＳＳ２，
ＳＳ３，ＳＳ４ スイッチ、ＳＷi スイッチ群。
３，３１，３２，３４，４１，４３，５１，５２，５
３，５５，６２，７３，７４ ＮＭＯＳ電界効果トラン
ジスタ、１５，１６，２２，２４，３３，３５，４２，
４４，４５，５４，６１，６３，６４，６５，７０，７
５，７６ ＰＭＯＳ電界効果トランジスタ、ＡＬ 能動
領域、ＡＭＰ１，ＡＭＰ２，ＡＭＰ３，ＡＭＰ１ａ，Ａ
ＭＰ２ａ差動増幅器、Ｃｃ，Ｃｃ１ 結合容量、Ｃｆ
寄生容量、ＣＭＰi 電圧比較器、ＥＮＣ エンコー
ダ、ＦＢ フィードバック信号発生回路、ＩＮＶ１，Ｉ
ＮＶ１１，ＩＮＶ１２ インバータ、ＪＤＧ 判定回
路、ＪＯ，ＪＯａ，ＪＯｂ，ＪＯ−１乃至ＪＯ−５ イ
ンバータ回路、Ｌi フィードバック線、ＬＩ１，ＬＩ
２ 入力信号配線、ＬＭ１，ＬＭ２ 中間接続配線、Ｌ
Ｏ１，ＬＯ２ 出力信号配線、ＲＡ，ＲＢ，ＲＣ，Ｒ
Ｄ，ＲＥ，ＲＦ，ＲＧ，ＲＨ 電圧降下用抵抗素子、Ｒ
i 抵抗、Ｓｃ１，Ｓｃ２，Ｓｃ３，ＳＳ１，ＳＳ２，
ＳＳ３，ＳＳ４ スイッチ、ＳＷi スイッチ群。
Claims (9)
- 【請求項１】 上位と下位の２段階に分けてＡ／Ｄ変換
を実行し、上位Ａ／Ｄ変換の結果に応じて下位のＡ／Ｄ
変換を行うための制御信号を、Ａ／Ｄ変換の判定を実行
するディジタル論理回路部から、それぞれ複数の差動増
幅器を備えた複数の電圧比較器内のフィードバック線を
介して、複数の参照電圧を発生する参照電圧発生回路の
スイッチ群の制御端子に帰還させるサブレンジング型Ａ
／Ｄ変換器において、 上記各差動増幅器は、差動増幅を実行する複数のトラン
ジスタを備え、 上記各差動増幅器において、上記複数のトランジスタ
は、上記フィードバック線を軸として対称的に配置され
たことを特徴とするサブレンジング型Ａ／Ｄ変換器。 - 【請求項２】 請求項１記載のサブレンジング型Ａ／Ｄ
変換器において、 上記各差動増幅器の１対の入力信号配線は互いに上記フ
ィードバック線を軸として対称的に配置され、 上記各差動増幅器の１対の出力信号配線は互いに上記フ
ィードバック線を軸として対称的に配置されたことを特
徴とするサブレンジング型Ａ／Ｄ変換器。 - 【請求項３】 請求項１又は２記載のサブレンジング型
Ａ／Ｄ変換器において、 上記ディジタル論理回路部によって発生される制御信号
は、信号の変化に対して所定の第１の電圧振幅を有し、 上記サブレンジング型Ａ／Ｄ変換器は、 上記ディジタル論理回路部によって発生される制御信号
を、信号の変化に対して上記第１の電圧振幅よりも小さ
い所定の第２の電圧振幅を有するような制御信号に変換
しかつ反転して反転制御信号を発生して上記フィードバ
ック線を介して出力する第１のインバータ回路と、 上記第１のインバータ回路からフィードバック線を介し
て出力される反転制御信号を、信号の変化に対して上記
第１の電圧振幅を有するような制御信号に変換しかつ反
転して制御信号を発生して上記参照電圧発生回路のスイ
ッチ群の制御端子に出力する第２のインバータ回路とを
さらに備えたことを特徴とするサブレンジング型Ａ／Ｄ
変換器。 - 【請求項４】 請求項３記載のサブレンジング型Ａ／Ｄ
変換器において、 上記第１のインバータ回路は、上記ディジタル論理回路
部によって発生される制御信号を、信号の変化に対して
上記第２の電圧振幅よりも小さい所定の第３の電圧振幅
を有しかつ上記第１の電圧振幅の中心の電圧とは異なる
上記第３の電圧振幅の中心の電圧を有するような制御信
号に変換しかつ反転して反転制御信号を発生して上記フ
ィードバック線を介して出力し、 上記サブレンジング型Ａ／Ｄ変換器は、 第１のタイミング信号が入力されたとき、上記フィード
バック線を、上記制御信号の信号変化の中心の電圧に近
傍する所定のプリチャージ電圧に、プリチャージするプ
リチャージ電圧発生回路と、 上記フィードバック線から出力される反転制御信号に対
して容量結合し、上記反転制御信号の交流成分のみを上
記第２のインバータ回路に出力する結合用キャパシタ
と、 上記第１のタイミング信号が入力されたとき、上記第２
のインバータ回路の入力端子と出力端子とを短絡して、
上記第２のインバータ回路に入力された反転制御信号を
保持させる第１のスイッチ手段と、 第２のタイミング信号が入力されたとき、上記第１のイ
ンバータ回路から出力される反転制御信号を上記フィー
ドバック線に出力する第２のスイッチ手段と、 上記第２のタイミング信号が入力されたとき、上記第２
のインバータから出力される制御信号を上記参照電圧発
生回路のスイッチ群の制御端子に出力する第３のスイッ
チ手段とを備え、 上記フィードバック線を介して伝送される上記反転制御
信号は、上記プリチャージ電圧を中心として、上記ディ
ジタル論理回路部から出力される制御信号に応じて上記
第３の電圧振幅を有することを特徴とするサブレンジン
グ型Ａ／Ｄ変換器。 - 【請求項５】 請求項４記載のサブレンジング型Ａ／Ｄ
変換器において、 上記プリチャージ電圧発生回路は、 入力端子と出力端子とが短絡されて構成され、上記プリ
チャージ電圧を発生して出力する第４のインバータ回路
と、 上記第１のタイミング信号が入力されたとき、上記第４
のインバータ回路から出力されるプリチャージ電圧を上
記フィードバック線に出力する第４のスイッチ手段とを
備えたことを特徴とするサブレンジング型Ａ／Ｄ変換
器。 - 【請求項６】 請求項４又は５記載のサブレンジング型
Ａ／Ｄ変換器において、 上記第１のインバータ回路は、 正電源端子と負電源端子とを有し、ＮＭＯＳ電界効果ト
ランジスタとＰＭＯＳ電界効果トランジスタとを備えて
なるインバータと、 上記インバータの正電源端子と電圧源との間に接続さ
れ、上記電圧源の電圧を、所定の第１の降下電圧だけ電
圧降下させて上記インバータの正電源端子に供給する第
１の抵抗素子と、 上記インバータの負電源端子と接地との間に接続され、
上記インバータの負電源端子の電圧を、接地電位に対し
て上記第１の降下電圧と異なる所定の第２の降下電圧だ
け電圧降下させる第２の抵抗素子とを備えたことを特徴
とするサブレンジング型Ａ／Ｄ変換器。 - 【請求項７】 請求項４又は５記載のサブレンジング
型Ａ／Ｄ変換器において、 上記第１のインバータ回路は、 電圧源に接続された正電源端子と負電源端子とを有し、
ＮＭＯＳ電界効果トランジスタとＰＭＯＳ電界効果トラ
ンジスタとを備えてなるインバータと、 上記インバータの負電源端子と接地との間に接続され、
上記インバータの負電源端子の電圧を、接地電位に対し
て０を超える所定の第２の降下電圧だけ電圧降下させる
第２の抵抗素子とを備えたことを特徴とするサブレンジ
ング型Ａ／Ｄ変換器。 - 【請求項８】 請求項４又は５記載のサブレンジング型
Ａ／Ｄ変換器において、 上記第１のインバータ回路は、 正電源端子と、接地された負電源端子とを有し、ＮＭＯ
Ｓ電界効果トランジスタとＰＭＯＳ電界効果トランジス
タとを備えてなるインバータと、 上記インバータの正電源端子と電圧源との間に接続さ
れ、上記電圧源の電圧を、所定の第１の降下電圧だけ電
圧降下させて上記インバータの正電源端子に供給する第
１の抵抗素子とを備えたことを特徴とするサブレンジン
グ型Ａ／Ｄ変換器。 - 【請求項９】 請求項４又は５記載のサブレンジング型
Ａ／Ｄ変換器において、 上記第１のインバータ回路は、差動増幅器を備え、 第１のタイミング信号が入力されたとき、入力される制
御信号に応じてソース・ドレイン間電圧が上記制御信号
の電圧振幅よりも小さい電圧振幅の範囲内で変化するよ
うに構成されてなる１対の第１と第２のＭＯＳ電界効果
トランジスタと、 上記第１のＭＯＳ電界効果トランジスタのゲート電極と
上記第２のＭＯＳ電界効果トランジスタのドレイン電極
との間、及び上記第１のＭＯＳ電界効果トランジスタの
ドレイン電極と上記第２のＭＯＳ電界効果トランジスタ
のゲート電極との間に接続され、第２のタイミング信号
が入力されたとき、上記制御信号に応じた上記第１と第
２のＭＯＳ電界効果トランジスタのソース・ドレイン間
電圧を上記第１と第２のＭＯＳ電界効果トランジスタに
ラッチさせて、上記制御信号から反転されかつ上記制御
信号の電圧振幅よりも小さい電圧振幅を有する反転制御
信号を出力する１対のスイッチ手段とを備えたことを特
徴とするサブレンジング型Ａ／Ｄ変換器。
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|---|---|---|---|
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| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11266296A JP3597636B2 (ja) | 1996-05-07 | 1996-05-07 | サブレンジング型ａ／ｄ変換器 |
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| Publication Number | Publication Date |
|---|---|
| JPH09298464A true JPH09298464A (ja) | 1997-11-18 |
| JP3597636B2 JP3597636B2 (ja) | 2004-12-08 |
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ID=14592346
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11266296A Expired - Fee Related JP3597636B2 (ja) | 1996-05-07 | 1996-05-07 | サブレンジング型ａ／ｄ変換器 |
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| Country | Link |
|---|---|
| US (1) | US5812079A (ja) |
| JP (1) | JP3597636B2 (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002374168A (ja) * | 2001-06-13 | 2002-12-26 | Mitsubishi Electric Corp | フォールディング型ａ／ｄ変換器 |
| KR100453134B1 (ko) * | 2001-10-24 | 2004-10-15 | 산요덴키가부시키가이샤 | 반도체 집적 회로 |
| KR100608187B1 (ko) * | 2001-10-24 | 2006-08-04 | 산요덴키가부시키가이샤 | 반도체 집적 회로 |
| JP2017038269A (ja) * | 2015-08-11 | 2017-02-16 | 学校法人大阪産業大学 | 増幅回路、積分回路、電圧比較回路および電圧時間変換回路 |
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| US7443332B2 (en) * | 2007-03-26 | 2008-10-28 | National Instruments Corporation | Time continuous pipeline analog-to-digital converter |
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- 1996-05-07 JP JP11266296A patent/JP3597636B2/ja not_active Expired - Fee Related
- 1996-10-28 US US08/739,017 patent/US5812079A/en not_active Expired - Lifetime
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