JPH06103733B2 - マルチプレクサ - Google Patents
マルチプレクサInfo
- Publication number
- JPH06103733B2 JPH06103733B2 JP63060859A JP6085988A JPH06103733B2 JP H06103733 B2 JPH06103733 B2 JP H06103733B2 JP 63060859 A JP63060859 A JP 63060859A JP 6085988 A JP6085988 A JP 6085988A JP H06103733 B2 JPH06103733 B2 JP H06103733B2
- Authority
- JP
- Japan
- Prior art keywords
- type
- transmission gate
- channel
- analog input
- multiplexer
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
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- Semiconductor Integrated Circuits (AREA)
- Electronic Switches (AREA)
- Element Separation (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明はマルチプレクサに関し、特にＡ−Ｄ変換器のア
ナログ入力チャネル選択用のマルチプレクサに関する。
ナログ入力チャネル選択用のマルチプレクサに関する。
近年、半導体基板上に相補型MOSトランジスタで形成さ
れたＡ−Ｄ変換器においては、分解能を向上させた高精
度化がはかられている。又、自動車のエンジン制御等の
ノイズの多い環境で使用される場合が多くなっている。
さて、これらのＡ−Ｄ変換器は通常、複数のアナログ入
力チャネルを有しているが、ノイズの多い環境で使用さ
れている場合、非選択のアナログ入力チャネルからのノ
イズにより、マルチプレクサの出力に不要な信号を発生
し、Ａ−Ｄ変換の精度が著るしく悪化するという問題を
生じている。
れたＡ−Ｄ変換器においては、分解能を向上させた高精
度化がはかられている。又、自動車のエンジン制御等の
ノイズの多い環境で使用される場合が多くなっている。
さて、これらのＡ−Ｄ変換器は通常、複数のアナログ入
力チャネルを有しているが、ノイズの多い環境で使用さ
れている場合、非選択のアナログ入力チャネルからのノ
イズにより、マルチプレクサの出力に不要な信号を発生
し、Ａ−Ｄ変換の精度が著るしく悪化するという問題を
生じている。
第６図は従来のマルチプレクサの一例を示す等価回路
図、第７図は第６図のマルチプレクサを説明するための
レイアウト図、第８図は第７図のＹ−Ｙ′線断面模式図
である。
図、第７図は第６図のマルチプレクサを説明するための
レイアウト図、第８図は第７図のＹ−Ｙ′線断面模式図
である。
第６図及び第７図に示すように、例えばアナログ入力
A1，A2，A3に入力端をそれぞれ接続された伝達ゲート
G1，G2，G3と、伝達ゲートG1，G2，G3の各出力端を接続
した節点N2からなるマルチプレクサの伝達ゲートG1はｐ
型半導体基板４に設けたｎチャネルMOSトランジスタQ1
とｐ型半導体基板４の表面に設けたｎ型ウェル１に設け
たｐチャネルMOSトランジスタQ2を並列に接続して設け
られ、ぞれぞれのゲート電極には伝達ゲートQ1を選択又
は非選択とするための信号ａ及びが印加され、ｐ型半
導体基板４は接地されている。
A1，A2，A3に入力端をそれぞれ接続された伝達ゲート
G1，G2，G3と、伝達ゲートG1，G2，G3の各出力端を接続
した節点N2からなるマルチプレクサの伝達ゲートG1はｐ
型半導体基板４に設けたｎチャネルMOSトランジスタQ1
とｐ型半導体基板４の表面に設けたｎ型ウェル１に設け
たｐチャネルMOSトランジスタQ2を並列に接続して設け
られ、ぞれぞれのゲート電極には伝達ゲートQ1を選択又
は非選択とするための信号ａ及びが印加され、ｐ型半
導体基板４は接地されている。
ここで、伝達ゲートG1が非選択時のとき、第８図に示す
ように、ａが接地電位（以下GNDと記す）でが電源電
圧VDDレベルの非選択の伝達ゲートG1のアナログ入力A1
に接地電位以下のノイズが入ったとする。この電位が、
ｎチャネルMOSトランジスタのソース・ドレインのn+型
拡散領域５とｐ型半導体基板４との間で形成されるpn接
合の内蔵電圧以下の場合には、アナログ入力A1に接続さ
れたn+型拡散領域５が、順方向にバイアスされ電子が、
ｐ型半導体基板４の中へ注入されることになる。この電
子は、npnの横型バイポーラトランジスタ動作で節点N2
に接続されたn+型拡散領域７内に吸収される。この電子
によって節点N2の電位は下がるため、節点N2に接続され
た次段のコンパレータの入力電位が変化してしまい変換
誤差を生じる。
ように、ａが接地電位（以下GNDと記す）でが電源電
圧VDDレベルの非選択の伝達ゲートG1のアナログ入力A1
に接地電位以下のノイズが入ったとする。この電位が、
ｎチャネルMOSトランジスタのソース・ドレインのn+型
拡散領域５とｐ型半導体基板４との間で形成されるpn接
合の内蔵電圧以下の場合には、アナログ入力A1に接続さ
れたn+型拡散領域５が、順方向にバイアスされ電子が、
ｐ型半導体基板４の中へ注入されることになる。この電
子は、npnの横型バイポーラトランジスタ動作で節点N2
に接続されたn+型拡散領域７内に吸収される。この電子
によって節点N2の電位は下がるため、節点N2に接続され
た次段のコンパレータの入力電位が変化してしまい変換
誤差を生じる。
また、アナログ入力A1の電位が、電源電圧VDD以上にな
った場合には、同様の理由でアナログ入力A1に接続され
たp+型拡散領域８から正孔が注入される。この正孔はpn
p横型バイポーラトランジスタ動作で節点N2に接続され
たp+型散領域９に吸収され節点N2の電位は上昇し、変換
誤差を生じる。
った場合には、同様の理由でアナログ入力A1に接続され
たp+型拡散領域８から正孔が注入される。この正孔はpn
p横型バイポーラトランジスタ動作で節点N2に接続され
たp+型散領域９に吸収され節点N2の電位は上昇し、変換
誤差を生じる。
上述した従来のマルチプレクサは、アナログ入力に接地
電位以下のノイズ又は電源電圧以上のノイズが混入した
場合には、非選択の伝達ゲートに不要の電流を生じ、マ
ルチプレクサの変換誤差を生じてＡ−Ｄ変換の精度が悪
化するという問題点がある。
電位以下のノイズ又は電源電圧以上のノイズが混入した
場合には、非選択の伝達ゲートに不要の電流を生じ、マ
ルチプレクサの変換誤差を生じてＡ−Ｄ変換の精度が悪
化するという問題点がある。
又、この特性の悪化は、変換精度の高いＡ−Ｄ変換器ほ
ど影響が大きい。従って今後、高精度のＡ−Ｄ変換器が
要求されるのに伴なって増々影響が大きくなるという問
題点がある。
ど影響が大きい。従って今後、高精度のＡ−Ｄ変換器が
要求されるのに伴なって増々影響が大きくなるという問
題点がある。
本発明のマルチプレクサは、ｐ型（又はｎ型）の半導体
基板及び前記半導体基板の一主面に設けたｎ型（又はｐ
型）ウエルのそれぞれに設けたｎチャネル（又はｐチャ
ネル）MOSトランジスタ及びｐチャネル（又はｎチャネ
ル）MOSトランジスタを並列に接続した伝達ゲートによ
りアナログ入力チャネルを選択するマルチプレクサにお
いて、複数の前記アナログ入力チャネルのそれぞれに入
力端を接続して設けた第１の伝送ゲート群と、前記第１
の伝送ゲートの出力端の各々にそれぞれの入力端を直列
接続し且つ出力端を並列接続して設けた第２の伝送ゲー
ト群と、前記第１の伝達ゲート群との前記第２のゲート
群との間の前記半導体基板に設けて前記第１の伝達ゲー
ト群と第２の伝送ゲート群とを分離するためのｎ型（又
はｐ型）の拡散領域とを有している。
基板及び前記半導体基板の一主面に設けたｎ型（又はｐ
型）ウエルのそれぞれに設けたｎチャネル（又はｐチャ
ネル）MOSトランジスタ及びｐチャネル（又はｎチャネ
ル）MOSトランジスタを並列に接続した伝達ゲートによ
りアナログ入力チャネルを選択するマルチプレクサにお
いて、複数の前記アナログ入力チャネルのそれぞれに入
力端を接続して設けた第１の伝送ゲート群と、前記第１
の伝送ゲートの出力端の各々にそれぞれの入力端を直列
接続し且つ出力端を並列接続して設けた第２の伝送ゲー
ト群と、前記第１の伝達ゲート群との前記第２のゲート
群との間の前記半導体基板に設けて前記第１の伝達ゲー
ト群と第２の伝送ゲート群とを分離するためのｎ型（又
はｐ型）の拡散領域とを有している。
次に、本発明の実施例について図面を参照して説明す
る。
る。
第１図は本発明の第１の実施例を説明するためのレイア
ウト図、第２図は本発明の第１の実施例の等価回路図、
第３図は第１図のＸ−Ｘ′線断面模式図、第４図は本発
明の第１の実施例の動作を説明するための等価回路図で
ある。
ウト図、第２図は本発明の第１の実施例の等価回路図、
第３図は第１図のＸ−Ｘ′線断面模式図、第４図は本発
明の第１の実施例の動作を説明するための等価回路図で
ある。
第１図及び第２図に示すように、ｐ型半導体基板上にｎ
型ウェル１を選択的に設け、前記ｐ型半導体基板の一主
面にｎチャネルMOSトランジスタQ1，Q7を設け、ｎ型ウ
ェル１の表面にｐチャネルMOSトランジスタQ2，Q8を設
ける。ｎチャネルMOSトランジスタQ1とｐチャネルMOSト
ランジスタQ2を並列接続して伝達ゲートG1を構成し、伝
達ゲートG1の入力端をアナログ入力A1に接続する。ｎチ
ャネルMOSトランジスタQ7とｐチャネルMOSトランジスタ
Q8を並列して伝達ゲートG4を構成し、伝達ゲートG4の入
力端を伝達ゲートG1の出力端に接続する。同様にして、
アナログ入力A2，A3にそれぞれ入力端を接続した伝達ゲ
ートG2，G3及び伝達ゲートG2，G3の出力端に入力端を接
続した伝達ゲートG5，G6を設ける。
型ウェル１を選択的に設け、前記ｐ型半導体基板の一主
面にｎチャネルMOSトランジスタQ1，Q7を設け、ｎ型ウ
ェル１の表面にｐチャネルMOSトランジスタQ2，Q8を設
ける。ｎチャネルMOSトランジスタQ1とｐチャネルMOSト
ランジスタQ2を並列接続して伝達ゲートG1を構成し、伝
達ゲートG1の入力端をアナログ入力A1に接続する。ｎチ
ャネルMOSトランジスタQ7とｐチャネルMOSトランジスタ
Q8を並列して伝達ゲートG4を構成し、伝達ゲートG4の入
力端を伝達ゲートG1の出力端に接続する。同様にして、
アナログ入力A2，A3にそれぞれ入力端を接続した伝達ゲ
ートG2，G3及び伝達ゲートG2，G3の出力端に入力端を接
続した伝達ゲートG5，G6を設ける。
伝達ゲートG4，G5，G6のそれぞれの出力端を接続した節
点N1を設け、伝送ゲート群G1，G2，G3と伝送ゲート群
G4，G5，G6との中間に設けたｎ型ウェル２及びｎ型ウェ
ル２の領域内に設けたn+型拡散領域をVcc電位に固定
し、伝送ゲート群G1，G2，G3と伝送ゲート群G4，G5，G6
を分離する。
点N1を設け、伝送ゲート群G1，G2，G3と伝送ゲート群
G4，G5，G6との中間に設けたｎ型ウェル２及びｎ型ウェ
ル２の領域内に設けたn+型拡散領域をVcc電位に固定
し、伝送ゲート群G1，G2，G3と伝送ゲート群G4，G5，G6
を分離する。
第３図に示すように、従来例と同様にアナログ入力A1に
接地電位より低いノイズが入力されてn+型拡散領域５か
ら電子が注入される。しかし、電子を吸収すると変換誤
差を生じる節点N1に接続されたn+型拡散領域６は電子の
注入源となるn+型拡散領域５の近傍には存在せず、しか
も中間を分離するように比較的深いｎ型ウェル２が存在
するため、このｎ型ウェル２がコレクタとなって、電子
を吸収する。従って、節点N1に接続されたn+型拡散領域
６には、n+型拡散領域５から注入した電子は直接吸収さ
れることはなくなる。又、節点N1とアナログ入力A1は第
４図のごとく、非選択のMOSトランジスタQ1のソース・
ドレインで形成されるラテラルバイポーラトランジスタ
Q13と、MOSトランジスタQ7のソース・ドレインで形成さ
れるラテラルバイポーラトランジスタQ14を直列に接続
したバイポーラ回路を介して接続されることになる。こ
の場合、n+型拡散領域５すなわちQ13のエミッタからは
電子が注入されQ13はONしていることになる。
接地電位より低いノイズが入力されてn+型拡散領域５か
ら電子が注入される。しかし、電子を吸収すると変換誤
差を生じる節点N1に接続されたn+型拡散領域６は電子の
注入源となるn+型拡散領域５の近傍には存在せず、しか
も中間を分離するように比較的深いｎ型ウェル２が存在
するため、このｎ型ウェル２がコレクタとなって、電子
を吸収する。従って、節点N1に接続されたn+型拡散領域
６には、n+型拡散領域５から注入した電子は直接吸収さ
れることはなくなる。又、節点N1とアナログ入力A1は第
４図のごとく、非選択のMOSトランジスタQ1のソース・
ドレインで形成されるラテラルバイポーラトランジスタ
Q13と、MOSトランジスタQ7のソース・ドレインで形成さ
れるラテラルバイポーラトランジスタQ14を直列に接続
したバイポーラ回路を介して接続されることになる。こ
の場合、n+型拡散領域５すなわちQ13のエミッタからは
電子が注入されQ13はONしていることになる。
この状態でQ14がONすると、従来例と同様に、節点N1に
電子が注入され、変換誤差を生じるわけであるが、この
ためには、Q13のエミッタとベースのpn接合の順方向電
圧VF1とQ14のエミッタとベースのpn接合の順方向電圧V
F2とした場合、アナログ入力に入ったノズルが GND−（VF1＋VF2） ……（１） 以下にならなければならない。これによってGND以下の
ノイズに対しては、２倍のマージンができる。さらにQ
13のエミッタ電位は、GND−VF1でクランプされようとす
るため、Q13のエミッタ電位が（１）式の値以下になる
確率は、さらに低くなる。このように、GND以下のノイ
ズに対しての耐量は、強化される。次に、VDD以上のノ
イズがアナログ入力に入った場合を考える。この場合、
第１図から明らかなように、アナログ入力に接続された
ｐチャネルMOSトランジスタと、節点N1に接続されたｐ
チャネルMOSトランジスタは、同一ｎ型ウェル内に存在
していないため、状況は、GND以下のノイズが入った場
合と同様となり、VDD以上のノイズに対する耐量も強化
される。
電子が注入され、変換誤差を生じるわけであるが、この
ためには、Q13のエミッタとベースのpn接合の順方向電
圧VF1とQ14のエミッタとベースのpn接合の順方向電圧V
F2とした場合、アナログ入力に入ったノズルが GND−（VF1＋VF2） ……（１） 以下にならなければならない。これによってGND以下の
ノイズに対しては、２倍のマージンができる。さらにQ
13のエミッタ電位は、GND−VF1でクランプされようとす
るため、Q13のエミッタ電位が（１）式の値以下になる
確率は、さらに低くなる。このように、GND以下のノイ
ズに対しての耐量は、強化される。次に、VDD以上のノ
イズがアナログ入力に入った場合を考える。この場合、
第１図から明らかなように、アナログ入力に接続された
ｐチャネルMOSトランジスタと、節点N1に接続されたｐ
チャネルMOSトランジスタは、同一ｎ型ウェル内に存在
していないため、状況は、GND以下のノイズが入った場
合と同様となり、VDD以上のノイズに対する耐量も強化
される。
第５図は本発明の第２の実施例を説明するためのレイア
ウト図である。
ウト図である。
第５図に示すように、アナログ入力A1，A2，A3に接続さ
れた伝達ゲートG1，G2，G3を構成するMOSトランジスタ
を同一チャネル型が隣り合わないように、ｐチャネルMO
SトランジスタとｎチャネルMOSトランジスタを交互に配
置して設けた以外は第１の実施例と同じ構成を有する。
れた伝達ゲートG1，G2，G3を構成するMOSトランジスタ
を同一チャネル型が隣り合わないように、ｐチャネルMO
SトランジスタとｎチャネルMOSトランジスタを交互に配
置して設けた以外は第１の実施例と同じ構成を有する。
例えば、第１の実施例において、アナログ入力A3が選択
された非選択のアナログ入力A2からGNDレベル以下のノ
イズが入った場合Q3とQ4が隣り合っているために、Q5の
入力端子に接続されたn+型拡散領域から注入された電子
が、Q3のn+型拡散領域に吸収され変換誤差を生じる場合
があるが、この現象は、隣り合うアナログ入力チャネル
間のみで生ずるため、第２の実施例のようにアナログ入
力側伝達ゲート群のｐチャネルMOSトランジスタとｎチ
ャネルトランジスタを交互に配置することにより防止で
きる効果がある。
された非選択のアナログ入力A2からGNDレベル以下のノ
イズが入った場合Q3とQ4が隣り合っているために、Q5の
入力端子に接続されたn+型拡散領域から注入された電子
が、Q3のn+型拡散領域に吸収され変換誤差を生じる場合
があるが、この現象は、隣り合うアナログ入力チャネル
間のみで生ずるため、第２の実施例のようにアナログ入
力側伝達ゲート群のｐチャネルMOSトランジスタとｎチ
ャネルトランジスタを交互に配置することにより防止で
きる効果がある。
以上説明したように本発明は、複数のアナログ入力チャ
ネルを有するＡ−Ｄ変換器において、アナログ入力チャ
ネル選択用のマルチプレクサを構成するトランスファー
ゲートを２段構成にし、入力端子に接続された１段目の
マルチプレクサ群と、２段目のマルチプレクサ群の間に
電位を固定した基板と逆導電型の拡散領域を配置して両
者を分離することにより、非選択アナログ入力チャネル
に混入するノイズに妨害されることなくＡ−Ｄ変換器の
変換精度を向上させるという効果を有する。
ネルを有するＡ−Ｄ変換器において、アナログ入力チャ
ネル選択用のマルチプレクサを構成するトランスファー
ゲートを２段構成にし、入力端子に接続された１段目の
マルチプレクサ群と、２段目のマルチプレクサ群の間に
電位を固定した基板と逆導電型の拡散領域を配置して両
者を分離することにより、非選択アナログ入力チャネル
に混入するノイズに妨害されることなくＡ−Ｄ変換器の
変換精度を向上させるという効果を有する。
第１図は本発明の第１の実施例を説明するためのレイア
ウト図、第２図は本発明の第１の実施例の等価回路図、
第３図は第１図のＸ−Ｘ′線断面模式図、第４図は本発
明の第１の実施例の動作を説明するための等価回路図、
第５図は本発明の第２の実施例を説明するためのレイア
ウト図、第６図は従来のマルチプレクサの一例を示す等
価回路図、第７図は従来のマルチプレクサを説明するた
めのレイアウト図、第８図は第７図のＹ−Ｙ′線断面模
式図である。 1,2……ｎ型ウェル、３……n+型拡散領域、４……ｐ型
半導体基板、5,6,7……n+型拡散領域、8,9……p+型拡散
領域、A1，A2，A3……アナログ入力、G1，G2，G3，G4，
G5，G6……伝達ゲート、Q1，Q3，Q5，Q7，Q9，Q11……
ｎチャネルMOSトランジスタ、Q2，Q4，Q6，Q8，Q10，Q
12……ｐチャネルMOSトランジスタ、Q13，Q14……バイ
ポーラトランジスタ、N1，N2……節点。
ウト図、第２図は本発明の第１の実施例の等価回路図、
第３図は第１図のＸ−Ｘ′線断面模式図、第４図は本発
明の第１の実施例の動作を説明するための等価回路図、
第５図は本発明の第２の実施例を説明するためのレイア
ウト図、第６図は従来のマルチプレクサの一例を示す等
価回路図、第７図は従来のマルチプレクサを説明するた
めのレイアウト図、第８図は第７図のＹ−Ｙ′線断面模
式図である。 1,2……ｎ型ウェル、３……n+型拡散領域、４……ｐ型
半導体基板、5,6,7……n+型拡散領域、8,9……p+型拡散
領域、A1，A2，A3……アナログ入力、G1，G2，G3，G4，
G5，G6……伝達ゲート、Q1，Q3，Q5，Q7，Q9，Q11……
ｎチャネルMOSトランジスタ、Q2，Q4，Q6，Q8，Q10，Q
12……ｐチャネルMOSトランジスタ、Q13，Q14……バイ
ポーラトランジスタ、N1，N2……節点。
Claims (1)
- 【請求項１】ｐ型（又はｎ型）の半導体基板及び前記半
導体基板の一主面に設けたｎ型（又はｐ型）ウエルのそ
れぞれに設けたｎチャネル（又はｐチャネル）MOSトラ
ンジスタ及びｐチャネル（又はｎチャネル）MOSトラン
ジスタを並列に接続した伝達ゲートによりアナログ入力
チャネルを選択するマルチプレクサにおいて、複数の前
記アナログ入力チャネルのそれぞれに入力端を接続して
設けた第１の伝送ゲート群と、前記第１の伝送ゲートの
出力端の各々にそれぞれの入力端を直列接続し且つ出力
端を並列接続して設けた第２の伝送ゲート群と、前記第
１の伝達ゲート群と前記第２のゲート群との間の前記半
導体基板に設けて前記第１の伝達ゲート群と第２の伝送
ゲート群とを分離するためのｎ型（又はｐ型）の拡散領
域とを有することを特徴とするマルチプレクサ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63060859A JPH06103733B2 (ja) | 1988-03-14 | 1988-03-14 | マルチプレクサ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63060859A JPH06103733B2 (ja) | 1988-03-14 | 1988-03-14 | マルチプレクサ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01233750A JPH01233750A (ja) | 1989-09-19 |
| JPH06103733B2 true JPH06103733B2 (ja) | 1994-12-14 |
Family
ID=13154530
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63060859A Expired - Lifetime JPH06103733B2 (ja) | 1988-03-14 | 1988-03-14 | マルチプレクサ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06103733B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3597636B2 (ja) * | 1996-05-07 | 2004-12-08 | 株式会社ルネサステクノロジ | サブレンジング型ａ／ｄ変換器 |
| JP3847631B2 (ja) | 2002-01-30 | 2006-11-22 | 株式会社ルネサステクノロジ | アナログ入力選択回路 |
-
1988
- 1988-03-14 JP JP63060859A patent/JPH06103733B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH01233750A (ja) | 1989-09-19 |
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