KR100453134B1

KR100453134B1 - 반도체 집적 회로

Info

Publication number: KR100453134B1
Application number: KR10-2002-0064885A
Authority: KR
Inventors: 시이나마사히로
Original assignee: 산요덴키가부시키가이샤
Priority date: 2001-10-24
Filing date: 2002-10-23
Publication date: 2004-10-15
Also published as: US20030075736A1; TW579576B; CN1198336C; US6967406B2; CN1414631A; KR20030033999A

Abstract

각 배선의 계층 구조에 규칙성을 갖게 함으로써, 회로 특성을 향상시켜 이루어지는 반도체 집적 회로의 레이아웃 방법을 제공한다. 차동 증폭기(1)의 중심선에 대하여 선대칭인 위치에, 각각의 에미터 폴로워 회로(22, 23)를 각각 배치시킨다. 이에 따라, 배선끼리 교차하는 영역이 없어지기 때문에, 회로 블록 내의 배선 및 접지 라인 Vss을 1층 메탈 배선(3)으로 결선시킬 수 있다. 이에 따라, 배선끼리의 교차에 의한 크로스토크의 문제를 해소할 수 있다. 또한 차동 증폭기(1)와 에미터 폴로워 회로(22, 23) 간의 배선(6, 7)의 길이도 같게 할 수 있다. 그리고, 회로 블록 간의 신호 배선은 2층 메탈 배선(4)으로 구성하고, Vcc 전원선으로서 3층 메탈 배선(5)을 할당할 수 있어, 보다 고정밀도의 반도체 집적 회로를 실현할 수 있다.

Description

반도체 집적 회로{SEMICONDUCTOR INTEGRATED CIRCUIT}

본 발명은, 반도체 집적 회로에 관한 것으로, 보다 구체적으로, 다층 배선으로 이루어지는 계층 구조 설계에서의 각 배선의 계층 구조에 규칙성을 갖게 함으로써, 회로 특성을 향상시키는 회로 구성 기술에 관한 것이다.

이하, 종래의 반도체 집적 회로에서의 회로 구성에 대하여 도면을 참조하면서 설명한다. 또한, 바이폴라 선형 집적 회로에서 다용되는 차동 증폭기를 예로 들어 설명한다.

도 6의 (a)에 도시한 바와 같이, 해당 차동 증폭기(11)는 제1 트랜지스터 Q11와 제2 트랜지스터 Q12의 에미터를 공통으로 하여 정전류 트랜지스터 Q13에 접속하고, 각 트랜지스터 Q11, Q12의 각 콜렉터를 각각 부하 저항 R11, R12을 통하여 전원 전위 Vcc에 접속한 구성을 기본 구조로 하고 있다.

입력 단자인 각 트랜지스터 Q11, Q12의 베이스 간에 인가되는 신호(Vin1, Vin2)의 차를 증폭하여, 해당 트랜지스터 Q11, Q12의 콜렉터로부터 출력 신호(Vout1, Vout2)를 추출함으로써, 각 트랜지스터의 변동 요인을 상쇄하여 그 출력에 영향을 미치지 않도록 하는 것이 가능하다.

이러한 차동 증폭기(11)는, 각 소자의 밸런스가 무너지면 출력의 중점 전위가 시프트하여, 원하는 회로 특성이 얻어지지 않게 되므로, 트랜지스터 Q11, Q12의 특성의 쌍(pair)성 및 부하 저항 R11, R12의 특성의 쌍성이 얻어지도록 주의를 기울이고 있었다. 여기서 쌍성이란, 쌍을 이루는 소자의 특성이 동일성이 있는 것을 말한다.

그러나, 상기 회로 구성에서, 한쌍의 트랜지스터 Q11, Q12의 특성의 쌍성 및한쌍의 부하 저항 R11, R12의 특성의 쌍성이 얻어지도록 충분히 주의를 기울임에도 불구하고, 회로 패턴을 레이아웃할 때에, 회로 설계도에 따라서, 예를 들면 지면의 좌측으로부터 우측(혹은, 우측으로부터 좌측)을 따라서, 순서대로 각 반도체 소자를 배치시켜, 원하는 회로를 구성한 경우에 이하의 문제가 있었다.

즉, 도 6의 (a)의 회로 구성도에 도시한 바와 같이, 상기 차동 증폭기(11)의 한쌍의 차동 출력 단자에 접속되는 에미터 폴로워 회로(42, 43)가, 차동 증폭기(11)의 중심선에 대하여 지면의 한쪽(우측)에 집중하여 배치되어 있었다. 여기서 에미터 폴로워 회로(42)는, 트랜지스터 Q14, 정전류 트랜지스터 Q16, 정전류 트랜지스터 Q16의 에미터 저항 R13으로 구성된다. 또한 에미터 폴로워 회로(43)는, 트랜지스터 Q15, 정전류 트랜지스터 Q17, 정전류 트랜지스터 Q17의 에미터 저항 R14으로 구성된다.

그 때문에, 해당 차동 증폭기(11)로 이루어지는 반도체 집적 회로의 쌍성이 무너져, 회로 블록 간을 상호 배선 접속할 때 임피던스의 오프셋이 발생하여, 회로 특성의 열화를 야기할 우려가 있었다.

또한, 상술한 바와 같이 상기 차동 증폭기(11)의 각 출력단에 접속되는 에미터 폴로워 회로(42, 43)가, 차동 증폭기(11)의 중심 위치에 대하여 지면의 한쪽(우측)에 집중하여 배치되어 있기 때문에, 도 6의 (b)에 도시한 바와 같이, 예를 들면 트랜지스터 Q11의 콜렉터로부터 에미터 폴로워 회로(42)의 트랜지스터 Q14의 베이스에 입력시키기 위한 배선(12)이, 저항 R12과 트랜지스터 Q12의 콜렉터를 접속시키기 위한 배선(13)과 교차하고, 또한 마찬가지로 트랜지스터 Q12의 콜렉터로부터에미터 폴로워 회로(43)의 트랜지스터 Q15의 베이스에 입력시키기 위한 배선(14)이, 에미터 폴로워 회로(42)의 트랜지스터 Q14의 에미터와 트랜지스터 Q16의 콜렉터를 접속시키기 위한 배선(15)과 교차하게 되어, 상기 배선(12, 14)과 해당 배선(13, 15)을 별도의 계층으로 구성할 필요가 있다(상기 구성에서는, 배선(12, 15)을 1층 배선으로 구성하고, 배선(12, 14)을 2층 배선으로 구성하고 있다). 이와 같이 배선이 교차하면, 신호 크로스토크에 의해 고주파 특성이 악화된다. 또한, 상기 배선(12, 14)과는 배선 길이가 다르기 때문에, 쌍성이 무너져 버리게 된다. 그 때문에, 회로 블록 간을 상호 배선 접속할 때에, 임피던스에 의한 오프셋의 영향을 받아, 원하는 회로 특성이 얻어지지 않게 되는 경우가 있었다.

이와 같이 종래의 집적 회로에서는, 계층 구조를 구성하는 각 배선에 대하여, 각층의 배선마다 규칙성(그 배선 사용 목적, 페어성)을 갖게 하지 않았기 때문에, 배선끼리 교차하는 영역의 발생이 예상되는 경우에, 각각의 배선을 용이하게 별도의 계층으로 구성하게 되어, 회로 특성의 열화를 야기하는 요인으로 되어 있었다.

또한, 계층 구조를 갖는 반도체 집적 회로에서, 자동 설계화를 도모할 목적으로, 예를 들면, 반도체 소자로 이루어지는 복수의 회로 블록을 갖고, 각 회로 블록 내 및 각 회로 블록 간에서 상호 배선 접속을 실시하는 경우, 예를 들면 가로방향의 배선은 1층의 메탈 배선을 이용하고, 세로 방향의 배선은 2층의 메탈 배선을 이용하여, 각 배선 방향에 기초하여 어떤 층의 배선을 할당할지 결정하도록 한반도체 집적 회로의 레이아웃 방법도 제안되어 있다.

그러나, 이러한 배선 조건(가로 방향의 배선은 1층의 메탈 배선을 이용하고, 세로 방향의 배선은 2층의 메탈 배선을 이용하는 등)에 기초하여 결선해 가면, 본래는 1개의 배선으로 결선 가능한 배선까지 복수층의 배선을 이용하여 결선하게 되어, 배선 구조가 복잡화된다.

도 1은 본 발명의 제1 실시예의 반도체 집적 회로를 도시한 회로 구성도.

도 2는 본 발명의 제1 실시예의 반도체 집적 회로를 도시한 레이아웃도.

도 3은 본 발명의 제2 실시예의 반도체 집적 회로를 도시한 회로 구성도.

도 4는 본 발명의 제2 실시예의 반도체 집적 회로를 도시한 레이아웃도.

도 5는 본 발명의 제3 실시예의 반도체 집적 회로를 도시한 레이아웃도.

도 6은 종래의 반도체 집적 회로를 도시한 도면.

〈도면의 주요 부분에 대한 부호의 설명〉

1 : 차동 증폭기

2 : 더블 차동 증폭기

3 : 1층 메탈 배선

4 : 2층 메탈 배선

5 : 3층 메탈 배선

따라서 본 발명은, 복수의 반도체 소자를 포함하는 회로 블록과, 적어도 상기 반도체 소자 간의 접속을 위한 다층 배선을 갖고, 상기 다층 배선의 각층의 메탈 배선이, 각각의 배선 용도로 할당된 것을 특징으로 하는 것이다.

이에 따라, 종래와 같은 다층 배선이 복잡화하는 것이 방지되어, 회로 특성의 향상을 도모할 수 있다.

본 발명의 반도체 집적 회로에 따른 일 실시예에 대하여 도면을 참조하여 설명한다. 이하에서는, 바이폴라 선형 집적 회로에서 다용되는 차동 증폭기(1)를 예로 들어 설명한다.

도 1에서, 참조 부호(1)는 바이폴라 트랜지스터로 이루어지는 회로 블록(본 실시예에서는, 차동 증폭기)으로, 그 한쌍의 차동 출력 단자에 한쌍의 에미터 폴로워 회로(22, 23)가 접속되어 있다. 여기서, 각 에미터 폴로워 회로(22, 23)가, 해당 회로 블록의 중심선에 대하여 선대칭인 위치가 되도록 배치되어 있다.

이에 따라, 종래(도 6 참조)와 같이 차동 증폭기(11)의 한쌍의 차동 출력 단자에 접속된 각 에미터 폴로워 회로(42, 43)가 해당 차동 증폭기의 중심선으로부터 좌우 비대칭인 위치에 배치된 구성에 비하여, 그 쌍성이 향상된다. 따라서, 차동증폭기와 같이 그 신호에 쌍성을 갖게 하고자 하는 회로 구성에 본 발명을 적용한 경우, 반도체 집적 회로의 특성 향상이 도모된다. 또한, 차동 증폭기 이외에도, 예를 들면 필터 등과 같은 회로에도, 또한 그 회로의 한쌍의 출력에, 한쌍의 에미터 폴로워 회로가 접속되어 이루어지는 회로 구성을 갖는 반도체 집적 회로에도 적용 가능하다.

도 1의 회로 구성도에 도시한 바와 같이, 해당 차동 증폭기(1)는, 제1 트랜지스터 Q1와 제2 트랜지스터 Q2의 에미터를 공통으로 하여 정전류 트랜지스터 Q3에 접속하고, 각 트랜지스터 Q1, Q2의 각 콜렉터를 각각 부하 저항 R1, R2을 통해 전원 전위 Vcc에 접속되어 있다.

또한, 입력 단자인 각 트랜지스터 Q1, Q2의 베이스 간에 인가되는 신호(Vin1, Vin2)의 차를 증폭하여, 해당 트랜지스터 Q1, Q2의 콜렉터로부터 출력 신호(Vout1, Vout2)를 추출함으로써, 각 트랜지스터의 변동 요인을 상쇄하여 그 출력에 영향을 미치지 않도록 하는 것이 가능하다.

그리고, 차동 증폭기(1)의 출력에 접속되는 각각의 에미터 폴로워 회로(22, 23)가, 차동 증폭기(1)의 중심선에 대하여 선대칭인 위치에 각각 배치되어 있다. 여기서, 에미터 폴로워 회로(22)는 트랜지스터 Q1의 콜렉터가 베이스에 접속된 트랜지스터 Q4와, 트랜지스터 Q4에 정전류를 공급하는 정전류 트랜지스터 Q6와, 이 정전류 트랜지스터 Q6의 에미터 저항 R3으로 구성되어 있다. 또한, 에미터 폴로워 회로(23)는, 마찬가지로 트랜지스터 Q2의 콜렉터가 베이스에 접속된 트랜지스터 Q5와, 트랜지스터 Q5에 정전류를 공급하는 정전류 트랜지스터 Q7와, 이 정전류 트랜지스터 Q7의 에미터 저항 R4으로 구성되어 있다.

이와 같이 본 발명에서는, 차동 증폭기(1)의 중심선에 대하여 선대칭인 위치에, 각각의 에미터 폴로워 회로(22, 23)를 각각 배치시킴으로써, 종래(도 6 참조)와 같이 배선끼리 교차하는 영역이 없어지기 때문에, 도 2의 레이아웃도에 도시한 바와 같이 회로 블록 내의 배선 및 접지 라인 Vss을 1층 메탈 배선(3)으로 결선시킬 수 있다. 이에 따라, 배선끼리의 교차에 의한 크로스토크의 문제를 해소할 수 있다. 또한 차동 증폭기(1)와 에미터 폴로워 회로 간의 배선(6, 7)의 길이도 같게 할 수 있다. 그리고, 회로 블록 간의 신호 배선은 2층 메탈 배선(4)으로 구성하고, Vcc 전원선으로서 3층 메탈 배선(5)을 할당할 수 있어, 이러한 계층 구조를 갖는 반도체 집적 회로의 레이아웃 방법을 구축하는 데에 있어서, 보다 고정밀도의 반도체 집적 회로를 실현할 수 있다.

다음에, 본 발명의 제2 실시예에 대하여 도면을 참조하여 설명한다.

여기서, 제2 실시예는, 소위 더블 차동 증폭기라 불리는 길버트 셀 구조에 본 발명을 적용한 실시예에 대하여 설명한다.

도 3 및 도 4는, 더블 차동 증폭기(2)의 회로 구성도 및 레이아웃도로, 본 실시예에서는 2단의 더블 차동 증폭기(2)로 구성되어 있다. 즉, 도 3에 도시한 바와 같이 1단째의 더블 차동 증폭기(2)의 출력 신호(Vout1, Vout2)가 다음단인 2단째의 더블 차동 증폭기(2)의 입력 신호(입력단 트랜지스터 Q6A의 베이스에 Vin3, 입력단 트랜지스터 Q6B의 베이스에 Vin4)로 되고, 양자가 연속하여 구성되며, 2단째의 더블 차동 증폭기(2)로부터는 출력 신호(Vout3, Vout4)가 출력된다. 또한,중복된 설명을 피하기 위해서, 동등한 구성에 대해서는 동일한 부호를 붙이고, 그 설명은 생략한다.

도 3에서, 제1 트랜지스터 Q1A와 제2 트랜지스터 Q2A의 에미터를 공통으로 하여 입력단 트랜지스터 Q6A의 콜렉터가 접속되고, 제3 트랜지스터 Q1B와 제4 트랜지스터 Q2B의 에미터를 공통으로 하여 입력단 트랜지스터 Q6B의 콜렉터가 접속되며, 해당 각 입력단 트랜지스터 Q6A, Q6B의 에미터를 공통으로하여 정전류 트랜지스터 Q3에 접속하고, 각 트랜지스터 Q2A, Q1B의 각 콜렉터를 각각 부하 저항 R1A, R2A를 통해 전원 전위 Vcc에 접속한 구성을 기본 구조로 하고 있다. 또한, 상기 각 트랜지스터 Q1A, Q2A, Q1B, Q2B의 각 콜렉터를 각각 부하 저항을 통해 전원 전위 Vcc에 접속하는 구성으로 하여도 상관없다.

입력 단자로부터의 입력 신호(Vin1, Vin2)인 각 트랜지스터 Q6A, Q6B의 베이스 간에 인가되는 신호의 차를 증폭하여, 각 트랜지스터 Q2A, Q1B의 콜렉터로부터, 트랜지스터 Q4a, Q5A를 통해서 출력 신호(Vout1, Vout2)를 추출함으로써, 각 트랜지스터의 변동 요인을 상쇄하여 그 출력에 영향을 미치지 않도록 하는 것이 가능하다.

그리고, 그 차동 출력 단자에 접속되는 각각의 에미터 폴로워 회로(31, 32)가, 해당 더블 차동 증폭기(2)의 중심선(도시 생략)에 대하여 선대칭인 위치에 각각 배치되어, 본 발명의 반도체 집적 회로가 구성되어 있다. 여기서 에미터 폴로워 회로(31)는 트랜지스터 Q2A의 콜렉터가 베이스에 접속된 트랜지스터 Q4A와, 트랜지스터 Q4A에 정전류를 공급하는 정전류 트랜지스터 Q7와, 정전류 트랜지스터 Q7의 에미터 저항 R9으로 구성되어 있다. 에미터 폴로워 회로(32)는 마찬가지로 트랜지스터 Q1B의 콜렉터에 페이스가 접속된 트랜지스터 Q5A와, 트랜지스터 Q5A에 정전류를 공급하는 정전류 트랜지스터 Q8와, 정전류 트랜지스터 Q8의 에미터 저항 R10으로 구성되어 있다.

이와 같이 상기 구성의 더블 차동 증폭기(2)에서는, 그 중심선에 대하여 선대칭인 위치에, 복수의 출력단에 접속되는 각각의 에미터 폴로워 회로(31, 32)를 각각 배치시킴으로써, 그 회로 구성의 쌍성이 향상되기 때문에, 해당 더블 차동 증폭기와 같이 그 신호에 쌍성을 갖게 하고자 하는 회로 구성에 적용한 경우에, 반도체 집적 회로의 특성 향상을 도모할 수 있다.

또한, 저항 R5, R6, R7, R8은 트리밍용으로, 해당 트리밍용의 저항 소자도, 차동 증폭기(2)의 중심선에 대하여 선대칭의 위치에 배치해 둔다. 이에 따라, 해당 트리밍용의 저항 소자를 사용할 때에도, 쌍성을 유지할 수 있기 때문에, 회로 특성이 무너지는 일은 없다.

이와 같이 본 발명에서는, 더블 차동 증폭기(2)의 중심선에 대하여 선대칭인 위치에, 차동 출력 단자에 접속되는 각각의 에미터 폴로워 회로(31, 32)를 각각 배치시킴으로써, 도 4의 레이아웃도에 도시한 바와 같이 회로 블록 내의 배선을 1층 메탈 배선(3)으로 결선시킬 수 있다. 그리고, 회로 블록 간의 신호 배선은 2층 메탈 배선(4)으로 구성하고, Vcc 전원선으로서 3층 메탈 배선(5)을 할당할 수 있어, 계층 구조를 갖는 반도체 집적 회로의 레이아웃 방법을 구축하는 데에 있어서, 보다 고정밀도의 반도체 집적 회로를 실현할 수 있다.

또한, 상기 제1, 제2 실시예에서는, 좌우 대칭이 되도록 각 회로 블록끼리 상호 접속하고, 종래(도 6 참조)와 같이 하층에 위치하는 배선(13, 15)과의 중첩을 피하기 위해, 해당 배선(13, 15)의 상층에 배선(12, 14)을 구성하며, 또한 해당 배선(12, 14)의 배선 길이가 다르도록 한 구성이 되는 것을 피하여, 이들의 배선을 동층(1층 메탈 배선(3))으로 형성함으로써, 반도체 집적 회로의 회로 특성을 향상시킬 수 있다.

그러나, 본 발명은 이것에 한정되는 것이 아니며, 이하에 설명하는 바와 같은 하층 배선과 상층 배선을 배선 용도에 맞게 공존시킨 구성으로 하여도 된다. 또한, 도 5에 도시한 바와 같은 길버트 셀의 레이아웃도는, 상술한 도 4에 도시한 길버트 셀의 레이아웃도에 비하여, 트랜지스터 Q2A, Q1B의 콜렉터와 트랜지스터 Q4A, Q5B의 베이스 간을 접속하는 배선으로서 2층 메탈 배선(4a, 4b)을 이용하고 있는 점에서 다르다.

즉, 도 5에 도시한 바와 같이 상기 구성(트랜지스터 Q2A, Q1B의 콜렉터와 트랜지스터 Q4A, Q5B의 베이스 간) 부분에서, 2층 메탈 배선(4a, 4b)을 이용하였다고 하여도, 해당 영역에서의 구성은, 한쌍의 관통 홀 TH을 통해 하층 배선(본 실시예에서는, 1층 메탈 배선(3))에 컨택트하는 2층 메탈 배선(4a, 4b)을 좌우 대칭으로 동일한 배선 길이로 구성하고 있기 때문에, 종래와 같은 배선 간의 임피던스에 의한 오프셋의 발생을 억지할 수 있어, 반도체 집적 회로의 회로 특성을 향상시킬 수 있다.

또한, 본 발명의 각 실시예에서는, 바이폴라 디바이스나 MOS 디바이스 등의능동 소자를 포함하는 반도체 장치, 믹서, AGC 회로 등의 길버트 셀 구조를 갖는 대칭성이 필요한 반도체 장치, 고주파 영역에 사용되는 반도체 장치, SiGe 프로세스를 사용했을 때 사용되는 반도체 장치, 위성 텔레비전, 지상파 텔레비전, 케이블 텔레비전, 무선 LAN 용의 반도체 장치 등에 이용되는 것도 포함된다.

본 발명에 따르면, 각 계층마다의 배선이 각각 규칙성(배선 용도, 쌍성 등) 을 갖도록 구성함으로써, 종래와 같은 회로 블록 간을 상호 배선 접속할 때에, 임피던스에 의한 오프셋의 발생을 억지할 수 있어, 반도체 집적 회로의 회로 특성을 향상시킬 수 있다.

또한, 다른 배선에 비하여 폭이 넓은 최상층 메탈 배선으로 전원선을 구성하고 있기 때문에, 저 임피던스화가 가능해져서, 보다 고정밀도의 반도체 집적 회로를 실현할 수 있다.

Claims

복수의 반도체 소자를 포함하는 복수의 회로 블록과,

적어도 3층 배선을 포함하는 다층 배선

을 포함하고,

상기 다층 배선중에서, 제1층은 접지 라인 또는, 접지 라인 및 상기 복수의 회로 블록내의 배선에 할당되며, 제2층은 상기 복수의 회로 블록 간의 배선에 할당되며, 제3층은 전원 라인에 할당된 것을 특징으로 하는 반도체 집적 회로.
삭제
삭제
제1항에 있어서,

상기 회로 블록의 복수의 반도체 소자가 이 회로 블록의 중심선에 대하여 선대칭으로 배치된 것을 특징으로 하는 반도체 집적 회로.
제1항에 있어서,

상기 회로 블록은, 한쌍의 차동 트랜지스터와 이 차동 트랜지스터의 차동 증폭 출력이 한쌍의 메탈 배선을 통해서 공급된 한쌍의 에미터 폴로워 회로를 포함하고, 상기 한쌍의 차동 트랜지스터, 한쌍의 배선, 한쌍의 에미터 폴로워 회로가 선대칭으로 배치된 것을 특징으로 하는 반도체 집적 회로.
제5항에 있어서,

상기 한쌍의 차동 트랜지스터 및 한쌍의 에미터 폴로워 회로가 바이폴라 트랜지스터로 구성된 것을 특징으로 하는 반도체 집적 회로.