JPS6384307A - 差動増幅回路 - Google Patents
差動増幅回路Info
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- JPS6384307A JPS6384307A JP23055686A JP23055686A JPS6384307A JP S6384307 A JPS6384307 A JP S6384307A JP 23055686 A JP23055686 A JP 23055686A JP 23055686 A JP23055686 A JP 23055686A JP S6384307 A JPS6384307 A JP S6384307A
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- JP
- Japan
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- differential amplifier
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- amplifier circuit
- circuit
- conductor
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- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
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- 239000004020 conductor Substances 0.000 claims abstract description 23
- 239000004065 semiconductor Substances 0.000 abstract description 2
- 238000010586 diagram Methods 0.000 description 11
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 3
- 230000003071 parasitic effect Effects 0.000 description 3
- 229910052710 silicon Inorganic materials 0.000 description 3
- 239000010703 silicon Substances 0.000 description 3
- 230000000694 effects Effects 0.000 description 2
- 239000000470 constituent Substances 0.000 description 1
- 239000000758 substrate Substances 0.000 description 1
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- Amplifiers (AREA)
- Semiconductor Integrated Circuits (AREA)
- Bipolar Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体集積回路で実現する差動増幅回路に関す
る。特に差動対の構成素子を対称に配列するときのレイ
アウトの改良に関する。
る。特に差動対の構成素子を対称に配列するときのレイ
アウトの改良に関する。
回路のほぼ中央に電源電位の導体領域を設け、この領域
に対して対称な位置に正相側および逆相側の回路素子を
配置した差動増幅回路において、上記導体領域をくり抜
いて、ここに共通の電流源となる素子の少なくとも一部
を配置することにより、 さらにバランス特性を改善するものである。
に対して対称な位置に正相側および逆相側の回路素子を
配置した差動増幅回路において、上記導体領域をくり抜
いて、ここに共通の電流源となる素子の少なくとも一部
を配置することにより、 さらにバランス特性を改善するものである。
差動増幅回路はリニア集積回路の増幅回路や電流切替ス
イッチング回路として非常に多く用いられている。集積
回路では同一のシリコンチップ上に作られたトランジス
タ、抵抗値などはそれぞれ本質的に等しい。従って差動
増幅回路のようにトランジスタ、抵抗のバランス回路設
計を必要とする回路は集積回路で実現するのに適してい
る。さらに、差動増幅回路は直流から高周波までの増幅
ができ、最近は数百メガヘルツ帯からギガヘルツ帯にか
けての超高周波数領域でも使われるようになっできてい
る。
イッチング回路として非常に多く用いられている。集積
回路では同一のシリコンチップ上に作られたトランジス
タ、抵抗値などはそれぞれ本質的に等しい。従って差動
増幅回路のようにトランジスタ、抵抗のバランス回路設
計を必要とする回路は集積回路で実現するのに適してい
る。さらに、差動増幅回路は直流から高周波までの増幅
ができ、最近は数百メガヘルツ帯からギガヘルツ帯にか
けての超高周波数領域でも使われるようになっできてい
る。
第４図は差動増幅回路の基本的回路を示し、トランジス
タＱ＋ 、Ｑｚ 、抵抗Ｒ＋ 、Ｒ２、Ｒ３の素子で構
成され、トランジスタＱ、のベースが入力端子１、トラ
ンジスタＱ２のベースが入力端子２、トランジスタＱ、
のコレクタが出力端子３、トランジスタＱ２のコレクタ
が出力端子４に接続され、抵抗Ｒ０の一端はトランジス
タＱ、のコレクタに、他端は高電位側電源線５に接続さ
れ、抵抗Ｒ２の一端はトランジスタＱ２のコレクタに、
他端は前記高電位側電源線５に接続され、抵抗Ｒ３の一
端はＱｌおよびＱｚのエミッタに他端は低電位側電源線
６に接続されている。
タＱ＋ 、Ｑｚ 、抵抗Ｒ＋ 、Ｒ２、Ｒ３の素子で構
成され、トランジスタＱ、のベースが入力端子１、トラ
ンジスタＱ２のベースが入力端子２、トランジスタＱ、
のコレクタが出力端子３、トランジスタＱ２のコレクタ
が出力端子４に接続され、抵抗Ｒ０の一端はトランジス
タＱ、のコレクタに、他端は高電位側電源線５に接続さ
れ、抵抗Ｒ２の一端はトランジスタＱ２のコレクタに、
他端は前記高電位側電源線５に接続され、抵抗Ｒ３の一
端はＱｌおよびＱｚのエミッタに他端は低電位側電源線
６に接続されている。
従来、差動増幅回路のバランス設計としてはトランジス
タおよび抵抗のバランス、および差動の正相よび逆相の
信号伝播遅延時間のバランスを考慮して集積回路設計を
行っていた。第５図は、差動増幅回路の基本的回路であ
る第４図の回路図をシリコンチップ上に実現する場合の
レイアウト配置図の従来例を示す。第５図においてバラ
ンス設計として考慮しである点は、トランジスタＱ６、
Ｑｚ、抵抗Ｒ＋ 、Ｒ２の各素子を上下対称に配置する
こと、入力信号線１１と入力信号線１２の長さを等しく
、さらに出力信号線１３と出力信号線１４の長さを等し
くすることである。なお第５図のトランジスタＱ＋ 、
、ＱｚにおけるＣはコレクタ、Ｂはベース、Ｅはエミッ
タを示し、以下各図のＣ，Ｂ。
タおよび抵抗のバランス、および差動の正相よび逆相の
信号伝播遅延時間のバランスを考慮して集積回路設計を
行っていた。第５図は、差動増幅回路の基本的回路であ
る第４図の回路図をシリコンチップ上に実現する場合の
レイアウト配置図の従来例を示す。第５図においてバラ
ンス設計として考慮しである点は、トランジスタＱ６、
Ｑｚ、抵抗Ｒ＋ 、Ｒ２の各素子を上下対称に配置する
こと、入力信号線１１と入力信号線１２の長さを等しく
、さらに出力信号線１３と出力信号線１４の長さを等し
くすることである。なお第５図のトランジスタＱ＋ 、
、ＱｚにおけるＣはコレクタ、Ｂはベース、Ｅはエミッ
タを示し、以下各図のＣ，Ｂ。
Ｅも同様である。
従来例第５図をさらに詳細に説明すると、中央に低電位
側電源線６が走り、その上部および下部にそれぞれ高電
位側電源線５．７が走っており、低電位側電源線６と上
部の高電位側電源線５の間にトランジスタＱ、と抵抗Ｒ
，が配置され、低電位側電源線６と下部の高電位側電源
線７の間にトランジスタＱ２と抵抗Ｒ２が配置され、抵
抗Ｒ３はトランジスタＱ、側に配置されている。このよ
うに、抵抗Ｒ３がトランジスタＱ１側に配置されている
ために、トランジスタＱ、のエミッタと抵抗Ｒ３の接続
配線１５と、トランジスタＱ２のエミッタと抵抗Ｒ３の
接続配線１６の配線長を比較すると、後者の接続配線工
６が長くなっている。接続配線１５と接続配線１６の配
線長が異なることによってそれぞれの布線インピーダン
ス（特に配線寄生容量）が異なる。
側電源線６が走り、その上部および下部にそれぞれ高電
位側電源線５．７が走っており、低電位側電源線６と上
部の高電位側電源線５の間にトランジスタＱ、と抵抗Ｒ
，が配置され、低電位側電源線６と下部の高電位側電源
線７の間にトランジスタＱ２と抵抗Ｒ２が配置され、抵
抗Ｒ３はトランジスタＱ、側に配置されている。このよ
うに、抵抗Ｒ３がトランジスタＱ１側に配置されている
ために、トランジスタＱ、のエミッタと抵抗Ｒ３の接続
配線１５と、トランジスタＱ２のエミッタと抵抗Ｒ３の
接続配線１６の配線長を比較すると、後者の接続配線工
６が長くなっている。接続配線１５と接続配線１６の配
線長が異なることによってそれぞれの布線インピーダン
ス（特に配線寄生容量）が異なる。
上述した従来のレイアウト配置図第５図は入力端子から
出力端子までの信号線の長さが等しく、しかも信号線の
長さが比較的短くなっているが、接続配線１５と接続配
線１６の長さが異なることでそれぞれの配線インピーダ
ンスのバランス設計が実現できない欠点がある。特に、
この接続配線１５と接続配線１Ｇの配線インピーダンス
に関しては、配線部とシリコン基板間に存在する寄生容
量が差動増幅回路のバランスを妨げ、使用周波数が数百
メガヘルツ以上になると致命的な欠点となる。従って差
動増幅回路のバランス設計においては、トランジスタ、
抵抗値、信号線の配線長のバランスのみでなく、他の配
線の寄生容量のバランスを充分に考慮する必要がある。
出力端子までの信号線の長さが等しく、しかも信号線の
長さが比較的短くなっているが、接続配線１５と接続配
線１６の長さが異なることでそれぞれの配線インピーダ
ンスのバランス設計が実現できない欠点がある。特に、
この接続配線１５と接続配線１Ｇの配線インピーダンス
に関しては、配線部とシリコン基板間に存在する寄生容
量が差動増幅回路のバランスを妨げ、使用周波数が数百
メガヘルツ以上になると致命的な欠点となる。従って差
動増幅回路のバランス設計においては、トランジスタ、
抵抗値、信号線の配線長のバランスのみでなく、他の配
線の寄生容量のバランスを充分に考慮する必要がある。
本発明はこれを改良するもので、回路バランス状態をさ
らに改善する差動増幅回路を提供することを目的とする
。
らに改善する差動増幅回路を提供することを目的とする
。
本発明は、回路のほぼ中央に電源の片側の電位に接続さ
れる細長い導体領域が設けられ、この導体領域を境にし
てほぼ対称な位置に、正相側および逆相側の回路素子が
配置された差動増幅回路において、上記正相側および逆
相側の回路素子に共通に与える電流の電流源となる素子
の少なくとも一部が、上記導体領域をくり抜いて設けた
エリア内に配置されたことを特徴とする。
れる細長い導体領域が設けられ、この導体領域を境にし
てほぼ対称な位置に、正相側および逆相側の回路素子が
配置された差動増幅回路において、上記正相側および逆
相側の回路素子に共通に与える電流の電流源となる素子
の少なくとも一部が、上記導体領域をくり抜いて設けた
エリア内に配置されたことを特徴とする。
正相側および逆相側に共通に電流源となる回路素子の一
部または全部を、導体領域内にくり抜いて設けたエリア
内に配置することにより、回路配置が対称になるととも
にこの回路素子は導体により遮蔽され、一方の側に片寄
って影響を与えることがなくなる。
部または全部を、導体領域内にくり抜いて設けたエリア
内に配置することにより、回路配置が対称になるととも
にこの回路素子は導体により遮蔽され、一方の側に片寄
って影響を与えることがなくなる。
次に、本発明について図面を用いて説明する。
第１図は本発明の実施例の配置図である。中央に低電位
側の電源電位となる導体領域６が配置され、この導体領
域６の一部がくり抜かれ非配線部のエリア１０が設けら
れる。このエリア１０内に正相側および逆相側に共通に
電流を供給する抵抗Ｒ３を配置しである。導体領域６と
高電位側の導体５の間に差動増幅回路の正相側トランジ
スタＱ、および抵抗Ｒ＋が配置され、導体領域６と下部
高電位側電源線７の間に差動増幅回路の逆相側トランジ
スタＱ２および抵抗Ｒ２が配置される。
側の電源電位となる導体領域６が配置され、この導体領
域６の一部がくり抜かれ非配線部のエリア１０が設けら
れる。このエリア１０内に正相側および逆相側に共通に
電流を供給する抵抗Ｒ３を配置しである。導体領域６と
高電位側の導体５の間に差動増幅回路の正相側トランジ
スタＱ、および抵抗Ｒ＋が配置され、導体領域６と下部
高電位側電源線７の間に差動増幅回路の逆相側トランジ
スタＱ２および抵抗Ｒ２が配置される。
このように導体領域６の一部をくり抜いてエリア１０を
設け、このエリア１０の中に抵抗Ｒ３を配置することに
より、トランジスタＱ、 、Ｑｌよび抵抗Ｒ３、Ｒ２、
Ｒ３が対称に配置され、トランジスタおよび抵抗のバラ
ンス設計、入力端子から出力端子までの信号線の長さに
関する正相および逆相のバランス設計、さらには入出力
信号配線以外の配線８．９のバランス設計が実現される
。
設け、このエリア１０の中に抵抗Ｒ３を配置することに
より、トランジスタＱ、 、Ｑｌよび抵抗Ｒ３、Ｒ２、
Ｒ３が対称に配置され、トランジスタおよび抵抗のバラ
ンス設計、入力端子から出力端子までの信号線の長さに
関する正相および逆相のバランス設計、さらには入出力
信号配線以外の配線８．９のバランス設計が実現される
。
第２図および第３図は、本発明の他の実施例回路図およ
び配置図である。トランジスタＱ１゜２、Ｑｌ。３、Ｑ
Ｉｏ４、抵抗Ｒ＋ｏｔ 、Ｒ１０４、Ｒｈｏｓの各素子
によって差動増幅回路を構成しである。
び配置図である。トランジスタＱ１゜２、Ｑｌ。３、Ｑ
Ｉｏ４、抵抗Ｒ＋ｏｔ 、Ｒ１０４、Ｒｈｏｓの各素子
によって差動増幅回路を構成しである。
第３図に示すように、低電位側の電源導体領域６の一部
をくり抜いて設けられたエリア１０４に、正相側および
逆相側に共通なトランジスタＱ、。４、Ｑ、、４、抵抗
ＲＩ０２ 、Ｒｈｏｓを配置する。図中２ＸＲ，。、お
よび２×Ｒ３゜８は抵抗値がＲ，。、およびＲ３゜８の
それぞれ２倍の値であることを示す。
をくり抜いて設けられたエリア１０４に、正相側および
逆相側に共通なトランジスタＱ、。４、Ｑ、、４、抵抗
ＲＩ０２ 、Ｒｈｏｓを配置する。図中２ＸＲ，。、お
よび２×Ｒ３゜８は抵抗値がＲ，。、およびＲ３゜８の
それぞれ２倍の値であることを示す。
以上説明したように、本発明によれば、回路の配置対称
性がきわめてよくなるとともに、共通の部分は電源導体
で遮蔽されるから、一方に片寄って影響を与えることが
なくなり、きわめてよいバランス特性が得られる。
性がきわめてよくなるとともに、共通の部分は電源導体
で遮蔽されるから、一方に片寄って影響を与えることが
なくなり、きわめてよいバランス特性が得られる。
第１図は本発明の実施例差動増幅回路の配置図。
第２図は本発明第２実施例回路図。
第３図は本発明第２実施例の配置図。
第４図は差動増幅回路の基本回路図。
第５図は従来の差動増幅回路のレイアウト図。
１．２．１０１．１０２・・・入力端子、３．４．１０
３・・・出力端子、５．７・・・高電位側電源の導体、
６・・・低電位側電源の導体領域、８．９・・・配線、
１ｏ、１０４・・・繰り抜いて設けたエリア、１１〜１
６・・・配線、Ｑｌ、Ｑｌ 、Ｑ＋ｏ＋ 〜Ｑ＋ｏａ
−）ランジスタ、Ｒ１，Ｒ２、Ｒ１、Ｒ，。、〜Ｒ１ｏ
ｓ・・・抵抗。 ″爾、−′
３・・・出力端子、５．７・・・高電位側電源の導体、
６・・・低電位側電源の導体領域、８．９・・・配線、
１ｏ、１０４・・・繰り抜いて設けたエリア、１１〜１
６・・・配線、Ｑｌ、Ｑｌ 、Ｑ＋ｏ＋ 〜Ｑ＋ｏａ
−）ランジスタ、Ｒ１，Ｒ２、Ｒ１、Ｒ，。、〜Ｒ１ｏ
ｓ・・・抵抗。 ″爾、−′
Claims (1)
- （１）回路のほぼ中央に電源の片側の電位に接続される
細長い導体領域が設けられ、この導体領域を境にしてほ
ぼ対称な位置に、正相側および逆相側の回路素子が配置
された差動増幅回路において、上記正相側および逆相側
の回路素子に共通に与える電流の電流源となる素子の少
なくとも一部が、上記導体領域をくり抜いて設けたエリ
ア内に配置された ことを特徴とする差動増幅回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23055686A JPS6384307A (ja) | 1986-09-29 | 1986-09-29 | 差動増幅回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23055686A JPS6384307A (ja) | 1986-09-29 | 1986-09-29 | 差動増幅回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6384307A true JPS6384307A (ja) | 1988-04-14 |
| JPH0587148B2 JPH0587148B2 (ja) | 1993-12-15 |
Family
ID=16909606
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP23055686A Granted JPS6384307A (ja) | 1986-09-29 | 1986-09-29 | 差動増幅回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6384307A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100453134B1 (ko) * | 2001-10-24 | 2004-10-15 | 산요덴키가부시키가이샤 | 반도체 집적 회로 |
| KR100608187B1 (ko) * | 2001-10-24 | 2006-08-04 | 산요덴키가부시키가이샤 | 반도체 집적 회로 |
-
1986
- 1986-09-29 JP JP23055686A patent/JPS6384307A/ja active Granted
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100453134B1 (ko) * | 2001-10-24 | 2004-10-15 | 산요덴키가부시키가이샤 | 반도체 집적 회로 |
| KR100608187B1 (ko) * | 2001-10-24 | 2006-08-04 | 산요덴키가부시키가이샤 | 반도체 집적 회로 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0587148B2 (ja) | 1993-12-15 |
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