KR20010020833A - 반도체 집적회로장치 - Google Patents
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Abstract
Description
Claims (16)
- 제 1 N 채널형 MOS 트랜지스터와 제 1 P 채널형 MOS 트랜지스터를 포함하는 제 1 인버터와, 제 2 N 채널형 MOS 트랜지스터와, 제 2 P 채널형 MOS 트랜지스터를 포함하고,상기 제 1 인버터의 출력단자에 입력단자가 접속되고, 상기 제 1 인버터의 입력단자에 출력단자가 접속된 제 2 인버터와,상기 제 1 인버터의 출력단자에 소스가 접속되고, 제 1 비트선에 드레인이 접속되고, 워드선에 게이트가 접속된 제 3 N 채널형 MOS 트랜지스터와,상기 제 2 인버터의 출력단자에 소스가 접속되고, 제 2 비트선에 드레인이 접속되고, 워드선에 게이트가 접속된 제 4 N 채널형 MOS 트랜지스터를 구비하고,상기 제 1 및 제 3 N 채널형 MOS 트랜지스터는 제 1 P웰 영역에 형성되고, 그 확산층의 외형은 직선을 주체로 하여 구성되며, 가장 긴 직선부분이 제 1 및 제 2 P 채널형 MOS 트랜지스터가 형성되는 제 1 n웰 영역과의 경계에 대하여 평행하며, 동시에 상기 경계에 평행한 중심선이 되는 직선을 규정한 경우, 상기 중심선에 대하여 선대칭이며,상기 제 2 및 제 4 N 채널형 MOS 트랜지스터는 제 2 P웰 영역에 형성되며, 그 확산층의 외형은 직선을 주체로 하여 구성되며, 가장 긴 직선부분이 제 1 및 제 2 P 채널형 MOS 트랜지스터가 형성되는 제 1 n웰 영역과의 경계에 대하여 평행이고, 동시에 상기 경계에 평행한 중심선이 되는 직선을 규정한 경우 상기 중심선에 대하여 선대칭인 것을 특징으로 하는 반도체 기억장치.
- 청구항 1에 있어서,상기 제 3 N 채널형 MOS 트랜지스터의 게이트에 이용되는 제 1 다결정 실리콘 배선층과, 상기 제 1 N 채널형 MOS 트랜지스터의 게이트와 상기 제 1 P 채널형 MOS 트랜지스터의 게이트에 이용되는 제 2 다결정 실리콘 배선층이 평행하게 배치되며,상기 제 4 N 채널형 MOS 트랜지스터의 게이트에 이용되는 제 3 다결정 실리콘 배선층과, 상기 제 2 N 채널형 MOS 트랜지스터의 게이트와 상기 제 2 P 채널형 MOS 트랜지스터의 게이트에 이용되는 제 4 다결정 실리콘 배선층이 평행하게 배치되며,제 1 및 제 3 다결정 실리콘 배선층은 워드선을 구성하는 제 2층의 금속배선층과 콘택트를 매개로 접속되어 있는 것을 특징으로 하는 반도체 기억장치.
- 청구항 1에 있어서,상기 제 1 인버터의 입력단자와 상기 제 2 인버터의 출력단자가 콘택트에서 전기적으로 접속되며, 상기 제 2 인버터의 입력단자와 상기 제 1 인버터의 출력단자가 콘택트에서 전기적으로 접속되어 있는 것을 특징으로 하는 반도체 기억장치.
- 청구항 1에 있어서,상기 제 1, 제 2 비트선과,상기 제 1, 제 2 P 채널형 MOS 트랜지스터의 소스에 접속된 전원선과,상기 제 1, 제 2 N 채널형 MOS 트랜지스터의 소스에 접속된 접지선이 제 3층의 금속배선층에서 확산층과 평행하게 형성되는 것을 특징으로 하는 반도체 기억장치.
- 청구항 4에 있어서,상기 제 3층의 금속배선층에서 형성된 제 1 비트선이, 상기 제 3층의 금속배선층에서 형성된 전원선과 상기 제 3층의 금속배선층에서 형성된 제 1 N 채널형 MOS 트랜지스터의 소스에 접속된 접지선과의 사이에 끼여 있으며,상기 제 3층의 금속배선층에서 형성된 제 2 비트선이, 상기 제 3층의 금속배선층에서 형성된 전원선과 상기 제 3층의 금속배선층에서 형성된 제 2 N 채널형 MOS 트랜지스터의 소스에 접속된 접지선과의 사이에 끼여있는 것을 특징으로 하는 반도체 기억장치.
- 청구항 1에 있어서,상기 제 1, 제 2 비트선과,상기 제 1, 제 2 P 채널형 MOS 트랜지스터의 소스에 접속된 전원선이 제 2층의 금속배선층에서 형성되고, 워드선이 제 3층 금속층에서 형성되며,상기 제 1, 제 2 N 채널형 MOS 트랜지스터의 소스에 접속된 접지선이 제 3층 및 제 2층의 금속배선층에서 형성되어 있는 것을 특징으로 하는 반도체 기억장치.
- 청구항 1 내지 청구항 6의 어느 한 항에 있어서,상기 제 1 인버터와, 상기 제 2 인버터와, 상기 제 3 N 채널형 MOS 트랜지스터와, 상기 제 4 N 채널형 MOS 트랜지스터에 의하여 메모리 셀이 구성되며,상기 메모리 셀이 어레이상에 배열되고, 어레이 중 및 어레이 상하에 P웰 영역의 기판에 대한 콘택트 및 N웰 영역의 기판에 대한 콘택트가 워드선과 평행하게 직선적으로 배치되어 있는 것을 특징으로 하는 반도체 기억장치.
- 제 1 N 채널형 MOS 트랜지스터와 제 1 P 채널형 MOS 트랜지스터를 가지는 제 1 인버터와,제 2 N 채널형 MOS 트랜지스터와, 제 2 P 채널형 MOS 트랜지스터를 가지고, 상기 제 1 인버터의 출력단자에 입력단자가 접속되고, 상기 제 1 인버터의 입력단자에 출력단자가 접속된 제 2 인버터와,상기 제 1 인버터의 출력단자에 소스가 접속되고, 제 1 비트선에 드레인이 접속되고, 워드선에 게이트가 접속된 제 3 N 채널형 MOS 트랜지스터와,상기 제 2 인버터의 출력단자에 소스가 접속되고, 제 2 비트선에 드레인이 접속되고, 워드선에 게이트가 접속된 제 4 N 채널형 MOS 트랜지스터를 가지며,상기 제 1 및 제 3 N 채널형 MOS 트랜지스터는 제 1 P웰 영역에 형성되고, 상기 제 1 P웰 영역에 형성되는 확산층은, 상기 제 1 및 제 2 P 채널형 MOS 트랜지스터가 형성되는 제 1 n웰 영역과의 경계에 대하여 평행한 방향으로 장변을 가지는 장방형을 상기 평행한 방향으로 연결한 형상이며,상기 제 2 및 제 4 N 채널형 MOS 트랜지스터는 제 2 P웰 영역에 형성되고, 상기 제 2 P 웰영역에 형성되는 확산층은, 상기 제 1 및 제 2 P 채널형 MOS 트랜지스터가 형성되는 제 1 n웰 영역과의 경계에 대하여 평행한 방향으로 장변을 가지는장방형을 상기 평행한 방향으로 연결한 형상인 것을 특징으로 하는 반도체 기억장치.
- 상호간의 출력을 입력으로 하는 제 1 및 제 2 인버터와, 제 1 인버터의 출력과 제 2 인버터의 입력의 접속점에 접속된 제 1 스위치와, 제 1 인버터의 입력과 제 2 인버터의 출력의 접속점에 접속된 제 2 스위치를 가지는 반도체장치에 있어서,상기 반도체장치는 N웰 영역, 상기 N웰 영역의 양측에 배치된 제 1 및 제 2 P웰 영역을 가지며,상기 N웰 영역, 제 1 및 제 2 P웰 영역에 각각 형성된 확산층의 평면형상은, (1) 상기 N웰 영역, 제 1 및 제 2 P웰 영역의 경계선이 뻗어나는 방향으로 장변을 가지는 단일한 장방형으로 이루어지는 형상, 혹은 (2) 상기 N웰 영역, 제 1 및 제 2 P웰 영역의 경계선이 뻗어나는 방향으로 장변을 가지는 복수의 장방형을 상기 경계선이 뻗어나는 방향으로 조합시킨 형상인 것을 특징으로 하는 반도체장치.
- 청구항 9에 있어서,상기 N웰 영역 및 P웰 영역에 형성된 확산층의 평면형상은, 상기 N웰 영역, 제 1 및 제 2 P웰 영역의 경계선이 뻗어나는 방향으로 장변을 가지는 단일한 장방형인 것을 특징으로 하는 반도체장치.
- 청구항 9에 있어서,상기 P웰 영역 또는 P웰 영역에 형성된 확산층의 평면형상은, 상기 N웰 영역, 제 1 및 제 2 P웰 영역의 경계선이 뻗어나는 방향으로 장변을 가지고, 제 1 길이의 단변을 가지는 제 1 장방형과,상기 N웰 영역, 제 1 및 제 2 P웰 영역의 경계선이 뻗어나는 방향으로 장변을 가지고, 상기 제 1 길이와 서로 다른 제 2 길이의 단변을 가지는 제 2 장방형을 상기 경계선이 뻗어나는 방향으로 조합시킨 형상인 것을 특징으로 하는 반도체장치.
- 청구항 9 내지 청구항 11의 어느 한 항에 있어서,상기 제 1 인버터는, 상기 제 1 P웰 영역 및 N웰 영역을 이용하여 형성된 제 1 N 채널형 MOS 트랜지스터와 제 1 P채널형 MOS 트랜지스터로 형성되며,상기 제 2 인버터는, 상기 제 2 P웰 영역 및 N웰 영역을 이용하여 형성된 제 2 N 채널형 MOS 트랜지스터와 제 2 P채널형 MOS 트랜지스터로 형성되고,상기 제 1 스위치는, 상기 제 1 P웰 영역에 형성된 제 3 N 채널형 MOS 트랜지스터로 형성되며,상기 제 2 스위치는, 상기 제 2 P웰 영역에 형성된 제 4 N 채널형 MOS 트랜지스터로 형성된 것을 특징으로 하는 반도체장치.
- 청구항 12에 있어서,상기 제 1 및 제 2 인버터, 제 1 및 제 2 스위치는 스태틱형 메모리 셀을 구성하여, 상기 메모리 셀을 복수 갖춤으로써 메모리 어레이를 구성하고,상기 N웰 영역, 제 1 및 제 2 P웰 영역의 경계선이 뻗어나는 방향으로 평행하게 비트선이 배치되고, 상기 경계선에 수직인 방향으로 워드선이 배치되는 것을 특징으로 하는 반도체장치.
- 청구항 13에 있어서,상기 메모리 어레이를 복수 가지며, 상기 메모리 어레이 간에 P웰 영역의 기판에 대한 콘택트 및 N웰 영역의 기판에 대한 콘택트의 적어도 하나가 배치되는 중간영역을 가지는 것을 특징으로 하는 반도체장치.
- 청구항 14에 있어서,상기 중간영역에는, 소정전위를 가지는 배선을 상기 워드선에 평행하게 배치하고, 상기 콘택트는 상기 배선과 기판과의 사이를 전기적으로 접속하는 것을 특징으로 하는 반도체장치.
- 적어도 한쌍의 N웰 영역과 P웰 영역으로 이루어지는 메모리 셀을 어레이상으로 배치한 메모리 어레이를 복수 갖추며,상기 메모리 어레이 간에 적어도 하나의 중간영역을 가지고,상기 N웰 영역과 P웰 영역과의 경계는 적어도 하나의 직선부분을 가지며,상기 N웰 영역과 P웰 영역에 각각 형성된 확산층의 평면형상은, (1) 상기 직선부분과 평행한 장변을 가지는 장방형의 형상, 또는 (2) 상기 직선부분과 평행한 장변을 가지는 복수의 장방형을 각각의 단변을 매개로 조합시킨 형상이며,상기 직선부분에 평행하게 비트선이 배치되고, 상기 직선부분에 수직인 방향으로 워드선이 배치되며,상기 중간영역에 있어서는, 상기 직선부분에 수직인 방향으로 적어도 1종류의 전원배선이 배치되고, 동시에 상기 전원배선과 상기 N웰 영역 또는 P웰 영역에 형성된 확산층과의 전기적 접촉을 수행하는 배선이 형성되어 있는 것을 특징으로 하는 반도체 기억장치.
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