TW469632B - Semiconductor integrated circuit device - Google Patents

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Masataka Minami
Shuji Ikeda
Koichiro Ishibashi
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Description

經濟部智慧財產局員工消費合作钍印製 ;b ^ 6 3 2 ---------- B7___五、發明說明（1 ) 發明背景 〔技術背景〕 本發明係關於半導體積體電路裝置，尤關於SRAM(靜態 隨機存取記憶體）格（cell)之布局及使用該格所構成之記憶 體。 具CMOS(互補式金氧半導體）結構之單端口 SRAM格，通 常由6個電晶體構成。以往之習知布局法則有日本國專利 特開平10-1781 10( 1998年6月30日公開）號已爲眾人所知。 以往，SRAM格之布局方法，係將用以構成SRAM格的反 向器（inverter)之P井區，分割成兩區而布置於n井區兩側， 使井境界線沿著位元線成平行之方式所形成。 隨著微纟田化之演進，曝光裝置之波長也採取由〇線改用 I線再改用準分子雷射器（excimar laser)之因應對策，但是 ’微細化之要求總是比裝置之進步較爲領先，以致近年來 則被迫到必須加工波長以下的圖案尺寸之地步。圖案尺寸 小於波長以下時，對於折曲成如鑰匙狀之複雜圖案而言， 將無法形成忠實於布置的圖案而構成破壞記憶格對稱性之 .原因。然而，就以往之公知例而言，爲了建立對於p井區 的基板之觸點（contact)，則必須將擴散層之形狀折曲成瑜 匙狀。因此，造成對稱性不佳以致微細化有困難之問題。 〔發明之综合説明] 有Μ於此，依照本發明之一形態，即可提供—種半導禮 裝置，其係包括：第一反向器，包含第_：^通道M〇s(金氧 .半導體）電晶體與第一 P通道MOS電晶體；第二反向器，其 __ - 4 - A7 (請先閱讀背面之注意事項再填寫本頁) 本紙張尺度適用中國國家標準（CNS)A4規格（210 297公釐） 469 632五、發明說明（2 A7 B7 (請先閱讀背面之注意事項再填寫本頁) 包含第二N通道MOS電晶體與第二p通道M〇s電晶體，而輸 入端子係連接於上述第一反向器之輸出端子，輸出端子係 連接於上述第一反向器之輸入端子：第三N通道m〇s電晶 體，其源極係連接於上述第—反向器之輸出端子’汲極係 連接於第一位元線’閘極係連接於字線；第四N通道m〇S 電晶體，其源極係連接於上述第二反向器之輸出端子，汲 極係連接於第二位元線，閘極係連接於字線；而上述第一 及第二N通道MOS電晶體’係形成於第_p井區，其擴散層 不折曲，布置方向係對於與供形成第一及第二p通道M〇s 電晶體之第一n井區之境界成平行，上述第二及第四^^通 道MOS電晶體，係形成於第二？井區，其擴散層不折曲， 布置方向係對於與供形成第一及第二卩通道M〇s電晶體之 第一η井區之境界成平行者。 經 濟 部 智 慧 財 產 局 員 X. 消 費 合 社 印 製 擴散層ι形成，亦以直線爲主體構成其外形，最長的直 線邵仝，係對於與供形成第一及第二ρ通道M〇s電晶體之 第一η井區之境界成平行，且假設設定與境界成平行的中 心線之直線時，則對於該中心線係成線對稱：第二及第四 Ν通道则電晶體’係形成於第井區，其擴散層外形以 直線爲主體所構成，最長的直線部分，係對於與供形成第 一及第二Ρ通道M0S電晶體之第—η井區之境界成平行，且 假設設定與該境界成平行的中心線之直線時’則對於該中 心線係成線對稱者’亦屬可行。此時，所謂的線對稱，並 非是完全的線對稱’ ，視㈣亦可在中心線左右使擴 散層面積大致相同之形狀下允許少許非對稱性。 -5- 本紙張尺度適用中國國家料（CNS)M規格χ 297公爱 4 69 63 A7 B7 經濟部智慧財產局員工消費合作社印製 五、發明說明（3 ) 依照本發明之其他形態，用於上述第三N通道M〇s電晶 體的閘極之第一多晶矽佈線層，與用於上述第—N通道 M0S電晶體的閘極與上述第一 P通道MOS電晶體的問極之 第二多晶硬佈線層，係布置成平行.，用於上述第四N通道 MOS電晶體的閘極之第三多晶硬佈線層，與用於上述第二 通道MOS電晶體的閘極與上述第二閘極通道]^〇8電晶體的 閘極之第四多晶石夕佈線層’係布置成平行，第一及第三多 晶咬佈線層，係經由觸點與構成字線之第二金屬佈線層連 接0 依照本發明之其他形態，上述第一反向器之輸入端子與 上述第二反向器之輸入端子也可以觸點使其電互連，上述 第一反向器之輸入端子與上述第一反向器之輸入端子也可 以觸點使其電互連。 依照本發明之其他形態’上述第一、第二位元線，與連 接於上述第一、第二P通道]VIOS電晶體的源極之電源線， 與連接於上述第一、第二N通道MOS電晶體的源極之接地 線’也可以第三層金屬佈線層形成爲與擴散層成平行。 依照本發明之其他實施形態，也可構成爲：使上述以第 二層金屬体線層所形成第一位元線爽在以上述第三層金屬 佈線層所形成之電源線，與連接於以上述第三層金屬佈線 層所形成之弟一N通道MOS電晶體的源極之接地線之間， 使上述以第三層金屬佈線層所形成之第二位元線夹在以上 述弟二.金屬佈線層所形成之電源線，與連接於以上述第三 層金屬佈線層所形成之第二N通道MOS電晶體的源極之接 -6- I- —-----------{ 衣'--- (請先閲讀背面之注意事項再填寫本頁) 訂---------線一 本紙張尺度適用+國國家標準（CNS)A4規格（210x297公爱） 469632 A7 經濟部智慧財產局員工消費合作社印製 Β7 玉、發明說明（4)
地線之間D 依照本發明之其他形態，也可構成為：上述第—、第一 位元=、，與連接於上述第一、第二p通道M〇s電晶體的源 極之電源線係以第二層金屬佈線層形成，連接於上述第 一、第二N通道M0S電晶體的源極之接地線係以第三層及 第二層之金屬佈線層形成者。 依照本發明之其他形態，記憶格係排列成陣列狀’在陣 列中及陣列上下，對於P井區的基板之觸點及對於N井區
的基板之觸點係布置成與字線成平行之直線。以上係在N 井區兩側置兩個！>丼區之例子，惟也可在？井區兩側布置兩 個N井區。 依照本發明之其他形態，即可提供一種半導體裝置：其 具備複數個記憶體陣列，其係將至少由一對N井區所成記 憶格布置成陣列狀；該記憶格之間至少具有—個㈣區； N井區與P井區的境界至少具有一個直線部分；分別形成 在N井區與p井區的擴散層之平面形狀為： (1)具有與直線部分成平行的長邊之長方形形狀，或是， (2)將具有與直線部分成平行的長邊之複數個長方形介以各 自之短邊所組合而成之形狀；或是 (1)具有與直線部分成平行的長之長方形形狀，或是，（2) 將具有與直線部分成平行的長邊之複數個長方形朝上述直 線部分之方向延伸之方式所組合而成之形狀者。 至少在記憶體陣列中，位无線係與直線部分平行平置， 而字線則以沿與直線方向成垂直方向布置。較佳為在中間 -7- ------------我·-------訂·---------線 ~ {請先閱讀背面之沒意事項再填寫本頁) ιΊ i -一一 $ 公 / y Μ 經濟部智慧財產局員工消費合作社印製 4 6 9 6 3 2 a? _B7_五、發明說明（5 ) 區中沿著與直線部分成垂直方向至少布置一種佈線，且形 成有用以與電源線及形成於N丼區與P井區的擴散層做電 互連之佈線（例如觸點）。該佈線包括有電源佈線、接地佈 線、及其他電位之佈線等。 本案發明特別是適合於具有由6個電晶體所構成靜態 RAM記憶格的丰導體積體記憶裝置之用。 〔圖式簡單説明〕 第1圖係本發明之第1實施例之S R AM格中用以連接MOS 電晶體與MOS電晶體之間、MOS電晶體與金屬佈線層之間 的觸點之布局圖。 第2圖係本發明之第1實施例之SRAM格中用以連接多層 金屬佈線與金屬佈線間的通孔之布局圖。 第3圖係本發明之第2實施例之記憶體陣列與周邊電路之 布局圖。 第4圖係本發明之第3實施例之SRAM格中用以連接MOS 電晶艟與MOS電晶體之間、MOS電晶體與金屬佈線層之間 的觸點之布局圖。 第5圖係本發明之第3實施例之SRAM格中用以連接多層 金屬佈線與金屬佈線間的通孔之布局圖。 第6圖係本發明之第4實施例之SRAM格中用以連接MOS 電晶、體與MOS電晶體之間、MOS電晶體與金屬佈線層之間 的觸點之布局圖。 第7圖係本發明之第4實施例之SRAM格中用以連接多層 金屬佈線與金屬佈線問的通孔之布局圖。 -3 - 本紙張尺度適用_國國家標準（CNS)A4規格（21CM 297公釐) I *------------ί 表'-------訂 * -----1---一 (請先閱讀背面之注意事項再填寫本頁) 469 63 2 A7 經濟部智慧財產局員工消費合作社印製 _B7_五、發明說明（6 ) 第8圖係本發明之第5實施例之SRAM格中用以MOS電晶 體與MOS電晶體之間、MOS電晶體與金屬佈線層之間的觸 點之布局圖。 第9圖係本發明之第5實施例之SRAM格中用以連接多層 金屬佈線與金屬佈線間的通孔之布局圖。 第10圖係本發明之第6實施例之SRAM格中用以連接MOS 電晶體與MOS電晶體之問、MOS電晶體與金屬佈線層之間 的觸點之布局圖。 第11圖係本發明之第6實施例之SRAM格中用以連接多層 金屬佈線與金屬佈線間的通孔之布局圖。 第12a〜12f圖係顯示依本發明之第6實施例之半導體裝置 之製造工序流程剖面圖。 第13圖係本發明之第7實施例之SRAM格中用以連接MOS 電晶體與MOS電晶體之間、MOS電晶體與金屬佈線層之間 的觸點之布局圖。 第14圖係本發明之第7實施例之SRAM格中用以連接多層 金屬佈線與金屬佈線間的通孔之布局圖。 第15圖係本發明之第8實施例之SRAM格中用以連接MOS 電晶體與MOS電晶體之間、MOS電晶體與金屬佈線層之間 的觸點之布局圖。 第16圖係本發明之第8實施例之SRAM格中用以連接多層 金屬佈線與金屬佈線間的通孔之布局圖。 第17圖係本發明之第8實施例之半導體裝置剖面圖。 第18a〜18f圖係顯示依本發明第9實施例之半導體裝置之 ___-9-_ 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐) I------------^'-------訂---------線 I I (請先閱讀背面之注意事項再填寫本頁) 469632 A7 經濟部智慧財產局員工消費合作社印製 B7_五、發明說明（7 ) 製造工序流程剖面圖。 第19a〜19g圖係顯示依本發明第10實施例之丰導體裝置 之製造工序流程剖面圖。 〔實施例之詳細説明〕 以下，參照圖式就本發明之半導體記憶裝置之一些較佳 實施例加以説明。 〈第1實施例〉 於第1圖及第2圖顯示本發明之SRAM格之布局MC。第1 圖顯示形成於半導體基板之丼區、擴散層、多晶矽佈線層 及觸點，第2圖顯示第一層金屬佈線層、通孔（via hole) 1、 第二層金屬佈線層、通孔2及第三層金屬佈線層。第1圖及 2圖所使用之符號係顯示於第2圖下方。 反向器INV1由形成於P井區PW1之N通道M0S電晶體TN1 與形成於N井區NW1之P通道M0S電晶體ΊΤ1構成。另反向 器INV2由形成於P丼區PW2之N通道MOS電晶體TN2與形成 於N丼區NW1之P道通MOS電晶體TP2構成。 反向器INV1之輸出，係經由觸點SCI電連接於反向器 INV2之輸入。另外，反向器INV2之輸出，係經由觸點SC2 電連接於反向器INV1之輸入。 N通道M0S電晶體TN3，係使其汲極連接於位元線BL1， 使其源極連接於N通道M0S電晶體TN1之汲極，使其閘極連 接於字線WD。同樣的，N通道M0S電晶體TN4，係使其汲 極連接於位元線BL2，使其源極連接於N通道M0S電晶體 TN2之汲極，使其閘極連接於字線WD。 -10- -L-----------^"ί------訂----------線1 {請先閱讀背面之浞意事項再填寫本頁) 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） 4 69 63 2 A7 經濟部智慧財產局員工消費合作社印製 B7 _ 五、發明說明（8 ) N通道MOS電晶體TN1及N通道MOS電晶體TN3，係形成 於擴散層LN1上，N通道MOS電晶體TN2及N通道MOS電晶 體TN4，係形成於擴散層LN2上。p通道型m〇S電晶體TP1係 形成於擴散層LP1上，而P通道型MOS電晶體TP2係形成於 擴散層LP2上。 擴散層（LN1、LN2 ' LP1、LP2)，由於其係並無折曲而呈 直線’不再需要對於折曲部施加圖案修正（pattern correction) ’能改善節點（n〇de)間之平衡。將記憶格排行陣 列上時’擴散層將成爲平行於位元線（BL1、BL2)之四條直 線。 再者，用於N通道MOS電晶體TN3之多晶矽佈線層FG3， 及用於N通道MOS電晶體TN4之閘極之多晶矽佈線層FG4， 係連接於位元線（BL1 ' BL2)與向垂直方向用第二金屬佈線 層所形成之字線WL=>用於N通道MOS電晶體TN1及P通道 MOS電晶體TP1之閘極之多晶矽佈線層FG1，用於N通道 MOS電晶體TN2及P通道MOS電晶體TP2之閘極之多晶矽佈 線層FG2及多晶矽佈線層（FG3 ' FG4)，係布置成與字線成 平行。 N通道MOS電晶體TN1之源極，係連接於以第三層金屬 佈線層形成之接地電位線Vssl，N通道MOS電晶體TN2之源 極，係連接於以第三層金屬佈線層所形成之接地電位線 Vss2 =另外，P通道MOS電晶體（TP1、TP2)之源極，係連接 於以第三層金屬佈線層所形成之電源電位線Vcc 1。 位元線BL1係夾在電源電位Vcci與接地電位Vssl之間，位 ___-11 - j紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公》) ~~ ------------^--------訂-------！線 ^ (請先閱讀背面之注意事項再填寫本頁) 469 632 A7 經濟部智慧財產局員工消費合作社印製 本紙張尺度適时闕家標準(CNSM4規格（21〇 X 297公餐丁 87 五、發明說明（9 ) 元線BL2係夾在電源電位Vccl與接地電位Vss2之間。此種結 構可減輕位元線彼此間之交叉耦合雜訊（cr〇ss c〇up丨e n〇ise) ，有助於低電壓、高速率動作。 再者’ ：¾於钱刻接觸孔時，側隔滑（side Spacer)被去除而 在η層上形成觸點（contact)時，可能會產生經由n-層從觸點 向基板之漏洩電流。惟於形成用以連接多晶矽佈線層與擴 教層之觸點時，使擴散層LP2與多晶矽佈線層FG1之間隔長 於側隔層之長度的話，即可使n-層不致於形成在擴散層 LP2之多晶矽佈線層FG1側，因此可防止漏電流。 〈第2實施例〉 於第3圖顯示將第1實施例之記憶格Mc排列成陣列狀的 情形之例子。圖中記號乃與第2圖中下部所附註者相同。 1己憶格MC係排列成例如256列X 126行。第1實施例之記 憶格，其位元線方向之長度較小，所以即使排放256列記 憶格，也可使其位元線長度較之習知者爲短，故可實現高 速率化。肖鄰接的記憶格MC，係對於y轴布置成線對稱， 上下的記憶格MC，係對於乂軸布置成線對稱。另在陣列途 中，與字線WD平行地形成用以對基板供给電源之區域玎 。區域ST係按例如每32列或64列布置之。 向！>井區（潰、觸）供给電位之佈線心及向N井區顯 供給電位之佈線Vbp，係形成爲與字線成平行。佈線vbn可 與接地電位Vss相連接，也可供給與Vss不同之電位。另外 ，佈線Vbp也可與電源電位vcc相遠接 邗連接，也可供給與Vcc不 同之電位。 -12 - L-----------{,我--------訂*--------線ΐ (請先閱讀背面之注意事項再填寫本頁) 4 6 9 6 3 2 A7 經濟部智慧財產局員工消費合作社印製 B7_五、發明說明（1〇) 另外，在區域ST，用以補強電源電位Vccl之電源電位 Vcc係形成爲與字線成平行，用以補強接地電位（Vssl、 Vss2)之接地電位線Vss係形成爲與字線成平行。 由於接地電位線（Vssl ' Vss2)係布置成與字線WD成垂直 方向，當選擇一條字線時，可由一對接地線對於沿該字線 之各記憶格供給電位，所以電位線之雜訊小，有助於存取 之高速率化、低電壓化。 另外，記憶格MC由於字線方向寬度較寬，感測放大器 AMP之布局容易，不需要按以往方式以兩行記憶格布局一 個感測放大器，而可以一行布局一個感測放大器。另外， 早線驅動器電路wddrv將成爲比以往方式較扁平之布局。 〈第3實施例〉 於第4及5圖顯示第3實施例之SRAM格之布局MC2。第4 及5圖中所使用記號之說明乃與第2圖相同。第3實施例之 記憶格MC2，如與第1實施例之記憶格MC相較，則除下列 兩點外其餘均爲相同。其一爲在第1實施例中其擴散層 (LN1、LN2)之形狀係呈方球拍板狀，惟第3實施例之擴散 層（LN3、LN4)卻爲長方形之部分，其二爲融點（SCI、SC2) 係被觸點（SC3、SC4)與第一層金屬佈線層（Ml 1、M12)所調 換之部分13 . 爲確保穩定性，通常記憶格係使N通道MOS電晶體（TN1 、TN2)之閘極寬度，設計爲N通道MOS電晶體（TN3、TN4) 之間極寬度之1.5倍α然而，此時，如第1實施例所示，擴 散層形狀將變成方向球拍板狀，以致需要應用圖案修正 -13 - 本紙張尺度適用_國國家標準（CNS)A4^^格（210 X 297公釐) I------------厂^.--------訂---------線 f . (請先閱讀背面之注意事項再填寫本頁) A7 B7 469 632 五、發明說明（11) (OPC)等技術。另外’電晶體彼此間之平衡亦會因此而惡 (諝先閱讀背面之注意事項再填寫本頁) 化3與此相對，在第3實施例中，由於擴散層（LN3、LN4) 係長万形，故加工容易，且亦能改善電晶體間之平衡。但 是，由於閘極寬度比率變成1〇倍，因此，與N通道m〇s電 晶體（TNI ' TN2)相較，理應採取使N通道M〇s電晶體（τΝ3 、ΤΝ4)之氧化膜厚度増加，或是延長閘極長度，或是提高 閥値，或是降低爲緩和電場的低濃度汲極區之不純物濃度 等措施，使驅動力有所差異’以增大所謂的格比率（cdl ratio)。 再者，在第3實施例中，則替代第丨實施例中用以連接反 向器INV1之輸出與反向器INV2之輸入的觸點％〗，而使用 觸點SC3與第一層金屬佈線層Mn。如此構成，可不再需要 折曲的觸.點，及圖案修正（OPC)等。 〈第4實施例〉 經濟部智慧財產局f工消費合作社印製 於第6及7圖顯示第4實施例之SRAM格之布局MC3 »第6 及7圖中所使用記號之説明乃與第2圖相同。第4實施例之 記憶格MC3，如與第3實施例之記憶格MC2相較，則多晶石夕 佈線層（FG5、FG6、FG7、FG8)之形狀爲長方形之部分亙異 。此格並無折曲，不必做圖案修正（OPC),電晶體彼此間 之平衡佳。 〈第5實施例〉 於第8及9圖顯示第5實施例之SRAM格之布局MC4 β第8 及9圖所使用記號之説明表示於第8圖中之下部。第5實施 例之記憶格MC4，與第1實施例之記憶格MC相較，則佈線結 -14- 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） A7 469632 —-__B7______ 五、發明說明（12 ) 構不相同α 位元線（BL3、BL4)及電源電位線Vcc2，係用第2層金屬 佈線層形成。字線WD1及接地電位線（Vss5、Vs s 6 )係用第 三層金屬佈線層形成爲與位元線成垂直》接地電位線Vss3 、Vss4) ’係用第四層金屬佈線層形成爲與位元線成平行。 總體位元線(global bit line)GB，係將位元線做成階層式結 構時所使用之佈線。由於總體位元線GB與位元線（BL3、 BL4)係爲第三層金屬佈線層所屏蔽，因此可防止交又搞合 雜訊。而且，可由接地電位線（Vss3、Vss4)來防止總體位元 線GB彼此間之交叉搞合雜訊。 〈第6實施例〉 於第10及11圖顯示第6實施例之SRAM格之布局MC5。第 10及11圖所使用之記號之説明附註於第11圖中下部。第6實 施例之記憶格MC5，與第1實施例1之記憶格MC相較，則 用以連接閘極與擴散層之所謂的三層觸點之結構不相同。 第1實施例係以L字狀觸點SCI、SC2連接閘極與擴散層 ，惟在第6實施例則在連接區域SSI、SS2用金屬矽化物連 接閘極與擴散層之間。因此不需要爲連接閘極與擴散層而 把觸點折曲成L字狀’可由I字狀之長方形觸點sc5、SC6即 可達成，使得觸點不折曲而不必做圖案修正（〇pC) 於第12a〜12f圖顯示用金屬矽化物在閘極與擴散層之連 接區域SS1、SS2連接兩者之具體製造工序流程圖。另外， 第12a〜12f圖係顯示第10圖中沿a-Α，線之剖面，其中右側 係等於A侧，左侧係等於A1側。其次，説明第ua〜12f圖 -15 - 本紙張尺度適用中國國家標單"TcNS)A4規格（210* 297公釐)' -----------裝-------丨訂·! ------ -線| (請先閱讀背面之注意事項再填寫本頁〕 經濟部智慧財產局員工消费合作社印製 A7 469 63 2 五、發明說明（13) 之步驟如下3 首先’以多晶發形成閘極電極FG(第123圖）。 形成P型低濃度擴散層PM(第12b圖）a 以CVD(化學氣相沈積）氮化膜在閘極FG之側壁形成側隔 層SiN(第12c圖）。 使用抗蝕劑RG僅把有效區侧之側隔層siN，以能對氮化 矽膜與氧化矽膜Si〇做高選擇性姑刻之修件下施加蚀刻而 除去（第12d圖）。 形成P型高濃度擴散層P+(第1及圖）。 以蚀刻除去來爲閘極與FG所覆蓋之有效區之氧化膜SiO 後’以測射法沈積Co (鈷）等高融點金屬，並加以退火處理 俾在多晶矽閘極與擴散層選擇性地形成金屬矽化物（第uf 圖）。此時’閘極之側壁輿擴散層將爲金屬矽化物所連接。 〈第7實施例〉 於第13及14圖顯示第7實施例之SRAM格之布局MC6。第 13及14圖所使用之記號之說明乃於第11圖中下部所示者相 同0 第7實施例之1己憶格MC6，與第6實施例之記憶格MC5相 較，則除其觸點（SC5、SC6)被觸點（SC7、SC8)與第一層金 屬佈線層（Ml 1、M12)所調換外，其餘均爲相同。 如依照第7實施例’則可使觸點做成正方形，因此不需 要做圖案修正（OCP)。 〈第8實施例〉 於第15及16圖顯示第8實施例之SRAM格之布局MC7 α第 -1ft - (請先閱讀背面之注意事項再填寫本頁) 策--------訂i -------線{ 經濟部智慧財產局員工消费合作社印製
469 63 2 a7 _______B7 五 '發明說明（1〇 (請先閱讀背面之注意事項再填寫本頁) 15及16圖中所使用之記號之説明附註於第16圖中下部。第8 實施例之1己憶格MC7 ’與第1實施例之記憶格MC相較，則 除下列兩點外其餘均爲相同。其一爲觸點（SC1、SC2)係被 局部亙連（local interconnect) (LI1、LI2)所調換之部分，其二 爲字線係由第二層金屬佈線變更爲第一層佈線，位元線與 電源電位線與接地電位線係由第三層金屬佈線變更爲第二 層金屬佈線之部分。另第17圖係第15、16圖中沿A-B線之 剖面圖。 按第1實施例之觸點SCI ' SC2係與其他觸點形成於同一 層上，因此’受到不能在SCI、SC2上布置第一層金屬佈線 之限制。惟’在第8實施例，則係在與觸點不同層之局部 互連LI1、LI2上形成，因此上面可布置第一層金屬佈線， 如與第1實施例相較，便能減少金屬佈線一層。 〈第9實施例〉 於第18a〜18f圖顯示第9實施例之三層觸點部之製造工序 流程。第9實施例係用以形成第1、3、4、5及8實施例之 三層觸點部之製程之一例子。 經濟部智慧財產居員工消費合作社印製 近年來’在LSI(大型積體電路）方面，一般採用以氮化 矽膜等充當做蝕刻阻絕層下以高選擇性蝕刻加工接觸孔之 方法’俾利即使觸點因光刻製程中之位置對準偏差而偏離 擴散層或閘極，也不致於姓除到電場氧化膜。以所謂的自 . · 行對準矽化物（salicide)技術欲使閘極電極低電阻化時，則 於經形成擴散層後使擴散層上與閘極上露出而形成金屬矽 化物’然後在其上面沉積氮化矽膜以作爲蝕刻阻絕層’再 ___ _-17- _ 本紙張尺度適財㈣家標準（CNS)A4規烙（210 X 公® ) * 絰濟部智慧財產局員工消t合作社印製 69 63 2 A7 ________B7五、發明說明（15) 將層間絕緣膜沉積於其上面後才形成接觸孔，因此，即使 直接耐閘極上之觸點與擴散層上之觸點同時形成，兩者均 能取得導通。然而，對於以往廣泛被使用之多晶矽化金屬 閘極，或近幾年發表之多金屬閘極而言，由於沉積作爲蝕 刻阻絕層的氮化矽膜之前，在閘極上尚殘留著氧化膜等絕 緣膜使得閘極不露出，因此，如欲在其上方沉積氮化矽膜 而形成觸點時，氧化膜仍會留在閘極上之觸點底部，使得 無法建立導通。惟第9實施例之方法係藉由預先除去欲開 設接觸孔部分的閘極上之氮化矽膜，以確保閘極上觸點之 導通者。 以下，以第18a〜18f圖説明第9實施例之製造工序流程。 經形成閘極與擴散層P+後，沉積氮化矽siN以作爲蝕刻 阻絕層（第18a圖）。閘極乃是多晶矽Poly Si與鎢w之疊層， 其上方再疊層氧化膜SiO以作爲保護膜β 以乾蝕刻法除去閘極上供開設接觸孔部分之氮化矽膜（ 第18b圖）。 以電漿CVD法沉積TEOS(正矽酸乙酯）膜等以形成層間絕 緣膜（第18c圖）。 以與氮化矽膜之高選擇性乾蝕刻法蝕觸點刻開口部之氧 化膜（第18d圖）。由於高選擇性蚀刻，氮化石夕膜不會受到钟 刻作用’可成爲阻絕層。由於阻絕層並不存在於閘極上預 先除去氮化矽膜之部分，蝕刻會進行到閘極上。因此閘極 上也能取得導通。 以高選擇性乾蚀刻法除去氮化矽膜（第18€圖）β ___ _ -18 - 本紙張尺度適用中國國家標弟（CNS)A4規格（210x297公爱） -- 〈請先閱讀背面之注意事項再填寫本頁> 469632 A7 B7 經濟部智慧財產局員工消費合作社印製 五、發明說明（16 ) 最後’在接觸孔邵分埋入鎮等金屬以作爲播塞（第1 gf圖）。 〈第10實施例〉 於第19a〜19g圖顯示第10實施例之三層觸點部之製造工 序泥程。第10實施例係用以形成第1、3、4、5及8實抱例 的三層觸點部製程之一例子。 第10實施例之製程流程，與第9實施例之製程流程相較 ’則以沉積姑刻阻絕層的氮化硬膜之前先除去閘極上供開 設接觸孔部分之氧化膜之部分不相同。 以下’依第19a〜19g圖説明第10實施例之製造流程。 首先’形成間極與擴散層P+(第19a圖）。閉極乃是多晶 矽PolySi與鎢W之疊層，在其上方再疊層氧化膜si〇以作爲 保護膜。 以乾姓刻法除去閘極上供開設接觸孔部分之氧化膜，使 閘極上面露出（第19b圖）》 沉積氮化矽膜SiN以作爲蝕刻阻絕層（第19(；圖）。 以電漿CVD法沉積TE0S膜等，以形成層間絕緣膜（第i9d 圖）。 以與氮化矽膜之高選擇性乾蝕刻法触觸點刻開口部之氡 化膜（第19e圖）。由於高選擇性姓刻，氮化碎·膜不受到姑刻 作用而成爲阻絕層。 以高選擇乾蝕刻法除去氮化矽膜（第1舛圖）α此時，於沉 積氮化硬膜之前所除去閘極上氧化膜之部分會露出，因此 ，閘極上也能建立導通。 最後’在接觸孔部分埋入鎢等金屬以作爲插塞（第i9g圖 _ - T9 - (諳先閱讀背面之注意事項再填寫本頁) 本紙張尺度適用尹國國豕標準（CNS)A4規格（210 X 297公餐 469632 A7 _B7五、發明說明（π) )°依照上述實施例，由於擴散層不致於變得比超過必要的 複雜形狀，因此，容易達成微細化。 ------I---1九^'-------訂 *-------線ί I (請先閱讀背面之注意事項再填寫本頁) 經濟部智慧財產局負工消費合作社印製 -20- 本紙張尺度適用中國國家標準(CNS)A4奴格（210 X 29f公釐）

Claims (1)

  1. 8 8 8 8 A B c D 4 6令总Ιο號專利申請案 申請專利範圍修正本(90年10月) μ ιπ 〇 ^ 六、申請專利範圍 1..一種半導體記憶裝置，其係包括：第一反向器，其包含 第一 Ν通道MOS(金氧半導體）電晶體與第一 Ρ通道MOS 電晶體；第二反向器，其包含第二Ν通道MOS電晶體與 第二Ρ通道MOS電晶體，而輸入端子係連接於上述第一 反向器之輸出端子，輸出端子係連接於上述第一反向器 之輸入端子；第三Ν通道MOS電晶體，其源極係連接於 上述第一反向器之輸出端子，汲極係連接於第一位元 線，閘極係連接於字線；第四Ν通道MOS電晶體，其源 極係連接於上述第二反向器之輸出端子，汲極係連接於 第二位元線，閘極係連接於字線；而上述第一及第三Ν 通道MOS電晶體，係形成於第一 Ρ丼區，其擴散層外形 以直線為主體所構成，最長的直線部分，係對於與供形 成第一及第二Ρ通道MOS電晶體之第一 η井區之境界成 平行，JL假設設定與該境界成平行的中心線之直線時， 則對於該中心線係成線對稱；上述第二及第四Ν通道 MOS電晶體，係形成於第二Ρ井區，其擴散層外形以直 線為主體所構成，最長的直線部分，係對於與供形成第 一及第二:Ρ通道MOS電晶體之第一 η井區之境界成平 行，且假設設定與該境界成平行的中心線之直線時，則 對於該中心線成線對稱。 2 ·如申請專利範圍第1項之半導體記憶裝置，其中用於上 述第三Ν通道MOS電晶體的閘極之第一多晶矽佈線層， 與用於上述第一 Ν通道MOS電晶體的閘極與上述第一 Ρ 本紙張义度通用中國圈家標準(CNS) A4规格（210 X 297公*) 裝 訂 469632 AS B8 C8 ------—_____D8 六、申請專利範固 一 .適道MOS電晶體的閘極之第二多晶矽佈線層，係布置成 平行’用於上述第四N通道m〇S電晶體的閘極之第三多 晶碎佈線層，與用於上述第二N通道m〇S電晶體的閘極 與上述第二P通道M0S電晶體的閘極之第四多晶矽佈線 層，係布置成平行，第—及第三多晶矽佈線層’係經由 觸點連接於構成字線之第二層金屬体線層。 3 ·如申請專利範圍第I項之半導體記憶裝置，其中上述第 反向iSr之輸入端子與第二反向器之輸出端子係以觸點 互連，上述第二反向器之輸入端子與第一反向器之輸出 端子係以觸點電互連。 4 .如申請專利範圍第〗項之半導體記憶裝置，其中上述第 一、罘二位元線，與連接於上述第一、第二p通道 電晶體的源極之電源線，以及連接於上述第一、第二N 通道MOS電晶體的源極之接地線，係以第三層金屬佈線 層形成為與擴散層成平行。 5.如申請專利範圍第4項之半導體記憶裝置，其中上述第 二層金屬佈線層形成之第一位元線，係爽在以上述第三 層金屬佈線層之電源線’與連接於以上述第三層金屬佈 線層形成之第一 N通道MOS電晶體的源極之接地線之 間’以上述第三層金屬佈線層形成之第二位元線，係夾 在以上述第三層金屬佈線層形成之電源線，與連接於以 上述第三層金屬佈線層形成之第二N通道m〇S電晶體的· 源極之接地線之間。 本紙張尺度適用中國®家標準(CMS) A4規格(210 X 297公釐） 469632 δ Α8 Β8 C8 D8 六、申請專利範圍 6 .如申請專利範圍第1項之半導體記憶裝置，其中上述第 一、第二位元線，與連接於上述第一 '第二P通道MOS 電晶體的源極之電源線係以第二層金屬佈線層形成，字 線係以第三層金屬層形成，連接於上述第一、第二N通 道MOS電晶體的源極之接地線係以第三層及第二層之金 屬佈線層形成。 7 .如申請專利範圍第1至6項中任一項之半導體記憶裝 置，其中記憶格係包括：上述第一反向器，上述第二反 向器，上述第三N通道MOS電晶體，以及上述第四N通 道MOS電晶體；上述記憶格係排列在陣列上，在陣列中 及陣列之上下，對於P井區的基板之觸點及對於N丼區 的基板之觸點係布置成與字線成平行之直線。 8 . —種半導導記憶裝置，其係包括： 第一反向器，其具有第一 N通道MOS電晶體與第一 P 通道MOS電晶體； 第二反向器，其具有第二N通道MOS電晶體，與第二 P通道MOS電晶體，使輸入端子係連接於上述第一反向 器之輸出端子，使輸出端子係連接於上述第一反向器之 輸入端子； 第三N通道MOS電晶體*其源極連接於上述第一反向 器之輸出端子，汲極連接於第一位元線，閘極連接於字 線；以及 第四N通道MOS電晶體，其源極連接於上述第二反向 -3 - 本紙張尺度適用中國國家標準(CNS) A4規格（210 X 297公釐） A B c D 469632 六'申請專利範圍 .器之輸出端子，汲極連接於第二位元線，閘極連接於字 線：而 上述第一及第三N通道MOS電晶體係形成在第一 p井 區，在該第一;P井區所形成之擴散層，係呈將對於與供 形成上述第一及第二1>通道M〇s電晶體之第一 η井區之 境界成平行方向具有長邊之長方形，向上述平行方向連 接之形狀，上述第二及第四Ν通道MOS電晶體係形成於 第一Ρ井區，在該第二ρ井區所形成之擴散層，係呈將 對於與供形成上述第一及第二ρ通道M〇s電晶體之第一 η井區之境界成平行方向具有長邊之長方形，向上述平 行方向連接之形狀。 9 一種半導體裝置，係具有：以互相以輸出作為輸入之第 —及第二反向器，連接於第一反向器輸出與第二反向器 輸入之連接點之第一開關，以及連接於第一反向器輸入 與第二反向器輸出之連接點之第二開關之半導體裝置； 其特徵為： 該半導體裝置具有Ν丼區，佈置在該Ν井區兩側之第 —及第二Ρ井區；而 分別形成在上述Ν井區、第一及第二ρ井辱的擴散層 之平面形狀為：（1)由朝上述Ν井區、第—及第二ρ井區 之境界線延伸方向具有長邊的單一長方形所成之形狀’ 或（2)將朝上述Ν井區、第一及第二ρ井區之境界線延伸 方向具有長邊之複數個長方形，向上述境界線延伸方向 -4- 本紙張尺度適用中國國家捸準(CNS) A4規格（2l〇X297公釐） 469632 AS B8 C8 D8
    六、申請專利範圍 組合而成之形狀。 10. 如申請專利範圍第9項之半導體装晉 甘+ ^ ^夏’其中形成於上述 Ν井區及Ρ井區之擴散層之平面形狀，係朝上述ν井 區、第-及第二Ρ井區之境界線延伸方向具有長邊之單 一長方形。 11. 如申諳專利範圍第9項之半導體裴置，其中上述ρ井區 或形成於Ρ井區的擴散層之平面形狀為：將朝上述1^井 區、第一及第一Ρ井區之境界線延伸方向具有長邊且具 有第一長度之短邊之第一長方形，與朝上述Ν井區第 一及第二ρ井區之境界線延伸方向具有長邊且具有與上 述第一長度互異的第二長度之短邊之第二長方形，向上 述境界線延伸方向組合而成之形狀。 12. 如申請專利範圍第9至11項中任一項之半導體裝置，其 中： 上述第一反向器以使用上述第一Ρ井區及Ν井區所形 成第一 Ν通道MOS電晶體與第一 Ρ通道MOS電晶體形成； 上述第一反向器以使用上述弟二Ρ井區及Ν井區所形 成第二Ν通道MOS電晶體與第二Ρ通道MOS電晶體形成； 上述第一開關以形成於上述第一;Ρ井區之第三Ν通道 MOS電晶體形成； 上述第二開關以形成於上述第二Ρ井區'之第四Ν通道 MOS電晶體形成。 13. 如申請專利範圍第12項之半導禮裝置，其中上述第—及 -5- 本炊張尺度逋Λ中S通家揉準(CNS) Α4規格(210 X 297公釐） 469632
    、申請專利範園 A8 B8 C8 D8
    第二反向器、第一及第二開關係構成靜態記憶體格，組 合複數個該記憶格以構成記憶體陣列， 朝上述N丼區、第一及第二p井區之境界線延伸方向 並行佈置位元線，朝垂直於上述境界線之方向佈置a 線。 14. 如申請專利範園第13項之半導體裝置，其中具有複數個 記憶體陣列，在該記憶體陣列之間具有供布置對於p井 區的基板之觸點及對於N井區的基板之觸點中至少一方 之用的中間區。 15. 如申請專利範圍第14項之半導體裝置，其中在該中間 區’與上述半線平厅布置具有預定電位之体線，上述觸 點係用以電連接該佈線與基板之間。 16. —種半導體記憶裝置，其特徵為： 具備複數個記憶體陣列，其係將至少由一對N井區與 P井區所成記憶格布置成陣列狀； 該記憶格之間至少具有一中間區； 上述N井區與P井區之境界至少具有—個直線部分； 分別形成在上述N井區與P井區的擴散層之平面形狀 為： (1)具有與上述直線部分成平行的長邊之長方形形 狀，或是，（2)將具有與上述直線部分成平行的長邊之 複數個長方形介以各自之短邊所組合而成之形狀； 位元線係布置成與上述直線部分成平行，字線係.布置
    -6- 本紙張尺度適用中困國家標準(CMS) A4規格<210 X 297公釐) 2 3 6 9 6 4 8 8 8 8 A B c D 六、申請專利範圍 於與上述直線部分成垂直之方向； 於上述中間區，沿著與上述直線部分成垂直方向至少 設置一種電源佈線，且形成用以實行該電源佈線與在上 述N井區或P井區所形成擴散層間之電氣接觸之佈線β 本紙張尺度通用中國画家標準(CNS) A4規格(210 x 297公釐)
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI607550B (zh) * 2011-07-26 2017-12-01 瑞薩電子股份有限公司 半導體裝置

Families Citing this family (200)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4565700B2 (ja) * 1999-05-12 2010-10-20 ルネサスエレクトロニクス株式会社 半導体装置
US6681379B2 (en) * 2000-07-05 2004-01-20 Numerical Technologies, Inc. Phase shifting design and layout for static random access memory
KR100362192B1 (ko) * 2000-10-31 2002-11-23 주식회사 하이닉스반도체 버팅 콘택 구조를 가지는 풀씨모스 에스램 셀
TW522546B (en) 2000-12-06 2003-03-01 Mitsubishi Electric Corp Semiconductor memory
JP4471504B2 (ja) * 2001-01-16 2010-06-02 株式会社ルネサステクノロジ 半導体記憶装置
JP4618914B2 (ja) * 2001-03-13 2011-01-26 ルネサスエレクトロニクス株式会社 半導体装置
JP2002368135A (ja) 2001-06-12 2002-12-20 Hitachi Ltd 半導体記憶装置
US6898111B2 (en) * 2001-06-28 2005-05-24 Matsushita Electric Industrial Co., Ltd. SRAM device
JP4877894B2 (ja) * 2001-07-04 2012-02-15 ルネサスエレクトロニクス株式会社 半導体装置
JP2003060088A (ja) 2001-08-14 2003-02-28 Mitsubishi Electric Corp 半導体記憶装置
JP4623885B2 (ja) 2001-08-16 2011-02-02 ルネサスエレクトロニクス株式会社 半導体記憶装置
JP3637299B2 (ja) * 2001-10-05 2005-04-13 松下電器産業株式会社 半導体記憶装置
TWI221656B (en) 2001-10-24 2004-10-01 Sanyo Electric Co Semiconductor integrated circuit device
TW579576B (en) 2001-10-24 2004-03-11 Sanyo Electric Co Semiconductor circuit
JP2003152111A (ja) 2001-11-13 2003-05-23 Mitsubishi Electric Corp 半導体記憶装置
JP2003218238A (ja) 2001-11-14 2003-07-31 Mitsubishi Electric Corp 半導体記憶装置
JP2003203993A (ja) * 2002-01-10 2003-07-18 Mitsubishi Electric Corp 半導体記憶装置及びその製造方法
US6737685B2 (en) * 2002-01-11 2004-05-18 International Business Machines Corporation Compact SRAM cell layout for implementing one-port or two-port operation
JP2010153893A (ja) * 2002-01-29 2010-07-08 Renesas Technology Corp 半導体記憶装置
JP4278338B2 (ja) 2002-04-01 2009-06-10 株式会社ルネサステクノロジ 半導体記憶装置
KR100488835B1 (ko) * 2002-04-04 2005-05-11 산요덴키가부시키가이샤 반도체 장치 및 표시 장치
JP4152668B2 (ja) 2002-04-30 2008-09-17 株式会社ルネサステクノロジ 半導体記憶装置
JP2004022809A (ja) 2002-06-17 2004-01-22 Renesas Technology Corp 半導体記憶装置
JP2004047529A (ja) * 2002-07-09 2004-02-12 Renesas Technology Corp 半導体記憶装置
CN100442514C (zh) * 2002-11-29 2008-12-10 株式会社东芝 半导体集成电路装置及使用它的电子卡
JP2004241473A (ja) * 2003-02-04 2004-08-26 Renesas Technology Corp 半導体記憶装置
JP3920804B2 (ja) * 2003-04-04 2007-05-30 松下電器産業株式会社 半導体記憶装置
JP4217242B2 (ja) * 2003-08-18 2009-01-28 富士通マイクロエレクトロニクス株式会社 不揮発性半導体メモリ
CA2443206A1 (en) 2003-09-23 2005-03-23 Ignis Innovation Inc. Amoled display backplanes - pixel driver circuits, array architecture, and external compensation
JP2005197345A (ja) 2004-01-05 2005-07-21 Hitachi Ltd 半導体装置
JP2005197518A (ja) * 2004-01-08 2005-07-21 Matsushita Electric Ind Co Ltd 半導体装置とセル
US20050275043A1 (en) * 2004-06-10 2005-12-15 Chien-Chao Huang Novel semiconductor device design
CA2472671A1 (en) 2004-06-29 2005-12-29 Ignis Innovation Inc. Voltage-programming scheme for current-driven amoled displays
JP2006054430A (ja) * 2004-07-12 2006-02-23 Renesas Technology Corp 半導体装置
US7176125B2 (en) * 2004-07-23 2007-02-13 Taiwan Semiconductor Manufacturing Company, Ltd. Method of forming a static random access memory with a buried local interconnect
JP4553185B2 (ja) 2004-09-15 2010-09-29 ルネサスエレクトロニクス株式会社 半導体集積回路装置
CA2490858A1 (en) 2004-12-07 2006-06-07 Ignis Innovation Inc. Driving method for compensated voltage-programming of amoled displays
US10012678B2 (en) 2004-12-15 2018-07-03 Ignis Innovation Inc. Method and system for programming, calibrating and/or compensating, and driving an LED display
US8576217B2 (en) 2011-05-20 2013-11-05 Ignis Innovation Inc. System and methods for extraction of threshold and mobility parameters in AMOLED displays
US9799246B2 (en) 2011-05-20 2017-10-24 Ignis Innovation Inc. System and methods for extraction of threshold and mobility parameters in AMOLED displays
US20140111567A1 (en) 2005-04-12 2014-04-24 Ignis Innovation Inc. System and method for compensation of non-uniformities in light emitting device displays
US8599191B2 (en) 2011-05-20 2013-12-03 Ignis Innovation Inc. System and methods for extraction of threshold and mobility parameters in AMOLED displays
US10013907B2 (en) 2004-12-15 2018-07-03 Ignis Innovation Inc. Method and system for programming, calibrating and/or compensating, and driving an LED display
TWI402790B (zh) 2004-12-15 2013-07-21 Ignis Innovation Inc 用以程式化，校準及驅動一發光元件顯示器的方法及系統
US9275579B2 (en) 2004-12-15 2016-03-01 Ignis Innovation Inc. System and methods for extraction of threshold and mobility parameters in AMOLED displays
US9171500B2 (en) 2011-05-20 2015-10-27 Ignis Innovation Inc. System and methods for extraction of parasitic parameters in AMOLED displays
US9280933B2 (en) 2004-12-15 2016-03-08 Ignis Innovation Inc. System and methods for extraction of threshold and mobility parameters in AMOLED displays
JP4377342B2 (ja) * 2005-01-18 2009-12-02 Ｎｅｃエレクトロニクス株式会社 半導体集積回路、レイアウト方法、レイアウト装置及びレイアウトプログラム
CA2496642A1 (en) 2005-02-10 2006-08-10 Ignis Innovation Inc. Fast settling time driving method for organic light-emitting diode (oled) displays based on current programming
JP2006287216A (ja) * 2005-03-10 2006-10-19 Nec Electronics Corp 半導体装置及び半導体装置の製造方法
JP4578329B2 (ja) 2005-06-03 2010-11-10 ルネサスエレクトロニクス株式会社 半導体記憶装置
JP5355080B2 (ja) 2005-06-08 2013-11-27 イグニス・イノベイション・インコーポレーテッド 発光デバイス・ディスプレイを駆動するための方法およびシステム
US8405216B2 (en) * 2005-06-29 2013-03-26 Taiwan Semiconductor Manufacturing Company, Ltd. Interconnect structure for integrated circuits
CN1893084A (zh) * 2005-07-07 2007-01-10 松下电器产业株式会社 半导体装置
JP5090671B2 (ja) * 2005-08-01 2012-12-05 ルネサスエレクトロニクス株式会社 半導体装置
CA2518276A1 (en) 2005-09-13 2007-03-13 Ignis Innovation Inc. Compensation technique for luminance degradation in electro-luminance devices
FR2891652A1 (fr) * 2005-10-03 2007-04-06 St Microelectronics Sa Cellule de memoire vive sram asymetrique a six transistors.
JP2007103862A (ja) * 2005-10-07 2007-04-19 Renesas Technology Corp 半導体装置およびその製造方法
US9489891B2 (en) 2006-01-09 2016-11-08 Ignis Innovation Inc. Method and system for driving an active matrix display circuit
WO2007079572A1 (en) 2006-01-09 2007-07-19 Ignis Innovation Inc. Method and system for driving an active matrix display circuit
US9269322B2 (en) 2006-01-09 2016-02-23 Ignis Innovation Inc. Method and system for driving an active matrix display circuit
US8448102B2 (en) 2006-03-09 2013-05-21 Tela Innovations, Inc. Optimizing layout of irregular structures in regular layout context
US8541879B2 (en) * 2007-12-13 2013-09-24 Tela Innovations, Inc. Super-self-aligned contacts and method for making the same
US9563733B2 (en) * 2009-05-06 2017-02-07 Tela Innovations, Inc. Cell circuit and layout with linear finfet structures
US9009641B2 (en) 2006-03-09 2015-04-14 Tela Innovations, Inc. Circuits with linear finfet structures
US7956421B2 (en) 2008-03-13 2011-06-07 Tela Innovations, Inc. Cross-coupled transistor layouts in restricted gate level layout architecture
US7446352B2 (en) 2006-03-09 2008-11-04 Tela Innovations, Inc. Dynamic array architecture
US7917879B2 (en) 2007-08-02 2011-03-29 Tela Innovations, Inc. Semiconductor device with dynamic array section
US8839175B2 (en) 2006-03-09 2014-09-16 Tela Innovations, Inc. Scalable meta-data objects
US8653857B2 (en) 2006-03-09 2014-02-18 Tela Innovations, Inc. Circuitry and layouts for XOR and XNOR logic
US8658542B2 (en) 2006-03-09 2014-02-25 Tela Innovations, Inc. Coarse grid design methods and structures
US7763534B2 (en) 2007-10-26 2010-07-27 Tela Innovations, Inc. Methods, structures and designs for self-aligning local interconnects used in integrated circuits
US9230910B2 (en) 2006-03-09 2016-01-05 Tela Innovations, Inc. Oversized contacts and vias in layout defined by linearly constrained topology
US9035359B2 (en) 2006-03-09 2015-05-19 Tela Innovations, Inc. Semiconductor chip including region including linear-shaped conductive structures forming gate electrodes and having electrical connection areas arranged relative to inner region between transistors of different types and associated methods
JP5061490B2 (ja) * 2006-04-06 2012-10-31 ソニー株式会社 半導体装置およびその製造方法
TW200746022A (en) 2006-04-19 2007-12-16 Ignis Innovation Inc Stable driving scheme for active matrix displays
JP4653693B2 (ja) * 2006-05-11 2011-03-16 パナソニック株式会社 半導体記憶装置
JP4868934B2 (ja) * 2006-05-11 2012-02-01 ルネサスエレクトロニクス株式会社 半導体記憶装置
JP2008034037A (ja) * 2006-07-28 2008-02-14 Toshiba Corp 半導体記憶装置
JP5045022B2 (ja) * 2006-08-09 2012-10-10 富士通セミコンダクター株式会社 半導体記憶装置
CA2556961A1 (en) 2006-08-15 2008-02-15 Ignis Innovation Inc. Oled compensation technique based on oled capacitance
JP5305622B2 (ja) * 2006-08-31 2013-10-02 キヤノン株式会社 光電変換装置の製造方法
JP5110831B2 (ja) * 2006-08-31 2012-12-26 キヤノン株式会社 光電変換装置及び撮像システム
US7592247B2 (en) * 2006-10-04 2009-09-22 International Business Machines Corporation Sub-lithographic local interconnects, and methods for forming same
US7525868B2 (en) * 2006-11-29 2009-04-28 Taiwan Semiconductor Manufacturing Co., Ltd. Multiple-port SRAM device
JP2008159669A (ja) * 2006-12-21 2008-07-10 Matsushita Electric Ind Co Ltd 半導体記憶装置
JP4110192B1 (ja) * 2007-02-23 2008-07-02 キヤノン株式会社 光電変換装置及び光電変換装置を用いた撮像システム
US8667443B2 (en) 2007-03-05 2014-03-04 Tela Innovations, Inc. Integrated circuit cell library for multiple patterning
US20080251878A1 (en) * 2007-04-13 2008-10-16 International Business Machines Corporation Structure incorporating semiconductor device structures for use in sram devices
US20080251934A1 (en) * 2007-04-13 2008-10-16 Jack Allan Mandelman Semiconductor Device Structures and Methods of Fabricating Semiconductor Device Structures for Use in SRAM Devices
JP2009016809A (ja) 2007-06-07 2009-01-22 Toshiba Corp 半導体記憶装置
JP2010003712A (ja) * 2007-08-09 2010-01-07 Renesas Technology Corp 半導体装置、半導体装置の配置配線方法、及びデータ処理システム
JP4473901B2 (ja) 2007-09-10 2010-06-02 株式会社東芝 半導体記憶装置
JP2009094201A (ja) 2007-10-05 2009-04-30 Nec Electronics Corp 半導体集積回路装置
JP2008135169A (ja) * 2007-12-21 2008-06-12 Renesas Technology Corp 半導体記憶装置
US8453094B2 (en) 2008-01-31 2013-05-28 Tela Innovations, Inc. Enforcement of semiconductor structure regularity for localized transistors and interconnect
US7939443B2 (en) 2008-03-27 2011-05-10 Tela Innovations, Inc. Methods for multi-wire routing and apparatus implementing same
WO2009127065A1 (en) 2008-04-18 2009-10-22 Ignis Innovation Inc. System and driving method for light emitting device display
MY167970A (en) 2008-07-16 2018-10-09 Tela Innovations Inc Methods for cell phasing and placement in dynamic array architecture and implementation of the same
CA2637343A1 (en) 2008-07-29 2010-01-29 Ignis Innovation Inc. Improving the display source driver
US9122832B2 (en) * 2008-08-01 2015-09-01 Tela Innovations, Inc. Methods for controlling microloading variation in semiconductor wafer layout and fabrication
JP2009081452A (ja) * 2008-11-17 2009-04-16 Renesas Technology Corp 半導体記憶装置
US9370075B2 (en) 2008-12-09 2016-06-14 Ignis Innovation Inc. System and method for fast compensation programming of pixels in a display
JP2010169853A (ja) 2009-01-22 2010-08-05 Sony Corp パターン補正方法、露光用マスク、露光用マスクの製造方法および半導体装置の製造方法
US8004042B2 (en) 2009-03-20 2011-08-23 Taiwan Semiconductor Manufacturing Company, Ltd. Static random access memory (SRAM) cell and method for forming same
CA2688870A1 (en) 2009-11-30 2011-05-30 Ignis Innovation Inc. Methode and techniques for improving display uniformity
US9384698B2 (en) 2009-11-30 2016-07-05 Ignis Innovation Inc. System and methods for aging compensation in AMOLED displays
US9311859B2 (en) 2009-11-30 2016-04-12 Ignis Innovation Inc. Resetting cycle for aging compensation in AMOLED displays
US10319307B2 (en) 2009-06-16 2019-06-11 Ignis Innovation Inc. Display system with compensation techniques and/or shared level resources
CA2669367A1 (en) 2009-06-16 2010-12-16 Ignis Innovation Inc Compensation technique for color shift in displays
US8661392B2 (en) 2009-10-13 2014-02-25 Tela Innovations, Inc. Methods for cell boundary encroachment and layouts implementing the Same
US8633873B2 (en) 2009-11-12 2014-01-21 Ignis Innovation Inc. Stable fast programming scheme for displays
US10996258B2 (en) 2009-11-30 2021-05-04 Ignis Innovation Inc. Defect detection and correction of pixel circuits for AMOLED displays
US10867536B2 (en) 2013-04-22 2020-12-15 Ignis Innovation Inc. Inspection system for OLED display panels
US8803417B2 (en) 2009-12-01 2014-08-12 Ignis Innovation Inc. High resolution pixel architecture
CA2687631A1 (en) 2009-12-06 2011-06-06 Ignis Innovation Inc Low power driving scheme for display applications
US10163401B2 (en) 2010-02-04 2018-12-25 Ignis Innovation Inc. System and methods for extracting correlation curves for an organic light emitting device
US20140313111A1 (en) 2010-02-04 2014-10-23 Ignis Innovation Inc. System and methods for extracting correlation curves for an organic light emitting device
US10176736B2 (en) 2010-02-04 2019-01-08 Ignis Innovation Inc. System and methods for extracting correlation curves for an organic light emitting device
US10089921B2 (en) 2010-02-04 2018-10-02 Ignis Innovation Inc. System and methods for extracting correlation curves for an organic light emitting device
CA2692097A1 (en) 2010-02-04 2011-08-04 Ignis Innovation Inc. Extracting correlation curves for light emitting device
US9881532B2 (en) 2010-02-04 2018-01-30 Ignis Innovation Inc. System and method for extracting correlation curves for an organic light emitting device
US8946828B2 (en) * 2010-02-09 2015-02-03 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device having elevated structure and method of manufacturing the same
CA2696778A1 (en) 2010-03-17 2011-09-17 Ignis Innovation Inc. Lifetime, uniformity, parameter extraction methods
JP4741027B2 (ja) * 2010-05-07 2011-08-03 パナソニック株式会社 半導体記憶装置
US8426310B2 (en) * 2010-05-25 2013-04-23 Freescale Semiconductor, Inc. Method of forming a shared contact in a semiconductor device
US8947912B2 (en) 2010-07-20 2015-02-03 University Of Virginia Licensing & Ventures Group Memory cell including unidirectional gate conductors and contacts
US9159627B2 (en) 2010-11-12 2015-10-13 Tela Innovations, Inc. Methods for linewidth modification and apparatus implementing the same
US8907991B2 (en) 2010-12-02 2014-12-09 Ignis Innovation Inc. System and methods for thermal compensation in AMOLED displays
US9886899B2 (en) 2011-05-17 2018-02-06 Ignis Innovation Inc. Pixel Circuits for AMOLED displays
US20140368491A1 (en) 2013-03-08 2014-12-18 Ignis Innovation Inc. Pixel circuits for amoled displays
US9351368B2 (en) 2013-03-08 2016-05-24 Ignis Innovation Inc. Pixel circuits for AMOLED displays
US9530349B2 (en) 2011-05-20 2016-12-27 Ignis Innovations Inc. Charged-based compensation and parameter extraction in AMOLED displays
JP5711612B2 (ja) * 2011-05-24 2015-05-07 ルネサスエレクトロニクス株式会社 半導体装置
US9466240B2 (en) 2011-05-26 2016-10-11 Ignis Innovation Inc. Adaptive feedback system for compensating for aging pixel areas with enhanced estimation speed
JP2014517940A (ja) 2011-05-27 2014-07-24 イグニス・イノベイション・インコーポレーテッド Ａｍｏｌｅｄディスプレイにおけるエージング補償ためのシステムおよび方法
US9881587B2 (en) 2011-05-28 2018-01-30 Ignis Innovation Inc. Systems and methods for operating pixels in a display to mitigate image flicker
US8735972B2 (en) * 2011-09-08 2014-05-27 International Business Machines Corporation SRAM cell having recessed storage node connections and method of fabricating same
US9324268B2 (en) 2013-03-15 2016-04-26 Ignis Innovation Inc. Amoled displays with multiple readout circuits
US10089924B2 (en) 2011-11-29 2018-10-02 Ignis Innovation Inc. Structural and low-frequency non-uniformity compensation
US8582352B2 (en) 2011-12-06 2013-11-12 Taiwan Semiconductor Manufacturing Company, Ltd. Methods and apparatus for FinFET SRAM cells
US8581348B2 (en) * 2011-12-13 2013-11-12 GlobalFoundries, Inc. Semiconductor device with transistor local interconnects
US20130193516A1 (en) * 2012-01-26 2013-08-01 Globalfoundries Inc. Sram integrated circuits and methods for their fabrication
US8937632B2 (en) 2012-02-03 2015-01-20 Ignis Innovation Inc. Driving system for active-matrix displays
US8947902B2 (en) 2012-03-06 2015-02-03 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor memory and method of making the same
US9349436B2 (en) 2012-03-06 2016-05-24 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor memory and method of making the same
US9747834B2 (en) 2012-05-11 2017-08-29 Ignis Innovation Inc. Pixel circuits including feedback capacitors and reset capacitors, and display systems therefore
US8829610B2 (en) 2012-05-15 2014-09-09 United Microelectronics Corp. Method for forming semiconductor layout patterns, semiconductor layout patterns, and semiconductor structure
US8922544B2 (en) 2012-05-23 2014-12-30 Ignis Innovation Inc. Display systems with compensation for line propagation delay
JP5938277B2 (ja) 2012-06-08 2016-06-22 ルネサスエレクトロニクス株式会社 半導体装置
WO2013191309A1 (ko) * 2012-06-18 2013-12-27 포항공과대학교 산학협력단 나노 구조를 갖는 금속산화물반도체 가스센서 및 그 제조방법
US8823178B2 (en) * 2012-09-14 2014-09-02 Globalfoundries Inc. Bit cell with double patterned metal layer structures
US9336717B2 (en) 2012-12-11 2016-05-10 Ignis Innovation Inc. Pixel circuits for AMOLED displays
US9786223B2 (en) 2012-12-11 2017-10-10 Ignis Innovation Inc. Pixel circuits for AMOLED displays
US9830857B2 (en) 2013-01-14 2017-11-28 Ignis Innovation Inc. Cleaning common unwanted signals from pixel measurements in emissive displays
WO2014108879A1 (en) 2013-01-14 2014-07-17 Ignis Innovation Inc. Driving scheme for emissive displays providing compensation for driving transistor variations
US9721505B2 (en) 2013-03-08 2017-08-01 Ignis Innovation Inc. Pixel circuits for AMOLED displays
CA2894717A1 (en) 2015-06-19 2016-12-19 Ignis Innovation Inc. Optoelectronic device characterization in array with shared sense line
EP3043338A1 (en) 2013-03-14 2016-07-13 Ignis Innovation Inc. Re-interpolation with edge detection for extracting an aging pattern for amoled displays
KR102053289B1 (ko) 2013-05-27 2019-12-06 에스케이하이닉스 주식회사 반도체 장치
WO2015022626A1 (en) 2013-08-12 2015-02-19 Ignis Innovation Inc. Compensation accuracy
US9761170B2 (en) 2013-12-06 2017-09-12 Ignis Innovation Inc. Correction for localized phenomena in an image array
US9741282B2 (en) 2013-12-06 2017-08-22 Ignis Innovation Inc. OLED display system and method
US9502653B2 (en) 2013-12-25 2016-11-22 Ignis Innovation Inc. Electrode contacts
US9183933B2 (en) 2014-01-10 2015-11-10 Taiwan Semiconductor Manufacturing Company, Ltd. Memory cell
KR102114237B1 (ko) 2014-01-20 2020-05-25 삼성전자 주식회사 반도체 장치 및 이의 제조 방법
DE102015206281A1 (de) 2014-04-08 2015-10-08 Ignis Innovation Inc. Anzeigesystem mit gemeinsam genutzten Niveauressourcen für tragbare Vorrichtungen
US9978755B2 (en) * 2014-05-15 2018-05-22 Taiwan Semiconductor Manufacturing Company Limited Methods and devices for intra-connection structures
US9946828B2 (en) 2014-10-30 2018-04-17 Samsung Electronics Co., Ltd. Integrated circuit and method of designing layout thereof
CA2873476A1 (en) 2014-12-08 2016-06-08 Ignis Innovation Inc. Smart-pixel display architecture
US9806070B2 (en) * 2015-01-16 2017-10-31 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device layout, memory device layout, and method of manufacturing semiconductor device
CA2879462A1 (en) 2015-01-23 2016-07-23 Ignis Innovation Inc. Compensation for color variation in emissive devices
JP6396834B2 (ja) * 2015-03-23 2018-09-26 ルネサスエレクトロニクス株式会社 半導体装置
CA2886862A1 (en) 2015-04-01 2016-10-01 Ignis Innovation Inc. Adjusting display brightness for avoiding overheating and/or accelerated aging
US9391080B1 (en) 2015-04-28 2016-07-12 Globalfoundries Inc. Memory bit cell for reduced layout area
CA2889870A1 (en) 2015-05-04 2016-11-04 Ignis Innovation Inc. Optical feedback system
CA2892714A1 (en) 2015-05-27 2016-11-27 Ignis Innovation Inc Memory bandwidth reduction in compensation system
US10373554B2 (en) 2015-07-24 2019-08-06 Ignis Innovation Inc. Pixels and reference circuits and timing techniques
CA2898282A1 (en) 2015-07-24 2017-01-24 Ignis Innovation Inc. Hybrid calibration of current sources for current biased voltage progra mmed (cbvp) displays
US10657895B2 (en) 2015-07-24 2020-05-19 Ignis Innovation Inc. Pixels and reference circuits and timing techniques
CA2900170A1 (en) 2015-08-07 2017-02-07 Gholamreza Chaji Calibration of pixel based on improved reference values
CA2908285A1 (en) 2015-10-14 2017-04-14 Ignis Innovation Inc. Driver with multiple color pixel structure
JP2017108031A (ja) * 2015-12-11 2017-06-15 ルネサスエレクトロニクス株式会社 半導体装置
CN106952900B (zh) * 2016-01-07 2021-07-27 联华电子股份有限公司 半导体布局结构
US10096604B2 (en) * 2016-09-08 2018-10-09 Globalfoundries Inc. Selective SAC capping on fin field effect transistor structures and related methods
KR102421300B1 (ko) 2017-01-13 2022-07-15 가부시키가이샤 한도오따이 에네루기 켄큐쇼 기억 장치, 반도체 장치, 전자 부품, 및 전자 기기
TWI698873B (zh) * 2017-03-28 2020-07-11 聯華電子股份有限公司 半導體記憶元件
TWI711159B (zh) 2017-03-28 2020-11-21 聯華電子股份有限公司 半導體記憶元件
TWI689080B (zh) 2017-05-08 2020-03-21 聯華電子股份有限公司 記憶體裝置
CN112489701B (zh) * 2017-09-22 2023-12-05 联华电子股份有限公司 静态随机存取存储器组成的存储器元件
WO2019077747A1 (ja) 2017-10-20 2019-04-25 株式会社ソシオネクスト 半導体記憶回路
JP2019114764A (ja) 2017-12-21 2019-07-11 ルネサスエレクトロニクス株式会社 半導体記憶装置
US10644009B2 (en) 2017-12-21 2020-05-05 Renesas Electronics Corporation Semiconductor memory device
CN110010169B (zh) * 2018-01-04 2022-03-29 联华电子股份有限公司 双端口静态随机存取存储器单元
US10818677B2 (en) 2018-07-16 2020-10-27 Taiwan Semiconductor Manufacturing Co., Ltd. Layout of static random access memory periphery circuit
US10985272B2 (en) * 2018-11-05 2021-04-20 Samsung Electronics Co., Ltd. Integrated circuit devices including vertical field-effect transistors
JP6901515B2 (ja) * 2019-04-04 2021-07-14 ウィンボンド エレクトロニクス コーポレーション 半導体装置
JPWO2021166645A1 (zh) * 2020-02-19 2021-08-26
CN112864162B (zh) * 2021-03-02 2022-07-19 长江存储科技有限责任公司 一种页缓冲器、场效应晶体管及三维存储器
CN117322152A (zh) * 2021-05-12 2023-12-29 株式会社索思未来 半导体集成电路装置

Family Cites Families (58)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH061776B2 (ja) * 1985-11-29 1994-01-05 三菱電機株式会社 半導体集積回路装置及びその製造方法
US5132771A (en) * 1985-12-27 1992-07-21 Hitachi, Ltd. Semiconductor memory device having flip-flop circuits
JP2892683B2 (ja) * 1989-05-29 1999-05-17 株式会社日立製作所 半導体記憶装置およびその製造方法
KR0182779B1 (ko) * 1989-03-20 1999-03-20 미다 가쓰시게 반도체집적회로장치 및 그 제조방법
JP2927463B2 (ja) 1989-09-28 1999-07-28 株式会社日立製作所 半導体記憶装置
JP2718810B2 (ja) 1990-07-10 1998-02-25 鹿島建設株式会社 床型枠用移動式支保工
US5166902A (en) * 1991-03-18 1992-11-24 United Technologies Corporation SRAM memory cell
US5396100A (en) 1991-04-05 1995-03-07 Hitachi, Ltd. Semiconductor integrated circuit device having a compact arrangement of SRAM cells
JPH0590538A (ja) * 1991-09-25 1993-04-09 Fujitsu Ltd 半導体装置及びその製造方法
JP3149248B2 (ja) * 1992-02-25 2001-03-26 株式会社日立製作所 半導体集積回路
JPH05307616A (ja) * 1992-04-30 1993-11-19 Hitachi Ltd 半導体装置
CA2093090C (en) 1992-07-01 1997-12-09 Yukio Yamaoka Two-phase stainless steel wire rope having high fatigue resistance and corrosion resistance
JP3059607B2 (ja) * 1992-09-04 2000-07-04 三菱電機株式会社 半導体記憶装置およびその製造方法
JPH06188388A (ja) 1992-12-17 1994-07-08 Hitachi Ltd 半導体記憶装置
JP2658835B2 (ja) 1993-10-20 1997-09-30 日本電気株式会社 スタチック型半導体記憶装置
JPH06291281A (ja) 1993-03-31 1994-10-18 Sony Corp Ｓｒａｍメモリーセル構造及びその形成方法
JPH0745704A (ja) * 1993-07-27 1995-02-14 Matsushita Electric Ind Co Ltd コンタクトの形成方法
JPH0786436A (ja) 1993-09-10 1995-03-31 Fujitsu Ltd スタティックｒａｍ
JP3771283B2 (ja) * 1993-09-29 2006-04-26 株式会社ルネサステクノロジ 半導体集積回路装置
JPH07130877A (ja) * 1993-11-05 1995-05-19 Sony Corp 完全ｃｍｏｓ型スタティック記憶セル
JP2682411B2 (ja) 1993-12-13 1997-11-26 日本電気株式会社 半導体記憶装置
KR950023283U (ko) 1994-01-17 1995-08-21 한윤수 속뚜껑을 겸한 컵이 내장된 식수통
JP3510335B2 (ja) * 1994-07-18 2004-03-29 株式会社ルネサステクノロジ 半導体記憶装置、内部電源電圧発生回路、内部高電圧発生回路、中間電圧発生回路、定電流源、および基準電圧発生回路
JPH0837241A (ja) 1994-07-21 1996-02-06 Sony Corp スタティック記憶セル
JPH08181225A (ja) 1994-10-28 1996-07-12 Nkk Corp 半導体記憶装置
JPH08148499A (ja) * 1994-11-17 1996-06-07 Sony Corp 多層配線形成方法
JP3570052B2 (ja) 1995-01-19 2004-09-29 セイコーエプソン株式会社 半導体メモリ装置及びその製造方法
JPH08250605A (ja) * 1995-03-07 1996-09-27 Hitachi Ltd 半導体集積回路装置
JPH098297A (ja) * 1995-06-26 1997-01-10 Mitsubishi Electric Corp 半導体装置、その製造方法及び電界効果トランジスタ
JP3419597B2 (ja) * 1995-07-11 2003-06-23 株式会社日立製作所 半導体集積回路装置の製造方法
JPH09162304A (ja) * 1995-12-12 1997-06-20 Mitsubishi Electric Corp 半導体記憶装置
JPH09270469A (ja) * 1996-03-29 1997-10-14 Sanyo Electric Co Ltd 半導体メモリ装置
JP3824343B2 (ja) 1996-03-29 2006-09-20 富士通株式会社 半導体装置
JP2933010B2 (ja) 1996-05-31 1999-08-09 日本電気株式会社 半導体装置
KR100230426B1 (ko) 1996-06-29 1999-11-15 윤종용 집적도가 향상된 스태틱 랜덤 억세스 메모리장치
JP2872124B2 (ja) * 1996-07-15 1999-03-17 日本電気株式会社 Ｃｍｏｓ型スタティックメモリ
TW340975B (en) 1996-08-30 1998-09-21 Toshiba Co Ltd Semiconductor memory
US5883826A (en) 1996-09-30 1999-03-16 Wendell; Dennis Lee Memory block select using multiple word lines to address a single memory cell row
JPH10172287A (ja) 1996-12-05 1998-06-26 Mitsubishi Electric Corp スタティック型半導体記憶装置
US5831896A (en) 1996-12-17 1998-11-03 International Business Machines Corporation Memory cell
JP3523762B2 (ja) * 1996-12-19 2004-04-26 株式会社東芝 半導体記憶装置
US6407420B1 (en) * 1996-12-20 2002-06-18 Hitachi, Ltd. Integrated circuit device having line width determined by side wall spacer provided in openings formed in insulating film for connection conductors
JP3036588B2 (ja) * 1997-02-03 2000-04-24 日本電気株式会社 半導体記憶装置
KR19990004944A (ko) 1997-06-30 1999-01-25 김영환 에스램 셀 제조 방법
JPH1145949A (ja) * 1997-07-28 1999-02-16 Mitsubishi Electric Corp スタティック型半導体記憶装置およびその製造方法
JP4014708B2 (ja) 1997-08-21 2007-11-28 株式会社ルネサステクノロジ 半導体集積回路装置の設計方法
KR100305922B1 (ko) 1997-12-23 2001-12-17 윤종용 씨모오스스테이틱랜덤액세스메모리장치
US6285088B1 (en) 1998-05-13 2001-09-04 Texas Instruments Incorporated Compact memory circuit
JP3186696B2 (ja) 1998-05-28 2001-07-11 日本電気株式会社 光学式記号読取装置
JP3544126B2 (ja) * 1998-10-15 2004-07-21 株式会社東芝 半導体装置の製造方法及び半導体装置
JP2000174141A (ja) * 1998-12-01 2000-06-23 Sony Corp 半導体記憶装置
JP2000232168A (ja) 1999-02-10 2000-08-22 Sony Corp 半導体記憶装置
KR100395538B1 (ko) 1999-02-12 2003-08-25 미래산업 주식회사 표면실장기의 콘베이어 폭 조절장치 및 그 방법
JP4674386B2 (ja) * 1999-02-17 2011-04-20 ソニー株式会社 半導体記憶装置
KR20000018762U (ko) 1999-03-26 2000-10-25 박종근 양면 접착용 방향제 용기
JP4565700B2 (ja) * 1999-05-12 2010-10-20 ルネサスエレクトロニクス株式会社 半導体装置
JP3830416B2 (ja) * 2001-06-28 2006-10-04 株式会社ノリタケカンパニーリミテド 電子源用電極およびその製造方法ならびに電子管
KR100665842B1 (ko) * 2004-12-24 2007-01-09 삼성전자주식회사 반도체 메모리 장치에서의 컬럼 패쓰 회로 배치구조

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI607550B (zh) * 2011-07-26 2017-12-01 瑞薩電子股份有限公司 半導體裝置

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