JPH0590538A

JPH0590538A - 半導体装置及びその製造方法

Info

Publication number: JPH0590538A
Application number: JP3246161A
Authority: JP
Inventors: Kazuhiro Mizutani; 和宏水谷; Taiji Ema; 泰示江間
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 1991-09-25
Filing date: 1991-09-25
Publication date: 1993-04-09

Abstract

(57)【要約】【目的】ＳＲＡＭセルを備えた半導体装置及びその製造
方法に関し、ＳＲＡＭセルにおけるワード線とゲート電
極の距離を露光装置の限界値以下に抑えて素子の高集積
化を進めることを目的とする。【構成】半導体基板上に形成された転送用ＭＯＳトラン
ジスタＴ₃₁, Ｔ₃₂と駆動用ＭＯＳトランジスタＴ₁₁, Ｔ
₁₂とを備えたＳＲＡＭセルを有するとともに、前記転送
用ＭＯＳトランジスタＴ₃₁, Ｔ₃₂のゲートとなるワード
線１３，１４と前記駆動用ＭＯＳトランジスタＴ₁₁, Ｔ
₁₂のゲート電極５〜８が交わる向きに配置されている半
導体装置において、前記ワード線１３，１４が、絶縁膜
２２，２２ａを介して前記駆動用ＭＯＳトランジスタＴ
₁₁, Ｔ₁₂のゲート電極５〜８の一部と重なり合っている
ことを含み構成する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、半導体装置及びその製
造方法に関し、より詳しくは、ＳＲＡＭセルを備えた半
導体装置及びその製造方法に関する。

【０００２】

【従来の技術】ＣＭＯＳトランジスタからなるＳＲＡＭ
セルは、例えば図９(a) に示すようにＮＭＯＳトランジ
スタＴ₁₁，Ｔ₁₂とＰＭＯＳトランジスタＴ₂₁，Ｔ₂₂を従
属接続したＣＭＯＳを２つ用いるもので、一方のＣＭＯ
Ｓのゲートを他方のＣＭＯＳのノードに接続し合った回
路となっている。また、それらのノードは、それぞれ第
二のＮＭＯＳトランジスＴ₃₁，Ｔ₃₂を介して第１、第２
のビット線BL₁、BL₂に接続され、さらに、第二のＮＭ
ＯＳトランジスタＴ₃₁，Ｔ₃₂の各ゲートにはワード線WL
が接続されている。

【０００３】ここで、ＰＭＯＳトランジスタＴ₂₁，Ｔ₂₂
のソースには電源電圧Ｖccが印加され、ＮＭＯＳトラン
ジスタのソースには電源電圧Ｖssが接続される。このよ
うなＳＲＡＭセルのうち、第一のＮＭＯＳトランジスタ
Ｔ₁₁，Ｔ₁₂は駆動用トランジスタ、第二のＮＭＯＳトラ
ンジスタＴ₃₁，Ｔ₃₂は転送用トランジスタとなり、これ
らは半導体基板に形成されている。また、ＰＭＯＳトラ
ンジスタＴ₂₁，Ｔ₂₂は半導体基板の上に形成された薄膜
トランジスタ（ＴＦＴ）から構成され、負荷素子となっ
ている。

【０００４】そして、駆動用トランジスタＴ₁₁，Ｔ₁₂と
転送トランジスタＴ₃₁，Ｔ₃₂の接続状態を示すと、図９
(b) に示すようになり、従来装置の平面配置を示すと図
１０のようになる。

【０００５】即ち、矩形状の領域を囲むような枠形状の
ｐ型活性領域101 を選択酸化膜102により区画し、これ
をジグザグ状に複数個配置する。活性領域101 は図１１
に示すように薄い絶縁膜103 に覆われている。

【０００６】また、活性領域101 の四角の領域うち対向
する２辺の領域には、駆動用トランジスタＴ₁₁，Ｔ₁₂と
なるゲート電極104 〜107 が２つづつ配置され、それら
のゲート電極104 〜106 は、側方に隣設する別々の活性
領域101 の角部にコンタクトホール108 〜111 を通して
接続されている。

【０００７】なお、ｐ型活性領域101 のうち、ゲート電
極104 〜107 の下のチャネル領域を除いた部分にはｎ型
不純物が導入されている。そして、各ゲート電極104 〜
107の一方の不純物導入層がソース、他方がドレインと
なり、駆動用トランジスタＴ ₁₁，Ｔ₁₂が構成される。

【０００８】一方、ゲート電極104 〜107 が形成されて
いない活性領域101 の２辺には２本のワード線WL₁，WL
₂が平行に配置されている。この場合、ワード線WL₁，
WL₂と活性領域101 の間には絶縁膜103 が形成されてお
り、ワード線WL₁, WL₂をゲートとする転送用トランジ
スタＴ₃₁，Ｔ₃₂が構成される。また、転送用トランジス
タＴ₃₁，Ｔ₃₂と駆動用トランジスタＴ₁₁、Ｔ ₁₂は、活
性領域101 や上記したコンタクトホール108 〜111 を介
してそれぞれ接続されている。

【０００９】図９(b) に示す回路は、例えば図１０にお
いて二点鎖線で示すような素子により構成されることに
なる。なお、同一の活性領域101 の１辺に配置された２
つのゲート電極105,017 、104,108 の間には電源Ｖccが
コンタクトホール112,113 を通して接続され、また、２
つのワード線WL₁, WL₂の間にはコンタクトホール114,
115 を通してビット線BL₁, BL₂が接続されることにな
る。

【００１０】ところで、このようなＭＯＳトランジスタ
を使用したＳＲＡＭは、セルの形状が単純で作り安い
が、面積が大きくなり、素子同士の間隔を狭くすること
が要求されている。

【００１１】

【発明が解決しようとする課題】しかし、駆動用トラン
ジスタＴ₁₁, Ｔ₁₂を構成するゲート電極104 〜107 と、
転送用トランジスタＴ₃₁, Ｔ₃₂を構成するワード線W
L₁、WL₂は、図１１に例示するように半導体基板100
上の同一の導電膜をパターニングして形成したものであ
り、ゲート電極104 〜107 とワード線WL₁、WL₂の間隔
はｉ線を用いたフォトリソグラフィー法の限界値、例え
ば０．３μｍ程度となり、それ以下に抑えることができ
ないといった問題がある。

【００１２】本発明はこのような問題に鑑みてなされた
ものであって、ＳＲＡＭセルにおけるワード線とゲート
電極の距離を露光装置の限界値以下に抑えて素子の集積
化を高めることができる半導体装置及びその製造方法を
提供することを目的とする。

【００１３】

【課題を解決するための手段】上記した課題は、図１、
図２(d) に例示するように、半導体基板２０上に形成さ
れた転送用ＭＯＳトランジスタＴ₃₁, Ｔ₃₂と駆動用ＭＯ
ＳトランジスタＴ₁₁,Ｔ₁₂とを備えたＳＲＡＭセルを有
するとともに、前記転送用ＭＯＳトランジスタＴ₃₁, Ｔ
₃₂のゲートとなるワード線１３，１４と前記駆動用ＭＯ
ＳトランジスタＴ₁₁, Ｔ₁₂のゲート電極５〜８が交わる
向きに配置されている半導体装置において、前記ワード
線１３，１４が、絶縁膜２２，２２ａを介して前記駆動
用ＭＯＳトランジスタＴ₁₁, Ｔ₁₂のゲート電極５〜８の
一部と重なり合っていることを特徴とする半導体装置に
より達成する。

【００１４】または、第２図に例示するように、半導体
基板２０の活性領域３の上に第一の絶縁膜４を形成する
工程と、前記第一の絶縁膜４及びその周辺に第一の導電
膜２１を形成する工程と、前記第一の導電膜２１をパタ
ーニングして、ＳＲＡＭセルを構成する第一のＭＯＳト
ランジスタＴ₁₁, Ｔ₁₂用のゲート電極５〜８を形成する
工程と、第二の絶縁膜２２、２２ａを介して前記ゲート
電極５〜８を第二の導電膜２４によって覆う工程と、前
記第二の導電膜２４をパターニングすることにより、前
記ＳＲＡＭセルを構成する第二のＭＯＳトランジスタＴ
₃₁, Ｔ₃₂用のゲート電極１３，１４を前記第一のＭＯＳ
トランジスタＴ₁₁, Ｔ₁₂の前記ゲート電極５〜８に重ね
て又は露光限界値以下に近づけて形成する工程とを有す
ることを特徴とする半導体装置の製法によって達成す
る。

【００１５】

【作用】本発明によれば、駆動用ＭＯＳトランジスタ
Ｔ₁₁, Ｔ₁₂と転送用ＭＯＳトランジスタＴ₃₁, Ｔ₃₂のそ
れぞれのゲート５〜８、13，14を重なるように形成して
いるために、それらの間隔がなくなり、ＳＲＡＭセルの
高密度化が図れる。

【００１６】また、第２の発明によれば、駆動用ＭＯＳ
トランジスタＴ₁₁, Ｔ₁₂と転送用ＭＯＳトランジスタＴ
₃₁, Ｔ₃₂のそれぞれのゲート５〜８、13，14を、別々に
積層した導電膜２１、２４によって構成している。

【００１７】このため、それらのＭＯＳトランジスタＴ
₁₁, Ｔ₁₂、Ｔ₃₁, Ｔ₃₂のゲート５〜８、13，14の距離は
露光装置の解像限界値よりも短くしたり、或いは重なり
合わせることが可能になり、ＳＲＡＭセルの高密度化を
より一層高めることになる。

【００１８】

【実施例】そこで、以下に本発明の実施例を図面に基づ
いて説明する。図１は、本発明の第一の実施例を示す半
導体装置の平面図、図２(d) はそのＹ−Ｙ線断面図であ
る。

【００１９】図において符号１は、シリコンよりなるｐ
型半導体基板で、その表面においては、選択酸化膜２に
より区画された矩形枠状のｐ型活性領域３がジグザグ状
に複数配置されている。ｐ型活性領域３は後述する薄い
SiO₂膜４に覆われ、しかも、対向する２辺の領域にはそ
れぞれ２つのゲート電極５，６、７，８が配置され、そ
のゲート電極５〜８は、側方に隣設する別々の活性領域
１の角部にコンタクトホール９〜１２を通して接続され
ている。

【００２０】また、ｐ型活性領域３には、ゲート電極５
〜８の下のチャネル領域を除いてｎ型不純物が導入さ
れ、ゲート電極５〜８両側がソース、ドレインとなり、
これによって駆動トランジスタＴ₁₁, Ｔ₁₂が構成され
る。

【００２１】一方、活性領域３のうちゲート電極５〜８
が形成されていない２辺には２本のワード線１３，１４
が平行に配置されているが、このワード線１３，１４
は、コンタクトホール９〜１２から遠い方のゲート電極
５〜８の端部に絶縁膜２２、２２ａ（図２(d))を介して
乗り上げている。

【００２２】この場合、図９(b) に示すように、ワード
線１３，１４をゲートとするＮＭＯＳトランジスタ
Ｔ₃₁, Ｔ₃₂が転送用トランジスタとなり、同一活性領域
３を介してこれに隣接するＮＭＯＳトランジスタＴ₁₁、
Ｔ₁₂ が駆動用トランジスタとなる。また、転送用トラ
ンジスタのソース／ドレインと駆動用トランジスタのゲ
ート電極５〜８は、上記したようにコンタクトホール９
〜１２を通して接続されている。

【００２３】なお、同一の活性領域３の１辺に配置され
た２つのゲート電極５，６（７，８）の間には電圧Ｖcc
がコンタクトホール１６を通して接続され、また、２つ
のワード線１３，１４の間の活性領域３にはビット線
（BL₁、BL₂）が接続されることになる。

【００２４】次に、この装置の製造方法について説明す
る。まず、図２(a)に示すように、ｐ型シリコン基板２
０の表面を選択酸化法によって酸化し、活性領域３を区
画する厚さ５０００Å程度のSiO₂よりなる選択酸化膜２
を形成した後、活性領域３を熱酸化して２００Å程度の
SiO₂膜４を形成する。ついで、活性領域３の角部にコン
タクトホール９〜１２を形成する。この平面状態を示す
と図５(a) のようになる。

【００２５】さらに、全体に１０００Åの多結晶シリコ
ン膜２１、３００ÅのSiO₂膜２２を順に形成した後に、
その上にポジ型フォトレジスト２３を塗布する。そし
て、位相シフトレチクルと通常のクロムパターンレチク
ルを順に用いてフォトレジスト２３を露光する。

【００２６】ここで、その多結晶シリコン膜２１をパタ
ーニングしてゲート電極５とワード線１３を同時に形成
すると仮定する。先ず図８(a) に示すような位相シフト
レチクルＭ₁を用いる。これは、石英基板に矩形状パタ
ーンを縦横に複数並べたもので、そのシフタパターンは
段差によって区画されている。この位相シフトレチクル
Ｍ₁を用いてｉ線光源により露光すると、フォトレジス
ト２３には図８(b) に示すような格子状の潜像パターン
が形成される。

【００２７】次に、図８(c) に示すように、位相シフト
レチクルＭ₁の横方向の段差を挟むような位置に窓のあ
るクロムパターンレチクルＭ₂を用いて、図８(b) の縦
方向のパターンに光を照射し、これにより縦方向のパタ
ーンを横方向のパターンから分離すると、その潜像パタ
ーンは図８(d) に示すように変化する。

【００２８】これによれば、図１０に示すような従来装
置のゲート電極104〜107 とワード線WL₁, WL₂が同時
に形成することが可能であるが、それらの間隔は露光限
界よりも短縮することはできない。

【００２９】そこで、多結晶シリコン膜２１とSiO₂膜２
２を積層した後に、まず、図３(a)に示すような位相シ
フトレチクル３１を用いる。このレチクル３１は、縦長
の長方形パターンを石英基板の面に複数並べたもので、
それらのパターンは段差によって区画されている。

【００３０】これを使用してフォトレジスト２１を露光
すれば、レチクル３１の段差に沿って図３(b) に示すよ
うな枠状の潜像パターンが複数形成されることになる。
ついで、その潜像パターンの両端部を無くすとともに、
潜像パターンを長さ方向に複数に分割するような窓のあ
るクロムパターンレチクル３２を用いる（図３(c))。ク
ロムパターンレチクル３２は石英基板の上にクロムパタ
ーンを形成したもので、その窓３２ａは、図５(b) に示
すように活性領域３に囲まれた矩形領域Ｚを横切るよう
に配置され、その幅は、矩形領域Ｚ内ではそれよりも狭
く、それ以外では活性領域３の一部を露出する大きさに
なっている。

【００３１】このクロムパターンレチクル３２を用いた
露光後のフォトレジスト２３の潜像パターンは、図３
(d) に示すようになる。次に、フォトレジスト３２を現
像してパターンを顕像化した後に、これをマスクにし
て、反応性イオンエッチング法によりSiO₂膜２２、多結
晶シリコン膜２１を続けてエッチングする。これにより
転写された多結晶シリコンのパターンは、図１に示すゲ
ート電極５〜８となる（図２(b),図６(c))。

【００３２】次いで、ゲート電極５〜８の側部を酸化し
てSiO₂膜２２ａを形成した後に、全体に第二の多結晶シ
リコン膜２４を積層し、ついで、その上にポジ型フォト
レジスト２５を塗布する。そして、フォトレジスト２５
を露光、現像することになるが、この場合には図４に示
すような位相シフタレチクル３３とクロムパターンレチ
クル３４を順に使用する。

【００３３】その位相シフタレチクル３３のパターン
は、図４(a) に示すように横方向に長い帯状パターンを
複数有するもので、そのパターンの両長辺の縁部は、活
性領域３に囲まれる矩形領域Ｚ内のゲート電極５〜８を
通るようになっている。

【００３４】この位相シフタレチクル３３を用いてｉ線
により露光すると、図４(b) に示すような矩形枠状の潜
像パターンが形成され、そのパターンは図６(d) に示す
ように矩形領域Ｚ内でゲート電極５〜８の端部に乗るよ
うに配置される。

【００３５】ついで、図４(c) に示すように、潜像パタ
ーンの端部のみに光を照射する窓３４ａのあるクロムパ
ターンレチクル３４を用いてフォトレジスト２５を露光
すると、その潜像パターンは図４(d) に示すようにな
る。

【００３６】そこで、そのフォトレジスト２５を現像し
てパターンを顕像化した後に（図２(c))、これをマスク
にして第二の多結晶シリコン膜２４をエッチングする
と、その多結晶シリコン膜２４のパターンは図１に示す
ワード線１３，１４となり、このワード線１３，１４
は、SiO₂膜２２，２２ａを介して矩形領域Ｚにあるゲー
ト電極５〜８の端部に乗る（図２(d))。

【００３７】この後に、ゲート電極５〜８をマスクにし
て活性領域３に不純物を導入し、これによりソース、ド
レインを形成することになる。以上のように、ワード線
１３，１４はゲート電極５〜８の上を通るように形成し
ているために、それらの間隔は無くなり、セルの集積化
がさらに図れることになる。また、ビット線コンタクト
をセルフアラインで形成すれば、なお一層セルの高集積
化が図れる。

【００３８】なお、図１ではゲート電極５〜８の一端が
ワード線１３，１４の下になるようにしているが、ワー
ド線１３，１４の下を完全に横切るような領域までゲー
ト電極５〜８を延在させてもよい。

【００３９】また、ゲート電極５〜８とワード線１３，
１４は、図１のように重ならせる必要はなく、それらの
距離を露光限界以下の距離になるようにしてもよい。こ
こで、図９(a) に示すＳＲＡＭの負荷素子Ｔ₂₁、Ｔ₂₂を
示すと、図７(a) のようになり、ゲート電極５〜８とワ
ード線１３，１４を覆う層間絶縁膜の上に多結晶シリコ
ンのパターン７１，７２を形成し、この上にゲート電極
７３，７４を重ねる構造となり、駆動用トランジスタＴ
₁₁、Ｔ₁₂や転送トランジスタＴ₃₁、Ｔ ₃₂との接続は層間
絶縁膜に形成したコンタクトホール９、１２を通して行
われる。その等価回路図は同図(b) のようになる。

【００４０】ところで、上記実施例では、駆動用トラン
ジスタのゲート電極５〜８の上に転送用トランジスタの
ワード線１３、１４を載せるようにしたが、上下関係を
逆にしてもよい。この場合には、ワード線１３、１４の
パターンを形成した後に、ゲート電極５〜８のパターン
がその上に乗るように形成することになる。

【００４１】また、上記実施例ではゲート電極５〜８を
形成する多結晶シリコン膜２１に含まれる不純物とワー
ド線１３、１４を構成する多結晶シリコン膜２４に含ま
れる不純物の極性については、特に説明していないが、
双方とも同一の導電型としてもよいし、相対的に反対と
なる導電型としてもよい。反対導電型にする場合には、
高電圧がかかる方をｎ型とすれば、電極間に短絡が生じ
ても整流作用によって電流の逆流は未然に防止できる。

【００４２】

【発明の効果】以上述べたように本発明によれば、駆動
用ＭＯＳトランジスタと転送用ＭＯＳトランジスタのそ
れぞれのゲートを重なるように形成しているので、それ
らの間隔がなくなり、ＳＲＡＭセルの高密度化を図るこ
とができる。

【００４３】また、第２の発明によれば、駆動用或いは
転送用となるＭＯＳトランジスタのそれぞれのゲート
を、別々に積層した導電膜によって構成しているので、
それらのＭＯＳトランジスタのゲートの距離は露光装置
の解像限界値よりも短くしたり、或いは重なり合わせる
ことができ、ＳＲＡＭセルを一層高密度にすることが可
能になる。

【図面の簡単な説明】

【図１】本発明の一実施例装置を示す平面図である。

【図２】本発明の一実施例装置の電極形成工程を示す断
面図である。

【図３】本発明の一実施例装置の電極形成工程を示す平
面図（その１）である。

【図４】本発明の一実施例装置の電極形成工程を示す平
面図（その２）である。

【図５】本発明の一実施例装置の電極形成工程を示す平
面図（その３）である。

【図６】本発明の一実施例装置の電極形成工程を示す平
面図（その４）である。

【図７】本発明の一実施例装置における負荷素子の平面
図と回路図である。

【図８】ＳＲＡＭセルのゲート電極、ワード線の他の形
成例を示す平面図である。

【図９】ＳＲＡＭセルの回路図及びその駆動用トランジ
スタと転送用トランジスタの接続状態を示す回路図であ
る。

【図１０】従来装置の一例を示す平面図である。

【図１１】従来装置における部分断面図である。

【符号の説明】

１半導体基板２選択酸化膜３活性領域４ SiO₂膜５〜８ゲート電極９〜１２コンタクトホール１３、１４ワード線２１、２４多結晶シリコン膜２２、２２ａ SiO₂膜２３、２５フォトレジスト３１、３３位相シフトレチクル３２、３４クロムパターンレチクル

Claims

【特許請求の範囲】

【請求項１】半導体基板（２０）上に形成された転送用
ＭＯＳトランジスタ（Ｔ₃₁, Ｔ₃₂）と駆動用ＭＯＳトラ
ンジスタ（Ｔ₁₁, Ｔ₁₂）とを備えたＳＲＡＭセルを有す
るとともに、前記転送用ＭＯＳトランジスタ（Ｔ₃₁, Ｔ
₃₂）のゲートとなるワード線（１３，１４）と前記駆動
用ＭＯＳトランジスタ（Ｔ₁₁, Ｔ₁₂）のゲート電極（５
〜８）が交わる向きに配置されている半導体装置におい
て、前記ワード線（１３，１４）が絶縁膜（２２，２２ａ）
を介して前記駆動用ＭＯＳトランジスタ（Ｔ₁₁, Ｔ₁₂）
のゲート電極（５〜８）の一部と重なり合っていること
を特徴とする半導体装置。
【請求項２】半導体基板（２０）の活性領域（３）の上
に第一の絶縁膜（４）を形成する工程と、前記第一の絶縁膜（４）及びその周辺に第一の導電膜
（２１）を形成する工程と、前記第一の導電膜（２１）をパターニングして、ＳＲＡ
Ｍセルを構成する第一のＭＯＳトランジスタ（Ｔ₁₁, Ｔ
₁₂）用のゲート電極（５〜８）を形成する工程と、第二の絶縁膜（２２、２２ａ）を介して前記ゲート電極
（５〜８）を第二の導電膜（２４）によって覆う工程
と、前記第二の導電膜（２４）をパターニングすることによ
り、前記ＳＲＡＭセルを構成する第二のＭＯＳトランジ
スタ（Ｔ₃₁, Ｔ₃₂）用のゲート電極（１３，１４）を前
記第一のＭＯＳトランジスタ（Ｔ₁₁, Ｔ₁₂）の前記ゲー
ト電極（５〜８）に重ねて又は露光限界以下に近づけて
形成する工程とを有することを特徴とする半導体装置の
製法。