JPH06252410A - 不揮発性半導体メモリ装置の製造方法 - Google Patents
不揮発性半導体メモリ装置の製造方法Info
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- JPH06252410A JPH06252410A JP3323893A JP3323893A JPH06252410A JP H06252410 A JPH06252410 A JP H06252410A JP 3323893 A JP3323893 A JP 3323893A JP 3323893 A JP3323893 A JP 3323893A JP H06252410 A JPH06252410 A JP H06252410A
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
- H10B41/30—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region
- H10B41/35—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region with a cell select transistor, e.g. NAND
-
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B69/00—Erasable-and-programmable ROM [EPROM] devices not provided for in groups H10B41/00 - H10B63/00, e.g. ultraviolet erasable-and-programmable ROM [UVEPROM] devices
Landscapes
- Semiconductor Memories (AREA)
- Non-Volatile Memory (AREA)
- Preparing Plates And Mask In Photomechanical Process (AREA)
Abstract
(57)【要約】
【目的】 プロセス工程を増大させることなく、メモリ
セルサイズを小さくすることが可能であり、特にＮＡＮ
Ｄ型Ｅ2 ＰＲＯＭに適用して好適な不揮発性半導体メモ
リ装置の製造方法を提供すること。 【構成】 所定のパターンの透過光位相反転部分３２を
有する位相シフタ付きフォトマスク３０を用いて露光を
行い、透過光位相反転部分３２とその他の部分との境界
部に相当する微細パターンで、レジスト膜３４を加工
し、そのレジスト膜３４を用いて、薄膜層を加工し、微
細間隔のゲート電極１２を形成する。ゲート電極１２に
より形成されるＭＯＳ型メモリセル１４は、たとえば複
数のメモリセル毎に直列に接続されるＮＡＮＤ型メモリ
セルである。ＭＯＳ型メモリセル１４は、フローティン
グゲート８を有するＥ2 ＰＲＯＭ用メモリセルで構成さ
れても良い。
セルサイズを小さくすることが可能であり、特にＮＡＮ
Ｄ型Ｅ2 ＰＲＯＭに適用して好適な不揮発性半導体メモ
リ装置の製造方法を提供すること。 【構成】 所定のパターンの透過光位相反転部分３２を
有する位相シフタ付きフォトマスク３０を用いて露光を
行い、透過光位相反転部分３２とその他の部分との境界
部に相当する微細パターンで、レジスト膜３４を加工
し、そのレジスト膜３４を用いて、薄膜層を加工し、微
細間隔のゲート電極１２を形成する。ゲート電極１２に
より形成されるＭＯＳ型メモリセル１４は、たとえば複
数のメモリセル毎に直列に接続されるＮＡＮＤ型メモリ
セルである。ＭＯＳ型メモリセル１４は、フローティン
グゲート８を有するＥ2 ＰＲＯＭ用メモリセルで構成さ
れても良い。
Description
【０００１】
【産業上の利用分野】本発明は、不揮発性半導体メモリ
装置の製造方法に係り、さらに詳しくは、メモリセルサ
イズの縮小が可能な不揮発性半導体メモリ装置の製造方
法に関する。
装置の製造方法に係り、さらに詳しくは、メモリセルサ
イズの縮小が可能な不揮発性半導体メモリ装置の製造方
法に関する。
【０００２】
【従来の技術】不揮発性半導体メモリとしては、マスク
ＲＯＭ、ＥＰＲＯＭ、Ｅ2 ＰＲＯＭなどが知られてい
る。また、各メモリセル相互間の接続状態による分類で
は、不揮発性半導体メモリは、ＮＯＲ型メモリとＮＡＮ
Ｄ型メモリとに分けられる。
ＲＯＭ、ＥＰＲＯＭ、Ｅ2 ＰＲＯＭなどが知られてい
る。また、各メモリセル相互間の接続状態による分類で
は、不揮発性半導体メモリは、ＮＯＲ型メモリとＮＡＮ
Ｄ型メモリとに分けられる。
【０００３】最近では、書き込みおよび消去が可能で、
しかもビット当りの占有面積がＮＯＲ型に比較して小さ
いＮＡＮＤ型Ｅ2 ＰＲＯＭが注目されている。ＮＡＮＤ
型Ｅ2 ＰＲＯＭを半導体基板上に作り込むには、まず半
導体基板の表面に、ＬＯＣＯＳ法などで所定パターンの
素子分離領域を形成し、その後、ゲート絶縁層を熱酸化
法などで形成し、そのゲート絶縁層の上にフローティン
グゲートと成る第１ポリシリコン層を成膜する。次に、
この第１ポリシリコン層をストライプ状にフォトリソグ
ラフィ加工した後、その上に、中間絶縁層を成膜する。
次に、中間絶縁層の上に、コントロールゲートと成る第
２ポリシリコン層を成膜する。
しかもビット当りの占有面積がＮＯＲ型に比較して小さ
いＮＡＮＤ型Ｅ2 ＰＲＯＭが注目されている。ＮＡＮＤ
型Ｅ2 ＰＲＯＭを半導体基板上に作り込むには、まず半
導体基板の表面に、ＬＯＣＯＳ法などで所定パターンの
素子分離領域を形成し、その後、ゲート絶縁層を熱酸化
法などで形成し、そのゲート絶縁層の上にフローティン
グゲートと成る第１ポリシリコン層を成膜する。次に、
この第１ポリシリコン層をストライプ状にフォトリソグ
ラフィ加工した後、その上に、中間絶縁層を成膜する。
次に、中間絶縁層の上に、コントロールゲートと成る第
２ポリシリコン層を成膜する。
【０００４】そして、この第２ポリシリコン層、中間絶
縁層および第１ポリシリコン層を、前記第１ポリシリコ
ン層のストライプ状加工に対して略垂直方向のストライ
プ状に順次フォトリソグラフィ加工し、所定パターンの
コントロールゲートおよびフローティングゲートを得
る。その後、半導体基板の表面に、ゲート電極に対して
自己整合的に、ソース・ドレイン領域となる不純物拡散
層を形成すれば、各メモリセル毎にフローティングゲー
トを有するＮＡＮＤ型Ｅ2 ＰＲＯＭが得られる。なお、
ＮＡＮＤ型Ｅ2 ＰＲＯＭでは、複数のメモリセルが直列
に接続され、その両側に、選択トランジスタが形成され
る。
縁層および第１ポリシリコン層を、前記第１ポリシリコ
ン層のストライプ状加工に対して略垂直方向のストライ
プ状に順次フォトリソグラフィ加工し、所定パターンの
コントロールゲートおよびフローティングゲートを得
る。その後、半導体基板の表面に、ゲート電極に対して
自己整合的に、ソース・ドレイン領域となる不純物拡散
層を形成すれば、各メモリセル毎にフローティングゲー
トを有するＮＡＮＤ型Ｅ2 ＰＲＯＭが得られる。なお、
ＮＡＮＤ型Ｅ2 ＰＲＯＭでは、複数のメモリセルが直列
に接続され、その両側に、選択トランジスタが形成され
る。
【０００５】
【発明が解決しようとする課題】ところが、従来の製造
プロセスでは、所定パターンのコントロールゲートおよ
びフローティングゲートを得るために用いるフォトリソ
グラフィ工程に、通常のフォトマスクを用い、フォトマ
スクに形成された遮光パターンで、ゲート電極の線幅が
決定されていたことから、コントロールゲート相互間方
向のメモリセルサイズは、露光に用いるビームの種類な
どにより決定される最小加工ルールの二倍以下に縮小す
ることはできなかった。
プロセスでは、所定パターンのコントロールゲートおよ
びフローティングゲートを得るために用いるフォトリソ
グラフィ工程に、通常のフォトマスクを用い、フォトマ
スクに形成された遮光パターンで、ゲート電極の線幅が
決定されていたことから、コントロールゲート相互間方
向のメモリセルサイズは、露光に用いるビームの種類な
どにより決定される最小加工ルールの二倍以下に縮小す
ることはできなかった。
【０００６】なお、１９９０年「ＩＥＥＥ」発行の「Ｉ
ＥＤＭ ９０」の第１０３頁〜第１０６頁に示すよう
に、フォトリソグラフィ工程を二回行い、メモリセルサ
イズを小さくするヘテロマスク法も開発されているが、
この方法では、プロセス工程が増大するという課題を有
していた。
ＥＤＭ ９０」の第１０３頁〜第１０６頁に示すよう
に、フォトリソグラフィ工程を二回行い、メモリセルサ
イズを小さくするヘテロマスク法も開発されているが、
この方法では、プロセス工程が増大するという課題を有
していた。
【０００７】本発明は、このような実状に鑑みてなさ
れ、プロセス工程を増大させることなく、メモリセルサ
イズを小さくすることが可能であり、特にＮＡＮＤ型Ｅ
2 ＰＲＯＭに適用して好適な不揮発性半導体メモリ装置
の製造方法を提供することを目的とする。
れ、プロセス工程を増大させることなく、メモリセルサ
イズを小さくすることが可能であり、特にＮＡＮＤ型Ｅ
2 ＰＲＯＭに適用して好適な不揮発性半導体メモリ装置
の製造方法を提供することを目的とする。
【０００８】
【課題を解決するための手段】上記目的を達成するため
に、本発明の不揮発性半導体メモリ装置の製造方法は、
所定のパターンの透過光位相反転部分を有する位相シフ
タ付きフォトマスクを用いて露光を行い、透過光位相反
転部分とその他の部分との境界部に相当する微細パター
ンで、薄膜層を加工し、微細間隔のゲート電極を形成す
ることを特徴とする。
に、本発明の不揮発性半導体メモリ装置の製造方法は、
所定のパターンの透過光位相反転部分を有する位相シフ
タ付きフォトマスクを用いて露光を行い、透過光位相反
転部分とその他の部分との境界部に相当する微細パター
ンで、薄膜層を加工し、微細間隔のゲート電極を形成す
ることを特徴とする。
【０００９】上記ゲート電極により形成されるＭＯＳ型
メモリセルは、たとえば複数のメモリセル毎に直列に接
続されるＮＡＮＤ型メモリセルである。ＭＯＳ型メモリ
セルは、フローティングゲートを有するＥ2 ＰＲＯＭ用
メモリセルで構成されても良い。
メモリセルは、たとえば複数のメモリセル毎に直列に接
続されるＮＡＮＤ型メモリセルである。ＭＯＳ型メモリ
セルは、フローティングゲートを有するＥ2 ＰＲＯＭ用
メモリセルで構成されても良い。
【００１０】
【作用】本発明の不揮発性半導体メモリ装置の製造方法
では、所定のパターンの透過光位相反転部分を有する位
相シフタ付きフォトマスクを用いて露光を行い、透過光
位相反転部分とその他の部分との境界部に相当する微細
パターンで、メモリセルを構成するゲート電極と成る導
電薄膜層を加工する。そのため、メモリセルのセルサイ
ズは、最小加工ルールの二倍以下にすることが可能にな
り、従来に比較して約１／２にすることも可能である。
特に、ＮＡＮＤ型のメモリセルでは、各メモリセルの不
純物拡散層毎にコンタクトを取る必要がないことから、
微細化によりコンタクトが困難になるおそれもないので
都合が良い。
では、所定のパターンの透過光位相反転部分を有する位
相シフタ付きフォトマスクを用いて露光を行い、透過光
位相反転部分とその他の部分との境界部に相当する微細
パターンで、メモリセルを構成するゲート電極と成る導
電薄膜層を加工する。そのため、メモリセルのセルサイ
ズは、最小加工ルールの二倍以下にすることが可能にな
り、従来に比較して約１／２にすることも可能である。
特に、ＮＡＮＤ型のメモリセルでは、各メモリセルの不
純物拡散層毎にコンタクトを取る必要がないことから、
微細化によりコンタクトが困難になるおそれもないので
都合が良い。
【００１１】
【実施例】以下、本発明の一実施例に係る不揮発性半導
体メモリ装置について、図面を参照しつつ詳細に説明す
る。図１は本発明の一実施例に係るＮＡＮＤ型Ｅ2 ＰＲ
ＯＭの要部断面図、図２は図１に示すＮＡＮＤ型Ｅ2 Ｐ
ＲＯＭの要部平面図、図３はＮＡＮＤ型Ｅ2 ＰＲＯＭの
等価回路図、図４は本発明の一実施例で用いるフォトマ
スク要部平面図、図５は図４に示すフォトマスクを用い
た露光の作用を示す概略図である。
体メモリ装置について、図面を参照しつつ詳細に説明す
る。図１は本発明の一実施例に係るＮＡＮＤ型Ｅ2 ＰＲ
ＯＭの要部断面図、図２は図１に示すＮＡＮＤ型Ｅ2 Ｐ
ＲＯＭの要部平面図、図３はＮＡＮＤ型Ｅ2 ＰＲＯＭの
等価回路図、図４は本発明の一実施例で用いるフォトマ
スク要部平面図、図５は図４に示すフォトマスクを用い
た露光の作用を示す概略図である。
【００１２】本発明に係る不揮発性半導体メモリ装置の
製造方法は、マスクＲＯＭ、ＥＰＲＯＭ、Ｅ2 ＰＲＯＭ
などの不揮発性半導体メモリ装置の製造方法に対してす
べて適用できるが、ＮＡＮＤ型Ｅ2 ＰＲＯＭの製造方法
として、特に好ましく用いられる。
製造方法は、マスクＲＯＭ、ＥＰＲＯＭ、Ｅ2 ＰＲＯＭ
などの不揮発性半導体メモリ装置の製造方法に対してす
べて適用できるが、ＮＡＮＤ型Ｅ2 ＰＲＯＭの製造方法
として、特に好ましく用いられる。
【００１３】ＮＡＮＤ型Ｅ2 ＰＲＯＭを製造するには、
図１に示すように、たとえばＮ型単結晶シリコン基板で
構成された半導体基板２の表面に、Ｐ型不純物拡散領域
であるＰウェル４を、不純物のイオン注入法などで形成
し、そのＰウェル４の表面に、フローティングゲートを
有するＭＯＳトランジスタから成るメモリセルをアレイ
状に形成する。具体的には、Ｐウェル４が形成された半
導体基板２の表面に、まず、ＬＯＣＯＳ法などで素子分
離領域を形成した後、酸化シリコン膜などで構成される
ゲート絶縁層６を熱酸化法などで成膜する。熱酸化の条
件は、たとえば８５０〜１０００℃程度のウェット酸化
である。ゲート絶縁層６の膜厚は、特に限定されない
が、たとえば２０〜３０ｎｍ程度である。
図１に示すように、たとえばＮ型単結晶シリコン基板で
構成された半導体基板２の表面に、Ｐ型不純物拡散領域
であるＰウェル４を、不純物のイオン注入法などで形成
し、そのＰウェル４の表面に、フローティングゲートを
有するＭＯＳトランジスタから成るメモリセルをアレイ
状に形成する。具体的には、Ｐウェル４が形成された半
導体基板２の表面に、まず、ＬＯＣＯＳ法などで素子分
離領域を形成した後、酸化シリコン膜などで構成される
ゲート絶縁層６を熱酸化法などで成膜する。熱酸化の条
件は、たとえば８５０〜１０００℃程度のウェット酸化
である。ゲート絶縁層６の膜厚は、特に限定されない
が、たとえば２０〜３０ｎｍ程度である。
【００１４】次に、ゲート絶縁層６の上にフローティン
グゲート８と成る第１導電層をＣＶＤ法で成膜する。第
１導電層は、たとえばＣＶＤ法で成膜されるポリシリコ
ン膜で構成される。この第１導電層の膜厚も特に限定さ
れないが、たとえば１００〜３００ｎｍ、好ましくは２
５０ｎｍ程度である。この第１導電層の導電性を高める
ために、この第１導電層には、リンなどの不純物が導入
される。リンの導入方法としては、リンプレデポジショ
ン法などが用いられ、ＰＯＣｌ3 のガスを用いて、約８
００〜１０００℃程度の温度で２０〜６０分拡散させ
る。次に、この第１導電層をストライプ状にフォトリソ
グラフィ加工した後、その上に、中間絶縁層１０を成膜
する。中間絶縁層は、たとえばＯＮＯ積層膜（酸化シリ
コン膜、窒化シリコン膜、および酸化シリコン膜の積層
膜）などで構成される。
グゲート８と成る第１導電層をＣＶＤ法で成膜する。第
１導電層は、たとえばＣＶＤ法で成膜されるポリシリコ
ン膜で構成される。この第１導電層の膜厚も特に限定さ
れないが、たとえば１００〜３００ｎｍ、好ましくは２
５０ｎｍ程度である。この第１導電層の導電性を高める
ために、この第１導電層には、リンなどの不純物が導入
される。リンの導入方法としては、リンプレデポジショ
ン法などが用いられ、ＰＯＣｌ3 のガスを用いて、約８
００〜１０００℃程度の温度で２０〜６０分拡散させ
る。次に、この第１導電層をストライプ状にフォトリソ
グラフィ加工した後、その上に、中間絶縁層１０を成膜
する。中間絶縁層は、たとえばＯＮＯ積層膜（酸化シリ
コン膜、窒化シリコン膜、および酸化シリコン膜の積層
膜）などで構成される。
【００１５】中間絶縁層１０の膜厚は、特に限定されな
いが、たとえば３０ｎｍ程度である。中間絶縁膜１０を
ＯＮＯ膜とした場合には、下層の酸化膜が熱酸化法など
で約１０〜２０ｎｍ形成され、中間の窒化シリコン膜が
ＣＶＤ法で約８〜１４ｎｍ程度形成され、上層の酸化膜
がＣＶＤ法で２０〜３０ｎｍ程度形成される。
いが、たとえば３０ｎｍ程度である。中間絶縁膜１０を
ＯＮＯ膜とした場合には、下層の酸化膜が熱酸化法など
で約１０〜２０ｎｍ形成され、中間の窒化シリコン膜が
ＣＶＤ法で約８〜１４ｎｍ程度形成され、上層の酸化膜
がＣＶＤ法で２０〜３０ｎｍ程度形成される。
【００１６】次に、中間絶縁層１０の表面に、コントロ
ールゲート１２と成る約３００ｎｍ程度の膜厚のポリシ
リコン膜などで構成される第２導電層をＣＶＤ法で成膜
する。この第２導電層１２に対しても、低抵抗化を図る
ために、第１導電層の場合と同様にしてリンなどの不純
物が導入される。なお、コントロールゲート１２をポリ
サイド構造とする場合には、ポリシリコン膜を１００ｎ
ｍ程度成膜した後、その上にタングステンシリサイドな
どの金属シリサイド膜を約１５０ｎｍ程度ＣＶＤ法など
で成膜して第２導電層を得る。
ールゲート１２と成る約３００ｎｍ程度の膜厚のポリシ
リコン膜などで構成される第２導電層をＣＶＤ法で成膜
する。この第２導電層１２に対しても、低抵抗化を図る
ために、第１導電層の場合と同様にしてリンなどの不純
物が導入される。なお、コントロールゲート１２をポリ
サイド構造とする場合には、ポリシリコン膜を１００ｎ
ｍ程度成膜した後、その上にタングステンシリサイドな
どの金属シリサイド膜を約１５０ｎｍ程度ＣＶＤ法など
で成膜して第２導電層を得る。
【００１７】そして、この第２導電層、中間絶縁層１０
および第１導電層を、前記第１導電層のストライプ状加
工に対して略垂直方向のストライプ状に、順次フォトリ
ソグラフィ加工し、所定パターンのコントロールゲート
１２およびフローティングゲート８を得る。その後、半
導体基板２の表面に、ゲート電極１２に対して自己整合
的に、ソース・ドレイン領域となる不純物拡散層１８を
形成すれば、各メモリセル１４毎にフローティングゲー
トを有するＮＡＮＤ型Ｅ2 ＰＲＯＭが得られる。
および第１導電層を、前記第１導電層のストライプ状加
工に対して略垂直方向のストライプ状に、順次フォトリ
ソグラフィ加工し、所定パターンのコントロールゲート
１２およびフローティングゲート８を得る。その後、半
導体基板２の表面に、ゲート電極１２に対して自己整合
的に、ソース・ドレイン領域となる不純物拡散層１８を
形成すれば、各メモリセル１４毎にフローティングゲー
トを有するＮＡＮＤ型Ｅ2 ＰＲＯＭが得られる。
【００１８】ソース・ドレイン領域となる不純物拡散層
１８をゲートに対して自己整合的に形成するためには、
イオン注入およびアニール処理を行う。イオン注入時に
用いる不純物は、半導体基板２のＰウェル４に対して反
対極性の導電型の不純物であり、この実施例の場合に
は、Ｐウェル４であるため、たとえばＡｓやＰなどのＮ
型の不純物である。そのイオン注入時のエネルギーは、
特に限定されないが、Ａｓであれば約３００〜５００Ｋ
ｅＶのエネルギーで、Ｐであれば約１００〜２００Ｋｅ
Ｖのエネルギーでイオン注入を行う。ドーズ量は特に限
定されないが、たとえば約３×１０15ｃｍ-2である。
１８をゲートに対して自己整合的に形成するためには、
イオン注入およびアニール処理を行う。イオン注入時に
用いる不純物は、半導体基板２のＰウェル４に対して反
対極性の導電型の不純物であり、この実施例の場合に
は、Ｐウェル４であるため、たとえばＡｓやＰなどのＮ
型の不純物である。そのイオン注入時のエネルギーは、
特に限定されないが、Ａｓであれば約３００〜５００Ｋ
ｅＶのエネルギーで、Ｐであれば約１００〜２００Ｋｅ
Ｖのエネルギーでイオン注入を行う。ドーズ量は特に限
定されないが、たとえば約３×１０15ｃｍ-2である。
【００１９】なお、ＮＡＮＤ型Ｅ2 ＰＲＯＭでは、複数
のメモリセル１４が直列に接続され、その両側に、選択
トランジスタ１６，１６が形成される。選択トランジス
タ１６では、記憶用電荷の蓄積を行なうフローティング
ゲートが不要なので、コントロールゲート１２とフロー
ティングゲート８とがコンタクトホールなどを通じて接
続してある。また、コントロールゲート１２の表面に
は、図１に示すように、層間絶縁層２０が成膜され、そ
の層間絶縁層２０の上に、ビット線となるアルミニウム
などの金属配線層２２が所定のパターンで積層される。
金属配線層２２は、コンタクトホール２４を通して、選
択トランジスタ１６のドレイン領域となる不純物拡散層
１８ａに対して接続される。このような製造プロセスで
作成されるＮＡＮＤ型Ｅ2 ＰＲＯＭの等価回路図を図３
に示す。
のメモリセル１４が直列に接続され、その両側に、選択
トランジスタ１６，１６が形成される。選択トランジス
タ１６では、記憶用電荷の蓄積を行なうフローティング
ゲートが不要なので、コントロールゲート１２とフロー
ティングゲート８とがコンタクトホールなどを通じて接
続してある。また、コントロールゲート１２の表面に
は、図１に示すように、層間絶縁層２０が成膜され、そ
の層間絶縁層２０の上に、ビット線となるアルミニウム
などの金属配線層２２が所定のパターンで積層される。
金属配線層２２は、コンタクトホール２４を通して、選
択トランジスタ１６のドレイン領域となる不純物拡散層
１８ａに対して接続される。このような製造プロセスで
作成されるＮＡＮＤ型Ｅ2 ＰＲＯＭの等価回路図を図３
に示す。
【００２０】本実施例では、フローティングゲート８お
よびコントロールゲート１２を所定のパターンに形成す
るためのフォトリソグラフィ加工時において、図４，５
に示す位相シフタ付フォトマスク３０を用いている。図
４，５に示すように、本実施例の位相シフタ付フォトマ
スク３０は、フォトマスクを構成する透明板の表面に、
ゲート電極をパターン加工するためのストライプ状パタ
ーンで、透過光位相反転部分３２が形成してある。スト
ライプパターンの透過光位相反転部分３２の両端部に
は、周辺回路部分をマスクする遮蔽パターン３４がクロ
ム層で形成してある。
よびコントロールゲート１２を所定のパターンに形成す
るためのフォトリソグラフィ加工時において、図４，５
に示す位相シフタ付フォトマスク３０を用いている。図
４，５に示すように、本実施例の位相シフタ付フォトマ
スク３０は、フォトマスクを構成する透明板の表面に、
ゲート電極をパターン加工するためのストライプ状パタ
ーンで、透過光位相反転部分３２が形成してある。スト
ライプパターンの透過光位相反転部分３２の両端部に
は、周辺回路部分をマスクする遮蔽パターン３４がクロ
ム層で形成してある。
【００２１】各透過光位相反転部分３２は、図５（Ａ）
に示すように、フォトマスク５０を構成する透明板３１
に対し、所定のパターンで板厚変化部分を形成すること
により形成することができる。透過光位相反転部分３２
である板厚変化部分は、石英などで構成される透明板３
１に対して、酸化シリコン膜をＣＶＤ法あるいはスパッ
タリング法などで所定のパターンに成膜することで形成
することができる。あるいは、エッチング法などにより
透明板３１の表面に、所定のパターンで板厚変化部分を
形成することで、透過光位相反転部分３２を形成するこ
ともできる。
に示すように、フォトマスク５０を構成する透明板３１
に対し、所定のパターンで板厚変化部分を形成すること
により形成することができる。透過光位相反転部分３２
である板厚変化部分は、石英などで構成される透明板３
１に対して、酸化シリコン膜をＣＶＤ法あるいはスパッ
タリング法などで所定のパターンに成膜することで形成
することができる。あるいは、エッチング法などにより
透明板３１の表面に、所定のパターンで板厚変化部分を
形成することで、透過光位相反転部分３２を形成するこ
ともできる。
【００２２】各透過光位相反転部分３２の線幅Ａおよび
線間隔Ｂは、最終的に得られるメモリセル１４のセルサ
イズＳに相当し（Ａ＝Ｂ＝Ｓ）、たとえば０．７５μｍ
以下にすることができる。この透過光位相反転部分３２
をストライプ状に有するフォトマスク３０を用いて露光
を行なえば、図５（Ｂ）に示すように、透過光位相反転
部分３２と、そうでない部分とで、透過光の位相が１８
０度反転する。図５（Ｃ）に示すように、透過光位相反
転部分３２とその他の部分との境界部（エッジ部）で、
光の干渉などの作用が生じ、光の強度は最小の極値をと
る。その結果、図５（Ｄ）に示すように、レジスト膜３
６として、ネガ型レジスト感光膜を採用した場合には、
エッジ部に相当する部分で、最小加工ルールより細かい
スペースで、レジスト膜をパターン加工することが可能
になる。
線間隔Ｂは、最終的に得られるメモリセル１４のセルサ
イズＳに相当し（Ａ＝Ｂ＝Ｓ）、たとえば０．７５μｍ
以下にすることができる。この透過光位相反転部分３２
をストライプ状に有するフォトマスク３０を用いて露光
を行なえば、図５（Ｂ）に示すように、透過光位相反転
部分３２と、そうでない部分とで、透過光の位相が１８
０度反転する。図５（Ｃ）に示すように、透過光位相反
転部分３２とその他の部分との境界部（エッジ部）で、
光の干渉などの作用が生じ、光の強度は最小の極値をと
る。その結果、図５（Ｄ）に示すように、レジスト膜３
６として、ネガ型レジスト感光膜を採用した場合には、
エッジ部に相当する部分で、最小加工ルールより細かい
スペースで、レジスト膜をパターン加工することが可能
になる。
【００２３】したがって、このレジスト膜３６を用い
て、図１，２に示すコントロールゲート１２のパターン
加工を行なえば、メモリセルサイズＳは、最小加工ルー
ルの二倍（従来では、これが限界であった）よりも小さ
くすることができる。たとえば従来に比較すれば、メモ
リセルサイズＳは、約１／２とすることもできる。
て、図１，２に示すコントロールゲート１２のパターン
加工を行なえば、メモリセルサイズＳは、最小加工ルー
ルの二倍（従来では、これが限界であった）よりも小さ
くすることができる。たとえば従来に比較すれば、メモ
リセルサイズＳは、約１／２とすることもできる。
【００２４】特に、ＮＡＮＤ型のメモリセルでは、各メ
モリセル１４の不純物拡散層１８毎にコンタクトを取る
必要がないことから、微細化によりコンタクトが困難に
なるおそれもないので都合が良い。なお、本発明は、上
述した実施例に限定されるものではなく、本発明の範囲
内で種々に改変することができる。
モリセル１４の不純物拡散層１８毎にコンタクトを取る
必要がないことから、微細化によりコンタクトが困難に
なるおそれもないので都合が良い。なお、本発明は、上
述した実施例に限定されるものではなく、本発明の範囲
内で種々に改変することができる。
【００２５】
【発明の効果】以上説明してきたように、本発明によれ
ば、所定のパターンの透過光位相反転部分を有する位相
シフタ付きフォトマスクを用いて露光を行い、透過光位
相反転部分とその他の部分との境界部に相当する微細パ
ターンで、メモリセルを構成するゲート電極と成る導電
薄膜層を加工する。そのため、メモリセルのセルサイズ
は、最小加工ルールの二倍以下にすることが可能にな
り、従来に比較して約１／２にすることも可能である。
特に、ＮＡＮＤ型のメモリセルでは、各メモリセルの不
純物拡散層毎にコンタクトを取る必要がないことから、
微細化によりコンタクトが困難になるおそれもないので
都合が良い。本発明の方法は、ＮＡＮＤ型Ｅ 2 ＰＲＯＭ
の微細化ないし高集積化に特に適している。
ば、所定のパターンの透過光位相反転部分を有する位相
シフタ付きフォトマスクを用いて露光を行い、透過光位
相反転部分とその他の部分との境界部に相当する微細パ
ターンで、メモリセルを構成するゲート電極と成る導電
薄膜層を加工する。そのため、メモリセルのセルサイズ
は、最小加工ルールの二倍以下にすることが可能にな
り、従来に比較して約１／２にすることも可能である。
特に、ＮＡＮＤ型のメモリセルでは、各メモリセルの不
純物拡散層毎にコンタクトを取る必要がないことから、
微細化によりコンタクトが困難になるおそれもないので
都合が良い。本発明の方法は、ＮＡＮＤ型Ｅ 2 ＰＲＯＭ
の微細化ないし高集積化に特に適している。
【図１】本発明の一実施例に係るＮＡＮＤ型Ｅ2 ＰＲＯ
Ｍの要部断面図である。
Ｍの要部断面図である。
【図２】図１に示すＮＡＮＤ型Ｅ2 ＰＲＯＭの要部平面
図である。
図である。
【図３】ＮＡＮＤ型Ｅ2 ＰＲＯＭの等価回路図である。
【図４】本発明の一実施例で用いるフォトマスク要部平
面図である。
面図である。
【図５】図４に示すフォトマスクを用いた露光の作用を
示す概略図である。
示す概略図である。
２… 半導体基板 ４… Ｐウェル ６… ゲート絶縁層 ８… フローティングゲート １０… 中間絶縁層 １２… コントロールゲート １４… メモリセル １６… 選択トランジスタ ３０… フォトマスク ３２… 透過光位相反転部分
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.5 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 27/115
Claims (3)
- 【請求項１】 所定のパターンの透過光位相反転部分を
有する位相シフタ付きフォトマスクを用いて露光を行
い、透過光位相反転部分とその他の部分との境界部に相
当する微細パターンで、薄膜層を加工し、微細間隔のゲ
ート電極を形成することを特徴とする不揮発性半導体メ
モリ装置の製造方法。 - 【請求項２】 上記ゲート電極により形成されるＭＯＳ
型メモリセルが、複数のメモリセル毎に直列に接続され
るＮＡＮＤ型メモリセルである請求項１に記載の不揮発
性半導体メモリ装置の製造方法。 - 【請求項３】 上記ＭＯＳ型メモリセルが、フローティ
ングゲートを有するＥ2 ＰＲＯＭ用メモリセルである請
求項２に記載の不揮発性半導体メモリ装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3323893A JP3289363B2 (ja) | 1993-02-23 | 1993-02-23 | 不揮発性半導体メモリ装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3323893A JP3289363B2 (ja) | 1993-02-23 | 1993-02-23 | 不揮発性半導体メモリ装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH06252410A true JPH06252410A (ja) | 1994-09-09 |
| JP3289363B2 JP3289363B2 (ja) | 2002-06-04 |
Family
ID=12380890
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3323893A Expired - Fee Related JP3289363B2 (ja) | 1993-02-23 | 1993-02-23 | 不揮発性半導体メモリ装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3289363B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002055364A (ja) * | 2000-05-31 | 2002-02-20 | Hynix Semiconductor Inc | 薄膜トランジスタ液晶表示装置製造用フォトマスク |
| US7842557B2 (en) | 2005-12-01 | 2010-11-30 | Kabushiki Kaisha Toshiba | Nonvolatile storage device and method of manufacturing the same, and storage device and method of manufacturing the same |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01282873A (ja) * | 1988-05-10 | 1989-11-14 | Toshiba Corp | 不揮発性半導体メモリ装置 |
| JPH0222865A (ja) * | 1988-07-11 | 1990-01-25 | Mitsubishi Electric Corp | 半導体記憶装置 |
| JPH04218046A (ja) * | 1990-06-21 | 1992-08-07 | Matsushita Electron Corp | ホトマスク及びその製造方法 |
-
1993
- 1993-02-23 JP JP3323893A patent/JP3289363B2/ja not_active Expired - Fee Related
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01282873A (ja) * | 1988-05-10 | 1989-11-14 | Toshiba Corp | 不揮発性半導体メモリ装置 |
| JPH0222865A (ja) * | 1988-07-11 | 1990-01-25 | Mitsubishi Electric Corp | 半導体記憶装置 |
| JPH04218046A (ja) * | 1990-06-21 | 1992-08-07 | Matsushita Electron Corp | ホトマスク及びその製造方法 |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002055364A (ja) * | 2000-05-31 | 2002-02-20 | Hynix Semiconductor Inc | 薄膜トランジスタ液晶表示装置製造用フォトマスク |
| US7842557B2 (en) | 2005-12-01 | 2010-11-30 | Kabushiki Kaisha Toshiba | Nonvolatile storage device and method of manufacturing the same, and storage device and method of manufacturing the same |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3289363B2 (ja) | 2002-06-04 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |