JP2003289110A - 半導体集積回路 - Google Patents

Abstract

(57)【要約】 【課題】配線同士の交差によるクロストークを防止し、
回路特性を向上した半導体集積回路を提供する。 【解決手段】差動アンプ１の中心線に対して線対称な位
置に、各々のエミッタフォロワ回路２２，２３をそれぞ
れ配置させることで、従来のように配線同士が交差する
領域が無くなり、回路ブロック内の配線及び接地ライン
Ｖssを１層メタル配線３で結線させることができる。こ
れにより、配線同士の交差によるクロストークの問題を
解消できる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体集積回路に
関し、更に言えば、対称性を確保することで特性向上を
図る回路構成技術に関するものである。

【０００２】

【従来の技術】以下、従来の半導体集積回路における回
路構成について図面を参照しながら説明する。尚、バイ
ポーラリニア集積回路において多用される差動アンプを
例にして説明する。

【０００３】図６（ａ）に示すように、当該差動アンプ
１１は、第１のトランジスタＱ11と第２のトランジスタ
Ｑ12のエミッタを共通にして定電流トランジスタＱ13に
接続し、各トランジスタＱ11，Ｑ12の各コレクタを各々
負荷抵抗Ｒ11，Ｒ12を介して電源電位Ｖccに接続した構
成を基本構造としている。

【０００４】入力端子である各トランジスタＱ11，Ｑ12
のベース間に印加される信号（Ｖin1，Ｖin2）の差を増
幅して、当該トランジスタＱ11，Ｑ12のコレクタから出
力信号（Ｖout1，Ｖout2）を取り出すことにより、各ト
ランジスタの変動要因を相殺してその出力に影響を出さ
ないようにすることが可能である。

【０００５】このような差動アンプ１１は、各素子のバ
ランスが崩れると出力の中点電位がシフトし、所望の回
路特性が得られなくなるので、トランジスタＱ11，Ｑ12
の特性のペア性及び負荷抵抗Ｒ11，Ｒ12の特性のペア性
が得られるように注意が払われていた。ここでペア性と
は、ペアを成す素子の特性に同一性があることをいう。

【０００６】

【発明が解決しようとする課題】しかしながら、上記回
路構成において、一対のトランジスタＱ11，Ｑ12の特性
のペア性及び一対の負荷抵抗Ｒ11，Ｒ12の特性のペア性
が揃うように十分に注意が払われているにも係わらず、
回路パターンをレイアウトする際に、回路設計図に従っ
て、例えば紙面の左から右に（あるいは、右から左に）
沿って、順を追って各半導体素子を配置させて、所望の
回路を構成した場合に、以下の問題があった。

【０００７】即ち、図６（ａ）の回路構成図に示すよう
に、前記差動アンプ１１の一対の差動出力端子に接続さ
れるエミッタフォロワ回路４２，４３が、差動アンプ１
１の中心線に対して紙面片側（右側）に集中して配置さ
れていた。ここでエミッタフォロワ回路４２は、トラン
ジスタＱ１４、定電流トランジスタＱ１６、定電流トラ
ンジスタＱ１６のエミッタ抵抗Ｒ１３から構成される。
またエミッタフォロワ回路４３は、トランジスタＱ１
５、定電流トランジスタＱ１７、定電流トランジスタＱ
１７のエミッタ抵抗Ｒ１４から構成される。

【０００８】そのため、当該差動アンプ１１から成る半
導体集積回路のペア性が崩れ、回路ブロック間を相互配
線接続する際に、インピーダンスのオフセットが発生
し、回路特性の劣化を引き起こすおそれがあった。

【０００９】更には、上述したように前記差動アンプ１
１の各出力段に接続されるエミッタフォロワ回路４２，
４３が、差動アンプ１１の中心位置に対して紙面片側
（右側）に集中して配置されているため、図６（ｂ）に
示すように、例えばトランジスタＱ11のコレクタからエ
ミッタフォロワ回路４２のトランジスタＱ１４のベース
に入力させるための配線１２が、抵抗Ｒ12とトランジス
タＱ12のコレクタとを接続させるための配線１３と交差
し、また同様にトランジスタＱ12のコレクタからエミッ
タフォロワ回路４３のトランジスタＱ１５のベースに入
力させるための配線１４が、エミッタフォロワ回路４２
のトランジスタＱ１４のエミッタとトランジスタＱ16の
コレクタとを接続させるための配線１５と交差すること
になり、前記配線１２，１４と当該配線１３，１５とを
別の階層で構成する必要があった（上記構成では、配線
１３，１５を１層配線で構成し、配線１２，１４を２層
配線で構成している。）。このように配線が交差する
と、信号クロストークにより高周波特性が悪化する。し
かも、前記配線１２，１４とは配線長が異なるため、ペ
ア性が崩れてしまうことになる。そのため、回路ブロッ
ク間を相互配線接続した際に、インピーダンスによるオ
フセットの影響を受け、所望の回路特性が得られないこ
とがあった。

【００１０】

【課題を解決するための手段】そこで本発明は、複数の
半導体素子を含む回路ブロックを有し、前記複数の半導
体素子が前記回路ブロックの中心線に対して線対称に配
置されていることを特徴とするものである。かかる構成
によれば、配線同士のクロスする領域を無くし、クロス
トークのない良好な回路特性を得ることができる。

【００１１】

【発明の実施の形態】本発明の半導体集積回路に係る一
実施形態について図面を参照しながら説明する。以下で
は、バイポーラリニア集積回路において多用される差動
アンプ１を例にして説明する。

【００１２】図１において、１はバイポーラトランジス
タから成る回路ブロック（本実施形態では、差動アン
プ）で、その一対の差動出力端子に一対のエミッタフォ
ロワ回路２２，２３が接続されている。ここで、各エミ
ッタフォロワ回路２２，２３が、当該回路ブロックの中
心線に対して線対称な位置と成るように配置されてい
る。

【００１３】これにより、従来の（図６に示す）ように
差動アンプ１１の一対の差動出力端子に接続された各エ
ミッタフォロワ回路４２，４３が当該差動アンプの中心
線から左右非対称な位置に配置された構成のものに比し
て、そのペア性が向上する。したがって、差動アンプの
ようにその信号にペア性を持たせたい回路構成に本発明
を適用した場合に、半導体集積回路の特性向上が図れ
る。尚、差動アンプ以外にも、例えばフィルタ等のよう
な回路あっても良く、その回路の一対の出力に、一対の
エミッタフォロワ回路が接続されて成る回路構成を有す
る半導体集積回路に適用可能である。

【００１４】図１の回路構成図に示すように、当該差動
アンプ１は、第１のトランジスタＱ1と第２のトランジ
スタＱ2のエミッタを共通にして定電流トランジスタＱ3
に接続し、各トランジスタＱ1，Ｑ2の各コレクタを各々
負荷抵抗Ｒ1，Ｒ2を介して電源電位Ｖccに接続されてい
る。

【００１５】また、入力端子である各トランジスタＱ
1，Ｑ2のベース間に印加される信号（Ｖin1，Ｖin2）の
差を増幅して、当該トランジスタＱ1，Ｑ2のコレクタか
ら出力信号（Ｖout1，Ｖout2）を取り出すことにより、
各トランジスタの変動要因を相殺してその出力に影響を
出さないようにすることが可能である。

【００１６】そして、差動アンプ1の出力に接続される
各々のエミッタフォロワ回路２２，２３が、差動アンプ
１の中心線に対して線対称な位置にそれぞれ配置されて
いる。ここで、エミッタフォロワ回路２２は、トランジ
スタＱ１のコレクタがベースに接続されたトランジスタ
Ｑ４と、トランジスタＱ４に定電流を供給する定電流ト
ランジスタＱ６と、この定電流トランジスタＱ６のエミ
ッタ抵抗Ｒ３から構成されている。また、エミッタフォ
ロワ回路２３は、同様にトランジスタＱ２のコレクタが
ベースに接続されたトランジスタＱ５と、トランジスタ
Ｑ５に定電流を供給する定電流トランジスタＱ７と、こ
の定電流トランジスタＱ７のエミッタ抵抗Ｒ４から構成
されている。

【００１７】このように本発明では、差動アンプ１の中
心線に対して線対称な位置に、各々のエミッタフォロワ
回路２２，２３をそれぞれ配置させることで、従来の
（図６に示す）ように配線同士が交差する領域が無くな
るため、図２のレイアウト図に示すように回路ブロック
内の配線及び接地ラインＶssを１層メタル配線３で結線
させることができる。これにより、配線同士の交差によ
るクロストークの問題を解消できる。また差動アンプ1
とエミッタフォロワ回路との間の配線６、７の長さも等
しくできる。そして、回路ブロック間の信号配線は２層
メタル配線４で構成し、Ｖcc電源線として３層メタル配
線５を割り当てることができ、このような階層構造を有
する半導体集積回路のレイアウト方法を構築する上で、
より高精度な半導体集積回路を実現できる。

【００１８】次に、本発明の第２の実施形態について図
面を参照しながら説明する。

【００１９】ここで、第２の実施形態は、いわゆるダブ
ル差動アンプと呼ばれるギルバートセルに本発明を適用
した実施形態について説明する。

【００２０】図３及び図４は、ダブル差動アンプ２の回
路構成図及びレイアウト図で、本実施形態では２段のダ
ブル差動アンプ２から構成されている。即ち、図３に示
すように１段目のダブル差動アンプ２の出力信号（Ｖou
t１，Ｖout2）が次段である２段目のダブル差動アンプ
２の入力信号（入力段トランジスタＱ6AのベースにＶin
3，入力段トランジスタＱ6BのベースにＶin4）となり、
両者が連続して構成され、２段目のダブル差動アンプ２
からは出力信号（Ｖout3，Ｖout4）が出力される。尚、
重複した説明を避けるため、同等の構成については同符
号を付し、その説明は省略する。

【００２１】図３において、第１のトランジスタＱ1Aと
第２のトランジスタＱ2Aのエミッタを共通にして入力段
トランジスタＱ6Aのコレクタが接続され、第３のトラン
ジスタＱ1Bと第４のトランジスタＱ2Bのエミッタを共通
にして入力段トランジスタＱ6Bのコレクタが接続され、
当該各入力段トランジスタＱ6A，Ｑ6Bのエミッタを共通
にして定電流トランジスタＱ3に接続し、各トランジス
タＱ2A，Ｑ1Bの各コレクタを各々負荷抵抗Ｒ1A，Ｒ2Aを
介して電源電位Ｖccに接続した構成を基本構造としてい
る。尚、前記各トランジスタＱ1A，Ｑ2A，Ｑ1B，Ｑ2Bの
各コレクタを各々負荷抵抗を介して電源電位Vccに接続
する構成としても構わない。

【００２２】入力端子からの入力信号（Ｖin1，Ｖin2）
である各トランジスタＱ6A，Ｑ6Bのベース間に印加され
る信号の差を増幅して、各トランジスタＱ2A，Ｑ1Bのコ
レクタから、トランジスタＱ4A、Ｑ5Aを通して出力信号
（Ｖout1，Ｖout2）を取り出すことにより、各トランジ
スタの変動要因を相殺してその出力に影響を出さないよ
うにすることが可能である。

【００２３】そして、その差動出力端子に接続される各
々のエミッタフォロワ回路３１，３２が、当該ダブル差
動アンプ２の中心線（不図示）に対して線対称な位置に
それぞれ配置されて、本発明の半導体集積回路が構成さ
れている。ここでエミッタフォロワ回路３１は、トラン
ジスタＱ2Aのコレクタがベースに接続されたトランジス
タＱ4Aと、トランジスタＱ4Aに定電流を供給する定電流
トランジスタＱ７と、定電流トランジスタＱ７のエミッ
タ抵抗Ｒ９から構成されている。エミッタフォロワ回路
３２は、同様にトランジスタＱ1Bのコレクタにベースが
接続されたトランジスタＱ5Aと、トランジスタＱ5Aに定
電流を供給する定電流トランジスタＱ８と、定電流トラ
ンジスタＱ８のエミッタ抵抗Ｒ１０から構成されてい
る。

【００２４】このように上記構成のダブル差動アンプ２
では、その中心線に対して線対称な位置に、複数の出力
段に接続される各々のエミッタフォロワ回路３１，３２
をそれぞれ配置させることで、その回路構成のペア性が
向上するため、当該ダブル差動アンプのようにその信号
にペア性を持たせたい回路構成に適用した場合に、半導
体集積回路の特性向上が図れる。

【００２５】また、抵抗Ｒ5，Ｒ6，Ｒ7，Ｒ8はトリミン
グ用で、当該トリミング用の抵抗素子も、差動アンプ２
の中心線に対して線対称の位置に配置しておく。これに
より、当該トリミング用の抵抗素子を使用する際にも、
ペア性を維持できるため、回路特性が崩れることがな
い。

【００２６】このように本発明では、ダブル差動アンプ
２の中心線に対して線対称な位置に、差動出力端子に接
続される各々のエミッタフォロワ回路３１，３２をそれ
ぞれ配置させることで、図４のレイアウト図に示すよう
に回路ブロック内の配線を１層メタル配線３で結線させ
ることができる。そして、回路ブロック間の信号配線は
２層メタル配線４で構成し、Ｖcc電源線として３層メタ
ル配線５を割り当てることができ、階層構造を有する半
導体集積回路のレイアウト方法を構築する上で、より高
精度な半導体集積回路を実現できる。

【００２７】また、上記第１，第２の実施形態では、左
右対称となるように各回路ブロック同士を相互接続し、
従来の（図６に示す）ように下層に位置する配線１３，
１５との重なりを避けるために、当該配線１３，１５の
上層に配線１２，１４を構成し、しかも当該配線１２，
１４の配線長が異なるような構成となることを避け、そ
れらの配線を同層（１層メタル配線３）で形成すること
で、半導体集積回路の回路特性を向上させることができ
る。

【００２８】しかし、本発明はこれに限定されるもので
はなく、以下に示すような下層配線と上層配線とを上手
く共存させた構成としても良い。尚、図５に示すギルバ
ートセルのレイアウト図は、上述した図４に示すギルバ
ートセルのレイアウト図に比して、トランジスタＱ2A，
Ｑ1BのコレクタとトランジスタＱ4A，Ｑ5Bのベース間を
接続する配線として２層メタル配線４ａ，４ｂを用いて
いる点で異なる。

【００２９】即ち、図５に示すように上記構成（トラン
ジスタＱ2A，Ｑ1BのコレクタとトランジスタＱ4A，Ｑ5B
のベース間）部分において、２層メタル配線４ａ，４ｂ
を用いたとしても、当該領域での構成は、一対のスルー
ホールＴＨを介して下層配線（本実施形態では、１層メ
タル配線３）にコンタクトする２層メタル配線４ａ，４
ｂを左右対称に同じ配線長で構成しているため、従来の
ような配線間のインピーダンスによるオフセットの発生
を抑止でき、半導体集積回路の回路特性を向上させるこ
とができる。

【００３０】加えて、本発明の各実施形態では、バイポ
ーラデバイスやＭＯＳデバイス等の能動素子を含む半導
体装置、Ｍｉｘｅｒ、ＡＧＣ回路等のギルバートＣｅｌ
ｌ構造をもつ対称性が必要な半導体装置、高周波領域に
使用される半導体装置、ＳｉＧｅ Ｐｒｏｃｅｓｓを使
用したときに使用される半導体装置、衛星テレビ、地上
波テレビ、ケーブルテレビ、無線ＬＡＮ用の半導体装置
等に利用されるものも含まれる。

【００３１】

【発明の効果】本発明の半導体集積回路によれば、複数
の半導体素子を含む回路ブロックを有し、前記複数の半
導体素子が前記回路ブロックの中心線に対して線対称に
配置されているので、配線同士のクロスする領域を無く
し、クロストークのない良好な回路特性を得ることがで
きる。

【図面の簡単な説明】

【図１】本発明の第１の実施形態の半導体集積回路を示
す回路構成図である。

【図２】本発明の第１の実施形態の半導体集積回路を示
すレイアウト図である。

【図３】本発明の第２の実施形態の半導体集積回路を示
す回路構成図である。

【図４】本発明の第２の実施形態の半導体集積回路を示
すレイアウト図である。

【図５】本発明の第３の実施形態の半導体集積回路を示
すレイアウト図である。

【図６】従来の半導体集積回路を示す図である。

【符号の説明】

１ 差動アンプ ２ ダブル差動アンプ ３ １層メタル配線 ４ ２層メタル配線 ５ ３層メタル配線

Claims (6)

【特許請求の範囲】
1. 【請求項１】 複数の半導体素子を含む回路ブロックを
   有し、前記複数の半導体素子が前記回路ブロックの中心
   線に対して線対称に配置されていることを特徴とする半
   導体集積回路。
2. 【請求項２】 前記半導体素子がバイポーラトランジス
   タであることを特徴とする請求項１記載の半導体集積回
   路。
3. 【請求項３】 前記回路ブロックが差動アンプを含むこ
   とを特徴とする請求項１記載の半導体集積回路。
4. 【請求項４】 前記回路ブロックが、前記差動アンプの
   一対の差動出力が供給された一対のエミッタフォロワ回
   路を含むことを特徴とする請求項３記載の半導体集積回
   路。
5. 【請求項５】 一対の差動トランジスタペアと、この一
   対の差動トランジスタペアの差動出力が供給されたエミ
   ッタフォロワ回路とを含む回路ブロックを有し、前記一
   対の差動トランジスタペア及び前記一対のエミッタフォ
   ロワ回路が前記回路ブロックの中心線に対して線対称に
   配置されたことを特徴をする半導体集積回路。
6. 【請求項６】 前記エミッタフォロワ回路は、前記差動
   トランジスタのコレクタがベースに接続された第１のト
   ランジスタと、前記第１のトランジスタに電流を供給す
   る第２のトランジスタを含むことを特徴とする請求項５
   記載の半導体集積回路。