JPS6336157A - 比較回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔厘業上の利用分野〕 本発明は比較回路に関し、特に逐次比較型アナログ−デ
ィジタル変換器に好適な比較回路に関するＯ 〔従来の技術〕 従来、逐次比較型アナログ−ディジタル変換器（以下Ａ
／Ｄ変換器という）において広く採用きｎでいる比較回
路に第５図に示すサンプルドデータ型比較回路がある。

この比較回路は増幅器として・インバータ２５．２Ｅｌ
用い、容量素子２６による容量結合に工す直流分を除い
て電圧変化分のみ全増幅するのでオフセット電圧が小さ
く、また素子数も少ない利点がある。

しかし、このサンプルドデーメ型比較器は増幅器として
インバータ全使用しているので電圧利得が１０〜２０倍
程度と低く、高精度比較を連取するためには３段以上の
縦続接続が必要であり、チップに占める面積が大きくな
り、また、スイッチ制御信号のタイミングが複雑となる
欠点があり、さらに、インバータの入カスレシヲルド′
ぼ圧は電源電圧の変動が直接影響するため、高精１尾化
が困難であっ九〇 この欠点を改善した比較回路が特願昭５６−１５０３９
０号に示さ扛ている。その構成図全第６図に示す０この
回路は増幅器としてインバータに換えて差動増幅器２９
．３（１−用いている。こｎによって電源電圧抑圧比（
５ＶＲＲ）（ｉ７高め、高精度化を計っている。さらに
差動増幅器のオフセット電圧全改善するため初段目の差
動増幅器２９の出力と２段目の差動増幅器３０の入力量
全容量素子３１．３２で接続し、この容量素子にあらか
じめ、初段目の増幅器２９のオフセット電圧全保持する
工うにし、比較動作期間中このオフセット電圧全補償し
ている。

〔発明が解決しようとする問題点〕

上述し次従来の比較回路は、増幅器が２段縦続接続され
ｔ構成となっているので％　２段目の増幅器のオフセッ
ト電圧は補償さｎないという欠点がある。

すなわち、初段目の増幅器の電圧利得ｋＧｘ。

２段目の増幅器の入力オフセット電圧ｋ　ｅ　ｇ　とす
るとこの比較回路の入力オフセット電圧Ｖ。２Ｆハ、”
ＯＦＦ　：＝　ｅ　ｚ／Ｇｔ となる。したがって高精度化全達成するためにはＧｒｋ
大きくする必要があるが％Ｇ１は初段目増幅器の入力オ
フセット電圧にエフその出力が　和しない程度に抑える
必要がある。したがって、比較回路のオフセット電圧全
完全に補償することは、不可能であっ九〇 〔問題点全解決する次めの手段〕 本発明の比較回路は、第１の入力信号と第２の入力信号
とを切替える第１のスイッチ手段と、この第１のスイッ
チ手段に一方の″［極が接続された第１の容量素子と、
前記容量素子の他方の電極が反転入力端子に接続され之
差動増幅器と、この差動増幅器の非反転入力端子と一定
電圧源との間に接続さｆ’Ｌ７を前記第１の容量素子と
同等容量値の第２の容量素子と、前記差動増幅器の反転
入力端子と出力端子との間に接続され次第２のスイッチ
手段と、前記第２の容量素子と並列に接続された第３の
スイッチ手段とを備えたことを特徴とする。

〔実施例〕

次に本発明について図面ｋｌ照して説明する〇第１図は
本発明の一実施例の回路囚、第２図はそのスイッチ會駆
動するタイミングチャートを示す。第１図において、第
１の入力信号ｖ、１　のサンプリング期間中、スイッチ
１，３お＝び４は閉じ、スイッチ２は開いている。スイ
ッチ３が開くと同時にｖ、１は容量素子５にホールドさ
れる。ここで、容量素子５の容量値’ｅＣとし、一定電
圧源８の電圧ｋＶｌとすると、容量素子５に保持される
電荷Ｑｏは、 Ｑｏ＝Ｃ（ＶＡ、　　（Ｖａ十％）） となる。ここにＶＩＯは増幅器７の入力オフセット電圧
全あられ丁。

次にスイッチ１が開き、スイッチ２が閉じると。

第２の入力信号ＶＡ、が容量素子５に印加され、増幅器
７の反転入力端子電圧が変化する。この端子電圧ｋ　Ｖ
ｘとすると、容量素子５に保持されている電荷Ｑ１は、 Ｑ１＝Ｃ（ＹＡ、　　　Ｖｘ） と表わせる。ここでＱ（１＝Ｑｔ　Ｌ’）、Ｖｘ＝ＣＶ
ｈｌ　　　ＶＡＩ）＋Ｖ！Ｉ＋Ｖ１゜となフ、非反転入
力端子にＶｍであジ、この差動増幅器がｖｌ。の入力オ
フセット電圧全もっていることを考慮すると、この比較
回路が正確にＶＡｌとＶｈ、に比較していることが分か
る。

また２本発明の比較器においては増幅器の入力オフセッ
ト電圧の補償奢前記従米例のごとく出力側で行なわずに
入力側で行なっているので増幅器の電圧利得全十分に大
さくすることか可能となり、したがって、微少電圧比較
にＺＪしても高柑度の比較が達成される。

また、スイッチ３の開閉時に寄生容ｔｉ介して容量素子
５の保持電荷に値少なｉ！ｌ１ＩＩｋ与えるが、容量素
子５と同等の容量値の容量素子６を付加することにエフ
で、この保持電荷の倣少ｆ：励が差動入力に対して同相
に起きるのでステップエラー勿差動人力曲で各々＠償で
き、さらにリーク也びｔに＝る保持電荷の変動も差動入
力間で補償される。

第３図は第１図の本発明の−実施例全ＣＭＯ８構造に通
用し九場合の回路図金示す。図において。

差動増幅器７はＰチャンネルトランジスタ１０゜ＩＩ、
１６．１７，１８．１９お工び２０、Ｎチャンネルトラ
ンジスタ１２，１３．１５．２１お工び２２、さらに周
波数補償用容量素子１４にニジ構成さ扛ている。また、
スイッチｌお工び２はＰチャンネルトランジスタとＮチ
ャンネルトランジスタの並列接続で構成され、スイッチ
３お工び４はＮチャンネルトランジスタに工り構成さし
ている。

第４図は本発明による比較回路全逐次比較型Ａ／Ｄ変換
器に適用した場合の構成図を示す。破線で囲まｎ７を部
分が本発明による比較回路３６であジ、その出力に接続
された逐次比較レジスタ２３と比較入力の一方に接続さ
ｆ′したディジタル−アナログ変換器２４とから構成さ
れている。本発明の比較回路全使用することに！？）、
高精度、高分解能で安定なサンプル会ホールド機能ケ有
する逐次比較型Ａ／Ｄ変換器ｋＭＯｓモノリシック化す
ることが可能となる。

〔発明の効果〕

以上説明したＬうに、本発明は、入力オフセット電圧の
補償手段とスイッチの開閉によるステップエラーの補償
手段とを設けることに：ｔ）、電源電圧の変動特性に優
れ、小さなホールド容量でも高精度な比較動作が可能な
モノリシック化に好適ｉ比較回路を得ることができる。

【図面の簡単な説明】

第１図は本発明の一実施例の比較回路の回路図、第２図
は第１図の比較回路のタイミングチャート、第３図は本
発明の一実施例の比較回路のＣＭＯ８構造による回路図
、第４図は本発明の比較回路を適用した逐次比較型Ａ／
Ｄ変換器の構成図、第５図は従来の比較回路の回路図、
第６図は従来の比較回路の他の例を示す回路図である。 １．２．３．４・・・・・・スイッチ、５．６・・・・
・・容量素子、７・・・・・・増幅器、８・・・・・・
一定電圧源、９・・・・−・出力端子、１０，１１，１
６，１７，１８，１９゜２０・・・・・・Ｐチャンネル
トランジスタ、１２．１３゜１５．２１，２２・・・・
・・Ｎチャンネルトランジスタ、１４・・・・−・周波
数補償用容量素子、２３・・・・・・逐次比較レジスタ
、２４・・・・・・ディジタル−アナログ変換器、２５
，２８・旧・・インバータ、２６，３１，３２゜３３・
・・・・・容量素子、２７，３４．３５・・・・・・ス
イッチ、２９．３０・・団・増幅器、３６・・・・・・
比較回路。 ＼、− め　Ｚ　図 ＼　　　　　　　　　　　Ｎ ＼　　　　　　　　　！ 〉　　　　　　　　〉

Claims (1)

【特許請求の範囲】
1. 第１の入力信号と第２の入力信号とを切替える第１のス
   イッチ手段と該第１のスイッチ手段に一方の電極が接続
   された第１の容量素子と、前記第１の容量素子の他方の
   電極が反転入力端子に接続された差動増幅器と当該差動
   増幅器の非反転入力端子と一定電圧源との間に接続され
   た前記第１の容量素子と同等の容量値の第２の容量素子
   と、前記差動増幅器の反転入力端子と出力端子との間に
   後続された第２のスイッチ手段と、前記第２の容量素子
   と並列に接続された第３のスイッチ手段とを備えたこと
   を特徴とする比較回路。