WO2024090165A1 - 電圧検出装置 - Google Patents

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WO2024090165A1
WO2024090165A1 PCT/JP2023/036388 JP2023036388W WO2024090165A1 WO 2024090165 A1 WO2024090165 A1 WO 2024090165A1 JP 2023036388 W JP2023036388 W JP 2023036388W WO 2024090165 A1 WO2024090165 A1 WO 2024090165A1
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WO
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voltage
input
circuit
differential
voltage detection
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Application number
PCT/JP2023/036388
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English (en)
French (fr)
Inventor
彰悟 川原
正行 兼松
一隆 本多
Original Assignee
株式会社デンソー
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Publication date
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    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R19/00—Arrangements for measuring currents or voltages or for indicating presence or sign thereof
    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R19/00—Arrangements for measuring currents or voltages or for indicating presence or sign thereof
    • G01R19/10—Measuring sum, difference or ratio
    • H—ELECTRICITY
    • H02—GENERATION; CONVERSION OR DISTRIBUTION OF ELECTRIC POWER
    • H02J—CIRCUIT ARRANGEMENTS OR SYSTEMS FOR SUPPLYING OR DISTRIBUTING ELECTRIC POWER; SYSTEMS FOR STORING ELECTRIC ENERGY
    • H02J7/00—Circuit arrangements for charging or depolarising batteries or for supplying loads from batteries
    • H02J7/02—Circuit arrangements for charging or depolarising batteries or for supplying loads from batteries for charging batteries from ac mains by converters
    • H—ELECTRICITY
    • H02—GENERATION; CONVERSION OR DISTRIBUTION OF ELECTRIC POWER
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    • H02J7/02—Circuit arrangements for charging or depolarising batteries or for supplying loads from batteries for charging batteries from ac mains by converters
    • H02J7/04—Regulation of charging current or voltage
    • H02J7/06—Regulation of charging current or voltage using discharge tubes or semiconductor devices
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M1/00—Analogue/digital conversion; Digital/analogue conversion
    • H03M1/12—Analogue/digital converters

Definitions

  • This disclosure relates to a voltage detection device.
  • the differential voltage detection circuit includes two detection capacitors that form a pair in the differential configuration, a first detection switch that opens and closes between one of the two detection capacitors and one of the two input nodes, a second detection switch that opens and closes between the other of the two detection capacitors and the other of the two input nodes, and a third detection switch that opens and closes between the two detection capacitors, and the first and second detection capacitors and the third detection switch are configured to be turned on and off complementarily.
  • the leak cancellation circuit has a differential configuration, and includes two compensation capacitors that form a pair in the differential configuration, a first compensation switch that opens and closes between one of the two compensation capacitors and one of the two input nodes, a second compensation switch that opens and closes between the other of the two compensation capacitors and the other of the two input nodes, and a third compensation switch that opens and closes between the two compensation capacitors, and the first and second compensation capacitors and the third compensation switch are turned on and off complementarily.
  • This disclosure was made in consideration of the above circumstances, and its purpose is to provide a voltage detection device that can cancel leakage while minimizing the circuit area.
  • One aspect of the present disclosure is directed to a voltage detection device that detects a differential voltage between two input nodes.
  • a differential voltage detection circuit When a differential voltage detection circuit is used that samples the voltages of the two input nodes to detect a differential voltage, the leak cancellation circuit generates a compensation current that flows in the opposite direction to the leakage current that leaks from the two input nodes to the differential voltage detection circuit.
  • the leakage cancellation circuit includes a voltage generation circuit and an amplifier.
  • the voltage generation circuit generates a voltage that depends on the compensation current to generate the compensation current.
  • the amplifier is configured using MOS transistors with a threshold voltage lower than a predetermined level as input transistors that input and amplify the output voltage of the voltage generation circuit. It has been confirmed that by using MOS transistors with a low threshold voltage as the input transistors, it is possible to suppress characteristic fluctuations in amplitude over a wide input voltage. This eliminates the need to increase the leakage cancellation capacitance, and makes it possible to expand the range in which input leakage can be canceled without increasing the circuit area.
  • FIG. 1 is a block diagram of an electrical configuration according to a first embodiment
  • FIG. 2 is an electrical configuration diagram showing a specific example.
  • FIG. 3 shows a first example of a DAC output when the D/A converter outputs two command voltages.
  • FIG. 4 shows a second example of a DAC output when the D/A converter outputs two command voltages.
  • FIG. 5 is an electrical configuration diagram of an operational amplifier;
  • FIG. 6 is an equivalent circuit diagram when a leakage current flows.
  • FIG. 7A is a first time chart showing the on/off states of the switch during the sample period and the hold period.
  • FIG. 7B is a second time chart showing the on/off states of the switches during the sample period and the hold period.
  • FIG. 8 is an equivalent circuit diagram of a hold period;
  • FIG. 9 is an equivalent circuit diagram during a sample period;
  • FIG. 10 is an electrical configuration diagram of a comparative example;
  • FIG. 11 is an electrical configuration diagram showing a specific example of the second embodiment;
  • FIG. 12 is a circuit diagram of a portion of a leak cancellation device;
  • FIG. 13 is an equivalent circuit diagram of a hold period;
  • FIG. 14 is an equivalent circuit diagram during a sample period;
  • FIG. 15 is a diagram showing an electrical configuration according to the third embodiment.
  • the battery pack is configured by connecting multiple battery cells Cea, Ceb, etc., which are secondary batteries, in series in multiple stages.
  • the suffixes a and b are added to the symbol "Ce" representing the battery cell Ce.
  • the suffixes a and b are added to the components provided corresponding to each stage of the battery cells Cea, Ceb, such as the resistor R1, the capacitor C1, and the resistor R2, to represent the resistors R1a, R1b, the capacitors C1a, C1b, and the resistors R2a, R2b.
  • the terminal Ts is added with the suffixes a and b, and the suffix 1 is added to the upstream side, and the suffix 2 is added to the downstream side, to represent the terminals Tsa1, Tsa2, Tsb1, and Tsb2.
  • the subscripts a, b, 1, and 2 added to the battery cell Ce, resistors R1 and R2, capacitor C1, and terminal Ts may be omitted as necessary.
  • a common mode voltage is superimposed on each battery cell Ce.
  • the common mode voltage is higher for battery cells Ce (e.g. Cea) connected to the upper stage of the battery pack, i.e., the higher potential side, and the common mode voltage superimposed on the battery cell Ce is, for example, about several hundred volts.
  • the battery monitoring device 1 is a device that monitors the voltage of the battery pack, and is composed of an internal circuit of the monitoring IC 2 and an external circuit 3 provided outside the monitoring IC 2.
  • the monitoring IC2 is an integrated circuit provided to monitor the voltage of each battery cell Cea, Ceb... in the battery pack.
  • the monitoring IC 2 is configured inside with a multiplexer MUX, a switch SW, a differential voltage detection circuit 4, and a leak cancellation circuit 5.
  • the multiplexer MUX inputs the terminal voltage of each battery cell Ce to input nodes N1a, N1b, N2a, N2b, etc. and selectively outputs it.
  • the switch SW is a switch that inputs the voltages of the input nodes N1a, N1b, N2a, N2b, etc. to the differential voltage detection circuit 4 via the multiplexer MUX.
  • the switch SW is configured by combining switches S1 to S4, and is configured to be able to change the polarity of the voltage input to the operational amplifier 13.
  • the differential voltage detection circuit 4 samples the voltages of the input nodes N1 and N2 of the multiplexer MUX to detect the differential voltage.
  • the leak cancellation circuit 5 is configured to generate a compensation current that flows in the opposite direction to the leakage current that leaks from the two input nodes N1a, N2a, N1b, and N2b to the differential voltage detection circuit 4. While the leak cancellation circuit 5 passes the compensation current, the differential voltage detection circuit 4 detects the differential voltage between the input nodes N1 and N2, making it possible to detect the differential voltage with high accuracy without being affected by the voltage drop caused by the leakage current.
  • the differential voltage detection circuit 4 is a differential sample-and-hold circuit that detects the differential voltage by sampling the voltages Vip, Vim of the differential input nodes of the differential voltage detection circuit 4.
  • the differential voltage detection circuit 4 is configured by combining switches 12a to 12j and capacitors C2a, C2b, C3a, and C3b with a fully differential operational amplifier 12.
  • the capacitors C2a and C2b are configured as a pair and are set to the same value, and the capacitors C3a and C3b are also configured as a pair and are set to the same value.
  • the switches 12a to 12j are configured, for example, as MOS transistors, and are on/off controlled by the control circuit 15.
  • the common voltage of the operational amplifier 13 is set equal to the reference voltage Vcm, which is the basis for voltage detection.
  • the reference voltage Vcm is an intermediate voltage (e.g., +2.5V) between the power supply voltage VDD (e.g., +5V) of each circuit in the voltage detection device.
  • the operational amplifier 13 outputs a differential voltage from its non-inverting output terminal and inverting output terminal. This differential voltage is A/D converted by the A/D converter 14, and this A/D converted data is input to a higher-level device for various processing.
  • the leak cancellation circuit 5 includes a D/A converter 6, an amplifier 7, and a switched capacitor block 8 as a voltage generation circuit.
  • the D/A converter 6 is configured to receive a digital command value for creating a compensation current, convert it to analog, and output two command voltages to be input to the amplifier 7.
  • the D/A converter 6 is configured as a fully differential DAC whose input/output characteristics are shown in FIG. 3, or a pseudo-differential DAC whose input/output characteristics are shown in FIG. 4.
  • the fully differential DAC whose characteristics are shown in FIG. 3 outputs two command voltages: a first voltage that is directly proportional to the digital command value with a positive gradient, and a second voltage that is directly proportional to the digital command value with a negative gradient.
  • the pseudo-differential DAC whose characteristics are shown in FIG. 4 outputs two command voltages: a constant first voltage regardless of the digital command value, and a second voltage that is directly proportional to the digital command value.
  • the amplifier 7 shown in FIG. 2 is composed of a differential amplifier that combines two operational amplifiers 7a and 7b configured as voltage followers, and receives the two command voltages output by the D/A converter 6, converts the impedance by the voltage followers, and outputs the voltages.
  • FIG. 5 shows an equivalent circuit diagram of each of the operational amplifiers 7a and 7b. Since the electrical configuration of the operational amplifier 7b is similar to that of the operational amplifier 7a, the configuration of the operational amplifier 7a will be explained here, and an explanation of the configuration of the operational amplifier 7b will be omitted.
  • the operational amplifier 7a has a two-stage amplifier configuration, an input stage Aa and an output stage Ab.
  • the input stage Aa has a constant current source using a MOS transistor Mp, and a differential input section configured with input MOS transistors M1p and M1m.
  • the input stage Aa also has a so-called folded cascode amplifier circuit Mcn in the subsequent stage, which has a cascode connection section Ca1 in which N-channel MOS transistors M4p, M4m, M7p, M7m, M8p, and M8m are cascode-connected in the illustrated form.
  • Cascode connection section Ca1 connects the sources of MOS transistors M7p and M7m to ground VSS, commonly connects the drain of MOS transistor M7p to the source of MOS transistor M8p, and commonly connects the drain of MOS transistor M7m to the source of MOS transistor M8m.
  • Cascode connection section Ca1 also connects the drain of MOS transistor M8m to the common gate of MOS transistors M7p and M7m.
  • the gates of MOS transistors M7p and M7m are commonly connected and a bias voltage Vb7 is applied to them.
  • the gates of MOS transistors M8p and M8m are commonly connected and a bias voltage Vb8 is applied to them.
  • the N-channel MOS transistor M4p is further cascode-connected to the MOS transistors M7p and M8p
  • the N-channel MOS transistor M4m is further cascode-connected to the MOS transistors M7m and M8m.
  • the gates of the MOS transistors M4p and M4m are commonly connected to each other, and a bias voltage Vb4 is applied to them.
  • the input stage Aa also includes a constant current source using MOS transistor Mn, and a differential input section configured with input MOS transistors M2p and M2m.
  • the input stage Aa also includes a so-called folded cascode amplifier circuit Mcp in the rear stage of the differential input section, which includes a cascode connection section Ca2 in which P-channel MOS transistors M3p, M3m, M5p, M5m, M6p, and M6m are cascode-connected in the illustrated form.
  • Cascode connection section Ca2 connects the sources of MOS transistors M5p and M5m to the node of power supply voltage VDD, commonly connects the drain of MOS transistor M5p to the source of MOS transistor M6p, and commonly connects the drain of MOS transistor M5m to the source of MOS transistor M6m.
  • Cascode connection section Ca2 is configured by connecting the drain of MOS transistor M6m to the common gate of MOS transistors M5p and M5m.
  • the gates of MOS transistors M5p and M5m are commonly connected and a bias voltage Vb5 is applied to them.
  • the gates of MOS transistors M6p and M6m are commonly connected and a bias voltage Vb6 is applied to them.
  • a P-channel MOS transistor M3p is further cascode-connected to the MOS transistors M5p and M6p
  • a P-channel MOS transistor M3m is further cascode-connected to the MOS transistors M5m and M6m.
  • the gates of the MOS transistors M3p and M3m are commonly connected to each other, and a bias voltage Vb3 is applied to them.
  • MOS transistor M4m and the source of MOS transistor M3m are commonly connected, and the source of MOS transistor M4m and the drain of MOS transistor M3m are commonly connected.
  • the drain of MOS transistor M4p and the source of MOS transistor M3p are commonly connected at node No1, and the source of MOS transistor M4p and the drain of MOS transistor M3p are commonly connected at node No2.
  • the output stage Ab includes a P-channel output MOS transistor Mo1 and an N-channel output MOS transistor Mo2.
  • the aforementioned node No1 is connected to the gate of the output MOS transistor Mo1 of the output stage Ab, and node No2 is connected to the gate of the output MOS transistor Mo2 of the output stage Ab.
  • the sources and drains of the output MOS transistors Mo1 and Mo2 are connected in series between the nodes of the power supply voltage VDD and the ground VSS.
  • the drains of the output MOS transistors Mo1 and Mo2 are also connected in common at node No3, and the output voltage Vout is output from node No3.
  • the output stage Ab is biased to operate in class AB.
  • the threshold voltage Vt is approximately 0.6V.
  • the threshold voltage Vt of the input MOS transistors M1p, M1m, M2p, and M2m of the operational amplifiers 7a and 7b in this embodiment is a voltage lower than a specified value, such as 0.4V or less, or 0.3V or less, or even 0.2V or less. It is further preferable to use a depression type MOSFET to set it to 0V or less. This allows operation with a large amplitude, allows the use of capacitors 10a and 10b for leakage cancellation with small capacitance values, and allows the circuit area to be configured as small as possible.
  • phase compensation capacitors Cp1 and Cp2 are connected between node No3, which outputs the output voltage Vout, and the cascode connections Ca1 and Ca2.
  • the control circuit 15 applies an on/off switching control signal to each of the switches 9, 11a to 11d, and 12a to 12j to switch the switches 9, 11a to 11d, and 12a to 12j on or off. As shown in FIG. 7A and FIG. 7B, during the sample period, the control circuit 15 controls the switches S5, S8, S11a, S11b, S12a, S12b, S12e, and S12f to on, and controls the switches S6, S7, S11c, S11d, and S12c to off.
  • the control circuit 15 controls the switches S5, S8, S11a, S11b, S12a, S12b, S12e, and S12f to on, and controls the switches S6, S7, S11c, S11d, and S12c to off. At this time, the control circuit 15 reduces errors during on/off switching by making the on/off switching control signal a non-overlapping signal.
  • switches S5, S8, S11a, S11b, S12a, S12b, S12e, and S12f may be performed simultaneously, and the on/off switching of switches S6, S7, S11c, S11d, and S12c may be performed simultaneously.
  • the on/off switching timing of switches S5, S8, S11a, and S11b and switches S12a, S12b, S12e, and S12f may be shifted, and the on/off switching timing of switches S6, S7 and switches S11c, S11d, and S12c may be shifted.
  • FIG. 8 shows the connection state of the switches during the hold period
  • FIG. 9 shows the connection state of the switches during the sample period.
  • the switch 9 is configured by combining the switches S5 to S8 in the illustrated form, and is configured so that the connections can be straight-connected or cross-connected.
  • the differential voltage detection circuit 4 performs A/D conversion of the sample voltage. During the hold period shown in FIG.
  • the switches 11a, 11b, 12a, and 12b are turned off to cut off the connection of the input voltages Vdp and Vdm to the capacitors C2a and C2b, and the switch 12c is turned on and the switches 12e and 12f are turned off to switch the held voltages of the capacitors C2a and C2b to be input to the differential input terminals of the operational amplifier 13.
  • the potential of the differential input terminals of the operational amplifier 13 becomes an imaginary short potential at the reference voltage Vcm, which is the common mode voltage.
  • the control circuit 15 also cross-connects the switch 9 to switch the input polarity of the input voltages Vdp and Vdm to the capacitors 10a and 10b.
  • the control circuit 15 connects the switch 9 in a straight line to switch the input polarity of the input voltages Vdp and Vdm to the capacitors 10a and 10b.
  • the leakage cancellation circuit 5 is configured to cause a compensation current to flow, thereby canceling the leakage current.
  • the leakage current flowing into the operational amplifier 13 of the differential voltage detection circuit 4 is equal to the leakage charge per unit time, where the sampling operation period of the switched capacitor circuit made up of capacitors C2a to C2j is taken as the unit time.
  • the charge Qsh that flows during sampling can be expressed as in equation (1).
  • the leak cancellation voltage ⁇ Vd for the input voltage ⁇ Vi can be increased by using a MOS transistor with a low threshold voltage Vt, and a small capacitance value can be used for the leak cancellation capacitance Clc. If the value of the leak cancellation capacitance Clc can be reduced, the circuit area can be made smaller.
  • MOS transistors with a low threshold voltage Vt lower than a predetermined value are used as the input MOS transistors M1p, M1m when inputting and amplifying the command voltage output by the D/A converter 6. Since MOS transistors with a low threshold voltage Vt are used as the input MOS transistors M1p, M1m, they are less likely to turn off even when the input voltage approaches the power supply voltage VDD or zero, and offset variations are stabilized.
  • FIG. 10 as a comparative example of the leak cancellation circuit 103, if a single-ended configuration is used to reduce current consumption, the EMC characteristics will deteriorate.
  • a DAC configuration with two command voltage outputs is used as the D/A converter 6, such as a fully differential DAC whose characteristics are shown in FIG. 3, or a pseudo-differential DAC whose characteristics are shown in FIG. 4.
  • the offset DC voltage can be reduced compared to a D/A converter with one output.
  • the impedances can be made equal at the frequency of the EMC noise input in common mode, improving EMC resistance.
  • the second embodiment will be described with reference to Fig. 11 to Fig. 14.
  • the leak cancel circuit 205 shown in Fig. 11 according to this embodiment includes switched capacitor blocks 8a and 8b connected in parallel together with a D/A converter 6 and an amplifier 7.
  • the other configurations are the same as those of the above-mentioned embodiment, and therefore description thereof will be omitted.
  • the switched capacitor block 8a includes a switch 9a with switches S5a to S8a, capacitors 10aa, 10ba, and switches 11aa, 11ba, 11ca, and 11da.
  • the switched capacitor block 8b includes a switch 9b with switches S5b to S8b, capacitors 10ab, 10bb, and switches 11ab, 11bb, 11cb, and 11db.
  • the leak cancellation effect will be explained.
  • the leak current is cancelled only during the sample period, but in this embodiment, the leak current can be cancelled during both the hold period and the sample period.
  • the control circuit 15 switches the switches 9a, 9b, 11aa-11da, 11ab-11db, and 12a-12j on or off to connect the wires as shown in the hold period in FIG. 13 and the sample period in FIG. 14.
  • the differential voltage detection circuit 4 A/D converts the sample voltage.
  • two switched capacitor blocks, such as 8a and 8b are prepared and operated alternately to pass a compensation current during both the hold and sample periods, thereby canceling the leakage current.
  • the capacitors 10aa and 10ba of the switched capacitor block 8a hold a charge based on the input voltages Vdp and Vdm of the switched capacitor block 8a and the intermediate potential (Vip+Vim)/2 of the differential node of the differential voltage detection circuit 4 into which the leakage current flows.
  • the non-inverting and inverting input terminals of the operational amplifier 13 are connected so as to be short-circuited by turning on the switches 12e and 12f, and the differential input terminals of the operational amplifier 13 are each held at a voltage of (Vip+Vim)/2.
  • the switched capacitor block 8b conversely passes a current based on the charge Qlc through the capacitors 10ab and 10bb of the switched capacitor block 8b to the input side of the operational amplifier 13. This cancels the charge Qsh due to the leakage current that flows during the hold period.
  • capacitors 10ab and 10bb of switched capacitor block 8b hold charges based on the input voltages Vdp, Vdm, and the intermediate potential (Vip+Vim)/2 of the differential node into which the leakage current flows.
  • the non-inverting input terminal and inverting input terminal of operational amplifier 13 are open and in an imaginary short state.
  • a current based on charge Qlc flows through capacitors 10aa and 10ba to the input side of operational amplifier 13, canceling charge Qsh due to leakage current flowing during the sample period.
  • the leakage current flowing into the operational amplifier 13 is equal to the leakage charge per unit time, where the unit time is the sampling operation period of the switched capacitor blocks 8a and 8b formed by the capacitors C2a to C2j.
  • the charge Qsh that flows during sampling can be expressed as in equation (11).
  • Qsh Csh ⁇ ((Vim ⁇ Vip) ⁇ (Vcm ⁇ Vcm)) (11)
  • the charge Qsh that flows during holding can also be expressed in the same way as in equation (12).
  • Qsh Csh ⁇ ((Vim - Vip) - (Vcm - Vcm)) ...
  • the charge Qlc that flows as a result of operating one of the leakage cancellation circuits 5 can be expressed by the following equation (13).
  • Qlc Clc ⁇ ((Vdm ⁇ Vdp) ⁇ ((Vip+Vim)/2 ⁇ Vip)) ...(13)
  • the leak cancellation voltage ⁇ Vd for the input voltage ⁇ Vi can be increased by using a MOS transistor with a low threshold voltage Vt, and a small capacitance value can be used for the leak cancellation capacitance Clc. If the value of the leak cancellation capacitance Clc can be reduced, the circuit area can be reduced.
  • the leak cancellation circuit 5 performs correlated double sampling based on the command voltage from the D/A converter 6 to generate a compensation current, which provides the same effects as the previous embodiment and can cancel the leak current during the hold period and sample period when performing correlated double sampling.
  • the device shown in FIG. 15 includes switches SW2, SW3, and a multiplexer MUX2 outside the leak cancellation circuit 5.
  • Switch SW2 is configured by connecting switches S9 to S12 in the form shown in the figure, and is configured to be capable of cross connection or straight connection under the control of control circuit 15.
  • detection signals from an external temperature detection circuit 30 using a thermistor or the like and a BLK voltage detection circuit 31 can be switched and input to multiplexer MUX2 via external connection terminals T1 and T2.
  • a chip temperature detection circuit 32 that uses a current source and a diode to detect the heat generation temperature of the semiconductor chip is connected to multiplexer MUX2.
  • Switch SW2 indicates a switch that selects whether or not the signal input from multiplexer MUX2 is input to operational amplifier 7a of leak cancellation circuit 205.
  • Switch SW3 indicates a switch that selects whether or not the output of operational amplifier 7a is input to the input side of switch SW.
  • the control circuit 15 When using the leak cancellation operational amplifier 7a as an amplifier that buffers an external voltage, the control circuit 15 turns on the switches SW, SW2, and SW3 and turns off the switch 9.
  • the multiplexer MUX2 selects and outputs one of the output signals of the external temperature detection circuit 30, the BLK voltage detection circuit 31, and the chip temperature detection circuit 32 based on the control of the control circuit 15, the selected detection signal can be input to the operational amplifier 7a of the differential voltage detection circuit 4 via the multiplexer MUX2, as shown by the path Ka indicated by the thick line in FIG. 15.
  • the control circuit 15 turns on the switch SW, so that the voltage after voltage buffering by the operational amplifier 7a can be input to the differential voltage detection circuit 4. This allows the operational amplifier 7a, which has an input transistor with a low threshold voltage Vt, to be used as a voltage buffer to process external signals.
  • the resistors R1, R2 and capacitor C1 are connected to the outside of the monitoring IC 2 in an external RC filter, and the resistors R1, R2 and capacitor C1 are configured in a ⁇ shape, but this is not limited to this, and the resistors R1, R2 and capacitor C1 may also be configured in an L shape.
  • the monitoring IC 2 equipped with the leak cancellation circuit 5 may eliminate the RC filter for EMC measures that is externally attached to the monitoring IC 2.
  • the D/A converter 6 is configured as a "voltage generation circuit", but any voltage generation circuit may be used as long as it generates a command voltage for generating a compensation current.
  • 2 is a voltage detection circuit (integrated circuit)
  • 4 is a differential voltage detection circuit
  • 5 is a leak cancellation circuit
  • 6 is a D/A converter (voltage generation circuit)
  • 7 is an amplifier
  • 7a and 7b are operational amplifiers.
  • a voltage detection device for detecting a differential voltage between two input nodes comprising: a differential voltage detection circuit that samples the voltages of the two input nodes to detect the differential voltage, and a leakage cancellation circuit (5) that generates a compensation current that flows in a direction opposite to the leakage current that flows from the two input nodes to the differential voltage detection circuit;
  • the leak cancel circuit includes: a voltage generating circuit (6) for generating a command voltage for generating the compensation current; and an amplifier (7) using a MOS transistor having a threshold voltage lower than a predetermined value as an input transistor for inputting the voltage generated by the voltage generating circuit.
  • a voltage generating circuit of the leak cancellation circuit is configured by a D/A converter that outputs two command voltages, a first voltage that is directly proportional to a digital command value with a positive gradient and a second voltage that is directly proportional to the digital command value with a negative gradient, or outputs two command voltages, a constant first voltage regardless of the digital command value and a second voltage that is directly proportional to the digital command value;
  • the voltage detection device according to [1] or [2], wherein the amplifier is composed of two operational amplifiers, and the two voltage outputs by the D/A converter are connected to the inputs of the two operational amplifiers, respectively, to be output as voltage followers.
  • a voltage detection device Constructed in an integrated circuit, A voltage detection device according to any one of [1] to [3], further comprising an RC filter formed by connecting a resistor and a capacitor outside the integrated circuit, and a signal input through the RC filter is input through two input nodes.
  • the input stage is composed of a folded cascode amplifier circuit including a differential input section composed of the input transistors and a cascode connection section cascode-connected to the differential input section,

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Abstract

電圧検出装置は、２つの入力ノードの各電圧をサンプリングして前記差電圧を検出する差電圧検出回路を備え、前記２つの入力ノードから前記差電圧検出回路の側へ流れるリーク電流とは逆向きに流れる補償電流を生成するリークキャンセル回路（５）を備える。リークキャンセル回路は、前記補償電流を生成するための指令電圧を生成する電圧生成回路（６）と、前記電圧生成回路により生成された電圧を入力する入力トランジスタとして所定より低閾値電圧のＭＯＳトランジスタを使用したアンプ（７）と、を備える。

Description

電圧検出装置 関連出願の相互参照
　本出願は、２０２２年１０月２７日に出願された日本出願番号２０２２－１７２４１７号に基づくもので、ここにその記載内容を援用する。
　本開示は、電圧検出装置に関する。
　本願に関連する技術が特許文献１に開示されている。特許文献１記載の技術によれば、差動構成の差電圧検出回路を備える。差電圧検出回路は、その差動構成において対をなす２つの検出キャパシタと、２つの検出キャパシタの一方と２つの入力ノードの一方との間を開閉する第１検出スイッチと、２つの検出キャパシタの他方と２つの入力ノードの他方との間を開閉する第２検出スイッチと、２つの検出キャパシタ同士の間を開閉する第３検出スイッチと、を備え、第１および第２検出キャパシタと第３検出スイッチとは相補的にオンオフするようにしている。また、リークキャンセル回路は差動構成であり、その差動構成において対をなす２つの補填キャパシタと、２つの補填キャパシタの一方と２つの入力ノードの一方との間を開閉する第１補填スイッチと、２つの補填キャパシタの他方と２つの入力ノードの他方との間を開閉する第２補填スイッチと、２つの補填キャパシタ同士の間を開閉する第３補填スイッチと、を備え、第１および第２補填キャパシタと第３補填スイッチとは相補的にオンオフされるようにしている。
特開２０１７－１５６１９４号公報
　発明者らは、特許文献１記載の技術に、通常のＭＯＳトランジスタを用いたアンプを電圧生成回路として構成すると大振幅となり特性が悪化することを発見した。特性を維持するためには、リークキャンセル容量を大きくする必要があり、回路面積増となることから好ましくない。
　本開示は、上記事情に鑑みてなされたもので、その目的は、回路面積を極力抑制しながらリークキャンセルできるようにした電圧検出装置を提供することにある。
　本開示の一態様は、２つの入力ノードの間の差電圧を検出する電圧検出装置を対象としている。リークキャンセル回路は、２つの入力ノードの各電圧をサンプリングして差電圧を検出する差電圧検出回路を用いる場合に、２つの入力ノードから差電圧検出回路の側へリークするリーク電流とは逆向きに流れる補償電流を生成する。
　リークキャンセル回路は、電圧生成回路、及びアンプを備える。電圧生成回路は、補償電流を生成するための当該補償電流に依存した電圧を生成する。アンプは、電圧生成回路の出力電圧を入力して増幅する入力トランジスタとして、所定より低閾値電圧のＭＯＳトランジスタを使用して構成される。入力トランジスタを低閾値電圧のＭＯＳトランジスタとすることで広い入力電圧で振幅の特性変動を抑えることができることが確認されている。これにより、リークキャンセル容量を大きくする必要がなくなり、回路面積を増大することなく入力リークをキャンセルするレンジを拡大できる。
　本開示についての上記目的及びその他の目的、特徴や利点は、添付の図面を参照しながら下記の詳細な記述により、より明確になる。その図面は、
図１は、第１実施形態における電気的構成ブロック図であり、 図２は、具体例を示す電気的構成図であり、 図３は、Ｄ／Ａ変換器が二つの指令電圧を出力する場合のＤＡＣ出力例その１であり、 図４は、Ｄ／Ａ変換器が二つの指令電圧を出力する場合のＤＡＣ出力例その２であり、 図５は、オペアンプの電気的構成図であり、 図６は、リーク電流が流れるときの等価回路図であり、 図７Ａは、サンプル期間、ホールド期間におけるスイッチのオンオフ状態を表すタイムチャートその１であり、 図７Ｂは、サンプル期間、ホールド期間におけるスイッチのオンオフ状態を表すタイムチャートその２であり、 図８は、ホールド期間の等価回路図であり、 図９は、サンプル期間の等価回路図であり、 図１０は、比較例の電気的構成図であり、 図１１は、第２実施形態における具体例を示す電気的構成図であり、 図１２は、リークキャンセル装置の一部の回路図であり、 図１３は、ホールド期間の等価回路図であり、 図１４は、サンプル期間の等価回路図であり、 図１５は、第３実施形態における電気的構成図である。
　以下、電圧検出装置の幾つかの実施形態について図面を参照しながら説明する。以下に説明する各実施形態において、同一又は類似の動作を行う構成については、同一又は類似の符号を付して、必要に応じて説明を省略する。
　（第１実施形態）
　第１実施形態について図１から図１０を参照しながら説明する。図１に示すように、組電池は、二次電池である複数の電池セルＣｅａ、Ｃｅｂ…を多段に直列接続して構成されている。図１には、電池セルＣｅａ、Ｃｅｂを２段だけ図示しており、電池セルＣｅを表す符号「Ｃｅ」にそれぞれ添え字ａ、ｂを付している。また、これらの電池セルＣｅａ、Ｃｅｂの各段に対応して設けられた構成要素、例えば、抵抗Ｒ１、コンデンサＣ１、抵抗Ｒ２、に添え字ａ，ｂを付すことで、抵抗Ｒ１ａ、Ｒ１ｂ、コンデンサＣ１ａ、Ｃ１ｂ、抵抗Ｒ２ａ、Ｒ２ｂを表している。さらに、端子Ｔｓにはこれらの添え字ａ、ｂと共に、上流側には添え字１を付しており、下流側には添え字２を付すことで端子Ｔｓａ１、Ｔｓａ２、Ｔｓｂ１、Ｔｓｂ２を表している。以下の説明では、各段毎に同一構成となっているため、電池セルＣｅ、抵抗Ｒ１、Ｒ２、コンデンサＣ１、端子Ｔｓに付した添え字ａ、ｂ、１、２を必要に応じて省略して説明することもある。
　各電池セルＣｅにはコモンモード電圧が重畳される。コモンモード電圧は、組電池の上段側、つまり高電位側に接続される電池セルＣｅ（例えばＣｅａ）ほど高くなり、電池セルＣｅに重畳されるコモンモード電圧は例えば数１００Ｖ程度となっている。電池監視装置１は、組電池の電圧を監視する装置であり、監視ＩＣ２の内部回路と、監視ＩＣ２の外に設けられた外付け回路３に分けて構成されている。
　監視ＩＣ２は、組電池の各電池セルＣｅａ、Ｃｅｂ…の電圧を監視するために設けられた集積回路である。監視ＩＣ２の外には、外付け回路３として、抵抗Ｒ１（＝Ｒ１ａ、Ｒ１ｂ）及びＲ２（＝Ｒ２ａ、Ｒ２ｂ）及びコンデンサＣ１（＝Ｃ１ａ、Ｃ１ｂ）によるＲＣフィルタが構成されており、これによりＥＭＣ対策が施されている。そして、各電池セルＣｅ（＝Ｃｅａ、Ｃｅｂ…）の電圧を、それぞれ端子Ｔｓ（＝Ｔｓａ１、Ｔｓａ２）及び（＝Ｔｓｂ１、Ｔｓｂ２…）を通じて入力している。
　監視ＩＣ２の内部には、マルチプレクサＭＵＸ、スイッチＳＷ、差電圧検出回路４、及びリークキャンセル回路５が構成されている。マルチプレクサＭＵＸは、各電池セルＣｅの端子間電圧を入力ノードＮ１ａ、Ｎ１ｂ、Ｎ２ａ、Ｎ２ｂ…に入力し選択出力する。スイッチＳＷは、入力ノードＮ１ａ、Ｎ１ｂ、Ｎ２ａ、Ｎ２ｂ…の電圧をマルチプレクサＭＵＸを通じて差電圧検出回路４に入力させるためのスイッチである。スイッチＳＷは、スイッチＳ１～Ｓ４を組み合わせて構成され、オペアンプ１３への電圧入力極性を変更可能に構成されている。
　差電圧検出回路４は、マルチプレクサＭＵＸの入力ノードＮ１、Ｎ２の各電圧をサンプリングして差電圧を検出する。このとき、リークキャンセル回路５は、２つの入力ノードＮ１ａ、Ｎ２ａ、Ｎ１ｂ、Ｎ２ｂから差電圧検出回路４の側へリークするリーク電流とは逆向きに流れる補償電流を生成するように構成されている。リークキャンセル回路５が補償電流を通電しながら、差電圧検出回路４が入力ノードＮ１、Ｎ２の差電圧を検出することで漏れ電流の影響による電圧降下の影響を受けることなく高精度に差電圧を検出できる。
　図２に監視ＩＣ２の内部構成の具体例を示している。差電圧検出回路４は、差電圧検出回路４の差動入力ノードの各電圧Ｖｉｐ、Ｖｉｍをサンプリングして差電圧を検出するもので、差動構成のサンプルホールド回路である。なお、差電圧検出回路４は、全差動型のオペアンプ１２と共に、スイッチ１２ａ～１２ｊ、及び、キャパシタＣ２ａ、Ｃ２ｂ、Ｃ３ａ、Ｃ３ｂを組み合わせて構成される。キャパシタＣ２ａ、Ｃ２ｂは対をなして構成されるもので、互いに同一値に設定されており、キャパシタＣ３ａ、Ｃ３ｂもまた対をなして構成されており、互いに同一値に設定されている。スイッチ１２ａ～１２ｊは、例えばＭＯＳトランジスタにより構成されており、制御回路１５からオンオフ制御される。
　オペアンプ１３のコモン電圧は、電圧検出の基準となる基準電圧Ｖcmに等しく設定されている。基準電圧Ｖcmは、電圧検出装置が備える各回路の電源電圧ＶＤＤ（例えば＋５Ｖ）の中間電圧（例えば＋２．５Ｖ）になっている。オペアンプ１３は、その非反転出力端子、反転出力端子からそれぞれ差動電圧を出力する。この差動電圧は、Ａ／Ｄ変換器１４によりＡ／Ｄ変換され、このＡ／Ｄ変換データは上位装置に入力されることで各種の処理がなされる。
　リークキャンセル回路５は、電圧生成回路としてのＤ／Ａ変換器６、アンプ７、及びスイッチトキャパシタブロック８を備える。Ｄ／Ａ変換器６は、補償電流を作成するためのデジタル指令値を入力しアナログ変換して二つの指令電圧を出力しアンプ７に入力させるように構成されている。Ｄ／Ａ変換器６は、図３に入出力特性を示す完全差動型ＤＡＣか、又は、図４に入出力特性を示す疑似差動型ＤＡＣにより構成される。図３に特性を示す完全差動型ＤＡＣは、デジタル指令値に正勾配で正比例する第１電圧とデジタル指令値に負勾配で正比例する第２電圧の二つの指令電圧を出力する。図４に特性を示す疑似差動型ＤＡＣは、デジタル指令値に拘わらず一定の第１電圧と、デジタル指令値に正比例する第２電圧の二つの指令電圧を出力する。
　図２に示すアンプ７は、二つのオペアンプ７ａ、７ｂをそれぞれ電圧フォロワに構成して組合せた差動アンプにより構成され、Ｄ／Ａ変換器６による二つの指令電圧の出力をそれぞれ入力し、電圧フォロワによりインピーダンス変換してそれぞれ電圧出力する。
　図５には各オペアンプ７ａ、７ｂの等価回路図を示している。オペアンプ７ｂの電気的構成はオペアンプ７ａの電気的構成と同様であるため、ここではオペアンプ７ａの構成を説明してオペアンプ７ｂの構成説明を省略する。
　オペアンプ７ａは、入力段Ａａと出力段Ａｂの二段の増幅部の構成を備える。入力段Ａａは、ＭＯＳトランジスタＭｐによる定電流源、及び、入力ＭＯＳトランジスタＭ１ｐ、Ｍ１ｍにより構成される差動入力部を備える。また、入力段Ａａは、この後段にＮチャネル型のＭＯＳトランジスタＭ４ｐ、Ｍ４ｍ、Ｍ７ｐ、Ｍ７ｍ、Ｍ８ｐ、Ｍ８ｍを図示形態にカスコード接続したカスコード接続部Ｃａ１を備えた所謂フォールデッドカスコード型増幅回路Ｍｃｎを備える。
　カスコード接続部Ｃａ１は、ＭＯＳトランジスタＭ７ｐ及びＭ７ｍのソースをグランドＶＳＳに接続すると共に、ＭＯＳトランジスタＭ７ｐのドレインとＭＯＳトランジスタＭ８ｐのソースとを共通接続し、さらにＭＯＳトランジスタＭ７ｍのドレインとＭＯＳトランジスタＭ８ｍのソースとを共通接続している。またカスコード接続部Ｃａ１は、さらにＭＯＳトランジスタＭ８ｍのドレインとＭＯＳトランジスタＭ７ｐ及びＭ７ｍの共通ゲートとの間を接続している。なお、ＭＯＳトランジスタＭ７ｐ、Ｍ７ｍのゲートは共通接続されておりバイアス電圧Ｖｂ７が与えられている。またＭＯＳトランジスタＭ８ｐ、Ｍ８ｍのゲートは共通接続されておりバイアス電圧Ｖｂ８が与えられている。
　またＭＯＳトランジスタＭ７ｐ、Ｍ８ｐにはさらにＮチャネル型のＭＯＳトランジスタＭ４ｐがカスコード接続されており、ＭＯＳトランジスタＭ７ｍ、Ｍ８ｍにはさらにＮチャネル型のＭＯＳトランジスタＭ４ｍがカスコード接続されている。ＭＯＳトランジスタＭ４ｐ、Ｍ４ｍはゲートが互いに共通接続されており、バイアス電圧Ｖｂ４が与えられている。
　また、入力段Ａａは、ＭＯＳトランジスタＭｎによる定電流源、及び、入力ＭＯＳトランジスタＭ２ｐ、Ｍ２ｍにより構成される差動入力部を備える。さらに入力段Ａａは、差動入力部の後段にＰチャネル型のＭＯＳトランジスタＭ３ｐ、Ｍ３ｍ、Ｍ５ｐ、Ｍ５ｍ、Ｍ６ｐ、Ｍ６ｍを図示形態にカスコード接続したカスコード接続部Ｃａ２を備えた所謂フォールデッドカスコード型増幅回路Ｍｃｐを備える。
　カスコード接続部Ｃａ２は、ＭＯＳトランジスタＭ５ｐ及びＭ５ｍのソースを電源電圧ＶＤＤのノードに接続すると共に、ＭＯＳトランジスタＭ５ｐのドレインとＭＯＳトランジスタＭ６ｐのソースとを共通接続し、さらに、ＭＯＳトランジスタＭ５ｍのドレインとＭＯＳトランジスタＭ６ｍのソースとを共通接続している。カスコード接続部Ｃａ２は、ＭＯＳトランジスタＭ６ｍのドレインとＭＯＳトランジスタＭ５ｐ及びＭ５ｍの共通ゲートとの間を接続して構成される。なお、ＭＯＳトランジスタＭ５ｐ、Ｍ５ｍのゲートは共通接続されておりバイアス電圧Ｖｂ５が与えられている。またＭＯＳトランジスタＭ６ｐ、Ｍ６ｍのゲートは共通接続されておりバイアス電圧Ｖｂ６が与えられている。
　またＭＯＳトランジスタＭ５ｐ、Ｍ６ｐにはさらにＰチャネル型のＭＯＳトランジスタＭ３ｐがカスコード接続されており、ＭＯＳトランジスタＭ５ｍ、Ｍ６ｍにはさらにＰチャネル型のＭＯＳトランジスタＭ３ｍがカスコード接続されている。ＭＯＳトランジスタＭ３ｐ、Ｍ３ｍはゲートが互いに共通接続されており、バイアス電圧Ｖｂ３が与えられている。
　また、ＭＯＳトランジスタＭ４ｍのドレインとＭＯＳトランジスタＭ３ｍのソースとは共通接続されており、ＭＯＳトランジスタＭ４ｍのソースとＭＯＳトランジスタＭ３ｍのドレインとは共通接続されている。また、ＭＯＳトランジスタＭ４ｐのドレインとＭＯＳトランジスタＭ３ｐのソースとはノードＮｏ１で共通接続されており、ＭＯＳトランジスタＭ４ｐのソースとＭＯＳトランジスタＭ３ｐのドレインとはノードＮｏ２で共通接続されている。
　出力段Ａｂは、Ｐチャネル型の出力ＭＯＳトランジスタＭｏ１と、Ｎチャネル型の出力ＭＯＳトランジスタＭｏ２とを備えている。前述のノードＮｏ１は出力段Ａｂの出力ＭＯＳトランジスタＭｏ１のゲートに接続されており、ノードＮｏ２は出力段Ａｂの出力ＭＯＳトランジスタＭｏ２のゲートに接続されている。
　出力ＭＯＳトランジスタＭｏ１及びＭｏ２のソース／ドレイン間は電源電圧ＶＤＤ及びグランドＶＳＳのノード間に直列接続されている。また出力ＭＯＳトランジスタＭｏ１及びＭｏ２のドレインはノードＮｏ３にて共通接続されており、ノードＮｏ３から出力電圧Ｖoutを出力する。このオペアンプ７ａにおいて、出力段ＡｂはＡＢ級動作するようにバイアス設定されている。
　＜入力ＭＯＳトランジスタＭ１ｐ、Ｍ１ｍ、Ｍ２ｐ、Ｍ２ｍについて＞
　オペアンプ７ａ、７ｂは、所定より低閾値電圧Ｖｔの入力ＭＯＳトランジスタＭ１ｐ、Ｍ１ｍ、Ｍ２ｐ、Ｍ２ｍを用いて構成することが望ましい。入力段の電流源を構成するＭＯＳトランジスタＭｐ、Ｍｎの飽和電圧をＶｄｓａｔとした場合、二つの入力ＭＯＳトランジスタＭ１ｐ、Ｍ１ｍ、Ｍ２ｐ、Ｍ２ｍが飽和状態で動作する入力電圧レンジＶｍｉｎ、Ｖｍａｘは、
　Ｖｍｉｎ＞ＶＳＳ＋ＶＴ＋Ｖｄｓａｔ
　Ｖｍａｘ＜ＶＤＤ－ＶＴ－Ｖｄｓａｔ
と表すことができる。
　一般的なエンハンスメント型の高閾値電圧のＭＯＳトランジスタの場合、閾値電圧Ｖｔ≒０．６Ｖである。他方、本実施形態のオペアンプ７ａ、７ｂの入力ＭＯＳトランジスタＭ１ｐ、Ｍ１ｍ、Ｍ２ｐ、Ｍ２ｍの閾値電圧Ｖｔは、０．４Ｖ以下、又は、０．３Ｖ以下、さらには、０．２Ｖ以下の所定より低い電圧とすることが望ましい。さらにデプレッション型のＭＯＳＦＥＴを使用して０Ｖ以下とすることが望ましい。すると、大振幅で動作させることができ、リークキャンセル用のキャパシタ１０ａ、１０ｂとして小さい容量値のものを使用でき、回路面積を極力小さく構成できる。
　また、入力ＭＯＳトランジスタＭ１ｐ、Ｍ１ｍは相互コンダクタンスｇｍを揃えて作成することが望ましく、入力ＭＯＳトランジスタＭ２ｐ、Ｍ２ｍは、相互コンダクタンスｇｍを揃えて作成することが望ましい。すると、プロセス、温度等の所謂ＰＶＴばらつきの影響を抑制できる。
　また、出力電圧Ｖｏｕｔが０Ｖや電源電圧ＶＤＤ付近に近づくと、出力ＭＯＳトランジスタＭｏ１、Ｍｏ２のドレインソース間電圧ＶＤＳ＜飽和電圧Ｖｄｓａｔとなり三極間領域に入るため、相互コンダクタンスｇｍが低下する。過渡変動特性を抑制するため、本実施形態では、出力電圧Ｖｏｕｔを出力するノードＮｏ３とカスコード接続部Ｃａ１、Ｃａ２との間に位相補償用コンデンサＣｐ１、Ｃｐ２を接続している。位相補償用コンデンサＣｐ１、Ｃｐ２をカスコード接続部Ｃａ１、Ｃａ２に接続することで過渡応答特性を改善できる。
　次に、リークキャンセル作用の説明を行う。スイッチＳＷをオフ状態にしても、図６に示すようにノードＮ１、Ｎ２からマルチプレクサＭＵＸ、スイッチＳＷのオフ時抵抗Ｒａ、Ｒｂを通じて漏れ電流を生じることから、リークキャンセル回路５は、この漏れ電流の影響をキャンセルする。
　制御回路１５は、各スイッチ９、１１ａ～１１ｄ、１２ａ～１２ｊにオンオフ切替制御信号を印加することでスイッチ９、１１ａ～１１ｄ、１２ａ～１２ｊをオン又はオフに切り替える。制御回路１５は、図７Ａ及び図７Ｂに示すように、サンプル期間においてはスイッチＳ５、Ｓ８、Ｓ１１ａ、Ｓ１１ｂ、Ｓ１２ａ、Ｓ１２ｂ、Ｓ１２ｅ、Ｓ１２ｆをオン制御すると共に、スイッチＳ６、Ｓ７、Ｓ１１ｃ、Ｓ１１ｄ、Ｓ１２ｃをオフ制御する。制御回路１５は、ホールド期間においてはスイッチＳ５、Ｓ８、Ｓ１１ａ、Ｓ１１ｂ、Ｓ１２ａ、Ｓ１２ｂ、Ｓ１２ｅ、Ｓ１２ｆをオン制御すると共に、スイッチＳ６、Ｓ７、Ｓ１１ｃ、Ｓ１１ｄ、Ｓ１２ｃをオフ制御する。このとき、制御回路１５は、オンオフ切替制御信号をノンオーバーラップ信号とすることでオンオフ切替時における誤差を低減している。
　図７Ａに示すように、スイッチＳ５、Ｓ８、Ｓ１１ａ、Ｓ１１ｂ、Ｓ１２ａ、Ｓ１２ｂ、Ｓ１２ｅ、Ｓ１２ｆのオンオフ切替えを同時に行うと共に、スイッチＳ６、Ｓ７、Ｓ１１ｃ、Ｓ１１ｄ、Ｓ１２ｃのオンオフ切替えを同時に行っても良い。図７Ｂに示すように、スイッチＳ５、Ｓ８、Ｓ１１ａ、Ｓ１１ｂと、スイッチＳ１２ａ、Ｓ１２ｂ、Ｓ１２ｅ、Ｓ１２ｆとのオンオフ切替えタイミングをずらすと共に、スイッチＳ６、Ｓ７と、スイッチＳ１１ｃ、Ｓ１１ｄ、Ｓ１２ｃとのオンオフ切替えタイミングをずらしても良い。
　図８にホールド期間、図９にサンプル期間のスイッチの結線状態を示している。スイッチ９は、スイッチＳ５～Ｓ８を図示形態に組み合わせて構成され、結線をストレート接続又はクロス接続可能に構成される。これらのホールド期間及びサンプル期間を経て、差電圧検出回路４がサンプル電圧をＡ／Ｄ変換する。図８に示すホールド期間では、スイッチ１１ａ、１１ｂ、１２ａ、１２ｂがオフすることで入力電圧Ｖｄｐ、ＶｄｍのキャパシタＣ２ａ、Ｃ２ｂへの接続を遮断し、スイッチ１２ｃがオン、スイッチ１２ｅ、１２ｆがオフすることでキャパシタＣ２ａ、Ｃ２ｂの保持電圧をオペアンプ１３の差動入力端子に入力するように切り替えている。なおオペアンプ１３の差動入力端子の電位は、コモンモード電圧となる基準電圧Ｖｃｍにてイマジナリショートした電位となる。また制御回路１５は、スイッチ９をクロス接続して入力電圧Ｖｄｐ、Ｖｄｍのキャパシタ１０ａ、１０ｂへの入力極性を切替えている。
　また、図９に示すサンプル期間では、制御回路１５は、スイッチ９をストレート接続して入力電圧Ｖｄｐ、Ｖｄｍのキャパシタ１０ａ、１０ｂへの入力極性を切替えている。リークキャンセル回路５は、補償電流を流入させており、これによりリーク電流をキャンセルするように構成されている。このサンプル期間において、差電圧検出回路４のオペアンプ１３へ流入するリーク電流は、キャパシタＣ２ａ～Ｃ２ｊによるスイッチトキャパシタ回路のサンプリング動作周期を単位時間とした単位時間当たりのリーク電荷に等しい。サンプリング時に流れる電荷Ｑｓｈは（１）式のように表すことができる。Ｃｓｈをオペアンプ１３の入力キャパシタＣ２ａ、Ｃ２ｂによるサンプリング容量とすると、
　Ｑｓｈ＝Ｃｓｈ×［｛（Ｖｉｐ＋Ｖｉｍ）／２－Ｖｉｐ｝－（Ｖｃｍ－Ｖｃｍ）］
　　　　　…（１）
　他方、リークキャンセル回路５が動作することにより流れる電荷Ｑｌｃは（２）式のように表すことができる。Ｃｌｃをキャパシタ１０ａ、１０ｂによるリークキャンセル容量とすると、
　Ｑｌｃ＝Ｃｌｃ×（（Ｖｄｍ－Ｖｄｐ）－（（Ｖｉｐ＋Ｖｉｍ）／２－Ｖｉｐ））
　　　　　…（２）
　電圧ΔＶｉ＝Ｖｉｐ－Ｖｉｍ、リークキャンセル電圧ΔＶｄ＝Ｖｄｐ－Ｖｄｍとすると、（３）式、（４）式が成立する。
　Ｑｓｈ＝Ｃｓｈ×（－ΔＶｉ／２）　　　　　…（３）
　Ｑｌｃ＝Ｃｌｃ×（－ΔＶｄ＋ΔＶｉ／２）　…（４）
　これらの（３）式、（４）式においてＱｓｈ＝Ｑｌｃとすることでリークキャンセル回路５によるリークキャンセル作用を効率良く成立させることができる。上述の（３）式の右辺＝（４）式の右辺とすると（５）式のように等式展開できる。
　Ｃｓｈ×（－ΔＶｉ／２）＝Ｃｌｃ×（－ΔＶｄ＋ΔＶｉ／２）　…（５）
　また、下記の（６）式、（７）式のように求めることができる。
　Ｃｓｈ／Ｃｌｃ×（－ΔＶｉ／２）＝（－ΔＶｄ＋ΔＶｉ／２）　…（６）
　　　ΔＶｄ＝ΔＶｉ／２＋Ｃｓｈ／Ｃｌｃ×（ΔＶｉ／２）
　　　ΔＶｄ＝（１＋Ｃｓｈ／Ｃｌｃ）×（ΔＶｉ／２）　　　　　…（７）
　このためこの（７）式が成立するようにリークキャンセル電圧ΔＶｄを設定すると良い。
　サンプリング容量Ｃｓｈが一定の場合、低閾値電圧ＶｔのＭＯＳトランジスタを用いることで入力電圧ΔＶｉに対するリークキャンセル電圧ΔＶｄを大きくでき、リークキャンセル容量Ｃｌｃに小さな容量値のものを用いることができる。リークキャンセル容量Ｃｌｃの値を小さくできれば回路面積を小型化できる。
　本実施形態の技術的意義について図１０を参照しながら説明する。
　　＜比較例＞
　通常のエンハンスメント型のＭＯＳトランジスタを入力ＭＯＳトランジスタＭ１ｐ、Ｍ１ｍに使用したことを考慮する。入力電圧が０Ｖ又は電源電圧ＶＤＤ付近に近づいたとき、電流源を構成するＭＯＳトランジスタＭｎ又はＭｐがオフされる。これにより、入力電圧が中央付近であるときと比べて特性が変化する。特に閾値電圧Ｖｔが０．６Ｖ以上の通常のエンハンスメント型のＭＯＳトランジスタを利用したアンプを用いると、入力電圧が所定範囲を外れる大振幅の場合に特性が悪化する。このとき、オフセット電圧に基づく誤差電圧が大きくなり、ＥＭＣ特性が悪化する。
　＜本実施形態の技術的意義＞
　これに対し、本実施形態によれば、Ｄ／Ａ変換器６により出力される指令電圧を入力して増幅するときの入力ＭＯＳトランジスタＭ１ｐ、Ｍ１ｍとして所定より低い低閾値電圧ＶｔのＭＯＳトランジスタを使用している。入力ＭＯＳトランジスタＭ１ｐ、Ｍ１ｍとして低閾値電圧ＶｔのＭＯＳトランジスタを使用しているため、入力電圧が電源電圧ＶＤＤ、又はゼロに近づいたときでもオフしにくくなりオフセットのばらつきが安定する。
　このとき、ＰＶＴばらつきがどのように振れた場合においても、振幅両端の最大値、最小値の付近で精度を向上できることが確認されている。この特性の構成を採用することによって総合精度を維持したまま、キャパシタ容量を削減することができるようになり回路面積を削減できる。
　特に、入力ＭＯＳトランジスタＭ１ｐ、Ｍ１ｍにデプレッション型のＭＯＳＦＥＴを使用してオペアンプ７ａ、７ｂを構成することで、閾値電圧Ｖｔをゼロとして低くすることができ、より効果的に構成できる。
　また、図１０にリークキャンセル回路１０３の比較例を示したように、消費電流の削減のためにシングルエンド構成とすると、ＥＭＣ特性が悪化する問題を生じる。本実施形態においては、Ｄ／Ａ変換器６として、図３に特性を示す完全差動型ＤＡＣ、又は、図４に特性を示す疑似差動型ＤＡＣのように、２つの指令電圧の出力を有するＤＡＣ構成を採用している。
　一つの出力を持つＤ／Ａ変換器に比較して二つの出力を持つＤ／Ａ変換器６を採用することで、オフセットＤＣ電圧を低くできる。また、オペアンプ７ａ、７ｂを二つ用いてリークキャンセル回路５を疑似差動構成とすることで、コモンモード入力されるＥＭＣノイズの周波数にて互いにインピーダンスを等しく構成できＥＭＣ耐性を向上できる。
　（第２実施形態）
　第２実施形態について図１１から図１４を参照しながら説明する。本実施形態においては、相関二重サンプリングする形態を説明する。本実施形態に係る図１１に示すリークキャンセル回路２０５は、Ｄ／Ａ変換器６、アンプ７と共に、スイッチトキャパシタブロック８ａ、８ｂを並列に接続して備えられる。また、その他の構成は前述実施形態と同様であるため説明を省略する。
　図１２に等価回路を示すように、スイッチトキャパシタブロック８ａ、８ｂは、互いに同一構成であり、前述実施形態で説明したスイッチトキャパシタブロック８と同一構成である。このため、スイッチトキャパシタブロック８ａ、８ｂのそれぞれの構成要素には前述実施形態と同一符号を付すと共にそれぞれ添え字ａ、ｂを添えて図示している。スイッチトキャパシタブロック８ａは、スイッチＳ５ａ～Ｓ８ａを備えたスイッチ９ａと、キャパシタ１０ａａ、１０ｂａ、スイッチ１１ａａ、１１ｂａ、１１ｃａ、１１ｄａとを備える。スイッチトキャパシタブロック８ｂは、スイッチＳ５ｂ～Ｓ８ｂを備えたスイッチ９ｂと、キャパシタ１０ａｂ、１０ｂｂ、スイッチ１１ａｂ、１１ｂｂ、１１ｃｂ、１１ｄｂとを備える。これらのキャパシタ１０ａａ、１０ｂａ、１０ａｂ、１０ｂｂ、スイッチ９ａ、９ｂ、１１ａａ、１１ｂａ、１１ｃａ、１１ｄａ、１１ａｂ、１１ｂｂ、１１ｃｂ、１１ｄｂの結線接続の説明は省略する。
　次に、リークキャンセル作用の説明を行う。前述実施形態では、サンプル期間のみリーク電流をキャンセルする形態を示したが、本形態では、ホールド期間、サンプル期間で共にリーク電流をキャンセルできるようにしている。
　制御回路１５は、スイッチ９ａ、９ｂ、１１ａａ～１１ｄａ、１１ａｂ～１１ｄｂ、１２ａ～１２ｊをオン又はオフに切り替えることで、図１３に示すホールド期間、図１４に示すサンプル期間のように結線接続する。これらのホールド期間及びサンプル期間を繰り返した後、差電圧検出回路４がサンプル電圧をＡ／Ｄ変換する。このとき、相関二重サンプリング時には、スイッチトキャパシタブロック８ａ、８ｂのように二つ準備して交互に動作させることで、ホールド期間及びサンプル期間共に補償電流を通電することでリーク電流をキャンセルする。
　図１３に示すホールド期間の定常状態では、スイッチトキャパシタブロック８ａのキャパシタ１０ａａ、１０ｂａは、スイッチトキャパシタブロック８ａの入力電圧Ｖｄｐ、Ｖｄｍ、及び、リーク電流が流れ込む差電圧検出回路４の差動ノードの中間電位（Ｖｉｐ＋Ｖｉｍ）／２に基づく電荷を保持することになる。
　このとき、オペアンプ１３の非反転入力端子及び反転入力端子はスイッチ１２ｅ、１２ｆのオンにより短絡するように接続され、オペアンプ１３の差動入力端子はそれぞれ（Ｖｉｐ＋Ｖｉｍ）／２の電圧に保持される。図１３に示すホールド期間において、スイッチトキャパシタブロック８ｂは、逆に、スイッチトキャパシタブロック８ｂのキャパシタ１０ａｂ、１０ｂｂを通じて電荷Ｑｌｃに基づく電流をオペアンプ１３の入力側へ流している。これにより、ホールド期間に流れるリーク電流による電荷Ｑｓｈをキャンセルするようにしている。
　また図１４に示すサンプル期間の定常状態では、スイッチトキャパシタブロック８ｂのキャパシタ１０ａｂ、１０ｂｂが、入力電圧Ｖｄｐ、Ｖｄｍ、及び、リーク電流が流れ込む差動ノードの中間電位（Ｖｉｐ＋Ｖｉｍ）／２に基づく電荷を保持する。また、オペアンプ１３の非反転入力端子及び反転入力端子は開放されイマジナリショート状態となる。逆に、図１４に示すサンプル期間において、スイッチトキャパシタブロック８ａでは、キャパシタ１０ａａ、１０ｂａを通じて電荷Ｑｌｃに基づく電流をオペアンプ１３の入力側へ流し、サンプル期間に流れるリーク電流による電荷Ｑｓｈをキャンセルするようにしている。
　オペアンプ１３へ流入するリーク電流は、キャパシタＣ２ａ～Ｃ２ｊによるスイッチトキャパシタブロック８ａ、８ｂのサンプリング動作周期を単位時間とした単位時間当たりのリーク電荷に等しい。
　サンプリング時に流れる電荷Ｑｓｈは（１１）式のように表すことができる。
　Ｑｓｈ＝Ｃｓｈ×（（Ｖｉｍ－Ｖｉｐ）－（Ｖｃｍ－Ｖｃｍ））　…（１１）
　ホールド時に流れる電荷Ｑｓｈもまた同様に（１２）式のように表すことができる。
　Ｑｓｈ＝Ｃｓｈ×（（Ｖｉｍ－Ｖｉｐ）－（Ｖｃｍ－Ｖｃｍ））　…（１２）
　一方のリークキャンセル回路５を動作させることによって流れる電荷Ｑｌｃは、（１３）式のように表すことができる。
　Ｑｌｃ＝Ｃｌｃ×（（Ｖｄｍ－Ｖｄｐ）－（（Ｖｉｐ＋Ｖｉｍ）／２－Ｖｉｐ））
　　　　　…（１３）
　入力電圧ΔＶｉ（＝Ｖｉｐ－Ｖｉｍ）、リークキャンセル電圧ΔＶｄ（＝Ｖｄｐ－Ｖｄｍ）とすると
　Ｑｓｈ＝Ｃｓｈ×（－ΔＶｉ）　　　　　　　…（１４）
　Ｑｌｃ＝Ｃｌｃ×（－ΔＶｄ＋ΔＶｉ／２）　…（１５）
　Ｑｓｈ＝Ｑｌｃのときリークキャンセルが成立する。
　このときリークキャンセル電圧ΔＶｄを（１６）式のように設定すると良い。
　ΔＶｄ　＝　（（２Ｃｓｈ＋Ｃｌｃ）／（２×Ｃｌｃ））×ΔＶｉ　…（１６）
　第１実施形態と同様に、サンプリング容量Ｃｓｈが一定の場合、低閾値電圧ＶｔのＭＯＳトランジスタを用いることで入力電圧ΔＶｉに対するリークキャンセル電圧ΔＶｄを大きくでき、リークキャンセル容量Ｃｌｃに小さな容量値のものを用いることができる。リークキャンセル容量Ｃｌｃの値を小さくできれば回路面積を小型化できる。
　本実施形態によれば、リークキャンセル回路５は、Ｄ／Ａ変換器６による指令電圧に基づいて相関二重サンプリングして補償電流を生成するようにしているため、前述実施形態と同様の作用効果を奏すると共に、相関二重サンプリングする場合のホールド期間及びサンプル期間においてリーク電流をキャンセルできる。
　（第３実施形態）
　第３実施形態について図１５を参照しながら説明する。本実施形態では、スイッチＳＷ、ＳＷ２、ＳＷ３を切替えることにより、リークキャンセル用のオペアンプ７ａを外部からの電圧をバッファするアンプとして使用する形態を説明する。
　図１５に示す装置においては、リークキャンセル回路５の外部にスイッチＳＷ２、ＳＷ３、マルチプレクサＭＵＸ２を備えている。スイッチＳＷ２は、スイッチＳ９～Ｓ１２を図示形態に接続した構成であり、制御回路１５の制御に基づいてクロス接続又はストレート接続可能に構成されている。また、マルチプレクサＭＵＸ２には、外部接続端子Ｔ１、Ｔ２を経て、サーミスタなどを使用した外部温度検出回路３０、ＢＬＫ電圧検出回路３１の検出信号を切替入力可能になっている。また、マルチプレクサＭＵＸ２には、電流源及びダイオードを使用し半導体チップの発熱温度を検出するチップ温度検出回路３２が接続されている。
　スイッチＳＷ２は、マルチプレクサＭＵＸ２から入力した信号をリークキャンセル回路２０５のオペアンプ７ａに入力させるか否かを選択するスイッチを示している。スイッチＳＷ３は、オペアンプ７ａの出力及をスイッチＳＷの入力側に入力させるか否かを選択するスイッチを示している。
　リークキャンセル用のオペアンプ７ａを外部からの電圧をバッファするアンプとして使用する際には、制御回路１５が、スイッチＳＷ、ＳＷ２、ＳＷ３をオン状態、スイッチ９をオフ状態にして使用する。
　このときマルチプレクサＭＵＸ２が、制御回路１５の制御に基づいて、外部温度検出回路３０、ＢＬＫ電圧検出回路３１、チップ温度検出回路３２の何れかの出力信号を選択切替えして出力すると、図１５に太線で示した経路Ｋａのように、マルチプレクサＭＵＸ２を通じて選択切替えした検出信号を差電圧検出回路４のオペアンプ７ａに入力させることができる。このとき、制御回路１５がスイッチＳＷをオン状態とすることで、オペアンプ７ａによる電圧バッファ後の電圧を差電圧検出回路４に入力させることができる。これにより、低閾値電圧Ｖｔの入力トランジスタを備えたオペアンプ７ａを、電圧バッファとして外部信号の処理に用いることができる。
　（他の実施形態）
　本開示は、前述した実施形態に限定されるものではなく、種々変形して実施することができ、その要旨を逸脱しない範囲で種々の実施形態に適用可能である。
　監視ＩＣ２の外部に、抵抗Ｒ１、Ｒ２とコンデンサＣ１とを接続した外付けのＲＣフィルタについて、抵抗Ｒ１、Ｒ２、コンデンサＣ１をπ型に構成した形態を示したが、これに限定されるものではなく、抵抗Ｒ１、Ｒ２、コンデンサＣ１をＬ字型に構成しても良い。リークキャンセル回路５を搭載した監視ＩＣ２は、当該監視ＩＣ２に外付けしたＥＭＣ対策用のＲＣフィルタを削減しても良い。Ｄ／Ａ変換器６を「電圧生成回路」として構成したが、補償電流を生成するための指令電圧を生成する電圧生成回路であれば、どのような電圧生成回路を用いて構成しても良い。
　図面中、２は電圧検出回路（集積回路）、４は差電圧検出回路、５はリークキャンセル回路、６はＤ／Ａ変換器（電圧生成回路）、７はアンプ、７ａ、７ｂはオペアンプ、を示す。
　本開示は、請求の範囲に記載の内容に加え、下記の開示を含む。
　［１］
　２つの入力ノードの間の差電圧を検出する電圧検出装置であって、
　前記２つの入力ノードの各電圧をサンプリングして前記差電圧を検出する差電圧検出回路を備え、前記２つの入力ノードから前記差電圧検出回路の側へ流れるリーク電流とは逆向きに流れる補償電流を生成するリークキャンセル回路（５）を備え、
　前記リークキャンセル回路は、
　前記補償電流を生成するための指令電圧を生成する電圧生成回路（６）と、
　前記電圧生成回路により生成された電圧を入力する入力トランジスタとして所定より低閾値電圧のＭＯＳトランジスタを使用したアンプ（７）と、を備える電圧検出装置。
　［２］
　前記リークキャンセル回路は、前記電圧生成回路による指令電圧に基づいて相関二重サンプリングして前記補償電流を生成する［１］の電圧検出装置。
　［３］
　前記リークキャンセル回路の電圧生成回路は、デジタル指令値に正勾配で正比例する第１電圧と前記デジタル指令値に負勾配で正比例する第２電圧の二つの指令電圧を出力するか、又は、デジタル指令値に拘わらず一定の第１電圧と前記デジタル指令値に正比例する第２電圧の二つの指令電圧を出力するＤ／Ａ変換器により構成され、
　前記アンプは、二つのオペアンプにより構成されると共に、前記Ｄ／Ａ変換器による前記二つの電圧出力のそれぞれを前記二つのオペアンプの入力に接続して電圧フォロワして出力する［１］又は［２］の電圧検出装置。
　［４］
　集積回路に構成され、
　前記集積回路の外部に、抵抗とコンデンサとを接続して構成されたＲＣフィルタを備え、前記ＲＣフィルタを通じて入力された信号を二つの入力ノードを通じて入力する［１］から［３］の何れかの電圧検出装置。
　［５］
　前記リークキャンセル回路は、入力段と出力段の二段の増幅部の構成を備え、前記出力段をＡＢ級で動作させるように構成される［１］から［４］の何れかの電圧検出装置。
　［６］
　前記入力段は、前記入力トランジスタにより構成される差動入力部と前記差動入力部にカスコード接続されたカスコード接続部を備えたフォールデッドカスコード型増幅回路により構成され、
　前記アンプは、前記入力段のカスコード接続部と前記出力段との間に位相補償用のキャパシタを接続して構成される［５］の電圧検出装置。
　［７］
　前記オペアンプを、外部からの電圧をバッファする電圧バッファとして選択的に使用する［３］の電圧検出装置。
　本開示は、前述した実施形態に準拠して記述したが、本開示は当該実施形態や構造に限定されるものではないと理解される。本開示は、様々な変形例や均等範囲内の変形をも包含する。加えて、様々な組み合わせや形態、さらには、それらに一要素、それ以上、あるいはそれ以下、を含む他の組み合わせや形態をも、本開示の範畴や思想範囲に入るものである。
 

Claims (7)

  1. 　２つの入力ノードの間の差電圧を検出する電圧検出装置であって、
    　前記２つの入力ノードの各電圧をサンプリングして前記差電圧を検出する差電圧検出回路を備え、前記２つの入力ノードから前記差電圧検出回路の側へ流れるリーク電流とは逆向きに流れる補償電流を生成するリークキャンセル回路（５）を備え、
    　前記リークキャンセル回路は、
    　前記補償電流を生成するための指令電圧を生成する電圧生成回路（６）と、
    　前記電圧生成回路により生成された電圧を入力する入力トランジスタとして所定より低閾値電圧のＭＯＳトランジスタを使用したアンプ（７）と、を備える電圧検出装置。
  2. 　前記リークキャンセル回路は、前記電圧生成回路による指令電圧に基づいて相関二重サンプリングして前記補償電流を生成する請求項１記載の電圧検出装置。
  3. 　前記リークキャンセル回路の電圧生成回路は、デジタル指令値に正勾配で正比例する第１電圧と前記デジタル指令値に負勾配で正比例する第２電圧の二つの指令電圧を出力するか、又は、デジタル指令値に拘わらず一定の第１電圧と前記デジタル指令値に正比例する第２電圧の二つの指令電圧を出力するＤ／Ａ変換器により構成され、
    　前記アンプは、二つのオペアンプにより構成されると共に、前記Ｄ／Ａ変換器による前記二つの電圧出力のそれぞれを前記二つのオペアンプの入力に接続して電圧フォロワして出力する請求項１記載の電圧検出装置。
  4. 　集積回路に構成され、
    　前記集積回路の外部に、抵抗とコンデンサとを接続して構成されたＲＣフィルタを備え、前記ＲＣフィルタを通じて入力された信号を二つの入力ノードを通じて入力する請求項１記載の電圧検出装置。
  5. 　前記リークキャンセル回路は、入力段と出力段の二段の増幅部の構成を備え、前記出力段をＡＢ級で動作させるように構成される請求項１記載の電圧検出装置。
  6. 　前記入力段は、前記入力トランジスタにより構成される差動入力部と前記差動入力部にカスコード接続されたカスコード接続部を備えたフォールデッドカスコード型増幅回路により構成され、
    　前記アンプは、前記入力段のカスコード接続部と前記出力段との間に位相補償用のキャパシタを接続して構成される請求項５記載の電圧検出装置。
  7. 　前記オペアンプを、外部からの電圧をバッファする電圧バッファとして選択的に使用する請求項３記載の電圧検出装置。
     
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