JPS6365172B2 - - Google Patents
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- JPS6365172B2 JPS6365172B2 JP15039081A JP15039081A JPS6365172B2 JP S6365172 B2 JPS6365172 B2 JP S6365172B2 JP 15039081 A JP15039081 A JP 15039081A JP 15039081 A JP15039081 A JP 15039081A JP S6365172 B2 JPS6365172 B2 JP S6365172B2
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- JP
- Japan
- Prior art keywords
- input terminal
- differential amplifier
- circuit
- voltage
- input
- Prior art date
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Links
- 239000003990 capacitor Substances 0.000 description 10
- 238000010586 diagram Methods 0.000 description 10
- 230000003071 parasitic effect Effects 0.000 description 3
- 238000005070 sampling Methods 0.000 description 2
- 238000010276 construction Methods 0.000 description 1
- 238000007599 discharging Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
- H03K5/22—Circuits having more than one input and one output for comparing pulses or pulse trains with each other according to input signal characteristics, e.g. slope, integral
- H03K5/24—Circuits having more than one input and one output for comparing pulses or pulse trains with each other according to input signal characteristics, e.g. slope, integral the characteristic being amplitude
- H03K5/2472—Circuits having more than one input and one output for comparing pulses or pulse trains with each other according to input signal characteristics, e.g. slope, integral the characteristic being amplitude using field effect transistors
- H03K5/249—Circuits having more than one input and one output for comparing pulses or pulse trains with each other according to input signal characteristics, e.g. slope, integral the characteristic being amplitude using field effect transistors using clock signals
-
- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R19/00—Arrangements for measuring currents or voltages or for indicating presence or sign thereof
- G01R19/0038—Circuits for comparing several input signals and for indicating the result of this comparison, e.g. equal, different, greater, smaller (comparing pulses or pulse trains according to amplitude)
Landscapes
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Nonlinear Science (AREA)
- Analogue/Digital Conversion (AREA)
- Manipulation Of Pulses (AREA)
Description
【発明の詳細な説明】
本発明は入力信号間のレベル差が小さい状態で
も正確な比較結果を出力することができるモノリ
シツク比較回路に関するものである。
も正確な比較結果を出力することができるモノリ
シツク比較回路に関するものである。
一般に、モノリシツク・アナログ−デイジタル
変換器（以下Ａ／Ｄ変換器という）において、比
較回路は重要な回路要素であり、Ａ／Ｄ変換器の
高精度化、高分解能化にともなつて、入力信号間
のレベル差の小さい場合にも正確な出力が得られ
るより高精度な比較回路を必要とするようになつ
た。
変換器（以下Ａ／Ｄ変換器という）において、比
較回路は重要な回路要素であり、Ａ／Ｄ変換器の
高精度化、高分解能化にともなつて、入力信号間
のレベル差の小さい場合にも正確な出力が得られ
るより高精度な比較回路を必要とするようになつ
た。
従来、MOS構造のモノリシツクＡ／Ｄ変換器
の比較回路として第１図の回路図に示すものが知
られている。この比較回路の特徴は、スイツチ１
を閉じて第１のアナログ入力電圧VA1をサンプリ
ングし、その比較動作期間中そのアナログ入力電
圧を保持するサンプル・ホールド機能を備えてい
ることである。この比較回路の欠点は、スイツチ
３のON−OFF時に寄生容量６の充・放電により
容量４の保持電荷の漏れがあることである。この
欠点を補うべく補償用素子を付加しても、高精
度、高分解のＡ／Ｄ変換器を構成できるまでにな
つていない。さらに、この比較回路をＣ−MOS
構造で構成した場合、その電源電圧の変動に対し
て論理素子のインバータで構成された増幅器５の
入力スレシヨルド電圧の変動が大きいため、比較
動作中の電源電圧の変動に対して所要精度を保持
することが困難であつた。
の比較回路として第１図の回路図に示すものが知
られている。この比較回路の特徴は、スイツチ１
を閉じて第１のアナログ入力電圧VA1をサンプリ
ングし、その比較動作期間中そのアナログ入力電
圧を保持するサンプル・ホールド機能を備えてい
ることである。この比較回路の欠点は、スイツチ
３のON−OFF時に寄生容量６の充・放電により
容量４の保持電荷の漏れがあることである。この
欠点を補うべく補償用素子を付加しても、高精
度、高分解のＡ／Ｄ変換器を構成できるまでにな
つていない。さらに、この比較回路をＣ−MOS
構造で構成した場合、その電源電圧の変動に対し
て論理素子のインバータで構成された増幅器５の
入力スレシヨルド電圧の変動が大きいため、比較
動作中の電源電圧の変動に対して所要精度を保持
することが困難であつた。
この電源電圧変動特性を改善した比較回路とし
て、“Solid−State Circuits Conference Dig.
Tech.Papers”、Feb.1973の152頁に発表されたも
のは、第２図の回路図に示される。図において、
まずスイツチ１４，１５を閉じて、差動型増幅器
１１，１２の入力端を接地する。これにより差動
型増幅器１１の入力オフセツト電圧e1を電圧利得
G1倍した電圧に等しい電荷が容量１６に保持さ
れる。次に、スイツチ１４，１５を開いて、スイ
ツチ１３を閉じて第１のアナログ入力信号VA1と
第２のアナログ信号VA2を比較する。これによつ
て増幅器１２の入力端においては、増幅器１１の
入力オフセツト電圧が補償される。またこの比較
回路の入力オフセツト電圧VOFFは次式で表わすこ
とができる。
て、“Solid−State Circuits Conference Dig.
Tech.Papers”、Feb.1973の152頁に発表されたも
のは、第２図の回路図に示される。図において、
まずスイツチ１４，１５を閉じて、差動型増幅器
１１，１２の入力端を接地する。これにより差動
型増幅器１１の入力オフセツト電圧e1を電圧利得
G1倍した電圧に等しい電荷が容量１６に保持さ
れる。次に、スイツチ１４，１５を開いて、スイ
ツチ１３を閉じて第１のアナログ入力信号VA1と
第２のアナログ信号VA2を比較する。これによつ
て増幅器１２の入力端においては、増幅器１１の
入力オフセツト電圧が補償される。またこの比較
回路の入力オフセツト電圧VOFFは次式で表わすこ
とができる。
VOFF＝e2／G1 …(1)
ここでe2は増幅器１２の入力オフセツト電圧で
ある。(1)式より明らかなように、この比較回路の
入力オフセツト電圧は増幅器１１の電圧利得を大
きくするほど低減される。しかし、増幅器１１の
電圧利得は入力オフセツト電圧e1によつて、この
増幅器１１が飽和しない程度の値に抑える必要が
ある。また、この比較回路は差動型増幅器によつ
て構成されているため、同相信号除去比
（CMRR）が優れており、電源変動除去比
（SVRR）も十分に大きいため、電源電圧の変動
に対しても安定であるが、その入力回路部にサン
プリング・ホールド回路を備えていないため、逐
次比較型のＡ／Ｄ変換器を構成する場合、そのア
ナログ入力端にサンプル・ホールド回路を独立に
必要とする問題がある。
ある。(1)式より明らかなように、この比較回路の
入力オフセツト電圧は増幅器１１の電圧利得を大
きくするほど低減される。しかし、増幅器１１の
電圧利得は入力オフセツト電圧e1によつて、この
増幅器１１が飽和しない程度の値に抑える必要が
ある。また、この比較回路は差動型増幅器によつ
て構成されているため、同相信号除去比
（CMRR）が優れており、電源変動除去比
（SVRR）も十分に大きいため、電源電圧の変動
に対しても安定であるが、その入力回路部にサン
プリング・ホールド回路を備えていないため、逐
次比較型のＡ／Ｄ変換器を構成する場合、そのア
ナログ入力端にサンプル・ホールド回路を独立に
必要とする問題がある。
本発明の目的は、これらの欠点を除去し、電源
電圧の変動に対して、優れた安定性（電源電圧除
去比）を備え、入力オフセツト電圧の補償が可能
で、かつ被比較信号のサンプル・ホールドが可能
な高精度の比較回路を提供することにある。
電圧の変動に対して、優れた安定性（電源電圧除
去比）を備え、入力オフセツト電圧の補償が可能
で、かつ被比較信号のサンプル・ホールドが可能
な高精度の比較回路を提供することにある。
本発明の他の目的は、MOSモノリシツクで構
成してMOSモノリシツクＡ／Ｄ変換器及びデー
タ収集用LSIを構成できるようにした比較回路を
提供することにある。
成してMOSモノリシツクＡ／Ｄ変換器及びデー
タ収集用LSIを構成できるようにした比較回路を
提供することにある。
本発明は、入力信号とこの入力と比較する比較
信号とを切替えて第１の容量素子に接続する第１
のスイツチ手段と、前記第１の容量素子からの信
号を反転入力端子に接続し、その第１の容量素子
と実質的に同一の第２の容量素子を非反転入力端
子と共通線との間に接続しかつこれら反転入力端
子と非反転入力端子との電位差を増幅して反転出
力および非反転出力をとり出す第１の差動増幅器
と、この第１の差動増幅器の各入力端子と前記共
通線との間に設けられた第２のスイツチ手段と、
前記第１の差動増幅器の反転出力および非反転出
力を実質的に同一の容量をもつ第３および第４の
容量素子を介して反転入力端子および非反転入力
端子にそれぞれ接続しこれら各入力端子の間の電
位差を増幅する第２の差動増幅器と、この第２の
差動増幅器の反転入力端子および非反転入力端子
と前記共通線との間に設けられた第３のスイツチ
手段とを含み、前記第１、第２および第３のスイ
ツチ手段のオン動作の後に各スイツチ手段のオフ
動作のタイミングをずらせたことを特徴とする比
較回路にある。
信号とを切替えて第１の容量素子に接続する第１
のスイツチ手段と、前記第１の容量素子からの信
号を反転入力端子に接続し、その第１の容量素子
と実質的に同一の第２の容量素子を非反転入力端
子と共通線との間に接続しかつこれら反転入力端
子と非反転入力端子との電位差を増幅して反転出
力および非反転出力をとり出す第１の差動増幅器
と、この第１の差動増幅器の各入力端子と前記共
通線との間に設けられた第２のスイツチ手段と、
前記第１の差動増幅器の反転出力および非反転出
力を実質的に同一の容量をもつ第３および第４の
容量素子を介して反転入力端子および非反転入力
端子にそれぞれ接続しこれら各入力端子の間の電
位差を増幅する第２の差動増幅器と、この第２の
差動増幅器の反転入力端子および非反転入力端子
と前記共通線との間に設けられた第３のスイツチ
手段とを含み、前記第１、第２および第３のスイ
ツチ手段のオン動作の後に各スイツチ手段のオフ
動作のタイミングをずらせたことを特徴とする比
較回路にある。
以下図面を参照して本発明を詳細に説明する。
第３図は本発明の実施例の回路図、第４図はそ
のタイミングチヤートを示す。まず、時刻t0にス
イツチ１，１４，２０を閉じ、スイツチ２を開
く。いま、差動型増幅回路１１の入力オフセツト
電圧をe1とすると、容量２２には1/2e1・G1・C2
の電荷、容量２３には−1/2e1・G1・C2の電荷が
それぞれ保持され、第１のアナログ入力電圧を
VA1とすると、容量４にはVA1・C1の電荷が保持
される。次に、時刻t1に（第４図φ1）スイツチ２
０を開き、時刻t2（第４図φ2）スイツチ１４を開
き、そして最後に（第４図φ3）スイツチ１を開
くと同時にスイツチ２を閉じる。このように各ス
イツチのOFFの時刻をずらすことにより、それ
ぞれの容量に保持された電荷の漏れを防ぐことが
でき、その結果第２のアナログ入力電圧をVA2と
すれば、節点２４の電位は（VA2−VA1）となる。
したがつて、差動型増幅器１１の２つの出力端の
電位差は、 G1・（VA2−VA1＋e1） となり、前述の通り、容量２２，２３にはあらか
じめ ｛１／２e1G1−（−１／２e1G1）｝＝e1G1 の差電圧に相当する電荷が保持されているので節
点２５，２６の電位差はG1（VA2−VA1）となる。
このように差動型増幅器１２の入力端において
は、差動型増幅器１１の入力オフセツト電圧e1は
補償されていることになる。いま、差動型増幅器
１２の入力オフセツト電圧をe2とし、この増幅器
１２の電圧利得をG2とすればその出力電圧V0は V0＝G2・｛G1（VA2−VA1）＋e2｝ ＝G1・G2・｛（VA2−VA1）＋e2／G1｝ …(2) となつて、その比較回路の入力オフセツト電圧は
e2／G1となることがわかる。したがつて、差動
型増幅器の出力が飽和しない範囲内において、
G1を大きくとることによつてその入力オフセツ
ト電圧を最小に抑えることができ、入力オフセツ
ト電圧補償動作及びアナログ入力電圧のサンプリ
ング動作は達成されている。このようにスイツチ
１が閉じている期間アナログ入力電圧そのサンプ
リングを行い、以後の比較動作期間中そのアナロ
グ入力電圧は保持されている。
のタイミングチヤートを示す。まず、時刻t0にス
イツチ１，１４，２０を閉じ、スイツチ２を開
く。いま、差動型増幅回路１１の入力オフセツト
電圧をe1とすると、容量２２には1/2e1・G1・C2
の電荷、容量２３には−1/2e1・G1・C2の電荷が
それぞれ保持され、第１のアナログ入力電圧を
VA1とすると、容量４にはVA1・C1の電荷が保持
される。次に、時刻t1に（第４図φ1）スイツチ２
０を開き、時刻t2（第４図φ2）スイツチ１４を開
き、そして最後に（第４図φ3）スイツチ１を開
くと同時にスイツチ２を閉じる。このように各ス
イツチのOFFの時刻をずらすことにより、それ
ぞれの容量に保持された電荷の漏れを防ぐことが
でき、その結果第２のアナログ入力電圧をVA2と
すれば、節点２４の電位は（VA2−VA1）となる。
したがつて、差動型増幅器１１の２つの出力端の
電位差は、 G1・（VA2−VA1＋e1） となり、前述の通り、容量２２，２３にはあらか
じめ ｛１／２e1G1−（−１／２e1G1）｝＝e1G1 の差電圧に相当する電荷が保持されているので節
点２５，２６の電位差はG1（VA2−VA1）となる。
このように差動型増幅器１２の入力端において
は、差動型増幅器１１の入力オフセツト電圧e1は
補償されていることになる。いま、差動型増幅器
１２の入力オフセツト電圧をe2とし、この増幅器
１２の電圧利得をG2とすればその出力電圧V0は V0＝G2・｛G1（VA2−VA1）＋e2｝ ＝G1・G2・｛（VA2−VA1）＋e2／G1｝ …(2) となつて、その比較回路の入力オフセツト電圧は
e2／G1となることがわかる。したがつて、差動
型増幅器の出力が飽和しない範囲内において、
G1を大きくとることによつてその入力オフセツ
ト電圧を最小に抑えることができ、入力オフセツ
ト電圧補償動作及びアナログ入力電圧のサンプリ
ング動作は達成されている。このようにスイツチ
１が閉じている期間アナログ入力電圧そのサンプ
リングを行い、以後の比較動作期間中そのアナロ
グ入力電圧は保持されている。
この比較回路において、差動入力端が一定の同
相電圧でバイアスされているため、同相入力特性
を劣化することなく、第２図の回路と同等の優れ
た同相特性を備えている。
相電圧でバイアスされているため、同相入力特性
を劣化することなく、第２図の回路と同等の優れ
た同相特性を備えている。
さらに、第３図において、スイツチ１４の開閉
時に寄生容量を介して容量４の保持電荷に微少な
変動を与えるが、容量４と同等の容量２１を付加
することによつてこの保持電荷の微少変動が差動
入力に対して同相に起きるのでステツプエラーを
差動入力間で各々補償でき、さらにリーク電流に
よる保持電荷の変動も差動入力間で補償される。
したがつて、この比較回路のサンプル・ホールド
のための容量４をモノリシツク集積ができるほど
小さな容量値にできLSI化に好適であり、また電
源電圧変動特性の優れた回路となる。
時に寄生容量を介して容量４の保持電荷に微少な
変動を与えるが、容量４と同等の容量２１を付加
することによつてこの保持電荷の微少変動が差動
入力に対して同相に起きるのでステツプエラーを
差動入力間で各々補償でき、さらにリーク電流に
よる保持電荷の変動も差動入力間で補償される。
したがつて、この比較回路のサンプル・ホールド
のための容量４をモノリシツク集積ができるほど
小さな容量値にできLSI化に好適であり、また電
源電圧変動特性の優れた回路となる。
第５図は第３図の実施例をCMOS構造に適用
した場合の回路図を示す。図において、差動型増
幅器１１はＰチヤンネルトランジスタ３５，３６
及びＮチヤンネルトランジスタ３７，３８で構成
され、差動型増幅回路１２はＰチヤンネルトラン
ジスタ３９，４０及びＮチヤンネルトランジスタ
４１，４２，４３で構成される。またこれらの増
幅回路に定電流を供給するバイアス回路はＰチヤ
ンネルトランジスタ３０，３１，３３，３４，４
４およびＮチヤンネルトランジスタ３２で構成さ
れ、スイツチ１，２，１４，２０はそれぞれトラ
ンジスタにより構成されている。
した場合の回路図を示す。図において、差動型増
幅器１１はＰチヤンネルトランジスタ３５，３６
及びＮチヤンネルトランジスタ３７，３８で構成
され、差動型増幅回路１２はＰチヤンネルトラン
ジスタ３９，４０及びＮチヤンネルトランジスタ
４１，４２，４３で構成される。またこれらの増
幅回路に定電流を供給するバイアス回路はＰチヤ
ンネルトランジスタ３０，３１，３３，３４，４
４およびＮチヤンネルトランジスタ３２で構成さ
れ、スイツチ１，２，１４，２０はそれぞれトラ
ンジスタにより構成されている。
第６図は本発明による比較回路を逐次比較型
Ａ／Ｄ変換器に適用した場合の構成図を示す。図
中５０が本発明による比較回路、５１が逐次比較
レジスタ、５２がＤ／Ａ変換器である。この逐次
比較型Ａ／Ｄ変換器の動作説明は良く知られてい
るので省略する。本発明の比較回路を使用する事
により、高精度、高分解能で安定なサンプル・ホ
ールド機能を有する逐次比較型Ａ／Ｄ変換器を
MOSモノリシツク化することが可能となる。
Ａ／Ｄ変換器に適用した場合の構成図を示す。図
中５０が本発明による比較回路、５１が逐次比較
レジスタ、５２がＤ／Ａ変換器である。この逐次
比較型Ａ／Ｄ変換器の動作説明は良く知られてい
るので省略する。本発明の比較回路を使用する事
により、高精度、高分解能で安定なサンプル・ホ
ールド機能を有する逐次比較型Ａ／Ｄ変換器を
MOSモノリシツク化することが可能となる。
以上本発明によれば、入力オフセツト電圧の補
償手段と、サンプル・ホールド機能とを備え、電
源電圧の変動特性に優れ、さらに入力端子のスイ
ツチの開閉によるステツプエラーの補償により、
小さなホールド容量でも高精度な比較動作が可能
なモノリシツク化に好適な比較回路を得ることが
できる。
償手段と、サンプル・ホールド機能とを備え、電
源電圧の変動特性に優れ、さらに入力端子のスイ
ツチの開閉によるステツプエラーの補償により、
小さなホールド容量でも高精度な比較動作が可能
なモノリシツク化に好適な比較回路を得ることが
できる。
第１図は従来の比較回路の回路図、第２図は従
来の他の比較回路の回路図、第３図は本発明の実
施例の回路図、第４図は第３図のタイミングチヤ
ート、第５図は第３図の実施例の詳細回路図、第
６図は本発明を適用した逐次比較型Ａ／Ｄ変換器
の構成図である。 図において、１，２，３，１３，１４，１５，
２０…スイツチ、４，１６，２１，２２，２３…
容量（コンデンサ）、６…寄生容量、５…増幅器、
１１，１２…差動増幅器、２４，２５，２６…節
点、３０，３１，３３〜３６，３９，４０，４４
…Ｐチヤンネルトランジスタ、３２，３７，３
８，４１〜４３…Ｎチヤンネルトランジスタ、５
０…比較回路、５１…逐次比較レジスタ、５２…
Ｄ／Ａ変換器、である。
来の他の比較回路の回路図、第３図は本発明の実
施例の回路図、第４図は第３図のタイミングチヤ
ート、第５図は第３図の実施例の詳細回路図、第
６図は本発明を適用した逐次比較型Ａ／Ｄ変換器
の構成図である。 図において、１，２，３，１３，１４，１５，
２０…スイツチ、４，１６，２１，２２，２３…
容量（コンデンサ）、６…寄生容量、５…増幅器、
１１，１２…差動増幅器、２４，２５，２６…節
点、３０，３１，３３〜３６，３９，４０，４４
…Ｐチヤンネルトランジスタ、３２，３７，３
８，４１〜４３…Ｎチヤンネルトランジスタ、５
０…比較回路、５１…逐次比較レジスタ、５２…
Ｄ／Ａ変換器、である。
Claims (1)
- １ 入力信号とこの入力と比較する比較信号とを
切替えて第１の容量素子に接続する第１のスイツ
チ手段と、前記第１の容量素子からの信号を反転
入力端子に接続しその第１の容量素子と実質的に
同一の第２の容量素子を非反転入力端子と共通線
との間に接続しかつこれら反転入力端子と非反転
入力端子との電位差を増幅して反転出力および非
反転出力をとり出す第１の差動増幅器と、この第
１の差動増幅器の各入力端子と前記共通線との間
に設けられた第２のスイツチ手段と、前記第１の
差動増幅器の反転出力および非反転出力を実質的
に同一の容量をもつ第３および第４の容量素子を
介して反転入力端子および非反転入力端子にそれ
ぞれ接続しこれら各入力端子の間の電位差を増幅
する第２の差動増幅器と、この第２の差動増幅器
の各入力端子と前記共通線との間に設けられた第
３のスイツチ手段とを含むことを特徴とする比較
回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15039081A JPS5851612A (ja) | 1981-09-22 | 1981-09-22 | 比較回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15039081A JPS5851612A (ja) | 1981-09-22 | 1981-09-22 | 比較回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5851612A JPS5851612A (ja) | 1983-03-26 |
| JPS6365172B2 true JPS6365172B2 (ja) | 1988-12-14 |
Family
ID=15495939
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP15039081A Granted JPS5851612A (ja) | 1981-09-22 | 1981-09-22 | 比較回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5851612A (ja) |
Families Citing this family (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60135839A (ja) * | 1983-12-26 | 1985-07-19 | Natl House Ind Co Ltd | せん断試験機のパネル支持装置 |
| JP2594909B2 (ja) * | 1985-11-27 | 1997-03-26 | 株式会社日立製作所 | コンパレータ |
| JPH0611115B2 (ja) * | 1986-07-30 | 1994-02-09 | 日本電気株式会社 | アナログデイジタル変換器 |
| JP2546835B2 (ja) * | 1987-03-27 | 1996-10-23 | 日本電気株式会社 | 逐次比較型ａ／ｄ変換器 |
| JP2577387B2 (ja) * | 1987-07-08 | 1997-01-29 | 株式会社東芝 | 逐次比較型ａｄ変換器 |
| JP2780605B2 (ja) * | 1993-08-23 | 1998-07-30 | 日本電気株式会社 | アナログディジタル変換器 |
| JP3211793B2 (ja) * | 1999-01-08 | 2001-09-25 | 日本電気株式会社 | Ａｄ変換器 |
| GB2402008B (en) * | 2003-04-30 | 2006-09-06 | Synad Technologies Ltd | Method and apparatus for DC offset control |
| JP5554675B2 (ja) | 2010-09-29 | 2014-07-23 | 富士通株式会社 | 逐次比較ａ／ｄ変換器 |
-
1981
- 1981-09-22 JP JP15039081A patent/JPS5851612A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5851612A (ja) | 1983-03-26 |
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