JP2013187784A - アナログ−ディジタル変換装置 - Google Patents
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Abstract
【課題】変換速度の高速化および変換精度の高精度化を図ることが可能なアナログ−ディジタル変換装置を提供する。
【解決手段】アナログ−ディジタル変換装置20は、制御回路9が、両積分器6,6の一方の積分器6の第2積分期間と他方の積分器6の第1積分期間とが重なるように第2切替部5,5を制御する。そして、第2積分期間は、第1積分期間と同程度の時間幅に設定してある。第2積分期間の時間幅T2は、クロックパルスの周期をTclk〔sec〕、アナログ−ディジタル変換の所望の分解能をnビット(nは自然数)とするとき、T2=Tclk・2nの関係が成り立つようにしてある。基準電圧Vref〔V〕は、演算増幅器OPの入力フルスケール電圧をVFS〔V〕、抵抗Rの抵抗値をRint〔Ω〕、コンデンサCの容量値をCint〔F〕とするとき、Vref=−(Rint・Cint/T2)・VFSの関係を満たすように設定してある。
【選択図】図1
【解決手段】アナログ−ディジタル変換装置20は、制御回路9が、両積分器6,6の一方の積分器6の第2積分期間と他方の積分器6の第1積分期間とが重なるように第2切替部5,5を制御する。そして、第2積分期間は、第1積分期間と同程度の時間幅に設定してある。第2積分期間の時間幅T2は、クロックパルスの周期をTclk〔sec〕、アナログ−ディジタル変換の所望の分解能をnビット(nは自然数)とするとき、T2=Tclk・2nの関係が成り立つようにしてある。基準電圧Vref〔V〕は、演算増幅器OPの入力フルスケール電圧をVFS〔V〕、抵抗Rの抵抗値をRint〔Ω〕、コンデンサCの容量値をCint〔F〕とするとき、Vref=−(Rint・Cint/T2)・VFSの関係を満たすように設定してある。
【選択図】図1
Description
本発明は、アナログ−ディジタル変換装置に関するものである。
従来から、アナログ−ディジタル変換回路を備えたセンサ装置の一例としては、図13に示す構成のセンサ装置100が提案されている(特許文献1)。
このセンサ装置100は、物理量を電圧値に変換し、当該電圧値を表す電圧信号を出力する電圧検出型のセンサ部120、チョッパアンプ部110およびアナログ−ディジタル変換回路112を備えている。また、センサ装置100は、チョッパアンプ部110、AD変換回路112などを統括的に制御するコントローラ(制御部)111を備えている。
AD変換回路112は、いわゆる二重積分型A/Dコンバータで構成されている。AD変換回路112は、積分器(積分部)113、比較器115、CR発振回路(発振部)116およびカウンタ117を備えている。
AD変換回路112は、チョッパアンプ110から出力された電圧信号が積分器113において積分され、その積分値に応じた値のディジタル信号が出力される。
また、従来から、二重積分方式によるアナログ−ディジタル変換器として2つの積分器を備えたものが知られている(例えば、特許文献2)。
特許文献2には、1つのチャネルの被変換入力に対する基準電圧を一方の積分器で積分している期間内において他方の積分器により次のチャネルの被変換入力の積分を行うように構成し、これを交互に行うようにしたアナログ−ディジタル変換器が記載されている。そして、特許文献2には、このアナログ−ディジタル変換器によれば、積分器が1つの従来のアナログ−ディジタル変換器に比べて、多チャネルの被変換入力を高速でディジタル信号に変換できる旨が記載されている。
特許文献2には、上述のように2つの積分器を備えたアナログ−ディジタル変換器が、データロガーのように多チャンネルの入力を取り扱う機器に用いて好適である旨が記載されている。また、特許文献2には、2つの積分器のオフセットによるカウント差はディジタル変換の前にキャリブレーテッドゼロを行うようにすれば補償することができる旨が記載されている。
上述のように2つの積分器を備えたアナログ−ディジタル変換器では、変換速度の高速化を図ることが可能となる。
しかしながら、特許文献2には、基準電圧をどのように決めるかについて記載されていない。この点については、特許文献1も同様である。また、特許文献1や特許文献2に記載されたアナログ−ディジタル変換器のように二重積分を行うアナログ−ディジタル変換器では、基準電圧が大きくなるほど、第2積分期間(放電期間)の電圧変化の傾きが大きくなって、変換精度が低下する傾向にある。
本発明は上記事由に鑑みて為されたものであり、その目的は、変換速度の高速化および変換精度の高精度化を図ることが可能なアナログ−ディジタル変換装置を提供することにある。
本発明のアナログ−ディジタル変換装置は、2つの積分器と、前記各積分器の各々の前段側に設けられた2つのアナログスイッチを有する第1切替部と、前記各積分器にアナログの入力電圧とアナロググラウンド電圧に対して前記入力電圧とは逆極性の基準電圧との一方を択一的に入力させる第2切替部と、前記各積分器の出力電圧を前記アナロググラウンド電圧と比較する1つのコンパレータと、2つの前記積分器のうちの1つを前記コンパレータに択一的に接続する第3切替部と、前記各積分器それぞれにおいて前記入力電圧を第1積分期間だけ積分した後に前記基準電圧を第2積分期間だけ積分する二重積分が行われるように前記第2切替部を制御する機能を有する制御手段と、前記第2積分期間毎に前記コンパレータの出力が反転するまでクロックパルスをカウントするカウンタとを備え、前記各積分器の各々は、演算増幅器と、前記第2切替部と前記演算増幅器の反転入力端子との間に設けられた抵抗と、前記演算増幅器の前記反転入力端子と前記演算増幅器の出力端子との間に接続されたコンデンサと、前記コンデンサに並列接続されたリセット用のアナログスイッチとを備え、前記制御手段は、前記第2切替部を制御するにあたって、前記両積分器の一方の前記積分器の前記第2積分期間と他方の前記積分器の前記第1積分期間とが重なるように前記第2切替部を制御するものであり、前記各積分器の各々のリセット期間、第1積分期間、第2積分期間それぞれの時間幅をT0〔sec〕、T1〔sec〕およびT2〔sec〕とするとき、
の関係が成り立つようにし、クロックパルスの周期をTclk〔sec〕、アナログ−ディジタル変換の所望の分解能をnビット(nは自然数)とするとき、
の関係が成り立つようにし、前記基準電圧をVref〔V〕、前記演算増幅器の入力フルスケール電圧をVFS〔V〕、前記抵抗の抵抗値をRint〔Ω〕、前記コンデンサの容量値をCint〔F〕とするとき、
の関係を満たすことを特徴とする。
このアナログ−ディジタル変換装置において、前記第1切替部の前段側に設けられたアンプと、前記アンプの一対の入力端子間が非接続状態にある第1状態と接続状態にある第2状態と切り替える入力切替部と、前記第1状態のときに前記第1積分期間が設定された前記積分器の前記第2積分期間に対応した前記カウント値と前記第2状態のときに前記第1積分期間が設定された前記積分器の前記第2積分期間に対応した前記カウント値との差分値をディジタル値として出力するディジタル回路とを備え、前記制御手段は、前記入力切替部を制御することによって前記第1状態と前記第2状態とを交互に切り替えさせ、前記第1状態のときに前記二重積分が開始される前記積分器と前記第2状態のときに前記二重積分が開始される前記積分器とが異なるように前記第2切替部を制御することが好ましい。
このアナログ−ディジタル変換装置において、前記第1切替部の前段側に設けられたアンプと、前記アンプの一対の入力端子間が非接続状態にある第1状態と接続状態にある第2状態と切り替える入力切替部と、前記第1状態のときに前記第1積分期間が設定された前記積分器の前記第2積分期間に対応した前記カウント値と前記第2状態のときに前記第1積分期間が設定された前記積分器の前記第2積分期間に対応した前記カウント値との差分値をディジタル値として出力するディジタル回路とを備え、前記制御手段は、前記入力切替部を制御することによって前記第1状態と前記第2状態とを交互に切り替えさせ、時系列的に連続して現われる前記第1状態と前記第2状態との組み合わせごとに、前記第1状態のときに前記二重積分が開始される前記積分器と前記第2状態のときに前記二重積分が開始される前記積分器とが同一となるように前記第2切替部を制御することが好ましい。
このアナログ−ディジタル変換装置において、前記第1切替部の前段側に設けられたアンプと、前記アンプの一対の入力端子間が非接続状態にある第1状態と接続状態にある第2状態と切り替える入力切替部と、前記カウンタのカウント値を記憶可能な第1メモリと、前記カウンタの後段に設けられた第1演算器と、前記第1演算器の出力値を記憶可能な第2メモリと、前記第1演算器の後段に設けられた第2演算器とを備え、前記前記制御手段は、前記第1状態と前記第2の状態とが交互に現われるように前記入力切替部を制御し、前記第1状態、前記第2状態それぞれのときにおいて、前記一方の前記積分器の二重積分と前記他方の前記積分器の二重積分とが順次開始されるように前記第2切替部を制御し、前記第1状態で二重積分が開始された前記一方の積分器の前記第2積分期間に対応した前記カウント値と前記第1状態で二重積分が開始された前記他方の積分器の前記第2積分期間に対応した前記カウント値とを前記第1演算器により加算させ、前記第2状態で二重積分が開始された前記一方の積分器の前記第2積分期間に対応した前記カウント値と前記第2状態で二重積分が開始された前記他方の積分器の前記第2積分期間に対応した前記カウント値とを前記第1演算器により加算させ、前記第2状態のときの2つの前記カウント値の和から前記第1状態のときの2つの前記カウント値の和を前記第2演算器により減算させることが好ましい。
このアナログ−ディジタル変換装置において、前記カウンタの後段に設けられたディジタル回路を備え、前記制御手段は、前記第1積分期間、前記第2積分期間の時間幅を、それぞれ前記T1、前記T2のN(Nは2以上の整数)分の1とし、前記T1、前記T2それぞれを1フレームとして前記1フレームごとに二重積分がN回ずつ行われて前記カウンタのカウント値が前記ディジタル回路において加算されるように前記第1切替部、前記第2切替部、前記第3切替部および前記ディジタル回路を制御することが好ましい。
本発明のアナログ−ディジタル変換装置においては、変換速度の高速化および変換精度の高精度化を図ることが可能となる。
(実施形態1)
以下では、本実施形態のアナログ−ディジタル変換装置(A−D変換装置と略称する)20について図1〜図3に基づいて説明する。
以下では、本実施形態のアナログ−ディジタル変換装置(A−D変換装置と略称する)20について図1〜図3に基づいて説明する。
A−D変換装置20は、2つの積分器6,6と、各積分器6,6の各々の前段側に設けられた2つのアナログスイッチ41,41を有する第1切替部4とを備えている。
また、A−D変換装置20は、各積分器6,6にアナログの入力電圧Vinとアナロググラウンド電圧VAGNDに対して入力電圧Vinとは逆極性の基準電圧Vrefとの一方を択一的に入力させる第2切替部5,5を備えている。
また、A−D変換装置20は、各積分器6,6の出力電圧Vout,Voutをアナロググラウンド電圧VAGNDと比較する1つのコンパレータ8と、2つの積分器6,6のうちの1つをコンパレータ8に択一的に接続する第3切替部7とを備えている。
また、A−D変換装置20は、第1切替部4、第2切替部5,5および第3切替部7を制御する制御回路9を備えている。制御回路9は、各積分器6,6それぞれにおいて入力電圧Vinを第1積分期間だけ積分した後に基準電圧Vrefを第2積分期間だけ積分する二重積分が行われるように第2切替部5,5を制御する機能を有する制御手段を構成している。図1(b)、図2および図3の各々では、第1積分期間の時間幅をT1、第2積分期間の時間幅をT2としてある。なお、T1、T2それぞれの単位は、〔sec〕である。
また、A−D変換装置20は、第2積分期間毎にコンパレータ8の出力が反転するまでクロックパルスをカウントするカウンタ11を備えている。
以下、本実施形態のA−D変換装置20の各構成要素について詳細に説明する。
上述の2つの積分器6,6は、同じ構成を有している。以下では、説明の便宜上、図1(a)における上側の積分器6を積分器6a、下側の積分器6を積分器6bと称することもある。また、以下では、各積分器6,6の出力電圧Vout,Voutに関して、積分器6aの出力電圧Voutを出力電圧Voutaと称し、積分器6bの出力電圧Voutを出力電圧Voutbと称することもある。
各積分器6,6の各々は、演算増幅器OP1と、第2切替部4と演算増幅器OP1の反転入力端子との間に設けられた抵抗Rと、演算増幅器OPの反転入力端子と演算増幅器OPの出力端子との間に接続されたコンデンサCとを備えている。ここで、積分器6は、演算増幅器OP1の非反転入力端子の電位が、アナロググラウンド電圧VAGNDに設定されるように構成されている。要するに、積分器6は、演算増幅器OP1と抵抗RとコンデンサCとを用いた反転積分器の構成となっており、抵抗RとコンデンサCとの直列回路を有している。
第1切替部4は、各積分器6,6それぞれの前段側に設けられた2つのアナログスイッチ41,41を備えている。各アナログスイッチ41,41の状態は、制御回路9によって制御される。なお、以下では、説明の便宜上、図1(a)における上側のアナログスイッチ41をアナログスイッチ41a、下側のアナログスイッチ41をアナログスイッチ41bと称することがある。各アナログスイッチ41,41の各々は、nチャネルMOSトランジスタにより構成することが好ましく、これにより、pチャネルMOSトランジスタにより構成する場合に比べて、オン抵抗を低減できるとともに、高速動作が可能となる。
第2切替部5は、積分器6に入力電圧Vinとアナロググラウンド電圧VAGNDに対して入力電圧Vinとは逆極性の基準電圧Vrefとのいずれかを択一的に入力させることができる構成となっている。アナロググラウンド電圧VAGNDは、A−D変換装置20の電源電圧VDDとグランド電圧(0V)との間に設定してある(図3参照)。アナロググラウンド電圧VAGNDは、例えば、バンドギャップリファレンス回路(図示せず)の出力から生成することが好ましい。基準電圧Vrefは、アナロググラウンド電圧VAGNDから生成されていることが好ましい。
各第2切替部5の各々は、第1切替部4のアナログスイッチ41と積分器6との間に設けられたアナログスイッチ51と、基準電圧Vrefを出力する基準電圧発生回路(図示せず)と積分器6との間に設けられたアナログスイッチ52とを備えている。要するに、第2切替部5は、2つのアナログスイッチ51,52を備えている。各アナログスイッチ51,52の状態は、制御回路9によって制御される。各アナログスイッチ51,52の各々は、nチャネルMOSトランジスタにより構成することが好ましく、これにより、pチャネルMOSトランジスタにより構成する場合に比べて、オン抵抗を低減できるとともに、高速動作が可能となる。以下では、説明の便宜上、図1(a)における上側の第2切替部5を第2切替部5a、下側の第2切替部5を第2切替部5bと称することもある。
第3切替部7は、各積分器6,6それぞれとコンパレータ8との間に設けられた2つのアナログスイッチ71,71を備えている。各アナログスイッチ71,71の状態は、制御回路9によって制御される。各アナログスイッチ71,71の各々は、nチャネルMOSトランジスタにより構成することが好ましく、これにより、pチャネルMOSトランジスタにより構成する場合に比べて、オン抵抗を低減できるとともに、高速動作が可能となる。以下では、説明の便宜上、図1(a)における上側のアナログスイッチ71をアナログスイッチ71a、下側のアナログスイッチ71をアナログスイッチ71bと称することもある。
上述の積分器6は、入力電圧Vinを第1積分期間だけ積分した後に、アナロググラウンド電圧VAGNDに対して入力電圧Vinとは逆極性の基準電圧Vrefを積分する。ここで、積分器6は、基準電圧Vrefを積分する第2積分期間に、コンデンサCの電荷が放電される。なお、図1(b)、図2および図3それぞれでは、アナロググラウンド電圧VAGNDに対する入力電圧Vinの極性がマイナスの場合について、積分器6の出力電圧Voutの経時変化を示してある。
また、積分器6は、コンデンサCに、リセット用のアナログスイッチ61が並列接続されている。したがって、積分器6は、リセット用のアナログスイッチ61をオンさせることにより、コンデンサCの残留電荷を放電させるリセット期間を設けることができる。図1(b)、図2および図3では、リセット期間の時間幅をT0としてある。T0の単位は、〔sec〕である。このアナログスイッチ61の状態は、制御回路9によって制御される。アナログスイッチ61は、nチャネルMOSトランジスタにより構成することが好ましく、これにより、pチャネルMOSトランジスタにより構成する場合に比べて、オン抵抗を低減できるとともに、高速動作が可能となる。
制御回路9は、積分器6ごとに、リセット期間、第1積分期間、第2積分期間がサイクリックに繰り返されるように、各アナログスイッチ51〜53,61のオンオフのタイミングを制御する。また、制御回路9は、カウンタ11のカウント値が第2積分期間の終了直後に出力され、カウンタ11のカウント値がリセットされるように、カウンタ11を制御する。
上述のカウンタ11は、一定周期のクロックパルスを出力するクロックパルス発生部10からのクロックパルスをカウントする。このカウンタ11は、積分器6のリセット期間に、制御回路9からのリセット信号によってリセットされ、制御回路9からのカウント開始信号によって積分器6の第2積分期間の開始と同時に動作(カウント動作)が開始され、その後にコンパレータ8の出力Vout2が変化(反転)したときに制御回路9からの停止信号によって動作(カウント動作)が終了される。要するに、制御回路9は、第2積分期間にカウンタ11のカウント動作を開始させ第2積分期間においてコンパレータ8の出力Vout2が反転したときにカウンタ11のカウント動作を停止させる機能を有している。したがって、カウンタ11は、第2積分期間において積分器6の出力電圧Voutがアナロググラウンド電圧VAGNDに戻るまでの放電期間T4(図1(b)、図3参照)のみクロックパルスをカウントする。図1(b)および図2では、放電期間の時間幅をT4としてある。T4の単位は、〔sec〕である。
ところで、積分器6の出力電圧Voutの絶対値は、第1積分期間においては入力電圧Vinの値(平均値)に比例した傾きで増加し、第2積分期間においては一定の傾きで減少するので、放電期間の時間幅T4は、入力電圧Vinに比例する。さらに説明すれば、抵抗Rの抵抗値をRint〔Ω〕、コンデンサの容量値をCint〔F〕、入力電圧Vinの単位を〔V〕、第1積分期間の終了時における積分器6の出力電圧VoutをVa〔V〕とすると、Vaは下記(1)式により表される。
また、第1積分期間の時間幅T1は、下記(2)式により表される。
また、放電期間の時間幅T4は、下記(3)式により表される。
そして、(2)式および(3)式から、入力電圧Vinは、下記(4)式により表される。
したがって、カウンタ11のカウント値は、入力電圧Vinに比例した値となる。
カウンタ11としては、12ビットのカウンタを用いている。カウンタ11は、12ビットのカウンタに限らず、例えば、8ビットのカウンタや16ビットのカウンタなどを用いてもよい。また、クロックパルス発生部10は、例えば、CR発振回路などにより構成すればよい。また、クロックパルス発生部10は、制御回路9に設けてもよい。
本実施形態では、アナロググラウンド電圧VAGNDを1.2Vに設定してあるが、これに限らず、例えば、0.6Vなどでもよい。
また、本実施形態では、リセット期間の時間幅T0、第1積分期間の時間幅T1、第2積分期間の時間幅T2について、T0+T1=T2の関係が成り立つように設定してある。ここにおいて、第2積分期間の時間幅T2は、第1積分期間の時間幅T1と同程度の時間幅に設定することが好ましい。言い換えれば、リセット期間の時間幅T0は、第1積分期間の時間幅T1に比べて無視できる程度に短いことが好ましい。そして、制御回路9は、一方の積分器6のリセット期間の開始時点と他方の積分器6の第2積分期間の開始時点とが一致するように第2切替部5,5などを制御する。つまり、制御回路9は、第2切替部5,5を制御するにあたって、両積分器6,6の一方の積分器6(積分器6aあるいは積分器6b)の第2積分期間と他方の積分器6(積分器6bあるいは積分器6a)の第1積分期間とが重なるように第2切替部5,5を制御する。図3には、積分器6a,6bの出力電圧Vouta,Voutbそれぞれを例示してある。図3中の黒三角と“データ確定”の表記との組み合せは、黒三角の頂点で指している時刻が、カウンタ11のカウント値からなるデータが確定するタイミングであることを説明するためのものである。
制御回路9は、適宜のプログラムを搭載したマイクロコンピュータなどにより構成してもよいし、タイミングコントロール回路や、それぞれ所望の機能を実現するように設計した複数の回路などの組み合わせにより構成してもよい。
ところで、第2積分期間の時間幅T2については、クロックパルスの周期をTclk〔sec〕、アナログ−ディジタル変換の所望の分解能をnビット(nは自然数)とするとき、下記(5)式が成り立つように設定してある。
本実施形態のA−D変換装置20では、クロックパルスの周期Tclk〔sec〕を25×10−6〔sec〕、上述の分解能を10ビット(n=10)にそれぞれ設定してあるが、これらの値は特に限定するものではない。
また、本実施形態のA−D変換装置20では、第1積分期間の終了時点での積分器6の出力電圧Voutの最大値が演算増幅器OP1の入力フルスケール電圧をVFS〔V〕であるとしたとき、この最大値が第2積分期間の時間幅T2丁度で放電されるように基準電圧Vrefを設定してある。積分器6の出力電圧Voutは、下記(6)式で表すことができる。
ここで、第2積分期間に積分器6に入力される電圧が基準電圧Vrefであること、第2積分期間の時間幅がT2であること、第1積分期間の終了時点での出力電圧Voutが入力フルスケール電圧VFS〔V〕であることを考慮すると、(6)式を下記(7)式のように変更することができる。
(7)式から、基準電圧Vrefの単位を〔V〕、演算増幅器OP1の入力フルスケール電圧をVFS〔V〕、クロックパルスの周期をTclk〔sec〕、抵抗Rの抵抗値をRint〔Ω〕、コンデンサCの容量値をCint〔F〕、第2積分期間の時間幅をT2〔sec〕とするとき、基準電圧Vrefは、下記(8)式で表すことができる。
本実施形態のA−D変換装置20では、基準電圧Vrefを、(8)式の関係を満たすように設定してある。
一方、第2積分期間における積分器6の出力電圧Voutの傾きは、−Vref/(Rint・Cint)で決まる。したがって、積分器6は、基準電圧Vrefを小さくすれば、第2積分期間の出力電圧Voutの傾きの絶対値が小さくなり、放電期間の時間幅T4が長くなる。これにより、カウンタ11は、カウント値が大きくなる。
以上説明したA−D変換装置20は、制御回路9が、両積分器6,6の一方の積分器6の第2積分期間と他方の積分器6の第1積分期間とが重なるように第2切替部5,5を制御する。そして、第2積分期間の時間幅T2は、第1積分期間の時間幅T1と同程度に設定してある。これにより、A−D変換装置20は、積分器6を2つ備えていない場合(つまり、積分器6が1つの場合)に比べて、変換速度の高速化を図ることが可能となる。
また、A−D変換装置20は、各積分器6,6の各々の基準電圧Vrefを上述の(8)式で決まる値に設定してあるので、変換速度の高速化を図りながらも、変換精度の高精度化を図ることが可能となる。また、A−D変換装置20は、第2積分期間の時間幅T2を第1積分期間の時間幅T1と同程度に設定してあるので、特許文献1に記載された1つの積分器113を利用したAD変換回路112(図13参照)と同じA/D変換の分解能を実現する場合、第2積分期間の時間幅T2を長くすることが可能となる。このため、A−D変換装置20は、コンパレータ8の動作速度が遅くてもよいので、コンパレータ8として上述のAD変換回路112の比較器115(図13参照)よりも動作速度の遅いものを採用すれば、低消費電力化を図ることが可能となる。
ところで、図2に示した、第1積分期間および第2積分期間における積分器6の出力電圧Voutの変化のパターンA1は、アナロググラウンド電圧VAGNDに対して入力電圧Vinの極性(入力電圧Vinの平均値の極性)がマイナスの場合である。そして、A−D変換装置20は、単極性(モノポーラ)の入力電圧Vinを入力対象としている。
ただし、A−D変換装置20は、アナロググラウンド電圧VAGNDに対して入力電圧Vinの極性(入力電圧Vinの平均値の極性)がプラスとなるようにアナロググラウンド電圧VAGNDを設定し、単極性(モノポーラ)の入力電圧Vinを入力対象とするようにしてもよい。
また、A−D変換装置20は、アナロググラウンド電圧VAGNDに対して入力電圧Vinの極性(入力電圧Vinの平均値の極性)がプラスとマイナスとのいずれにもなりうるようにアナロググラウンド電圧を設定し、両極性(バイポーラ)の入力電圧Vinを入力対象とするようにしてもよい。両極性の入力電圧Vinを入力対象する場合には、アナロググラウンド電圧VAGNDを基準として極性の異なる2種類の基準電圧Vref,−Vrefを各積分器6の各々に入力可能となるように第2切替部5を構成する必要がある。このような第2切替部5は、例えば、基準電圧Vrefを出力する上述の基準電圧発生回路(第1基準電圧発生回路)と積分器6との間に設けられたアナログスイッチ52の他に、基準電圧−Vrefを出力する基準電圧発生回路(第2基準電圧発生回路)と積分器6との間に設けられたアナログスイッチを追加すればよい。
また、制御回路9には、積分器6の出力電圧Voutのアナロググラウンド電圧VAGNDに対する大/小に基づくプラス/マイナスの極性を“H”/“L”として判定して出力する機能と、極性判定結果に基づいて第2切替部5を制御する機能とを付加すればよい。この場合、制御回路9は、第1積分期間T1の終了時におけるコンパレータ8の出力Vout2に基づいて極性を判定することが好ましい。この制御回路9は、コンパレータ8の出力Vout2がHレベルの場合には積分器6の出力電圧Voutの極性を“H”(プラス)として判定し、コンパレータ8の出力Vout2がLレベルの場合には積分器6の出力電圧Voutの極性を“L”(マイナス)と判定することが好ましい。また、制御回路9は、積分器6の出力電圧Voutについての極性判定結果に基づいて、積分器6に基準電圧Vrefと基準電圧−Vrefとのいずれか一方が入力されるように第2切替部5を制御することが好ましい。
また、カウンタ11の後段には、例えば、制御回路9での極性判定結果の極性とは逆の極性を表す符号をカウンタ11のカウント値に付加したディジタル値として出力させる符号付加回路を設ければよい。
(実施形態2)
以下では、本実施形態のA−D変換装置20について、図4に基づいて説明する。
以下では、本実施形態のA−D変換装置20について、図4に基づいて説明する。
本実施形態のA−D変換装置20は、アンプ3、入力切替部2およびディジタル回路12を備えている点などが実施形態1のA−D変換装置20と相違する。なお、実施形態1と同様の構成要素には同一の符号を付して説明を適宜省略する。
アンプ3は、第1切替部4の前段側に設けられている。アンプ3は、センサ部1とA−D変換装置20とで構成されるセンサ装置におけるセンサ部1の出力電圧を増幅するものである。
センサ部1は、検出対象の物理量や化学量などに応じたアナログの出力電圧(アナログ電圧)を発生するものであればよい。
センサ部1としては、例えば、サーモパイル型の赤外線センサを用いることができる。サーモパイル型の赤外線センサとしては、サーモパイルからなる感温部および当該感温部の出力電圧を取り出すためのMOSトランジスタを具備する複数の画素部が、半導体基板の一表面側において2次元アレイ状に配置された赤外線アレイセンサを用いてもよい。この場合には、センサ部1の各画素部それぞれがセンサ素子部を構成するので、各センサ素子部1の出力電圧をアンプ3へ順次入力させるマルチプレクサを、センサ部1と入力切替部2との間に備えた構成とすればよい。そして、マルチプレクサは、第1状態の場合には1つの入力端と出力端との間が接続され、第2状態の場合には全ての入力端と出力端との間が未接続となるように、制御回路9によって制御すればよい。
なお、この赤外線アレイセンサを温度センサとして用いる場合には、半導体基板の温度を一定に保つことで感温部におけるサーモパイルの冷接点の温度を一定温度に保つペルチェ素子を用いるか、あるいは、冷接点の温度を検出するサーミスタを設けることが好ましい。サーミスタを設ける場合には、このサーミスタも、センサ部1のセンサ素子部として扱うことができる。
A−D変換装置20によるアナログ−ディジタル変換の対象となるアナログ電圧の出力源は、センサ部1に限定するものではない。また、センサ部1の出力が電流の場合には、センサ部1とA−D変換装置20との間に電流−電圧変換回路を設ければよい。
アンプ3としては、例えば、チョッパアンプを用いることができる。本実施形態のA−D変換装置20は、この1つのアンプ3と各積分器6,6の各々との間に、第1切替部4の各アナログスイッチ41,41が1つずつ設けられている。
入力切替部2は、アンプ3の一対の入力端子間が非接続状態にある第1状態と接続状態にある第2状態と切り替えるためのものである。
入力切替部2は、アンプ3の一対の入力端子間に接続されたアナログスイッチ21により構成されている。アナログスイッチ21は、nチャネルMOSトランジスタにより構成することが好ましく、これにより、pチャネルMOSトランジスタにより構成する場合に比べて、オン抵抗を低減できるとともに、高速動作が可能となる。アナログスイッチ21は、制御回路9によって制御される。入力切替部2は、アンプ3が備えたものでもよい。
本実施形態のA−D変換装置20では、アナログスイッチ21がオフの場合にはアンプ3の一対の入力端子間が非接続状態、つまり、第1状態となる。一方、A−D変換装置20は、アナログスイッチ21がオンの場合にはアンプ3の一対の入力端子間が接続状態、つまり、第2状態となる。
第1状態において積分器6による二重積分を行う場合、カウンタ11からは、センサ部1の出力電圧をアンプ3により増幅することで得られた入力電圧Vinに応じたカウント値が出力される。
一方、第2状態において積分器6による二重積分を行う場合、カウンタ11からは、アンプ3の両入力端子間を短絡したときのアンプ3の出力電圧(オフセット電圧)からなる入力電圧Vinに応じたカウント値が出力される。
制御回路9は、入力切替部2を制御することによって第1状態と第2状態とを交互に切り替えさせ、第1状態のときに二重積分が開始される積分器6と第2状態のときに二重積分が開始される積分器6とが異なるように第2切替部5,5を制御する。A−D変換装置20は、2つの積分器6,6を備えているので、センサ部1とアンプ3とが接続された第1状態のときに、制御回路9によって択一的に選択された積分器6により二重積分を行うことができる。また、A−D変換装置20は、センサ部1とアンプ3とが未接続でアンプ3の両入力端子間が短絡された第2状態のときも、制御回路9によって択一的に選択された積分器6により二重積分を行うことができる。より具体的には、制御回路9は、第1状態のときに積分器6aで二重積分が開始され、第2状態のときに積分器6bで二重積分が開始されるように、第2切替部5a,5bを制御する。
第1状態において積分器6aによる二重積分を行う場合、制御回路9は、第1切替部4のアナログスイッチ41aをオン、アナログスイッチ41bをオフ、第3切替部7のアナログスイッチ71aをオン、アナログスイッチ71bをオフに制御する。また、制御回路9は、第2切替部5aのアナログスイッチ51をオンに制御することによって、積分器6aに、第1積分期間の間、入力電圧Vinの積分を行わせ、その後、第2切替部5aのアナログスイッチ52をオンに制御することによって、積分器6aに、第2積分期間の間、基準電圧Vrefの積分を行わせる。したがって、カウンタ11からディジタル回路12には、センサ部1の出力電圧をアンプ3により増幅することで得られた入力電圧Vinに応じたカウント値が入力される。
第2状態において積分器6aによる二重積分を行う場合、制御回路9は、入力切替部2以外、第1状態の場合と同様の制御を行う。したがって、カウンタ11からディジタル回路12には、アンプ3の両入力端子間を短絡したときのアンプ3の出力電圧(オフセット電圧)からなる入力電圧Vinに応じたカウント値が入力される。
また、第1状態において積分器6bによる二重積分を行う場合、制御回路9は、第1切替部4のアナログスイッチ41aをオフ、アナログスイッチ41bをオン、第3切替部7のアナログスイッチ71aをオフ、アナログスイッチ71bをオンに制御する。また、制御回路9は、第2切替部5bのアナログスイッチ51をオンに制御することによって、積分器6bに、第1積分期間の間、入力電圧Vinの積分を行わせ、その後、第2切替部5bのアナログスイッチ52をオンに制御することによって、積分器6bに、第2積分期間の間、基準電圧Vrefの積分を行わせる。したがって、カウンタ11からディジタル回路12には、センサ部1の出力電圧をアンプ3により増幅することで得られた入力電圧Vinに応じたカウント値が入力される。
第2状態において積分器6bによる二重積分を行う場合、制御回路9は、入力切替部2以外、第1状態の場合と同様の制御を行う。したがって、カウンタ11からディジタル回路12には、アンプ3の両入力端子間を短絡したときのアンプ3の出力電圧(オフセット電圧)からなる入力電圧Vinに応じたカウント値が入力される。
ディジタル回路12は、第1状態のときに第1積分期間T1が設定された積分器6の第2積分期間T2に対応したカウント値と第2状態のときに第1積分期間T1が設定された積分器6の第2積分期間T2に対応したカウント値との差分値をディジタル値として出力するものである。ディジタル回路12は、制御回路9からの読み出しタイミング信号が入力される度に、上述のディジタル値を出力する。
ディジタル回路12は、カウンタ11から入力されたカウント値などを記憶するメモリ12aと、メモリ12aに記憶されたカウント値を用いて適宜の演算を行う演算器12bとを備えている。
ここにおいて、ディジタル回路12は、制御回路9からの読み出しタイミング信号が入力される度に、演算部12bが、第1状態のときに第1積分期間T1が設定された積分器6の第2積分期間に対応したカウント値(以下、第1のカウント値とも称する)と第2状態のときに第1積分期間が設定された積分器6の第2積分期間に対応したカウント値(以下、第2のカウント値)との差分値を求める機能を有している。なお、制御回路9が極性判定機能を有している場合には、制御回路9が極性判定結果の極性をメモリ12aに記憶させておき、演算部12bで求められた差分値に極性とは逆の極性を表す符号を付加させてディジタル値として出力させるようにしてもよい。ディジタル回路12において、符号を付加させる機能は、例えば、符号付加回路などによって実現すればよい。第1のカウント値、第2のカウント値は、適宜、メモリ12aに記憶され、演算器12bにおいて差分値を求める際にメモリ12aから読み出される。
本実施形態のA−D変換装置20の動作をまとめると、図5のようになる。図5において、(a)は積分器6aの出力電圧Vouta、(b)は積分器6bの出力電圧Voutb、(c)は積分器6aの動作期間、(d)は積分器6bの動作期間をそれぞれ示している。
図5(a),(b)それぞれにおける黒三角と“データ確定”の表記との組み合せは、黒三角の頂点で指している時刻が、カウンタ11のカウント値からなるデータが確定するタイミングであることを説明するためのものである。
図5(c),(d)それぞれにおいて、各積分器6a,6bの各々の動作期間は、1連のリセット期間と第1積分期間と第2積分期間との組み合せを1つの四角で示してある。また、図5(c)において、四角の中の“入力ショート”の表記は、アンプ3の両入力端子間を短絡した第1状態のときの動作期間であることを示している。また、図5(d)において、四角の中の“入力信号”の表記は、アンプ3の両入力端子間が開放された第2状態のときの動作期間であることを示している。
また、図5(d)における白三角と“CDS動作”の表記との組み合わせは、白三角の頂点で指している時刻が、1回の相関二重サンプリング(Correlated Double Sampling:CDS)が終了するタイミングであることを説明するためのものである。
本実施形態のA−D変換装置20は、ディジタル回路12から出力されるディジタル値が、第1状態のときに第1積分期間が設定された積分器6の第2積分期間に対応したカウント値と第2状態のときに第1積分期間が設定された積分器6の第2積分期間に対応したカウント値との差分値である。しかして、本実施形態のA−D変換装置20では、アンプ3や演算増幅器OP1などのオフセット電圧の影響を低減することが可能となり、高精度化を図れる。
また、積分器6と同じ構成の積分器を1つだけしか備えていない比較例のA−D変換装置では、その動作をまとめると図6のようになる。図5と図6とを比較すれば、本実施形態のA−D変換装置20では、比較例のA−D変換装置に比べて、CDSを2倍の速度で行えることが分かる
(実施形態3)
以下では、本実施形態のA−D変換装置20について、図7に基づいて説明する。
(実施形態3)
以下では、本実施形態のA−D変換装置20について、図7に基づいて説明する。
本実施形態のA−D変換装置20は、実施形態2のA−D変換装置20と同じ構成であり、制御回路9の動作や、ディジタル回路12の構成などが相違する。なお、実施形態2と同様の構成要素には同一の符号を付して説明を適宜省略する。
制御回路9は、第1切替部2を制御することによって第1状態と第2状態とを交互に切り替えさせる。そして、制御回路9は、時系列的に連続して現われる第1状態と第2状態との組み合わせごとに、第1状態のときに二重積分が開始される積分器6と第2状態のときに二重積分が開始される積分器6とが同一となるように第3切替部5,5を制御する。
ディジタル回路12は、積分器6aの第2積分期間の放電期間の時間幅T4に応じたカウンタ11のカウント値などを記憶する第1メモリ12a1と、第1メモリ12a1に記憶されたカウント値を用いて適宜の演算を行う第1演算器12b1とを備えている。また、ディジタル回路12は、積分器6aの第2積分期間の放電期間の時間幅T4に応じたカウンタ11のカウント値などを記憶する第2メモリ12a2と、第2メモリ12a2に記憶されたカウント値を用いて適宜の演算を行う第2演算器12b2とを備えている。
ディジタル回路12は、制御回路9からの読み出しタイミング信号が入力される度に、第1演算部12b1または第2演算部12b2が、第1状態のときに第1積分期間が設定された積分器6の第2積分期間に対応したカウント値と第2状態のときに第1積分期間が設定された積分器6の第2積分期間に対応したカウント値との差分値を求める。
本実施形態のA−D変換装置20の動作をまとめると、図8のようになる。図8において、(a)は積分器6aの出力電圧Vouta、(b)は積分器6bの出力電圧Voutb、(c)は積分器6aの動作期間、(d)は積分器6bの動作期間をそれぞれ示している。
図8(a),(b)それぞれにおける黒三角と“データ確定”の表記との組み合せは、黒三角の頂点で指している時刻が、カウンタ11のカウント値からなるデータが確定するタイミングであることを説明するためのものである。
図8(c),(d)それぞれにおいて、各積分器6a,6bの各々の動作期間は、1連のリセット期間と第1積分期間と第2積分期間との組み合せを1つの四角で示してある。また、図8(c)において、四角の中の“入力ショート”の表記は、アンプ3の両入力端子間を短絡した第1状態のときの動作期間であることを示している。また、図8(d)において、四角の中の“入力信号”の表記は、アンプ3の両入力端子間が開放された第2状態のときの動作期間であることを示している。また、“入力ショート”および“入力信号”それぞれに付した数字は、それぞれの動作期間の順番を示している。
また、図8(d)における白三角と“CDS動作”の表記との組み合わせは、白三角の頂点で指している時刻が、1回のCDSが終了するタイミングであることを説明するためのものである。
以上説明した本実施形態のA−D変換装置20では、同一(1つ)の演算増幅器OP1を利用しての連続した2回のサンプリング動作で演算増幅器OP1のオフセット電圧をキャンセルするCDSが可能となり、実施形態2に比べて、低雑音化を図れる。
(実施形態4)
以下では、本実施形態のA−D変換装置20について、図9に基づいて説明する。
以下では、本実施形態のA−D変換装置20について、図9に基づいて説明する。
本実施形態のA−D変換装置20は、実施形態3のA−D変換装置20と同じ構成であり、制御回路9の動作や、ディジタル回路12の構成などが相違する。なお、実施形態3と同様の構成要素には同一の符号を付して説明を適宜省略する。
ディジタル回路12は、カウンタ11のカウント値を記憶可能な第1メモリ12cと、カウンタ11の後段に設けられた第1演算器12dと、第1演算器12dの出力値を記憶可能な第2メモリ12eと、第1演算器12dの後段に設けられた第2演算器12fとを備えている。
制御回路9は、第1状態と前記第2の状態とが交互に現われるように入力切替部2を制御する。
制御回路9は、第1状態、第2状態それぞれのときにおいて、一方の積分器6の二重積分と他方の積分器6の二重積分とが順次開始されるように第2切替部5,5を制御する。
制御回路9は、第1状態で二重積分が開始された一方の積分器6の第2積分期間に対応したカウント値と第1状態で二重積分が開始された他方の積分器6の第2積分期間に対応したカウント値とを第1演算器12dにより加算させる。そして、制御回路9は、第2状態で二重積分が開始された一方の積分器6の第2積分期間に対応したカウント値と第2状態で二重積分が開始された他方の積分器6の第2積分期間に対応したカウント値とを第1演算器12dにより加算させる。そして、制御回路9は、第2状態のときの2つのカウント値の和から第1状態のときの2つのカウント値の和を第2演算器12fにより減算させる。
本実施形態のA−D変換装置20の動作をまとめると、図10のようになる。図10において、(a)は積分器6aの出力電圧Vouta、(b)は積分器6bの出力電圧Voutb、(c)は積分器6aの動作期間、(d)は積分器6bの動作期間をそれぞれ示している。
図10(a),(b)それぞれにおける黒三角と“データ確定”の表記との組み合せは、黒三角の頂点で指している時刻が、カウンタ11のカウント値からなるデータが確定するタイミングであることを説明するためのものである。
図10(c),(d)それぞれにおいて、各積分器6a,6bの各々の動作期間は、1連のリセット期間と第1積分期間と第2積分期間との組み合せを1つの四角で示してある。また、図10(c)において、四角の中の“入力ショート”の表記は、アンプ3の両入力端子間を短絡した第1状態のときの動作期間であることを示している。また、図10(d)において、四角の中の“入力信号”の表記は、アンプ3の両入力端子間が開放された第2状態のときの動作期間であることを示している。また、“入力ショート”および“入力信号”それぞれに付した数字は、それぞれの動作期間の順番を示している。
また、図10(d)における白三角と“演算”の表記との組み合わせは、白三角の頂点で指している時刻が、第2演算器12fでの演算(減算)が行われるタイミングであることを説明するためのものである。
以上説明した本実施形態のA−D変換装置20では、実施形態3に比べて、CDS動作を半分の時間で行うことが可能となり、変換速度の高速化を図ることが可能となる。
(実施形態5)
以下では、本実施形態のA−D変換装置20について、図11に基づいて説明する。
以下では、本実施形態のA−D変換装置20について、図11に基づいて説明する。
本実施形態のA−D変換装置20は、実施形態1のA−D変換装置20と同じ構成であり、制御回路9の動作が相違し、また、カウンタ11の後段にディジタル回路12が付加されている点などが相違する。なお、実施形態1と同様の構成要素には同一の符号を付して説明を適宜省略する。
ディジタル回路12は、積分器6の第2積分期間の放電期間の時間幅T4に応じたカウンタ11のカウント値などを記憶するメモリ(図示せず)と、当該メモリに記憶されたカウント値を用いて適宜の演算を行う演算器(図示せず)とを備えている。
制御回路9は、第1積分期間、第2積分期間の時間幅を、それぞれT1、T2のN(Nは2以上の整数)分の1とする。また、制御回路9は、T1、T2それぞれを1フレームとして当該1フレームごとに二重積分がN回ずつ行われてカウンタ11のカウント値がディジタル回路12において加算されるように第1切替部4、第2切替部5,5、第3切替部7およびディジタル回路12を制御する。
ここで、N回のサンプリングが行われN回の加算が行われたときにディジタル回路12から出力されるディジタル値Dout〔LSB〕は、下記(10)式で表すことができる。
ところで、積分器6の第1積分期間における出力電圧Voutの傾きは、入力電圧Vinと抵抗Rの抵抗値RintとコンデンサCの容量値Cintとにより決まる。
積分器6のゲインGは、下記(11)式で表すことができる。
積分器6のゲインGを大きくするには、第1積分期間の時間幅T1を長くすることも考えられるが、Rint・Cintを小さくすることでもゲインGを大きくすることが可能である。
そこで、本実施形態のA−D変換装置20では、Rint・Cintを小さくすることで、センサ部1などの出力電圧に応じた所望のゲインGを確保するようにしている。これにより、A−D変換装置20は、例えば、このA−D変換装置20を1チップに集積化した場合に、抵抗R、コンデンサCそれぞれの面積を小さくすることが可能となり、回路面積の低減が可能となる。ここで、本実施形態のA−D変換装置20では、第1積分期間、第2積分期間それぞれの時間幅がN分の1になるため、1回の第2積分期間に対応するカウント値がN分の1に減ってしまう。しかしながら、本実施形態のA−D変換装置20では、N回の第2積分期間それぞれに対応するカウント値がメモリに適宜記憶されて演算部にてディジタル的に加算処理されるので、A/D変換の精度劣化を抑制することが可能となる。
なお、実施形態2〜4においても、制御回路9が、第1積分期間、第2積分期間の時間幅を、それぞれT1、T2のN(Nは2以上の整数)分の1としてもよい。これらの場合、制御回路9は、T1、T2それぞれを1フレームとして当該1フレームごとに二重積分がN回ずつ行われてカウンタ11のカウント値がディジタル回路12において加算されるように第1切替部4、第2切替部5,5、第3切替部7およびディジタル回路12を制御するようにすればよい。
2 入力切替部
3 アンプ
4 第1切替部
5 第2切替部
6 積分器
7 第3切替部
8 コンパレータ
9 制御回路(制御手段)
10 クロックパルス発生部
11 カウンタ
12 ディジタル回路
12a メモリ
12a1 第1メモリ
12a2 第2メモリ
12b 演算器
12b1 第1演算器
12b2 第2演算器
12c 第1メモリ
12d 第1演算器
12e 第2メモリ
12f 第2演算器
20 アナログ−ディジタル変換装置
T0 リセット期間
T1 時間幅
T2 時間幅
Vin 入力電圧
Vout 出力電圧
VAGND アナロググラウンド電圧
Vref 基準電圧
3 アンプ
4 第1切替部
5 第2切替部
6 積分器
7 第3切替部
8 コンパレータ
9 制御回路(制御手段)
10 クロックパルス発生部
11 カウンタ
12 ディジタル回路
12a メモリ
12a1 第1メモリ
12a2 第2メモリ
12b 演算器
12b1 第1演算器
12b2 第2演算器
12c 第1メモリ
12d 第1演算器
12e 第2メモリ
12f 第2演算器
20 アナログ−ディジタル変換装置
T0 リセット期間
T1 時間幅
T2 時間幅
Vin 入力電圧
Vout 出力電圧
VAGND アナロググラウンド電圧
Vref 基準電圧
Claims (5)
- 2つの積分器と、前記各積分器の各々の前段側に設けられた2つのアナログスイッチを有する第1切替部と、前記各積分器にアナログの入力電圧とアナロググラウンド電圧に対して前記入力電圧とは逆極性の基準電圧との一方を択一的に入力させる第2切替部と、前記各積分器の出力電圧を前記アナロググラウンド電圧と比較する1つのコンパレータと、2つの前記積分器のうちの1つを前記コンパレータに択一的に接続する第3切替部と、前記各積分器それぞれにおいて前記入力電圧を第1積分期間だけ積分した後に前記基準電圧を第2積分期間だけ積分する二重積分が行われるように前記第2切替部を制御する機能を有する制御手段と、前記第2積分期間毎に前記コンパレータの出力が反転するまでクロックパルスをカウントするカウンタとを備え、前記各積分器の各々は、演算増幅器と、前記第2切替部と前記演算増幅器の反転入力端子との間に設けられた抵抗と、前記演算増幅器の前記反転入力端子と前記演算増幅器の出力端子との間に接続されたコンデンサと、前記コンデンサに並列接続されたリセット用のアナログスイッチとを備え、前記制御手段は、前記第2切替部を制御するにあたって、前記両積分器の一方の前記積分器の前記第2積分期間と他方の前記積分器の前記第1積分期間とが重なるように前記第2切替部を制御するものであり、前記各積分器の各々のリセット期間、第1積分期間、第2積分期間それぞれの時間幅をT0〔sec〕、T1〔sec〕およびT2〔sec〕とするとき、
- 前記第1切替部の前段側に設けられたアンプと、前記アンプの一対の入力端子間が非接続状態にある第1状態と接続状態にある第2状態と切り替える入力切替部と、前記第1状態のときに前記第1積分期間が設定された前記積分器の前記第2積分期間に対応した前記カウント値と前記第2状態のときに前記第1積分期間が設定された前記積分器の前記第2積分期間に対応した前記カウント値との差分値をディジタル値として出力するディジタル回路とを備え、前記制御手段は、前記入力切替部を制御することによって前記第1状態と前記第2状態とを交互に切り替えさせ、前記第1状態のときに前記二重積分が開始される前記積分器と前記第2状態のときに前記二重積分が開始される前記積分器とが異なるように前記第2切替部を制御することを特徴とする請求項1記載のアナログ−ディジタル変換装置。
- 前記第1切替部の前段側に設けられたアンプと、前記アンプの一対の入力端子間が非接続状態にある第1状態と接続状態にある第2状態と切り替える入力切替部と、前記第1状態のときに前記第1積分期間が設定された前記積分器の前記第2積分期間に対応した前記カウント値と前記第2状態のときに前記第1積分期間が設定された前記積分器の前記第2積分期間に対応した前記カウント値との差分値をディジタル値として出力するディジタル回路とを備え、前記制御手段は、前記入力切替部を制御することによって前記第1状態と前記第2状態とを交互に切り替えさせ、時系列的に連続して現われる前記第1状態と前記第2状態との組み合わせごとに、前記第1状態のときに前記二重積分が開始される前記積分器と前記第2状態のときに前記二重積分が開始される前記積分器とが同一となるように前記第2切替部を制御することを特徴とする請求項1記載のアナログ−ディジタル変換装置。
- 前記第1切替部の前段側に設けられたアンプと、前記アンプの一対の入力端子間が非接続状態にある第1状態と接続状態にある第2状態と切り替える入力切替部と、前記カウンタのカウント値を記憶可能な第1メモリと、前記カウンタの後段に設けられた第1演算器と、前記第1演算器の出力値を記憶可能な第2メモリと、前記第1演算器の後段に設けられた第2演算器とを備え、前記前記制御手段は、前記第1状態と前記第2の状態とが交互に現われるように前記入力切替部を制御し、前記第1状態、前記第2状態それぞれのときにおいて、前記一方の前記積分器の二重積分と前記他方の前記積分器の二重積分とが順次開始されるように前記第2切替部を制御し、前記第1状態で二重積分が開始された前記一方の積分器の前記第2積分期間に対応した前記カウント値と前記第1状態で二重積分が開始された前記他方の積分器の前記第2積分期間に対応した前記カウント値とを前記第1演算器により加算させ、前記第2状態で二重積分が開始された前記一方の積分器の前記第2積分期間に対応した前記カウント値と前記第2状態で二重積分が開始された前記他方の積分器の前記第2積分期間に対応した前記カウント値とを前記第1演算器により加算させ、前記第2状態のときの2つの前記カウント値の和から前記第1状態のときの2つの前記カウント値の和を前記第2演算器により減算させることを特徴とする請求項1記載のアナログ−ディジタル変換装置。
- 前記カウンタの後段に設けられたディジタル回路を備え、前記制御手段は、前記第1積分期間、前記第2積分期間の時間幅を、それぞれ前記T1、前記T2のN(Nは2以上の整数)分の1とし、前記T1、前記T2それぞれを1フレームとして前記1フレームごとに二重積分がN回ずつ行われて前記カウンタのカウント値が前記ディジタル回路において加算されるように前記第1切替部、前記第2切替部、前記第3切替部および前記ディジタル回路を制御することを特徴とする請求項1記載のアナログ−ディジタル変換装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2012052349A JP2013187784A (ja) | 2012-03-08 | 2012-03-08 | アナログ−ディジタル変換装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
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JP2012052349A JP2013187784A (ja) | 2012-03-08 | 2012-03-08 | アナログ−ディジタル変換装置 |
Publications (1)
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ID=49388842
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JP (1) | JP2013187784A (ja) |
Cited By (1)
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CN113852372A (zh) * | 2021-08-31 | 2021-12-28 | 中国计量大学 | 一种积分型模数转换器参考电荷补偿方法及装置 |
-
2012
- 2012-03-08 JP JP2012052349A patent/JP2013187784A/ja active Pending
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN113852372A (zh) * | 2021-08-31 | 2021-12-28 | 中国计量大学 | 一种积分型模数转换器参考电荷补偿方法及装置 |
CN113852372B (zh) * | 2021-08-31 | 2024-02-02 | 中国计量大学 | 一种积分型模数转换器参考电荷补偿方法及装置 |
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