JP2012114502A - 二重積分型a/d変換器 - Google Patents
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Abstract
【課題】両極性の入力電圧を変換可能であり、且つ、カウンタのカウント値が異常値であるか否かを判定することが可能な二重積分型A/D変換器を提供する。
【解決手段】第1積分期間の終了時におけるコンパレータ3の出力に基づいて積分器1の出力電圧Voutの基準電圧VAGNDに対する大/小に基づく極性を“H”/“L”として判定して出力するとともに極性判定結果に応じて入力切替部2を制御する制御回路(制御部)5と、積分器1の出力電圧Voutを基準電圧VAGNDよりも高い第1の比較基準電圧VH、基準電圧VAGNDよりも低い第2の比較基準電圧VLそれぞれと比較して各比較結果ごとに大/小に応じて“H”/“L”の出力を発生する比較手段7とを備える。ディジタル回路8は、カウンタ4のカウント値が最大値であり、且つ、制御回路5での極性判定結果と比較手段7による両方の比較結果とが異なるときに、カウント値を異常値と判定する異常判定手段を有する。
【選択図】図1
【解決手段】第1積分期間の終了時におけるコンパレータ3の出力に基づいて積分器1の出力電圧Voutの基準電圧VAGNDに対する大/小に基づく極性を“H”/“L”として判定して出力するとともに極性判定結果に応じて入力切替部2を制御する制御回路(制御部)5と、積分器1の出力電圧Voutを基準電圧VAGNDよりも高い第1の比較基準電圧VH、基準電圧VAGNDよりも低い第2の比較基準電圧VLそれぞれと比較して各比較結果ごとに大/小に応じて“H”/“L”の出力を発生する比較手段7とを備える。ディジタル回路8は、カウンタ4のカウント値が最大値であり、且つ、制御回路5での極性判定結果と比較手段7による両方の比較結果とが異なるときに、カウント値を異常値と判定する異常判定手段を有する。
【選択図】図1
Description
本発明は、二重積分型A/D変換器に関するものである。
従来から、アナログ値をディジタル値に変換するA/D変換器の一種として、積分器を用いた二重積分型A/D変換器が知られている。また、二重積分型A/D変換器としては、両極性(バイポーラ)の入力電圧をディジタル値に変換することが可能なものが知られている(例えば、特許文献1)。
両極性の入力電圧を変換可能な二重積分型A/D変換器では、抵抗とコンデンサと演算増幅器とを有する積分器が、変換対象の入力電圧を所定の第1積分期間だけ積分した後、入力電圧とは逆極性の参照電圧を積分する。ここで、積分器は、参照電圧を積分する第2積分期間においては出力電圧が基準電圧(例えば、0V)に戻るように動作する。なお、第2積分期間において積分器の出力電圧が基準電圧に戻るまでの時間は放電期間とも呼ばれている。
また、両極性の入力電圧を変換可能な二重積分型A/D変換器では、積分器と、複数のアナログスイッチを具備し積分器に入力電圧と第1の参照電圧と第2の参照電圧とのいずれかを択一的に入力させる入力切替部と、積分器の出力電圧を基準電圧と比較するコンパレータ(比較器)と、入力切替部および積分器を制御する制御部と、コンパレータの出力に基づいて放電期間の間だけ一定周期のクロックパルスをカウントしカウント値をディジタル値として出力するカウンタとを備えた構成が一般的である。ここにおいて、制御部は、コンパレータの出力に基づいて積分器の第1積分期間の出力電圧の極性を判別し、その判別結果に基づいて、積分器に入力電圧とは逆極性の第1の参照電圧あるいは第2の参照電圧が入力されるように入力切替部を制御する。
両極性の入力電圧を変換可能な二重積分型A/D変換器は、単極性(モノポーラ)の入力電圧のみを変換可能な二重積分型A/D変換器に比べて、積分器の出力電圧範囲が広いことによって入力電圧のダイナミックレンジを広くできるという利点や、積分器での放電期間の長さが短いことによって変換レートを速くできるという利点がある。
本願発明者らは、両極性の入力電圧を変換可能な二重積分型A/D変換器において、積分器の入力電圧が基準電圧付近の場合に、ディジタル値として異常値が発生してしまうことがあるという知見を得た。
本発明は上記事由に鑑みて為されたものであり、その目的は、両極性の入力電圧を変換可能であり、且つ、カウンタのカウント値が異常値であるか否かを判定することが可能な二重積分型A/D変換器を提供することにある。
本発明の二重積分型A/D変換器は、積分器において入力電圧を積分する第1積分期間が終了した後に基準電圧よりも高い第1の参照電圧あるいは前記基準電圧よりも低い第2の参照電圧を積分する第2積分期間が設けられる二重積分型A/D変換器であって、前記積分器に前記入力電圧と前記第1の参照電圧と前記第2の参照電圧とのいずれかを択一的に入力させる入力切替部と、前記積分器の出力電圧を前記基準電圧と比較するコンパレータと、一定周期のクロックパルスをカウントしカウント値をディジタル値として出力するカウンタと、前記第1積分期間の終了時における前記コンパレータの出力に基づいて前記積分器の出力電圧の前記基準電圧に対する大/小に基づく+/−の極性を“H”/“L”として判定して出力するとともに極性判定結果に応じて前記入力切替部を制御する機能、前記第2積分期間に前記カウンタのカウント動作を開始させ前記第2積分期間において前記コンパレータの出力が反転したときに前記カウンタのカウント動作を停止させる機能を有する制御部と、前記カウンタのカウント値に極性判定結果の極性とは逆の極性を表す符号を付加させる機能を有するディジタル回路と、前記積分器の出力電圧を前記基準電圧よりも高い第1の比較基準電圧、前記基準電圧よりも低い第2の比較基準電圧それぞれと比較して各比較結果ごとに大/小に応じて“H”/“L”の出力を発生する比較手段とを備え、前記ディジタル回路は、前記カウント値が最大値であり、且つ、前記制御部での極性判定結果と前記比較手段による両方の比較結果とが異なるときに、前記カウント値を異常値と判定する異常判定手段を有することを特徴とする。
この二重積分型A/D変換器において、前記ディジタル回路は、前記異常判定手段により前記カウント値が異常値であると判定されたときには、前記カウンタのカウント値をゼロとして出力することが好ましい。
この二重積分型A/D変換器において、前記第1の比較基準電圧として前記第1の参照電圧を兼用し、前記第2の比較基準電圧として前記第2の参照電圧を兼用することが好ましい。
この二重積分型A/D変換器において、前記比較手段は、前記積分器の出力電圧と前記第1の比較基準電圧とを比較する第2のコンパレータと、前記積分器の出力電圧と前記第2の比較基準電圧とを比較する第3のコンパレータとを有することが好ましい。
この二重積分型A/D変換器において、前記比較手段は、前記積分器の出力電圧と前記第1の比較基準電圧および前記第2の比較基準電圧とを比較するコンパレータと、前記コンパレータの前記基準電圧入力端への前記第1の比較基準電圧の入力をオンオフする第1のアナログスイッチと、前記コンパレータの前記基準電圧入力端への前記第2の比較基準電圧の入力をオンオフする第2のアナログスイッチとを有し、前記制御部は、前記第1のアナログスイッチと前記第2のアナログスイッチとを択一的にオンさせることが好ましい。
この二重積分型A/D変換器において、前記第1の参照電圧を発生する第1の参照電圧発生回路と、前記第2の参照電圧を発生する第2の参照電圧発生回路とを備え、前記制御部は、前記第2積分期間において、使用しない前記第1の参照電圧発生回路あるいは前記第2の参照電圧発生回路の回路動作を停止させることが好ましい。
本発明の二重積分型A/D変換器においては、両極性の入力電圧を変換可能であり、且つ、カウンタのカウント値が異常値であるか否かを判定することが可能となる。
(実施形態1)
以下、本実施形態の二重積分型A/D変換器について図1〜図3に基づいて説明する。
以下、本実施形態の二重積分型A/D変換器について図1〜図3に基づいて説明する。
本実施形態の二重積分型A/D変換器は、両極性(バイポーラ)のアナログの入力電圧Vinをディジタル値に変換することが可能なものである。
本実施形態の二重積分型A/D変換器は、積分器1と、積分器1への入力を切り替える入力切替部2とを備えている。また、二重積分型A/D変換器は、積分器1の出力電圧Voutを基準電圧VAGNDと比較するコンパレータ3と、一定周期のクロックパルスをカウントしカウント値をディジタル値として出力するカウンタ4とを備えている。さらに、二重積分型A/D変換器は、積分器1、入力切替部2およびカウンタ4それぞれを制御する機能を有する制御部である制御回路5とを備えている。なお、制御回路5は、適宜のプログラムを搭載したマイクロコンピュータなどにより構成してもよいし、タイミングコントロール回路や、それぞれ所望の機能を実現するように設計した複数の回路などの組み合わせにより構成してもよい。
積分器1は、演算増幅器OP1を備え、演算増幅器OP1の反転入力端子に抵抗(入力抵抗)Rが接続されるとともに、演算増幅器OP1の反転入力端子と出力端子との間にコンデンサCが接続されている。ここで、積分器1は、演算増幅器OP1の非反転入力端子の電位が、基準電圧VAGNDに設定されるように構成されている。要するに、積分器1は、演算増幅器OP1と抵抗RとコンデンサCとを用いた反転積分器の構成となっており、抵抗RとコンデンサCとの直列回路を有している。
これに対し、入力切替部2は、積分器1に入力電圧Vinと当該入力電圧Vinとは逆極性の第1の参照電圧VREF+あるいは第2の参照電圧VREF-とのいずれかを択一的に入力させることができる構成となっている。ここで、第1の参照電圧VREF+は、基準電圧VAGNDよりも所定電圧Vrefだけ高い電圧であって、VREF+=VAGND+Vrefであり、第2の参照電圧VREF-は、基準電圧VAGNDよりも所定電圧Vrefだけ低い電圧であり、VREF-=VAGND−Vrefである。なお、基準電圧VAGNDは、二重積分型A/D変換器の電源電圧VDDとグランド電圧(0V)との間に設定してある(図3参照)。
入力切替部2は、入力電圧Vinが入力される入力端子10と積分器1との間に設けられたアナログスイッチSW1と、第1の参照電圧VREF+を出力する第1の参照電圧発生回路91と積分器1との間に設けられたアナログスイッチSW2と、第2の参照電圧VREF-を出力する第2の参照電圧発生回路92と積分器1との間に設けられたアナログスイッチSW3とを備えている。要するに、入力切替部2は、複数のアナログスイッチSW1〜SW3を具備している。
上述の入力端子10に入力される入力電圧Vinとしては、例えば、図示しないセンサ(例えば、赤外線センサなど)の出力電圧をプリアンプ(図示せず)などにより増幅して得られた電圧信号がある。また、演算増幅器OP1の非反転入力端子が接続される基準電圧端子には、基準電圧VAGNDを出力する基準電圧発生回路90を接続する。ここで、第1の参照電圧VREF+および第2の参照電圧VREF-は、基準電圧VAGNDから生成されていることが好ましい。すなわち、第1の参照電圧発生回路91、第2の参照電圧発生回路92は、基準電圧発生回路90から出力される基準電圧VAGNDから第1の参照電圧VREF+、第2の参照電圧VREF-を生成するものが好ましい。基準電圧発生回路90は、例えば、バンドギャップリファレンス回路89の出力から基準電圧VAGNDを生成することが好ましい。
第1の参照電圧発生回路91は、例えば、図2(a)に示すように演算増幅器OP11と各2つずつの抵抗R1,R2とを用いて構成することができ、第1の参照電圧VREF+は、下記(1)式により表される。
また、第2の参照電圧発生回路92は、例えば、図2(b)に示すように演算増幅器OP12と各2つずつの抵抗R1,R2とを用いて構成することができ、第2の参照電圧VREF-は、下記(2)式により表される。
上述の積分器1は、入力電圧Vinを第1積分期間T1(図3参照)だけ積分した後に、基準電圧VAGNDに対して入力電圧Vinとは逆極性の第1の参照電圧VREF+あるいは第2の参照電圧VREF-を積分する。ここで、積分器1は、第1の参照電圧VREF+あるいは第2の参照電圧VREF-を積分する第2積分期間T2(図3参照)に、コンデンサCの電荷が放電される。
制御回路5は、第1積分期間T1には、演算増幅器OP1の反転入力端子に抵抗Rを介して入力電圧Vinが入力され、第2積分期間T2には、演算増幅器OP1の反転入力端子に抵抗Rを介して第1の参照電圧VREF+あるいは第2の参照電圧VREF-が入力されるように入力切替部2を制御する。ここにおいて、制御回路5は、アナログスイッチSW1〜SW3のオンオフを制御する制御信号S1〜S3を出力する。この制御回路5は、第1積分期間T1の終了時におけるコンパレータ3の出力V3に基づいて積分器1の出力電圧Voutの基準電圧VAGNDに対する大/小に基づくプラス(+)/マイナス(−)の極性を“H”/“L”として判定して出力するとともに極性判定結果に応じて入力切替部2を制御する機能を有している。ここで、制御回路5は、コンパレータ3の出力V3に基づいて積分器1の出力電圧Voutの極性を判定する。具体的には、制御回路5は、第1積分期間T1の終了時において、コンパレータ3の出力V3がHレベルの場合には積分器1の出力電圧Voutの極性を“H”(プラス)として判定して後述のディジタル回路8へ出力し、コンパレータ3の出力V3がLレベルの場合には積分器1の出力電圧Voutの極性を“L”(マイナス)と判定してディジタル回路8へ出力する。また、制御回路5は、積分器1の出力電圧Voutについての極性判定結果に応じて、積分器1に第1の参照電圧VREF+と第2の参照電圧VREF-とのいずれか一方が入力されるように入力切替部2を制御する。要するに、制御回路5は、第1積分期間T1の終了時において、コンパレータ3の出力V3がHレベルの場合には積分器1に第1の参照電圧VREF+を入力させ、コンパレータ3の出力V3がLレベルの場合には積分器1に第2の参照電圧VREF-を入力させる。
これにより、積分器1の第1積分期間T1には、入力電圧VinとコンデンサCの容量値と抵抗Rの抵抗値とで決まる第1の電流が流れてコンデンサCが充電され、第2積分期間T2には、第1の参照電圧VREF+あるいは第2の参照電圧VREF-とコンデンサCの容量値と抵抗Rの抵抗値とで決まる第2の電流が流れてコンデンサCの電荷が放電される。
また、積分器1は、コンデンサCに、リセット用のアナログスイッチSW4が並列接続されている。したがって、積分器1は、リセット用のアナログスイッチSW4をオンさせることにより、コンデンサCの残留電荷を放電させるリセット期間T0(図3参照)を設けることができる。このアナログスイッチSW4のオンオフは、上述の制御回路5からの制御信号S4によって制御される。カウンタ4のカウント値は、第2積分期間T2の後の読み出し期間T3(図3参照)にディジタル回路8を通して読み出される。
制御回路5は、リセット期間T0、第1積分期間T1、第2積分期間T2、読み出し期間T3がサイクリックに繰り返されるように、各アナログスイッチSW1〜SW4のオンオフのタイミングを制御するとともにディジタル回路8を制御する。したがって、本実施形態の二重積分型A/D変換器の変換レートは、リセット期間T0と第1積分期間T1と第2積分期間T2と読み出し期間T3との合計の時間により決まる。各アナログスイッチSW1〜SW4は、nチャネルMOSトランジスタにより構成することが好ましく、これにより、pチャネルMOSトランジスタにより構成する場合に比べて、オン抵抗を低減できるとともに、高速動作が可能となる。
上述のカウンタ4は、一定周期のクロックパルスを出力するクロックパルス発生回路6からのクロックパルスをカウントする。このカウンタ4は、積分器1のリセット期間T0に、制御回路5からのリセット信号によってリセットされ、制御回路5からのカウント開始信号によって積分器1の第2積分期間T2の開始と同時に動作(カウント動作)が開始され、その後にコンパレータ3の出力V3が変化(反転)したときに制御回路5からの停止信号によって動作(カウント動作)が終了される。要するに、制御回路5は、第2積分期間T2にカウンタ4のカウント動作を開始させ第2積分期間T2においてコンパレータ3の出力が反転したときにカウンタ4のカウント動作を停止させる機能を有している。したがって、カウンタ4は、第2積分期間T2において積分器1の出力電圧Voutが基準電圧VAGNDに戻るまでの放電期間T4(図3参照)のみクロックパルスをカウントしカウント値をディジタル値として出力する。ここにおいて、ディジタル回路8は、カウンタ4のカウント値に制御回路5での極性判定結果の極性とは逆の極性を表す符号を付加させる機能を有している。ディジタル回路8において、符号を付加させる機能は例えば、符号付加回路などによって実現すればよい。
積分器1の出力電圧Voutの絶対値は、第1積分期間T1においては入力電圧Vinの値に比例した傾きで増加し、第2積分期間T2においては一定の傾きで減少するので、放電期間T4の長さは、入力電圧Vinに比例する。さらに説明すれば、第1積分期間T1の終了時における積分器1の出力電圧VoutをVaとすると、
となる。したがって、第1積分期間T1は、
となる。一方、放電期間T4は、
となる。そして、(4)式および(5)式から、
となる。したがって、カウンタ4のカウント値は、入力電圧Vinに比例した値となる。なお、積分器1の第2積分期間T2は、積分器1のコンデンサCの容量値と抵抗Rの抵抗値とで決まる時定数に基づいて決定すればよい。
カウンタ4としては、12ビットのカウンタを用いている。ここで、カウンタ4は、カウント値がオーバーフローしたとき(カウント値がFFFhで飽和したとき)に、オーバーフローフラグがセットされる(Hレベルとなる)。なお、カウンタ4は、12ビットのカウンタに限らず、例えば、8ビットのカウンタや16ビットのカウンタなどを用いてもよい。また、クロックパルス発生部6は、例えば、発振器やクロックパルス発生回路などにより構成すればよい。また、クロックパルス発生部6は、制御回路5に設けてもよい。
積分器1の出力電圧Voutのフルスケールは、二重積分型A/D変換器から出力(本実施形態では、カウンタ4から出力)されるディジタル値のフルスケール(最大出力値)に対応する積分器1の出力電圧幅である。
本実施形態の二重積分型A/D変換器は、積分器1の出力電圧Voutを基準電圧VAGNDよりも高い第1の比較基準電圧VH、基準電圧VAGNDよりも低い第2の比較基準電圧VLそれぞれと比較して各比較結果ごとに大/小に応じて“H”(Hレベル)/“L”(Lレベル)の出力を発生する比較手段7を備えている。ここにおいて、比較手段7は、第2積分期間T2の終了時において上述の比較を行う。また、第1の比較基準電圧VHは、二重積分型A/D変換器の入力の正のフルスケールと基準電圧VAGNDとの間に設定し、第2の比較基準電圧VLは、二重積分型A/D変換器の入力の負のフルスケールと基準電圧VAGNDとの間に設定してある。
また、上述のディジタル回路8は、カウンタ4のカウント値が最大値であり、且つ、制御回路5での極性判定結果と比較手段7による両方の比較結果とが異なるときに、カウンタ4のカウント値を異常値と判定する異常判定手段(図示せず)を有している。そして、ディジタル回路8は、異常判定手段によりカウント値が異常値であると判定されたときには、カウンタ4のカウント値をゼロとして出力する。比較手段7およびディジタル回路8における判断手段については、後述する。
ところで、本願発明者は、本実施形態の二重積分型A/D変換器において比較手段7および判断手段を備えていない基本例について研究開発を行っている際に下記の知見を得た。
物体の温度を検出する赤外線センサの出力電圧をプリアンプにより増幅して基本例の二重積分型A/D変換器の入力電圧Vinとし、当該基本例の二重積分型A/D変換器から出力されるディジタル値を用いて適宜の演算式による演算で物体の温度を求めた場合に、異常値(飛び値)が発生してしまうことがあるという知見を得た。この演算により求めた温度が異常値であるということは、二重積分型A/D変換器により得られたディジタル値が異常値であるということになる。
ここで、赤外線センサとしては物体の温度の上昇に伴い出力電圧が低下する負特性を有するサーモパイルを感温部として備えたものを用いた。そして、本願発明者は、物体としての黒体の温度を連続的に変化させた場合に、黒体の温度と上述の演算式に求められた温度から換算した赤外線センサの出力電圧との関係を調べたところ、換算した赤外線センサの出力電圧に値飛びが発生してしまうことがあるという知見を得た。すなわち、換算した赤外線センサの出力電圧が、黒体の温度の連続的な変化に伴って連続的に変化している途中で値飛びを起こしてしまうことがあるという知見を得た。
本願発明者は、さらに、実験を重ねて鋭意研究を行い、入力電圧Vinの値を種々変更して入力電圧Vinの値とカウンタ4のカウント値とを対比したところ、異常値が発生したのは、積分器1の入力電圧Vinが基準電圧VAGND付近であり、且つ、第2積分期間T2にカウンタ4のオーバーフローフラグがセットされていた場合である、という知見を得た。また、積分器1の出力電圧Vout、基準電圧VAGND、コンパレータ3の出力V3、それぞれの波形をオシロスコープによって計測した結果から、積分器1の入力電圧Vinが基準電圧VAGND付近の場合には、積分器1の出力電圧Vout、コンパレータ3の出力V3それぞれの波形にチャタリングが生じており、第2積分期間T2において、積分器1の出力電圧Voutが、第1積分期間T1の終了時における積分器1の出力電圧Voutの平均値と同じ極性で時間経過とともに基準電圧VAGNDから離れる方向へ変化する現象が起こることがあるという知見を得た。しかしながら、積分器1の出力電圧Voutと基準電圧VAGNDとは熱雑音によってランダムに変動するので、チャタリングがなくても熱雑音に起因して同様の現象が起こる可能性があると推測される。そこで、本願発明者は、異常値が発生する原因について、制御回路5において積分器1の出力電圧Voutの極性が誤判定され(言い換えれば、積分器1の入力電圧Vinの極性が誤判定され)、カウンタ4のカウント値がオーバーフローしてしまう現象によるものと推定した。
これに対して、本実施形態の二重積分型A/D変換器は、上述の比較手段7とディジタル回路8における異常判定手段とを備えている。比較手段7は、積分器1の出力電圧Voutと第1の比較基準電圧VHとを比較する第2のコンパレータ71と、積分器1の出力電圧Voutと第2の比較基準電圧VLとを比較する第3のコンパレータ72とを備えている。なお、第1の比較基準電圧VHは、例えば、第2のコンパレータ71の基準電圧入力端に接続された第1端子11に接続する第1の比較基準電圧発生回路(図示せず)から与えればよい。また、第2の比較基準電圧VLは、例えば、第3のコンパレータ72の基準電圧入力端に接続された第2端子12に接続する第2の比較基準電圧発生回路(図示せず)から与えればよい。
比較手段7の動作開始のタイミングは、例えば、制御回路5からのトリガ信号によって制御すればよいが、少なくとも、第2積分期間T2の終了時において、積分器1の出力電圧Voutを第1の比較基準電圧VH、第2の比較基準電圧VLそれぞれと比較して各比較結果ごとに大/小に応じて“H”(Hレベル)/“L”(Lレベル)の出力を発生するように制御すればよい。
ところで、第1積分期間T1および第2積分期間T2における積分器1の出力電圧Voutの変化のパターンとしては、図3のパターンA1〜A10の例が考えられる。パターンA1〜A5は、入力電圧Vinの実際の極性がマイナスの場合で、それぞれ大きさが異なっており、パターンA1〜A4は制御回路5の極性判定手段によって極性が正しく判定された例、パターンA5は極性判定手段によって極性が誤って判定された例である。また、変化パターンA6〜A10は、入力電圧Vinの実際の極性がプラスの場合で、それぞれ大きさが異なっており、パターンA6は極性判定手段によって極性が誤って判定された例、パターンA7〜A10は極性判定手段によって極性が正しく判定された例である。
パターンA1は、第1積分期間T1の終了時における積分器1の出力電圧Voutが、正のフルスケールを大きく超えているときの例である。このパターンA1の場合、第2積分期間T2の終了時における比較手段7の各コンパレータ71,72の出力V71,V72は、それぞれ、Hレベル,Hレベルとなる。また、パターンA1の場合、第2積分期間T2の開始後に当該第2積分期間T2においてコンパレータ3の出力V3が反転せず、カウンタ4がオーバーフローするので、カウンタ4のカウント値は最大値となる。
パターンA2は、第1積分期間T1の終了時における積分器1の出力電圧Voutが、正のフルスケールを少し超えているときの例である。このパターンA2の場合、第2積分期間T2の終了時における比較手段7の各コンパレータ71,72の出力V71,V72は、それぞれ、Lレベル,Hレベルとなる。また、パターンA2の場合、第2積分期間T2の開始後に当該第2積分期間T2においてコンパレータ3の出力V3が反転せず、カウンタ4がオーバーフローするので、カウンタ4のカウント値は最大値となる。
パターンA3は、第1積分期間T1の終了時における積分器1の出力電圧Voutが、第1の比較基準電圧VHよりも高く且つ正のフルスケールに達していないときの例である。このパターンA3の場合、第2積分期間T2の終了時における比較手段7の各コンパレータ71,72の出力V71,V72は、それぞれ、Lレベル,Hレベルとなる。また、パターンA3の場合、カウンタ4のカウント値は、第2積分期間T2の開始後に当該第2積分期間T2においてコンパレータ3の出力V3が反転するまでの期間(放電期間T4に相当する)にカウントされるクロックパルスの数となる。要するに、カウンタ4のカウント値は、最大値未満となる。
パターンA4は、第1積分期間T1の終了時における積分器1の出力電圧Voutが、第1の比較基準電圧VHよりも低く且つ基準電圧VAGNDよりも高いときの例である。このパターンA4の場合、第2積分期間T2の終了時における比較手段7の各コンパレータ71,72の出力V71,V72は、それぞれ、Lレベル,Lレベルとなる。また、パターンA4の場合、カウンタ4のカウント値は、第2積分期間T2の開始後に当該第2積分期間T2においてコンパレータ3の出力V3が反転するまでの期間(放電期間T4に相当する)にカウントされるクロックパルスの数となる。要するに、カウンタ4のカウント値は、最大値未満となる。
パターンA5は、第1積分期間T1の終了時における積分器1の出力電圧Voutが、第1の比較基準電圧VHよりも低く且つ基準電圧VAGNDよりも高いが、出力電圧Voutが基準電圧VAGNDに非常に近く、極性判定手段によって極性が誤って判定された例である。このパターンA5の場合、第2積分期間T2の終了時における比較手段7の各コンパレータ71,72の出力V71,V72は、それぞれ、Hレベル,Hレベルとなる。また、パターンA5の場合、第2積分期間T2の開始後に当該第2積分期間T2においてコンパレータ3の出力V3が反転せず、カウンタ4がオーバーフローするので、カウンタ4のカウント値は最大値となる。
パターンA6は、第1積分期間T1の終了時における積分器1の出力電圧Voutが、第2の比較基準電圧VLよりも高く且つ基準電圧VAGNDよりも低いが、出力電圧Voutが基準電圧VAGNDに非常に近く、極性判定手段によって極性が誤って判定された例である。このパターンA6の場合、第2積分期間T2の終了時における比較手段7の各コンパレータ71,72の出力V71,V72は、それぞれ、Lレベル,Lレベルとなる。また、パターンA6の場合、第2積分期間T2の開始後に当該第2積分期間T2においてコンパレータ3の出力V3が反転せず、カウンタ4がオーバーフローするので、カウンタ4のカウント値は最大値となる。
パターンA7は、第1積分期間T1の終了時における積分器1の出力電圧Voutが、第2の比較基準電圧VLよりも高く且つ基準電圧VAGNDよりも低いときの例である。このパターンA7の場合、第2積分期間T2の終了時における比較手段7の各コンパレータ71,72の出力V71,V72は、それぞれ、Hレベル,Hレベルとなる。また、パターンA7の場合、カウンタ4のカウント値は、第2積分期間T2の開始後に当該第2積分期間T2においてコンパレータ3の出力V3が反転するまでの期間(放電期間T4に相当する)にカウントされるクロックパルスの数となる。要するに、カウンタ4のカウント値は、最大値未満となる。
パターンA8は、第1積分期間T1の終了時における積分器1の出力電圧Voutが、第2の比較基準電圧VLよりも低く且つ負のフルスケールに達していないときの例である。このパターンA8の場合、第2積分期間T2の終了時における比較手段7の各コンパレータ71,72の出力V71,V72は、それぞれ、Lレベル,Hレベルとなる。また、パターンA8の場合、カウンタ4のカウント値は、第2積分期間T2の開始後に当該第2積分期間T2においてコンパレータ3の出力V3が反転するまでの期間(放電期間T4に相当する)にカウントされるクロックパルスの数となる。要するに、カウンタ4のカウント値は、最大値未満となる。
パターンA9は、第1積分期間T1の終了時における積分器1の出力電圧Voutが、負のフルスケールを少し超えているときの例である。このパターンA9の場合、第2積分期間T2の終了時における比較手段7の各コンパレータ71,72の出力V71,V72は、それぞれ、Lレベル,Hレベルとなる。また、パターンA9の場合、第2積分期間T2の開始後に当該第2積分期間T2においてコンパレータ3の出力V3が反転せず、カウンタ4がオーバーフローするので、カウンタ4のカウント値は最大値となる。
パターンA10は、第1積分期間T1の終了時における積分器1の出力電圧Voutが、負のフルスケールを大きく超えているときの例である。このパターンA10の場合、第2積分期間T2の終了時における比較手段7の各コンパレータ71,72の出力V71,V72は、それぞれ、Lレベル,Lレベルとなる。また、パターンA10の場合、第2積分期間T2の開始後に当該第2積分期間T2においてコンパレータ3の出力V3が反転せず、カウンタ4がオーバーフローするので、カウンタ4のカウント値は最大値となる。
ここで、第1積分期間T1の終了時においての制御回路5の極性判定手段の出力V5(判定極性)と、第2積分期間T2におけるカウンタ4のカウント値と、第2積分期間T2の終了時においての各コンパレータ71,72,3それぞれの出力V71,V72,V3と、カウンタ4のカウント値の妥当性との関係は下記表1のようになる。
表1から、制御回路5の極性判定手段において極性が誤って判定された場合(パターンA5,A6)には、極性判定手段の出力V5と比較手段7の各コンパレータ71,72の出力V71,V72の両方とが異なることが分かる。そこで、上述のディジタル回路8の異常判定手段は、カウンタ4のカウント値が最大値であり、且つ、制御回路5での第1積分期間の終了時の極性判定結果(極性判定手段の出力V5)と比較手段7による第2積分期間T2の終了時における両方の比較結果(第2のコンパレータ71の出力V71および第3のコンパレータ72の出力V72)とが異なるときに、カウンタ4のカウント値を異常値(飛び値)と判定する。具体的には、ディジタル回路8は、カウンタ4のカウント値が最大値であるか否かを判定する一致回路を備えており、異常判定手段は、一致回路の出力V6、極性判定手段の出力V5、第2のコンパレータ71の出力V71および第3のコンパレータ72の出力V72を入力としたときの出力VXが下記表2に示す真理値表を満たす論理回路により構成すればよい。すなわち、異常判定手段は、V6がHで、且つ、V5がL、V71がH、V72がHのとき(パターンA5)、VXがHとなり、V6がHで、且つ、V5がH、V71がL、V72がLのとき(パターンA6)、VXがHとなり、それ以外のときはVXがLとなる論理回路により構成すればよい。ここにおいて、極性判定手段による極性判定を行うタイミング(第1積分期間T1の終了時)と、比較手段7の各コンパレータ71,72で比較を行うタイミング(第2の積分期間T2の終了時)およびカウンタ4のカウント値が最大値であるか否かを判定するタイミングとが異なるので、ディジタル回路8には、極性判定手段の出力V5をラッチするラッチ回路を設けることが好ましい。また、ディジタル回路8は、異常判定手段によりカウント値が異常値であると判定したときには、読み出し期間T3にカウンタ4のカウント値をゼロとして出力する。
ところで、本実施形態では、基準電圧VAGNDを1.2Vに設定してあるが、これに限らず、例えば、0.6Vなどでもよい。また、上述の基本例の二重積分型A/D変換器では、上述の赤外線センサの出力電圧をプリアンプにより増幅して入力電圧Vinとした場合に積分器1の出力電圧Voutのチャタリングによる変動幅が±40mV程度であった。そこで、本実施形態の二重積分型A/D変換器を上述の基本例と同様の使用形態で使用する場合には、例えば、所定電圧Vrefを、例えば、50mV〜150mV程度の範囲で適宜設定すればよい。また、この場合、例えば、リセット期間T0を0.3msec、第1積分期間T1を2msec、第2積分期間T2を0.8msec、読み出し期間T3を0.1msecとすればよいが、これらの値は一例であり、特に限定するものではない。また、極性判定手段によって極性判定する際の「第1積分期間T1の終了時」とは、第1積分期間T1の終了時点に限らず、終了時点の直前(例えば、30μsec前)でもよい。
以上説明した本実施形態の二重積分型A/D変換器は、積分器1において入力電圧Vinを積分する第1積分期間T1が終了した後に第1の参照電圧VREF+あるいは第2の参照電圧VREF-を積分する第2積分期間T2が設けられ、カウンタ4のカウント値に極性判定結果の極性とは逆の極性を表す符号を付加させる機能を有するディジタル回路8が、カウント値が最大値であり、且つ、制御回路5での極性判定結果と比較手段7による両方の比較結果とが異なるときに、カウント値を異常値と判定する異常判定手段を有していることにより、両極性の入力電圧Vinを変換可能とするように構成としながらも、カウンタ4のカウント値が異常値であるか否かを判定することが可能となる。
また、本実施形態の二重積分型A/D変換器によれば、ディジタル回路8は、異常判定手段によりカウント値が異常値であると判定されたときには、カウンタ4のカウント値をゼロとして出力するので、ディジタル値として異常値が出力されるのを防止する(異常値が出力される可能性を低減する)ことが可能となる。
また、本実施形態の二重積分型A/D変換器では、比較手段7が、積分器1の出力電圧Voutと第1の比較基準電圧VHとを比較する第2のコンパレータ71と、積分器1の出力電圧Voutと第2の比較基準電圧VLとを比較する第3のコンパレータ72とを有しているので、A/D変換用のコンパレータ3と、比較手段7とが別回路で構成されるから、比較手段7がA/D変換動作へ与える影響を少なくすることが可能となる。
本実施形態の二重積分型A/D変換器において用いる基準電圧VAGNDは、バンドギャップリファレンス回路を用いた基準電圧発生回路90により生成されており、第1の比較基準電圧VHおよび第2の比較基準電圧VLは、基準電圧VAGNDから生成されている。したがって、基準電圧VAGND、第1の比較基準電圧VH、第2の比較基準電圧VLが時間や温度により変動するような場合でも、第1の比較基準電圧VHおよび第2の比較基準電圧VLが基準電圧VAGNDと同じ傾向で変動することとなる。これにより、基準電圧VAGNDの変動にかかわらず、第1の比較基準電圧VHおよび第2の比較基準電圧VLそれぞれの基準電圧VAGNDとの電圧差を略一定に保つことが可能となる。
また、本実施形態の二重積分型A/D変換器では、第1の比較基準電圧VHとして第1の参照電圧VREF+を兼用し、第2の比較基準電圧VLとして第2の参照電圧VREF-を兼用することが好ましく、これにより、第1の比較基準電圧VHを出力する第1の比較基準電圧発生回路、第2の比較基準電圧VLを出力する第2の比較基準電圧発生回路を省略することが可能となる。
また、本実施形態の二重積分型A/D変換器では、第2積分期間T2において、使用しない第1の参照電圧発生回路91あるいは第2の参照電圧発生回路92の回路動作を停止させることが好ましく、これにより、低消費電力化を図れる。
なお、上述の赤外線センサとしては、例えば感温部および当該感温部の出力電圧を取り出すためのMOSトランジスタを具備する複数の画素部が、半導体基板の一表面側において2次元アレイ状に配置されており、全ての感温部の出力を時系列的に読み出すことが可能なものを用いることが考えられる。この場合には、赤外線センサとプリアンプとの間にマルチプレクサ(アナログマルチプレクサ)を設ければよい。また、感温部がサーモパイルにより構成された赤外線センサを温度センサとして用いる場合、半導体基板の温度を一定に保つことで冷接点の温度を一定温度に保つペルチェ素子を用いるようにすれば、赤外線センサの出力電圧をプリアンプで増幅してからA/D変換して得られるディジタル値を用いて温度を演算することができる。また、ペルチェ素子を用いず、冷接点の温度が周囲温度に依存して変動するような場合には、サーミスタにより冷接点の温度を測定し、赤外線センサの出力電圧およびサーミスタの出力電圧それぞれをプリアンプで増幅してからA/D変換して得られる各ディジタル値を用いて温度を演算すればよい。
(実施形態2)
本実施形態の二重積分型A/D変換器の基本構成は実施形態1と略同じであり、図4に示すように、比較手段7の構成などが相違する。なお、実施形態1と同様の構成要素には同一の符号を付して説明を適宜省略する。
本実施形態の二重積分型A/D変換器の基本構成は実施形態1と略同じであり、図4に示すように、比較手段7の構成などが相違する。なお、実施形態1と同様の構成要素には同一の符号を付して説明を適宜省略する。
本実施形態における比較手段7は、コンパレータ73と、コンパレータ73の基準電圧入力端への第1の比較基準電圧VHの入力をオンオフする第1のアナログスイッチSW11と、コンパレータ73の基準電圧入力端への第2の比較基準電圧VLの入力をオンオフする第2のアナログスイッチSW12とを有している。第1のアナログスイッチSW11は、コンパレータ3の基準電圧入力端と第1の比較基準電圧VHが入力される第1端子21との間に設けてあり、第2のアナログスイッチSW12は、コンパレータ3の基準電圧入力端と第2の比較基準電圧VLが入力される第2端子22との間に設けてある。
また、比較手段7は、第2積分期間T2の終了時に第1のアナログスイッチSW11と第2のアナログスイッチSW12とが順次オンとなるように、制御部である制御回路5によって制御される。要するに、本実施形態の二重積分型A/D変換器では、制御回路5が、第1のアナログスイッチSW11および第2のアナログスイッチSW12のオンオフのタイミングを制御する機能を有している。ここにおいて、制御回路5は、コンパレータ73の動作期間において、第1のアナログスイッチSW11、第2のアナログスイッチSW12の順、あるいは、第2のアナログスイッチSW12、第1のアナログスイッチSW11の順で、第1〜第2のアナログスイッチSW11〜SW12を択一的にオンさせる。これにより、本実施形態の二重積分型A/D変換器では、第1〜第2のアナログスイッチSW11〜SW12が時分割で切り替えられ、コンパレータ73の基準電圧入力端の電圧VREFが時分割で切り替えられるので、第1〜第2のアナログスイッチSW11〜SW12のオンオフによるノイズを低減することが可能となる。ここにおいて、第1のアナログスイッチSW11および第2のアナログスイッチSW12は、第2積分期間T2において第2積分期間T2の終了時において順次オンされる。制御回路5による制御の一例としては、例えば、第2積分期間T2の終了時において、第1のアナログスイッチSW11を第2積分期間T2の終了時点の直前に択一的にオンさせ、第2のアナログスイッチSW12を第2積分期間T2の終了時点で択一的にオンさせる。
以上説明した本実施形態の二重積分型A/D変換器は、実施形態1と同様、積分器1において入力電圧Vinを積分する第1積分期間T1が終了した後に第1の参照電圧VREF+あるいは第2の参照電圧VREF-を積分する第2積分期間T2が設けられ、カウンタ4のカウント値に極性判定結果の極性とは逆の極性を表す符号を付加させる機能を有するディジタル回路8が、カウント値が最大値であり、且つ、制御回路5での極性判定結果と比較手段7による両方の比較結果とが異なるときに、カウント値を異常値と判定する異常判定手段を有していることにより、両極性の入力電圧Vinを変換可能とするように構成としながらも、カウンタ4のカウント値が異常値であるか否かを判定することが可能となる。
また、本実施形態の二重積分型A/D変換器によれば、実施形態1と同様、ディジタル回路8は、異常判定手段によりカウント値が異常値であると判定されたときには、カウンタ4のカウント値をゼロとして出力するので、ディジタル値として異常値が出力されるのを防止する(異常値が出力される可能性を低減する)ことが可能となる。
また、本実施形態の二重積分型A/D変換器では、比較手段7を1つのコンパレータ73と第1のアナログスイッチSW11と第2のアナログスイッチSW12とを用いて構成することができるので、実施形態1のように比較手段7を第2のコンパレータ71と第3のコンパレータ72とを用いて構成する場合に比べて、回路面積および消費電力を低減することが可能となる。
1 積分器
2 入力切替部
3 コンパレータ
4 カウンタ
5 制御回路(制御部)
6 クロックパルス発生部
7 比較手段
8 ディジタル回路
71 第2のコンパレータ
72 第3のコンパレータ
73 コンパレータ
91 第1の参照電圧発生回路
92 第2の参照電圧発生回路
T1 第1積分期間
T2 第2積分期間
Vin 入力電圧
Vout 出力電圧
VAGND 基準電圧
VREF+ 第1の参照電圧
VREF- 第2の参照電圧
VH 第1の比較基準電圧
VL 第2の比較基準電圧
SW11 第1のアナログスイッチ
SW12 第2のアナログスイッチ
2 入力切替部
3 コンパレータ
4 カウンタ
5 制御回路(制御部)
6 クロックパルス発生部
7 比較手段
8 ディジタル回路
71 第2のコンパレータ
72 第3のコンパレータ
73 コンパレータ
91 第1の参照電圧発生回路
92 第2の参照電圧発生回路
T1 第1積分期間
T2 第2積分期間
Vin 入力電圧
Vout 出力電圧
VAGND 基準電圧
VREF+ 第1の参照電圧
VREF- 第2の参照電圧
VH 第1の比較基準電圧
VL 第2の比較基準電圧
SW11 第1のアナログスイッチ
SW12 第2のアナログスイッチ
Claims (6)
- 積分器において入力電圧を積分する第1積分期間が終了した後に基準電圧よりも高い第1の参照電圧あるいは前記基準電圧よりも低い第2の参照電圧を積分する第2積分期間が設けられる二重積分型A/D変換器であって、前記積分器に前記入力電圧と前記第1の参照電圧と前記第2の参照電圧とのいずれかを択一的に入力させる入力切替部と、前記積分器の出力電圧を前記基準電圧と比較するコンパレータと、一定周期のクロックパルスをカウントしカウント値をディジタル値として出力するカウンタと、前記第1積分期間の終了時における前記コンパレータの出力に基づいて前記積分器の出力電圧の前記基準電圧に対する大/小に基づく+/−の極性を“H”/“L”として判定して出力するとともに極性判定結果に応じて前記入力切替部を制御する機能、前記第2積分期間に前記カウンタのカウント動作を開始させ前記第2積分期間において前記コンパレータの出力が反転したときに前記カウンタのカウント動作を停止させる機能を有する制御部と、前記カウンタのカウント値に極性判定結果の極性とは逆の極性を表す符号を付加させる機能を有するディジタル回路と、前記積分器の出力電圧を前記基準電圧よりも高い第1の比較基準電圧、前記基準電圧よりも低い第2の比較基準電圧それぞれと比較して各比較結果ごとに大/小に応じて“H”/“L”の出力を発生する比較手段とを備え、前記ディジタル回路は、前記カウント値が最大値であり、且つ、前記制御部での極性判定結果と前記比較手段による両方の比較結果とが異なるときに、前記カウント値を異常値と判定する異常判定手段を有することを特徴とする二重積分型A/D変換器。
- 前記ディジタル回路は、前記異常判定手段により前記カウント値が異常値であると判定されたときには、前記カウンタのカウント値をゼロとして出力することを特徴とする請求項1記載の二重積分型A/D変換器。
- 前記第1の比較基準電圧として前記第1の参照電圧を兼用し、前記第2の比較基準電圧として前記第2の参照電圧を兼用することを特徴とする請求項1または請求項2記載の二重積分型A/D変換器。
- 前記比較手段は、前記積分器の出力電圧と前記第1の比較基準電圧とを比較する第2のコンパレータと、前記積分器の出力電圧と前記第2の比較基準電圧とを比較する第3のコンパレータとを有することを特徴とする請求項1ないし請求項3のいずれか1項に記載の二重積分型A/D変換器。
- 前記比較手段は、前記積分器の出力電圧と前記第1の比較基準電圧および前記第2の比較基準電圧とを比較するコンパレータと、前記コンパレータの前記基準電圧入力端への前記第1の比較基準電圧の入力をオンオフする第1のアナログスイッチと、前記コンパレータの前記基準電圧入力端への前記第2の比較基準電圧の入力をオンオフする第2のアナログスイッチとを有し、前記制御部は、前記第1のアナログスイッチと前記第2のアナログスイッチとを択一的にオンさせることを特徴とする請求項1ないし請求項3のいずれか1項に記載の二重積分型A/D変換器。
- 前記第1の参照電圧を発生する第1の参照電圧発生回路と、前記第2の参照電圧を発生する第2の参照電圧発生回路とを備え、前記制御部は、前記第2積分期間において、使用しない前記第1の参照電圧発生回路あるいは前記第2の参照電圧発生回路の回路動作を停止させることを特徴とする請求項1ないし請求項5のいずれか1項に記載の二重積分型A/D変換器。
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JP2010259261A JP2012114502A (ja) | 2010-11-19 | 2010-11-19 | 二重積分型a/d変換器 |
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Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US11837815B2 (en) | 2019-06-13 | 2023-12-05 | Panasonic Intellectual Property Management Co., Ltd. | Sealing member between a cable and connector opening in an electronic device |
-
2010
- 2010-11-19 JP JP2010259261A patent/JP2012114502A/ja not_active Withdrawn
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Publication number | Priority date | Publication date | Assignee | Title |
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US11837815B2 (en) | 2019-06-13 | 2023-12-05 | Panasonic Intellectual Property Management Co., Ltd. | Sealing member between a cable and connector opening in an electronic device |
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